JPH10209435A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10209435A JPH10209435A JP709297A JP709297A JPH10209435A JP H10209435 A JPH10209435 A JP H10209435A JP 709297 A JP709297 A JP 709297A JP 709297 A JP709297 A JP 709297A JP H10209435 A JPH10209435 A JP H10209435A
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- sio
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Abstract
(57)【要約】
【課題】ゲート電極の開口部に再現性の良好なサイドエ
ッチング部を形成でき、かつ機械的強度の高いゲート電
極を得ることができる半導体装置及びその製造方法を提
供する。 【解決手段】半導体装置は、ゲート電極１０を埋め込む
開口部を有し、開口部はＳｉＯ2層７とＳｉＮ層８の多
層構造から成り、かつＳｉＯ2層７が略水平方向に選択
的にエッチングされて形成されたサイドエッチング部１
４を有し、そのサイドエッチング部１４にゲート電極１
０が入り込んでいる。
ッチング部を形成でき、かつ機械的強度の高いゲート電
極を得ることができる半導体装置及びその製造方法を提
供する。 【解決手段】半導体装置は、ゲート電極１０を埋め込む
開口部を有し、開口部はＳｉＯ2層７とＳｉＮ層８の多
層構造から成り、かつＳｉＯ2層７が略水平方向に選択
的にエッチングされて形成されたサイドエッチング部１
４を有し、そのサイドエッチング部１４にゲート電極１
０が入り込んでいる。
Description
【０００１】
【発明の属する利用分野】本発明は半導体装置及びその
製造方法に関し、特に、ＧａＡｓやＡｌＧａＡｓ等の化
合物半導体を用いた半導体装置及びその製造方法に関す
る。
製造方法に関し、特に、ＧａＡｓやＡｌＧａＡｓ等の化
合物半導体を用いた半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】一般に、ＧａＡｓを用いたＭＥＳＦＥＴ
（金属一半導体電界効果トランジスタ）やＡｌＧａＡｓ
等を用いたＨＪＦＥＴ（異種接合電界効果トランジス
タ）においては、素子特性の高信頼性を得るために、Ｗ
Ｓｉ等の耐熱性金属をゲート材料に用いる場合が多い。
耐熱性ＷＳｉゲートを用いることにより、５００℃程度
以上の比較的高い温度に対しても良好なショットキー特
性を維持することができる。このためゲート形成後にソ
ース及びドレインのオーミック電極を形成することがで
きるのでプロセスの幅を広げることができ、また長時間
にわたり高出力動作をさせても電流値の劣化等の問題が
発生しない等の利点がある。
（金属一半導体電界効果トランジスタ）やＡｌＧａＡｓ
等を用いたＨＪＦＥＴ（異種接合電界効果トランジス
タ）においては、素子特性の高信頼性を得るために、Ｗ
Ｓｉ等の耐熱性金属をゲート材料に用いる場合が多い。
耐熱性ＷＳｉゲートを用いることにより、５００℃程度
以上の比較的高い温度に対しても良好なショットキー特
性を維持することができる。このためゲート形成後にソ
ース及びドレインのオーミック電極を形成することがで
きるのでプロセスの幅を広げることができ、また長時間
にわたり高出力動作をさせても電流値の劣化等の問題が
発生しない等の利点がある。
【０００３】一方、ＷＳｉは比較的抵抗の高い物質（比
抵抗値＝１００〜２００μΩ・ｃｍ）であるため、ゲー
ト電極を低抵抗化し素子特性の向上を図るためには、Ｗ
Ｓｉの上に他の低抵抗金属を成膜して多層構造とする方
法が用いられている。上記金属材料としては従来、２〜
１０μΩ・ｃｍ程度の比較的小さい比抵抗値を有するＡ
ｕやＰｔ等の貴金属が用いられることが多かった。
抵抗値＝１００〜２００μΩ・ｃｍ）であるため、ゲー
ト電極を低抵抗化し素子特性の向上を図るためには、Ｗ
Ｓｉの上に他の低抵抗金属を成膜して多層構造とする方
法が用いられている。上記金属材料としては従来、２〜
１０μΩ・ｃｍ程度の比較的小さい比抵抗値を有するＡ
ｕやＰｔ等の貴金属が用いられることが多かった。
【０００４】一方、近年の素子微細化・高性能化に伴い
ゲート形成方法は従来のリフトオフ法からドライエッチ
加工法が主流となってきているが、ＡｕやＰｔ等をドラ
イ加工するためにはイオンミリング法を用いてイオンの
衝突エネルギーで物理的に加工する必要があり、その結
果、ＡｕやＰｔの切り屑が発生しやすい。これらの切り
屑は配線間の短絡やトランジスタ動作不良等の原因とな
って素子歩留りを低下させるため、極力その発生を回避
するべきである。
ゲート形成方法は従来のリフトオフ法からドライエッチ
加工法が主流となってきているが、ＡｕやＰｔ等をドラ
イ加工するためにはイオンミリング法を用いてイオンの
衝突エネルギーで物理的に加工する必要があり、その結
果、ＡｕやＰｔの切り屑が発生しやすい。これらの切り
屑は配線間の短絡やトランジスタ動作不良等の原因とな
って素子歩留りを低下させるため、極力その発生を回避
するべきである。
【０００５】そこで、ＡｕやＰｔの代わりに、化学的な
効果によるドライエッチング加工が可能でかつＷＳｉと
の密着性の優れたＷが、上記金属材料として用いられる
ようになってきている。このようなゲート構成を用いた
半導体装置の製造方法は、例えば、本出願人が出願した
特願平６-２２２５８５号に開示されている。この従来
例の製造工程を図１５乃至図２０に示す。
効果によるドライエッチング加工が可能でかつＷＳｉと
の密着性の優れたＷが、上記金属材料として用いられる
ようになってきている。このようなゲート構成を用いた
半導体装置の製造方法は、例えば、本出願人が出願した
特願平６-２２２５８５号に開示されている。この従来
例の製造工程を図１５乃至図２０に示す。
【０００６】まず、図１５に示すように、半絶縁性Ｇａ
Ａｓ基板４１上にアンドープの高純度ＧａＡｓバッファ
ー層４２、Ｓｉドープのｎ型ＡｌＧｓＡｓ電子供給層４
３、Ｓｉドープのｎ型ＧａＡｓコンタクト層４４を順に
周知の分子線エピタキシ（ＭＢＥ）法を用いてエピタキ
シャル結晶成長する。図１５中、４５は２次元電子ガス
である。
Ａｓ基板４１上にアンドープの高純度ＧａＡｓバッファ
ー層４２、Ｓｉドープのｎ型ＡｌＧｓＡｓ電子供給層４
３、Ｓｉドープのｎ型ＧａＡｓコンタクト層４４を順に
周知の分子線エピタキシ（ＭＢＥ）法を用いてエピタキ
シャル結晶成長する。図１５中、４５は２次元電子ガス
である。
【０００７】次いで、図１６に示すように、ＳｉＯ2か
らなるゲート絶縁膜４６をｎ型ＧａＡｓコンタクト層４
４上に被覆する。
らなるゲート絶縁膜４６をｎ型ＧａＡｓコンタクト層４
４上に被覆する。
【０００８】次いで、図１７に示すように、ＢＣｌ3／
ＳＦ6のガスを用いて、電子サイクロトロン共鳴（ＥＣ
Ｒ）プラズマエッチングによりＧａＡｓ／ＡｌＧａＡｓ
選択ドライエッチングを行ない、低抵抗ＧａＡｓ層を選
択的に除去して開口部４７を形成する。
ＳＦ6のガスを用いて、電子サイクロトロン共鳴（ＥＣ
Ｒ）プラズマエッチングによりＧａＡｓ／ＡｌＧａＡｓ
選択ドライエッチングを行ない、低抵抗ＧａＡｓ層を選
択的に除去して開口部４７を形成する。
【０００９】次いで、図１８に示すように、開口部４７
の側壁にＳｉＯ2を成長し、ＣＦ4ガスを用いたＲＩＥ法
で異方性エッチングを行い、側壁膜４８を形成する。
の側壁にＳｉＯ2を成長し、ＣＦ4ガスを用いたＲＩＥ法
で異方性エッチングを行い、側壁膜４８を形成する。
【００１０】次いで、図１９に示すように、側壁膜４８
の内面にゲート電極４９となるＷＦ6及び低抵抗化のた
めのＷを成膜する。
の内面にゲート電極４９となるＷＦ6及び低抵抗化のた
めのＷを成膜する。
【００１１】次いで、図２０に示すように、フォトリソ
グラフ法によりソース電極５０およびドレイン電極５１
のパターニングを行ない、リフトオフ法及び約４００℃
の熱処理で、ＡｕＧｅＮｉとｎ型ＧａＡｓコンタクト層
４４を合金化させ、低抵抗のオーム性接合の形成を行な
ってソース電極５０およびドレイン電極５１を形成す
る。このようにして図２０に示す電界効果トランジスタ
が製造される。
グラフ法によりソース電極５０およびドレイン電極５１
のパターニングを行ない、リフトオフ法及び約４００℃
の熱処理で、ＡｕＧｅＮｉとｎ型ＧａＡｓコンタクト層
４４を合金化させ、低抵抗のオーム性接合の形成を行な
ってソース電極５０およびドレイン電極５１を形成す
る。このようにして図２０に示す電界効果トランジスタ
が製造される。
【００１２】また、特開昭６１ー１２０４７６号公報で
は、図２１に示すように、ソース電極６０とドレイン電
極６１との間にゲート電極６２が設けられ、ゲート電極
６２は、半絶縁性ＧａＡｓ基板６３上のドレイン用イオ
ン注入層６４に形成された絶縁膜６５、６６の開口部６
７に埋め込まれている。絶縁膜６５、６６の開口部６７
の側壁には溝６８が形成され、ゲート電極６２の一部
は、その溝６８に入り込んでいる。
は、図２１に示すように、ソース電極６０とドレイン電
極６１との間にゲート電極６２が設けられ、ゲート電極
６２は、半絶縁性ＧａＡｓ基板６３上のドレイン用イオ
ン注入層６４に形成された絶縁膜６５、６６の開口部６
７に埋め込まれている。絶縁膜６５、６６の開口部６７
の側壁には溝６８が形成され、ゲート電極６２の一部
は、その溝６８に入り込んでいる。
【００１３】
【発明が解決しようとする課題】特願平６-２２２５８
５号に開示されている従来例では、Ｗが通常比較的大き
い圧縮応力（約１×１０10ｄｙｎ／cm2）を有するの
で、ゲート抵抗を低くするために膜厚を厚くすると、ゲ
ート電極の端部が半導体から剥がれて素子の特性を劣化
させる場合がある。
５号に開示されている従来例では、Ｗが通常比較的大き
い圧縮応力（約１×１０10ｄｙｎ／cm2）を有するの
で、ゲート抵抗を低くするために膜厚を厚くすると、ゲ
ート電極の端部が半導体から剥がれて素子の特性を劣化
させる場合がある。
【００１４】また、特開昭６１ー１２０４７６号公報に
開示されている従来例では、絶縁膜の開口部の側壁に形
成された溝にゲート電極の一部が入り込んでいるので、
応力に対して機械的強度の大きいゲート電極を形成でき
るが、溝を所望の形状に形成することは困難である。従
って、この従来例の構造をもってゲート電極の応力によ
る剥がれを再現性良く防止することは困難である。
開示されている従来例では、絶縁膜の開口部の側壁に形
成された溝にゲート電極の一部が入り込んでいるので、
応力に対して機械的強度の大きいゲート電極を形成でき
るが、溝を所望の形状に形成することは困難である。従
って、この従来例の構造をもってゲート電極の応力によ
る剥がれを再現性良く防止することは困難である。
【００１５】本発明は、ゲート電極の開口部に再現性の
良好なサイドエッチング部を形成でき、かつ機械的強度
の高いゲート電極を得ることができる半導体装置及びそ
の製造方法を提供することを目的とする。
良好なサイドエッチング部を形成でき、かつ機械的強度
の高いゲート電極を得ることができる半導体装置及びそ
の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体装置は、
ゲート電極を埋め込む開口部を有する半導体装置におい
て、開口部はＳｉＯ2層とＳｉＮ層の多層構造から成
り、かつＳｉＯ2層が略水平方向に選択的にエッチング
されて形成されたサイドエッチング部を有し、そのサイ
ドエッチング部にゲート電極が入り込んでいることを特
徴とするものである。
ゲート電極を埋め込む開口部を有する半導体装置におい
て、開口部はＳｉＯ2層とＳｉＮ層の多層構造から成
り、かつＳｉＯ2層が略水平方向に選択的にエッチング
されて形成されたサイドエッチング部を有し、そのサイ
ドエッチング部にゲート電極が入り込んでいることを特
徴とするものである。
【００１７】本発明によれば、ゲート電極を埋め込む開
口部にサイドエッチング部を形成し、そのサイドエッチ
ング部にＣＶＤ法等の埋め込み性のよい成膜方法でゲー
ト電極が入り込んでいるので、ゲート電極の応力による
剥がれを防止することができる。
口部にサイドエッチング部を形成し、そのサイドエッチ
ング部にＣＶＤ法等の埋め込み性のよい成膜方法でゲー
ト電極が入り込んでいるので、ゲート電極の応力による
剥がれを防止することができる。
【００１８】また、開口部がＳｉＯ2層とＳｉＮ層の多
層構造から成り、その開口部のサイドエッチング部は、
ＳｉＯ2層を略水平方向に選択的にエッチングして形成
されるので、再現性の良好なサイドエッチング部を形成
できる。
層構造から成り、その開口部のサイドエッチング部は、
ＳｉＯ2層を略水平方向に選択的にエッチングして形成
されるので、再現性の良好なサイドエッチング部を形成
できる。
【００１９】開口部は、ＳｉＯ2層がＳｉＮ層の間に配
置されるように形成され、サイドエッチング部は、開口
部の底面から所定距離離れた位置に形成されてもよい。
この場合には、ゲート部にサイドエッチング部を設ける
ことによりゲート長が増大することがないので、特に短
いゲート長を必要とする電界効果トランジスタの製造に
有効である。
置されるように形成され、サイドエッチング部は、開口
部の底面から所定距離離れた位置に形成されてもよい。
この場合には、ゲート部にサイドエッチング部を設ける
ことによりゲート長が増大することがないので、特に短
いゲート長を必要とする電界効果トランジスタの製造に
有効である。
【００２０】本発明の半導体装置の製造方法は、ゲート
電極を埋め込む開口部を有する半導体装置の製造方法に
おいて、（１）開口部をＳｉＯ2層とＳｉＮ層の多層構
造により形成する工程と、（２）ＳｉＯ2層を略水平方
向に選択的にエッチングしてサイドエッチング部を形成
する工程と、（３）ゲート電極をサイドエッチング部に
入り込むように成膜する工程と、を有することを特徴と
するものである。
電極を埋め込む開口部を有する半導体装置の製造方法に
おいて、（１）開口部をＳｉＯ2層とＳｉＮ層の多層構
造により形成する工程と、（２）ＳｉＯ2層を略水平方
向に選択的にエッチングしてサイドエッチング部を形成
する工程と、（３）ゲート電極をサイドエッチング部に
入り込むように成膜する工程と、を有することを特徴と
するものである。
【００２１】サイドエッチング部をウェットエッチング
処理により形成してもよく、ドライエッチング処理によ
り形成してもよい。
処理により形成してもよく、ドライエッチング処理によ
り形成してもよい。
【００２２】また、ＳｉＯ2層がＳｉＮ層の間に配置さ
れるように開口部を形成し、サイドエッチング部を開口
部の底面から所定距離離れた位置に形成してもよい。
れるように開口部を形成し、サイドエッチング部を開口
部の底面から所定距離離れた位置に形成してもよい。
【００２３】
【発明の実施の形態】次いで、本発明の実施の形態につ
いて図面を参照して詳細に説明する。図１乃至図７を用
いて本発明の第１の形態の製造工程を順に説明する。
いて図面を参照して詳細に説明する。図１乃至図７を用
いて本発明の第１の形態の製造工程を順に説明する。
【００２４】まず、図１に示すように、半絶縁性ＧａＡ
ｓ基板１上に厚さ６００ｎｍのアンドープの高純度Ｇａ
Ａｓバッファー層２、厚さ４０ｎｍでＳｉドープ（Ｎｄ
＝２×１０18ｃｍ-3）のｎ型ＡｌＧｓＡｓ電子供給層
３、厚さ８０ｎｍでＳｉドープ（Ｎｄ＝３.５×１０18
ｃｍ）のｎ型ＧａＡｓコンタクト層４を順に周知の分子
線エピタキシ（ＭＢＥ）法を用いてエピタキシャル結晶
成長する。ｎ型ＡｌＧａＡｓ電子供給層３のＡｌ組成は
０.２とする。図１中、５は２次元電子ガスである。
ｓ基板１上に厚さ６００ｎｍのアンドープの高純度Ｇａ
Ａｓバッファー層２、厚さ４０ｎｍでＳｉドープ（Ｎｄ
＝２×１０18ｃｍ-3）のｎ型ＡｌＧｓＡｓ電子供給層
３、厚さ８０ｎｍでＳｉドープ（Ｎｄ＝３.５×１０18
ｃｍ）のｎ型ＧａＡｓコンタクト層４を順に周知の分子
線エピタキシ（ＭＢＥ）法を用いてエピタキシャル結晶
成長する。ｎ型ＡｌＧａＡｓ電子供給層３のＡｌ組成は
０.２とする。図１中、５は２次元電子ガスである。
【００２５】次いで、図２に示すように、フォトレジス
ト６をマスクとして電子サイクロトロン共鳴（ＥＣＲ）
プラズマエッチングによりＧａＡｓ／ＡｌＧａＡｓ選択
ドライエッチングを行ない低抵抗ＧａＡｓ層４を選択的
に除去して開口部１３を形成する。ガス種およびガス流
量は、ＢＣｌ3（４SCCM）／ＳＦ6（１．５SCCM）であ
り、プラズマガス圧力は４mTorr、マイクロ波電力は１
００Ｗである。
ト６をマスクとして電子サイクロトロン共鳴（ＥＣＲ）
プラズマエッチングによりＧａＡｓ／ＡｌＧａＡｓ選択
ドライエッチングを行ない低抵抗ＧａＡｓ層４を選択的
に除去して開口部１３を形成する。ガス種およびガス流
量は、ＢＣｌ3（４SCCM）／ＳＦ6（１．５SCCM）であ
り、プラズマガス圧力は４mTorr、マイクロ波電力は１
００Ｗである。
【００２６】次いで、図３に示すように、ＳｉＯ2（２
酸化珪素）層７およびＳｉＮ（窒化珪素）層８をこの順
にＣＶＤ法により２層成膜する。ＳｉＯ2層７とＳｉＮ
層８の膜厚はそれぞれ５０ｎｍ（ＳｉＯ2）および５０
０ｎｍ（ＳｉＮ）である。
酸化珪素）層７およびＳｉＮ（窒化珪素）層８をこの順
にＣＶＤ法により２層成膜する。ＳｉＯ2層７とＳｉＮ
層８の膜厚はそれぞれ５０ｎｍ（ＳｉＯ2）および５０
０ｎｍ（ＳｉＮ）である。
【００２７】次いで、図４に示すように、フォトレジス
ト９をマスクとして、ＳＦ6ガスプラズマを用いた平行
平板型リアクティブドライエッチングによりＳｉＮ／Ｓ
ｉＯ 2層膜を垂直加工する。ＳＦ6ガス流量は５０SCCM・
ガス圧力は１０mTorr、ＲＦバイアス電力は５０Ｗであ
る。また開口幅は約０．５μｍである。
ト９をマスクとして、ＳＦ6ガスプラズマを用いた平行
平板型リアクティブドライエッチングによりＳｉＮ／Ｓ
ｉＯ 2層膜を垂直加工する。ＳＦ6ガス流量は５０SCCM・
ガス圧力は１０mTorr、ＲＦバイアス電力は５０Ｗであ
る。また開口幅は約０．５μｍである。
【００２８】次いで、図５に示すように、バッファード
フッ酸（ＢＨＦ）によるウェット処理を行なうことによ
り、ＳｉＯ2層７のみが水平方向に選択的にエッチング
されてサイドエッチング部１４が形成される。サイドエ
ッチング量はエッチング時間により決定され、１００ｎ
ｍとなるように調整される。この場合、サイドエッチン
グ部１４の縦（膜厚）と横（サイドエッチ距離）の寸法
比は１：２である。
フッ酸（ＢＨＦ）によるウェット処理を行なうことによ
り、ＳｉＯ2層７のみが水平方向に選択的にエッチング
されてサイドエッチング部１４が形成される。サイドエ
ッチング量はエッチング時間により決定され、１００ｎ
ｍとなるように調整される。この場合、サイドエッチン
グ部１４の縦（膜厚）と横（サイドエッチ距離）の寸法
比は１：２である。
【００２９】次いで、フォトレジストマスクを有機洗浄
により除去した後に、ゲート電極成膜をＣＶＤ法により
行なう。まずＷＦ6とＳｉＨ4ガスを用いて、基板温度３
５０℃にてＷＳｉを厚さ１００ｎｍ成膜する。ガス流量
はそれぞれ１０SCCM（ＷＦ6）および１２０SCCM（Ｓｉ
Ｈ4）、総ガス圧力は２０Torrである。このあと続けて
基板温度４００℃にてＷＦ6とＨ2およびＡｒガスの組み
合わせを用いてＷを厚さ５００ｎｍ成膜する。ガス流量
はそれぞれ２０SCCM（ＷＦ6）、２００SCCM（Ｈ2）、２
０００SCCM（Ａｒ）である。また、総ガス圧力は３０To
rrである。ＣＶＤ法は粒子の付着係数が極めて小さく回
り込み性に優れるため、サイドエッチング部１４の内部
までＷＳｉおよびＷが入り込んでかつ開口部が完全に埋
められる。
により除去した後に、ゲート電極成膜をＣＶＤ法により
行なう。まずＷＦ6とＳｉＨ4ガスを用いて、基板温度３
５０℃にてＷＳｉを厚さ１００ｎｍ成膜する。ガス流量
はそれぞれ１０SCCM（ＷＦ6）および１２０SCCM（Ｓｉ
Ｈ4）、総ガス圧力は２０Torrである。このあと続けて
基板温度４００℃にてＷＦ6とＨ2およびＡｒガスの組み
合わせを用いてＷを厚さ５００ｎｍ成膜する。ガス流量
はそれぞれ２０SCCM（ＷＦ6）、２００SCCM（Ｈ2）、２
０００SCCM（Ａｒ）である。また、総ガス圧力は３０To
rrである。ＣＶＤ法は粒子の付着係数が極めて小さく回
り込み性に優れるため、サイドエッチング部１４の内部
までＷＳｉおよびＷが入り込んでかつ開口部が完全に埋
められる。
【００３０】次いで、図６に示すように、フォトレジス
トをマスクとしてリアクティブドライエッチングにより
ゲート電極１０を整形する。ガス種および流量はＳＦ6
（１０SCCM）、プラズマ圧力は７ｍTorrである。
トをマスクとしてリアクティブドライエッチングにより
ゲート電極１０を整形する。ガス種および流量はＳＦ6
（１０SCCM）、プラズマ圧力は７ｍTorrである。
【００３１】次いで、図７に示すように、フォトリソグ
ラフ法によりソース電極１１およびドレイン電極１２の
パターニングを行ない，ＡｕＧｅＮｉ膜を真空蒸着して
からリフトオフ法によりソース電極１１およびドレイン
電極１２を整形する。
ラフ法によりソース電極１１およびドレイン電極１２の
パターニングを行ない，ＡｕＧｅＮｉ膜を真空蒸着して
からリフトオフ法によりソース電極１１およびドレイン
電極１２を整形する。
【００３２】最後に約４００℃のＨ2（水素）雰囲気中
でＡｕＧｅＮｉとｎ型ＧａＡｓコンタクト層４を合金化
させ、低抵抗のオーム性接合の形成を行なってソース電
極１１およびドレイン電極１２を形成する。以上のよう
にして図７に示す電界効果トランジスタが製造される。
でＡｕＧｅＮｉとｎ型ＧａＡｓコンタクト層４を合金化
させ、低抵抗のオーム性接合の形成を行なってソース電
極１１およびドレイン電極１２を形成する。以上のよう
にして図７に示す電界効果トランジスタが製造される。
【００３３】本発明によれば、ゲート電極１０を埋め込
む開口部１３にサイドエッチング部１４を形成し、その
サイドエッチング部１４にＣＶＤ法等の埋め込み性のよ
い成膜方法でゲート電極１０が入り込んでいるので、ゲ
ート電極１０の応力による剥がれを防止することができ
る。これにより素子特性の劣化を防止でき、高性能の電
界効果トランジスタが高歩留りでできるようになる。
む開口部１３にサイドエッチング部１４を形成し、その
サイドエッチング部１４にＣＶＤ法等の埋め込み性のよ
い成膜方法でゲート電極１０が入り込んでいるので、ゲ
ート電極１０の応力による剥がれを防止することができ
る。これにより素子特性の劣化を防止でき、高性能の電
界効果トランジスタが高歩留りでできるようになる。
【００３４】また、開口部１３がＳｉＯ2層７とＳｉＮ
層８の多層構造から成り、その開口部のサイドエッチン
グ部１４は、ＳｉＯ2層７を略水平方向に選択的にエッ
チングして形成されるので、再現性の良好なサイドエッ
チング部１４を形成できる。
層８の多層構造から成り、その開口部のサイドエッチン
グ部１４は、ＳｉＯ2層７を略水平方向に選択的にエッ
チングして形成されるので、再現性の良好なサイドエッ
チング部１４を形成できる。
【００３５】次に、図８乃至図１４を用いて、本発明の
第２の形態の製造工程を順に説明する。
第２の形態の製造工程を順に説明する。
【００３６】まず、図８に示すように、半絶縁性ＧａＡ
ｓ基板２１上に厚さ６００ｎｍのアンドープの高純度Ｇ
ａＡｓバッファー層２２、厚さ４０ｎｍでＳｉドープ
（Ｎｄ＝２×１０18ｃｍ-3）のｎ型ＡｌＧａＡｓ電子供
給層２３、厚さ８０ｎｍでＳｉドープ（Ｎｄ＝３.５×
１０18ｃｍ-3）のｎ型ＧａＡｓコンタクト層２４を順に
周知の分子線エピタキシ（ＭＢＥ）法を用いてエピタキ
シャル結晶成長する。ｎ型ＡｌＧａＡｓ電子供給層２３
のＡｌ組成は０．２とする。図８中、２５は２次元電子
ガスである。
ｓ基板２１上に厚さ６００ｎｍのアンドープの高純度Ｇ
ａＡｓバッファー層２２、厚さ４０ｎｍでＳｉドープ
（Ｎｄ＝２×１０18ｃｍ-3）のｎ型ＡｌＧａＡｓ電子供
給層２３、厚さ８０ｎｍでＳｉドープ（Ｎｄ＝３.５×
１０18ｃｍ-3）のｎ型ＧａＡｓコンタクト層２４を順に
周知の分子線エピタキシ（ＭＢＥ）法を用いてエピタキ
シャル結晶成長する。ｎ型ＡｌＧａＡｓ電子供給層２３
のＡｌ組成は０．２とする。図８中、２５は２次元電子
ガスである。
【００３７】次いで、図９に示すように、フォトレジス
ト２６をマスクとして、ＧａＡｓ／ＡｌＧａＡｓ選択ド
ライエッチングを行ない低抵抗ＧａＡｓ層を選択的に除
去して開口部２７を形成する。ガス種およびガス流量
は、ＢＣｌ3（４SCCM）／ＳＦ6（１．５SCCM）であり、
プラズマガス圧力は４mTorrである。
ト２６をマスクとして、ＧａＡｓ／ＡｌＧａＡｓ選択ド
ライエッチングを行ない低抵抗ＧａＡｓ層を選択的に除
去して開口部２７を形成する。ガス種およびガス流量
は、ＢＣｌ3（４SCCM）／ＳＦ6（１．５SCCM）であり、
プラズマガス圧力は４mTorrである。
【００３８】次いで、図１０に示すように、ＳｉＮ層２
８、ＳｉＯ2層２９およびＳｉＮ層３０をこの順にＣＶ
Ｄ法により３層成膜する。膜厚はそれぞれ、１００ｎｍ
（ＳｉＮ）／５０ｎｍ（ＳｉＯ2）／５００ｎｍ（Ｓｉ
Ｎ）である。
８、ＳｉＯ2層２９およびＳｉＮ層３０をこの順にＣＶ
Ｄ法により３層成膜する。膜厚はそれぞれ、１００ｎｍ
（ＳｉＮ）／５０ｎｍ（ＳｉＯ2）／５００ｎｍ（Ｓｉ
Ｎ）である。
【００３９】次いで、図１１に示すように、フォトレジ
スト３１をマスクとして、ＳＦ6ガスプラズマを用いた
平行平板型ドライエッチングによりＳｉＮ／ＳｉＯ2２
層膜を垂直加工する。ＳＦ6ガス流量は５０SCCM、ガス
圧力は１０mTorr、ＲＦバイアス電力は５０Ｗである。
また開口幅は、０．８μｍである。
スト３１をマスクとして、ＳＦ6ガスプラズマを用いた
平行平板型ドライエッチングによりＳｉＮ／ＳｉＯ2２
層膜を垂直加工する。ＳＦ6ガス流量は５０SCCM、ガス
圧力は１０mTorr、ＲＦバイアス電力は５０Ｗである。
また開口幅は、０．８μｍである。
【００４０】次いで、図１２に示すように、ＣＦ4（４
フッ化炭素）およびＣＯ（一酸化炭素）の混合ガスプラ
ズマによるリアクティブドライエッチングにより、Ｓｉ
Ｎ層２８、３０の間に配置されたＳｉＯ2層２９のみが
水平方向に選択的にエッチングされてサイドエッチング
部３２が形成される。ＣＦ4とＣＯのガス流量はそれぞ
れ４０SCCMおよび１６０SCCM、ガス圧力は５０mTorr、
ＲＦバイアス電力は５００ｍＷである。サイドエッチン
グ量はエッチング時間により決定され、１５０ｎｍとな
るように調整される。この場合、サイドエッチング部３
２の縦（膜厚）と横（サイドエッチ距離）の寸法比は
１：３である。
フッ化炭素）およびＣＯ（一酸化炭素）の混合ガスプラ
ズマによるリアクティブドライエッチングにより、Ｓｉ
Ｎ層２８、３０の間に配置されたＳｉＯ2層２９のみが
水平方向に選択的にエッチングされてサイドエッチング
部３２が形成される。ＣＦ4とＣＯのガス流量はそれぞ
れ４０SCCMおよび１６０SCCM、ガス圧力は５０mTorr、
ＲＦバイアス電力は５００ｍＷである。サイドエッチン
グ量はエッチング時間により決定され、１５０ｎｍとな
るように調整される。この場合、サイドエッチング部３
２の縦（膜厚）と横（サイドエッチ距離）の寸法比は
１：３である。
【００４１】次いで、フォトレジスト３１を有機洗浄に
より除去した後に、ゲート電極成膜をＣＶＤ法により行
なう。まずＷＦ6（６フッ化タングステン）とＳｉＨ
4（シラン）ガスを用いて、基板温度３５０℃にてＷＳ
ｉを厚さ１００ｎｍ成膜する。ガス流量はそれぞれ１０
SCCM（ＷＦ6）および１２０SCCM（ＳｉＨ4）、総ガス圧
力は２０Torrである。このあと続けて基板温度４００℃
にてＷＦ6とＨ2およびＡｒ（アルゴン）ガスの組み合わ
せを用いてＷを厚さ５００ｎｍ成膜する。ガス流量はそ
れぞれ２０SCCM（ＷＦ6）、２００SCCM（Ｈ2）、２００
０SCCM（Ａｒ）である。また、総ガス流量は３０Torrで
ある。
より除去した後に、ゲート電極成膜をＣＶＤ法により行
なう。まずＷＦ6（６フッ化タングステン）とＳｉＨ
4（シラン）ガスを用いて、基板温度３５０℃にてＷＳ
ｉを厚さ１００ｎｍ成膜する。ガス流量はそれぞれ１０
SCCM（ＷＦ6）および１２０SCCM（ＳｉＨ4）、総ガス圧
力は２０Torrである。このあと続けて基板温度４００℃
にてＷＦ6とＨ2およびＡｒ（アルゴン）ガスの組み合わ
せを用いてＷを厚さ５００ｎｍ成膜する。ガス流量はそ
れぞれ２０SCCM（ＷＦ6）、２００SCCM（Ｈ2）、２００
０SCCM（Ａｒ）である。また、総ガス流量は３０Torrで
ある。
【００４２】次いで、図１３に示すように、フォトレジ
ストをマスクとしてリアクティブドライエッチングによ
りゲート電極３３を整形する。ガス種および流量はＳＦ
6（１０SCCM）、プラズマ圧力は３０mTorrである。
ストをマスクとしてリアクティブドライエッチングによ
りゲート電極３３を整形する。ガス種および流量はＳＦ
6（１０SCCM）、プラズマ圧力は３０mTorrである。
【００４３】次いで、フォトリソグラフ法によりソース
電極３４およびドレイン電極３５のパターニングを行な
い、ＡｕＧｅＮｉ膜を真空蒸着してからリフトオフ法に
よりソース電極３４およびドレイン電極３５を整形す
る。
電極３４およびドレイン電極３５のパターニングを行な
い、ＡｕＧｅＮｉ膜を真空蒸着してからリフトオフ法に
よりソース電極３４およびドレイン電極３５を整形す
る。
【００４４】最後に約４００℃のＨ2雰囲気中でＡｕＧ
ｅＮｉとｎ型ＧａＡｓコンタクト層２４を合金化させ、
低抵抗のオーム性接合の形成を行なってソース電極３４
およびドレイン電極３５を形成する。以上のようにして
図１４に示す電界効果トランジスタが製造される。
ｅＮｉとｎ型ＧａＡｓコンタクト層２４を合金化させ、
低抵抗のオーム性接合の形成を行なってソース電極３４
およびドレイン電極３５を形成する。以上のようにして
図１４に示す電界効果トランジスタが製造される。
【００４５】本発明の第２の実施の形態によれば、ゲー
ト部にサイドエッチング部を設けることによりゲート長
が増大することがないため、特に短いゲート長を必要と
する電界効果トランジスタの製造に有効である。
ト部にサイドエッチング部を設けることによりゲート長
が増大することがないため、特に短いゲート長を必要と
する電界効果トランジスタの製造に有効である。
【００４６】
【発明の効果】本発明によれば、ゲート電極を埋め込む
開口部にサイドエッチング部を形成し、そのサイドエッ
チング部にＣＶＤ法等の埋め込み性のよい成膜方法でゲ
ート電極が入り込んでいるので、ゲート電極の応力によ
る剥がれを防止することができる。これにより素子特性
の劣化を防止でき、高性能の電界効果トランジスタが高
歩留りでできるようになる。
開口部にサイドエッチング部を形成し、そのサイドエッ
チング部にＣＶＤ法等の埋め込み性のよい成膜方法でゲ
ート電極が入り込んでいるので、ゲート電極の応力によ
る剥がれを防止することができる。これにより素子特性
の劣化を防止でき、高性能の電界効果トランジスタが高
歩留りでできるようになる。
【００４７】また、開口部がＳｉＯ2層とＳｉＮ層の多
層構造から成り、その開口部のサイドエッチング部は、
ＳｉＯ2層を略水平方向に選択的にエッチングして形成
されるので、再現性の良好なサイドエッチング部を形成
できる。
層構造から成り、その開口部のサイドエッチング部は、
ＳｉＯ2層を略水平方向に選択的にエッチングして形成
されるので、再現性の良好なサイドエッチング部を形成
できる。
【図１】本発明の第１の形態の製造工程を示す断面図で
ある。
ある。
【図２】本発明の第１の形態の製造工程を示す断面図で
ある。
ある。
【図３】本発明の第１の形態の製造工程を示す断面図で
ある。
ある。
【図４】本発明の第１の形態の製造工程を示す断面図で
ある。
ある。
【図５】本発明の第１の形態の製造工程を示す断面図で
ある。
ある。
【図６】本発明の第１の形態の製造工程を示す断面図で
ある。
ある。
【図７】本発明の第１の形態の製造工程を示す断面図で
ある。
ある。
【図８】本発明の第２の形態の製造工程を示す断面図で
ある。
ある。
【図９】本発明の第２の形態の製造工程を示す断面図で
ある。
ある。
【図１０】本発明の第２の形態の製造工程を示す断面図
である。
である。
【図１１】本発明の第２の形態の製造工程を示す断面図
である。
である。
【図１２】本発明の第２の形態の製造工程を示す断面図
である。
である。
【図１３】本発明の第２の形態の製造工程を示す断面図
である。
である。
【図１４】本発明の第２の形態の製造工程を示す断面図
である。
である。
【図１５】従来の製造工程を示す断面図である。
【図１６】従来の製造工程を示す断面図である。
【図１７】従来の製造工程を示す断面図である。
【図１８】従来の製造工程を示す断面図である。
【図１９】従来の製造工程を示す断面図である。
【図２０】従来の製造工程を示す断面図である。
【図２１】従来の他の半導体装置を示す断面図である。
１：半絶縁性ＧａＡｓ基板 ２：高純度ＧａＡｓバッファー層 ３：ｎ型ＡｌＧａＡｓ電子供給層 ４：ｎ型ＧａＡｓコンタクト層 ５：２次元電子ガス ６：フォトレジスト ７：ＳｉＯ2層 ８：ＳｉＮ層 ９：フォトレジスト １０：ゲート電極 １１：ソース電極 １２：ドレイン電極 １３：開口部 １４：サイドエッチング部
Claims (6)
- 【請求項１】ゲート電極を埋め込む開口部を有する半導
体装置において、前記開口部はＳｉＯ2層とＳｉＮ層の
多層構造から成り、かつＳｉＯ2層が略水平方向に選択
的にエッチングされて形成されたサイドエッチング部を
有し、そのサイドエッチング部に前記ゲート電極が入り
込んでいることを特徴とする半導体装置。 - 【請求項２】前記開口部は、ＳｉＯ2層がＳｉＮ層の間
に配置されるように形成され、前記サイドエッチング部
は、開口部の底面から所定距離離れた位置に形成される
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】ゲート電極を埋め込む開口部を有する半導
体装置の製造方法において、（１）前記開口部をＳｉＯ
2層とＳｉＮ層の多層構造により形成する工程と、
（２）前記ＳｉＯ2層を略水平方向に選択的にエッチン
グしてサイドエッチング部を形成する工程と、（３）前
記ゲート電極をサイドエッチング部に入り込むように成
膜する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項４】前記サイドエッチング部をウェットエッチ
ング処理により形成することを特徴とする請求項３に記
載の半導体装置の製造方法。 - 【請求項５】前記サイドエッチング部をドライエッチン
グ処理により形成することを特徴とする請求項３に記載
の半導体装置の製造方法。 - 【請求項６】ＳｉＯ2層がＳｉＮ層の間に配置されるよ
うに前記開口部を形成し、前記サイドエッチング部を開
口部の底面から所定距離離れた位置に形成することを特
徴とする請求項３乃至５のいずれか１つの項に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP709297A JPH10209435A (ja) | 1997-01-20 | 1997-01-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP709297A JPH10209435A (ja) | 1997-01-20 | 1997-01-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209435A true JPH10209435A (ja) | 1998-08-07 |
Family
ID=11656446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP709297A Pending JPH10209435A (ja) | 1997-01-20 | 1997-01-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10209435A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190991A (ja) * | 2004-12-09 | 2006-07-20 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ及びその製造方法 |
| US7470967B2 (en) * | 2004-03-12 | 2008-12-30 | Semisouth Laboratories, Inc. | Self-aligned silicon carbide semiconductor devices and methods of making the same |
-
1997
- 1997-01-20 JP JP709297A patent/JPH10209435A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7470967B2 (en) * | 2004-03-12 | 2008-12-30 | Semisouth Laboratories, Inc. | Self-aligned silicon carbide semiconductor devices and methods of making the same |
| JP2006190991A (ja) * | 2004-12-09 | 2006-07-20 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ及びその製造方法 |
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