JPH10200923A - Time base correction circuit - Google Patents
Time base correction circuitInfo
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- JPH10200923A JPH10200923A JP9004430A JP443097A JPH10200923A JP H10200923 A JPH10200923 A JP H10200923A JP 9004430 A JP9004430 A JP 9004430A JP 443097 A JP443097 A JP 443097A JP H10200923 A JPH10200923 A JP H10200923A
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- signal
- clock
- time axis
- correction circuit
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Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は時間軸補正回路に
関し、特に、比較的長い周期で同じ周波数の第１および
第２のクロック信号の時間軸を一致させるための時間軸
補正回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time axis correction circuit, and more particularly to a time axis correction circuit for matching the time axes of first and second clock signals having the same frequency with a relatively long period.
【０００２】[0002]
【従来の技術】従来より、横長型ＴＶ（テレビジョン）
には、１つの番組の映像を横長型画面全体に表示する１
画面表示モードと、横長型画面を左右の２画面に分割し
２つの番組の映像をそれぞれ左右の分割画面に表示する
２画面表示モードとが設けられている。2. Description of the Related Art Conventionally, a horizontally long TV (television)
To display the video of one program on the entire landscape screen
There are provided a screen display mode and a two-screen display mode in which a landscape screen is divided into two left and right screens, and images of two programs are respectively displayed on the left and right divided screens.
【０００３】図４は、そのような横長型ＴＶの２画面表
示モードに関連する部分の構成を示すブロック図であ
る。図４を参照して、この横長型ＴＶは、同期分離回路
３１、時間軸補正回路３２、映像合成回路３３、および
表示部３４を備える。FIG. 4 is a block diagram showing a configuration of a portion related to such a two-screen display mode of a horizontally long TV. Referring to FIG. 4, the horizontally long TV includes a sync separation circuit 31, a time axis correction circuit 32, a video synthesis circuit 33, and a display unit 34.
【０００４】２画面表示モードでは、２つの番組のうち
の一方の番組の複合映像信号φ1 が同期分離回路３１お
よび映像合成回路３３に入力されるとともに、他方の番
組の複合映像信号φ2 が時間軸補正回路３２に入力され
る。同期分離回路３１は、複合映像信号φ1 から同期信
号φS1を分離し、その同期信号φS1を時間軸補正回路３
２に与える。時間軸補正回路３２は、同期信号φS1に同
期して動作し、複合映像信号φ2 の時間軸を複合映像信
号φ1 の時間軸に一致させる。映像合成回路３３は、時
間軸の一致した複合映像信号φ1 とφ2 ′を合成すると
ともに時間軸を１／２に圧縮して画面表示用の複合映像
信号φ3 を生成し、その複合映像信号φ 3 を表示部３４
に与える。表示部３４は、複合映像信号φ3 を再生して
２つの番組の映像をそれぞれ左右の分割画面に表示す
る。[0004] In the two-screen display mode, of the two programs,
Composite video signal φ of one program1Is the synchronization separation circuit 31 and
And the video synthesis circuit 33, and the other
Set of composite video signals φTwoIs input to the time axis correction circuit 32.
You. The sync separation circuit 31 outputs the composite video signal φ1Synchronous signal from
No.φS1And the synchronization signal φS1To the time axis correction circuit 3
Give to 2. The time axis correction circuit 32 outputs the synchronization signal φS1Same as
Operation, and the composite video signal φTwoTime axis of the composite video signal
No.φ1To the time axis of The video synthesizing circuit 33
Composite video signal φ with the same axis1And φTwo′
In both cases, the time axis is compressed to half and the composite video for screen display
Signal φThreeAnd the composite video signal φ ThreeDisplay section 34
Give to. The display unit 34 displays the composite video signal φThreePlay
Display the video of two programs on the left and right split screens respectively
You.
【０００５】なお、１画面表示モードでは、１つの番組
の複合映像信号φ1 が表示部３４に直接入力される。表
示部３４は、複合映像信号φ1 を再生して、１つの番組
の映像を横長型画面の全体に表示する。In the one-screen display mode, the composite video signal φ 1 of one program is directly input to the display unit 34. Display unit 34 reproduces the composite video signal phi 1, and displays an image of one program to the entire horizontally elongated screen.
【０００６】図５は、時間軸補正回路３２の構成を示す
ブロック図である。図５を参照して、この時間軸補正回
路３２は、バースト抜取回路５１、位相比較器５２，６
０、ループフィルタ５３，６１、電圧制御型発振器（以
下、ＶＣＯと称す）５４，６２、分周器５５、Ａ／Ｄコ
ンバータ５６、メモリ５７、Ｄ／Ａコンバータ５８、お
よび同期分離回路５９を含む。FIG. 5 is a block diagram showing the configuration of the time axis correction circuit 32. Referring to FIG. 5, the time axis correction circuit 32 includes a burst extraction circuit 51, phase comparators 52 and 6,
0, loop filters 53 and 61, voltage controlled oscillators (hereinafter referred to as VCOs) 54 and 62, a frequency divider 55, an A / D converter 56, a memory 57, a D / A converter 58, and a synchronization separation circuit 59. .
【０００７】バースト抜取回路５１は、複合映像信号φ
2 からバースト信号を抜取る。位相比較器５２は、バー
スト抜取回路５１から与えられたバースト信号と分周器
５５の出力信号との位相を各周期ごとに比較し、分周器
５９の出力信号の位相がバースト信号よりも遅れている
場合は正パルスを出力し、進んでいる場合は負パルスを
出力する。ループフィルタ５３は、位相比較器５２の出
力パルスで充放電されるキャパシタを含み、キャパシタ
の端子電圧を制御電圧としてＶＣＯ５４に与える。ＶＣ
Ｏ５４は、色副搬送波の４倍の周波数４ｆSCを基準発振
周波数とし、ループフィルタ５３からの制御電圧に応じ
た周波数で発振する。分周器５５は、ＶＣＯ５４の出力
信号ＷＣＫを４分周して位相比較器５２に与える。した
がって、ＶＣＯ５４の出力信号ＷＣＫは、バースト信号
に同期しかつ色副搬送波の４倍の周波数４ｆSCのクロッ
ク信号となる。クロック信号ＷＣＫは、Ａ／Ｄコンバー
タ５６およびメモリ５７に与えられる。[0007] The burst extraction circuit 51 outputs the composite video signal φ.
Extract the burst signal from 2 . The phase comparator 52 compares the phase of the burst signal supplied from the burst extraction circuit 51 with the phase of the output signal of the frequency divider 55 for each cycle, and the phase of the output signal of the frequency divider 59 is delayed from the burst signal. If so, a positive pulse is output, and if it is advanced, a negative pulse is output. The loop filter 53 includes a capacitor that is charged and discharged by an output pulse of the phase comparator 52, and supplies a terminal voltage of the capacitor to the VCO 54 as a control voltage. VC
O54 oscillates at a frequency corresponding to the control voltage from the loop filter 53, using a frequency 4f SC that is four times the color subcarrier as a reference oscillation frequency. The frequency divider 55 divides the frequency of the output signal WCK of the VCO 54 by four and supplies the resultant signal to the phase comparator 52. Therefore, the output signal WCK of the VCO 54 is a clock signal synchronized with the burst signal and having a frequency 4f SC which is four times the color subcarrier. Clock signal WCK is applied to A / D converter 56 and memory 57.
【０００８】Ａ／Ｄコンバータ５６は、クロック信号Ｗ
ＣＫに同期して複合映像信号φ2 をサンプリングし、各
サンプリング値をデジタルコードに変換する。メモリ５
７は、クロック信号ＷＣＫに同期して、Ａ／Ｄコンバー
タ５６で生成されたデジタルコードを順次記憶する。ま
た、メモリ５７は、色副搬送波の４倍の周波数４ｆSCの
クロック信号ＲＣＫに同期して、記憶したデジタルコー
ドを読出す。Ｄ／Ａコンバータ５８は、クロック信号Ｒ
ＣＫに同期して、メモリ５７から読出されたデジタルコ
ードの各々を順次アナログ電圧に変換してアナログ映像
信号φ2 ′を生成する。The A / D converter 56 outputs a clock signal W
The composite video signal φ 2 is sampled in synchronization with CK, and each sampled value is converted into a digital code. Memory 5
7 sequentially stores the digital codes generated by the A / D converter 56 in synchronization with the clock signal WCK. Further, the memory 57 reads out the stored digital code in synchronization with the clock signal RCK having a frequency 4f SC which is four times the color subcarrier. The D / A converter 58 outputs the clock signal R
In synchronization with CK, each of the digital codes read from the memory 57 is sequentially converted into an analog voltage to generate an analog video signal φ 2 ′.
【０００９】同期分離回路５９は、複合映像信号φ2 ′
から同期信号φS2を分離する。位相比較器６０は、同期
分離回路５９から与えられた同期信号φS2と図４の同期
分離回路３２から与えられた同期信号φS1との位相を各
周期ごとに比較し、同期信号φS2の位相が同期信号φS1
よりも遅れている場合は正パルスを出力し、進んでいる
場合は負パルスを出力する。ループフィルタ５３は、位
相比較器６０の出力パルスで充放電されるキャパシタを
含み、キャパシタの端子電圧を制御電圧としてＶＣＯ６
２に与える。ＶＣＯ６２は、色副搬送波の周波数の４倍
の周波数４ｆSCを基準発振周波数とし、ループフィルタ
６１からの制御電圧に応じた周波数で発振する。したが
って、同期信号φS2とφS1の位相が一致するようにメモ
リ５７の読出が行なわれる。The synchronizing separation circuit 59 outputs a composite video signal φ 2 ′
From the synchronization signal φ S2 . The phase comparator 60 compares the phases of the synchronizing signals phi S1 given from the synchronization separation circuit 32 and the synchronization signal phi S2 given from the synchronizing separation circuit 59 4 for each cycle, the synchronizing signal phi S2 The phase is the synchronization signal φ S1
If it is later than this, it outputs a positive pulse, and if it is ahead, it outputs a negative pulse. The loop filter 53 includes a capacitor that is charged and discharged by the output pulse of the phase comparator 60, and uses the terminal voltage of the capacitor as a control voltage to control the VCO 6
Give to 2. The VCO 62 oscillates at a frequency corresponding to the control voltage from the loop filter 61 with a frequency 4f SC that is four times the frequency of the color subcarrier as a reference oscillation frequency. Therefore, reading from memory 57 is performed such that the phases of synchronization signals φ S2 and φ S1 match.
【００１０】次に、この時間軸補正回路３２の動作につ
いて簡単に説明する。バースト抜取回路５１によって複
合映像信号φ2 からバースト信号が抜取られ、このバー
スト信号に同期しかつ色副搬送波の４倍の周波数４ｆSC
のクロック信号ＷＣＫが位相比較器５２、ループフィル
タ５３、ＶＣＯ５４および分周器５５によって生成され
る。複合映像信号φ2 は、Ａ／Ｄコンバータ５６によっ
てクロック信号ＷＣＫに同期するデジタルコード列に変
換され、デジタルコード列はメモリ５７に書込まれる。Next, the operation of the time axis correction circuit 32 will be briefly described. A burst signal is extracted from the composite video signal φ 2 by a burst extraction circuit 51, synchronized with the burst signal and having a frequency 4 f SC which is four times the color subcarrier.
Is generated by the phase comparator 52, the loop filter 53, the VCO 54, and the frequency divider 55. The composite video signal φ 2 is converted by the A / D converter 56 into a digital code sequence synchronized with the clock signal WCK, and the digital code sequence is written into the memory 57.
【００１１】メモリ５７に書込まれたデジタルコード列
は、色副搬送波の４倍の周波数４ｆ SCのクロック信号Ｒ
ＣＫに同期して読出される。メモリ５７から読出された
デジタルコード列は、Ｄ／Ａコンバータ５８でアナログ
映像信号φ2 ′に変換されて図４の映像合成回路３３に
与えられる。A digital code string written in the memory 57
Is a frequency 4f which is four times the color subcarrier. SCClock signal R
Read out in synchronization with CK. Read from memory 57
The digital code sequence is analogized by the D / A converter 58.
Video signal φTwo'To the video compositing circuit 33 of FIG.
Given.
【００１２】一方、同期分離回路５９によってアナログ
映像信号φ2 ′から同期信号φS2が分離され、この同期
信号φS2と図４の同期分離回路３１からの同期信号φS1
との位相が一致するように、位相比較器６０およびルー
プフィルタ６１によってＶＣＯ６２が制御される。した
がって、複合映像信号φ2 の遅延信号である複合映像信
号φ2 ′の時間軸は複合映像信号φ1 の時間軸に一致す
る。Meanwhile, the synchronizing signal phi S2 from analog video signal phi 2 'are separated by the sync separation circuit 59, the synchronizing signal phi S1 from the sync separation circuit 31 of the synchronous signal phi S2 and 4
The VCO 62 is controlled by the phase comparator 60 and the loop filter 61 so that the phase of the VCO 62 matches the phase of the VCO 62. Therefore, the time axis of the delay signal of the composite video signal phi 2 the composite video signal phi 2 'matches the time axis of the composite video signal phi 1.
【００１３】[0013]
【発明が解決しようとする課題】しかし、従来の時間軸
補正回路３２では、位相比較器６０での位相比較は複合
映像信号φ2 ′の１水平走査期間に１回しか行なわれな
いので、たとえば同期信号φS1がバースト信号の１周期
程度のジッタを持っている場合、同期信号φS2の時間軸
を同期信号φS1の時間軸に一致させることは困難であっ
た。このため、複合映像信号φ1 とφ2 ′の時間軸が一
致せず、横長型ＴＶに表示された左右の分割画面のうち
複合映像信号φ2 ′に対応する分割画面の色が正確に再
生されない場合があった。However, in the conventional time axis correction circuit 32, the phase comparison by the phase comparator 60 is performed only once in one horizontal scanning period of the composite video signal φ 2 ′. If the synchronization signal phi S1 has the jitter of about one cycle of the burst signal, it is difficult to match the time axis of the synchronizing signal phi S2 on the time axis of the synchronizing signal phi S1. For this reason, the time axes of the composite video signals φ 1 and φ 2 ′ do not coincide with each other, and the color of the divided screen corresponding to the composite video signal φ 2 ′ of the left and right divided screens displayed on the horizontal TV is accurately reproduced. There was no case.
【００１４】それゆえに、この発明の主たる目的は、２
つのクロック信号の時間軸を高精度でかつ高速に一致さ
せることができる時間軸補正回路を提供することであ
る。Therefore, the main object of the present invention is to
An object of the present invention is to provide a time axis correction circuit that can make the time axes of two clock signals coincide with each other with high accuracy and high speed.
【００１５】[0015]
【課題を解決するための手段】請求項１に係る発明は、
比較的長い周期で同じ周波数の第１および第２のクロッ
ク信号の時間軸を一致させるための時間軸補正回路であ
って、クロック発生手段、信号多重手段、遅延手段、第
１の位相差検出手段、第２の位相差検出手段、および制
御手段を備える。クロック発生手段は、第１のクロック
信号に同期して、第１および第２のクロック信号よりも
高い周波数の第３のクロック信号を生成する。信号多重
手段は、第２のクロック信号に同期して、第３のクロッ
ク信号と同じ周波数の第４のクロック信号を第２のクロ
ック信号の少なくとも一部に多重させる。遅延手段は、
第４のクロック信号が多重された第２のクロック信号を
遅延させ、その時間軸を第１のクロック信号の時間軸に
一致させるために設けられ、その遅延時間は制御可能と
なっている。第１の位相差検出手段は、遅延手段によっ
て遅延された第２のクロック信号と第１のクロック信号
との位相差を検出する。第２の位相差検出手段は、遅延
手段によって遅延された第２のクロック信号に多重され
ている第４のクロック信号とクロック発生手段で生成さ
れた第３のクロック信号との位相差を検出する。制御手
段は、第１および第２の位相差検出手段によって検出さ
れる位相差がなくなるように遅延手段の遅延時間を制御
する。The invention according to claim 1 is
A time axis correction circuit for matching the time axes of first and second clock signals having the same frequency with a relatively long cycle, comprising: a clock generation unit, a signal multiplexing unit, a delay unit, and a first phase difference detection unit. , A second phase difference detecting means, and a control means. The clock generation means generates a third clock signal having a higher frequency than the first and second clock signals in synchronization with the first clock signal. The signal multiplexing unit multiplexes a fourth clock signal having the same frequency as the third clock signal on at least a part of the second clock signal in synchronization with the second clock signal. The delay means
The second clock signal in which the fourth clock signal is multiplexed is provided to delay the second clock signal and make its time axis coincide with the time axis of the first clock signal, and the delay time is controllable. The first phase difference detection means detects a phase difference between the second clock signal delayed by the delay means and the first clock signal. The second phase difference detection means detects a phase difference between the fourth clock signal multiplexed on the second clock signal delayed by the delay means and the third clock signal generated by the clock generation means. . The control means controls the delay time of the delay means so that the phase difference detected by the first and second phase difference detection means disappears.
【００１６】請求項２に係る発明では、請求項１に係る
発明の遅延手段は、第４のクロック信号が多重された第
２のクロック信号を第４のクロック信号よりも高い周波
数でサンプリングし、各サンプリング値を記憶する記憶
手段を含み、制御手段は、第１および第２の位相差検出
手段によって検出される位相差がなくなるように記憶手
段から各サンプリング値を読出す。According to a second aspect of the present invention, the delay means according to the first aspect of the present invention samples the second clock signal multiplexed with the fourth clock signal at a higher frequency than the fourth clock signal, The control means reads out each sampling value from the storage means so that the phase difference detected by the first and second phase difference detecting means disappears.
【００１７】請求項３に係る発明では、請求項１または
２に係る発明の第１および第２のクロック信号は、とも
に映像信号の同期信号とされる。According to the third aspect of the present invention, the first and second clock signals of the first or second aspect of the present invention are both synchronized signals of a video signal.
【００１８】[0018]
【発明の実施の形態】図１は、この発明の一実施の形態
による横長型ＴＶの時間軸補正回路１の構成を示す回路
図であって、図５と対比される図である。FIG. 1 is a circuit diagram showing a configuration of a time axis correction circuit 1 for a horizontally long TV according to an embodiment of the present invention, and is a diagram to be compared with FIG.
【００１９】図１を参照して、この時間軸補正回路１が
図５の時間軸補正回路３３と異なる点は、信号多重回路
２、信号抽出回路３、発振器４、活性化回路５、位相比
較器６、ループフィルタ７および加算器８が新たに設け
られている点である。Referring to FIG. 1, this time axis correction circuit 1 is different from time axis correction circuit 33 of FIG. 5 in that signal multiplexing circuit 2, signal extraction circuit 3, oscillator 4, activation circuit 5, phase comparison circuit This is the point that the adder 6, the loop filter 7, and the adder 8 are newly provided.
【００２０】信号多重回路２は、Ａ／Ｄコンバータ５６
とメモリ５７の間に設けられ、Ａ／Ｄコンバータ５６で
生成されたデジタルコード列に高周波の位相データ列を
多重させる。すなわち、図２に示すように、複合映像信
号φ2 の各サンプリング値をデジタルコードに変換する
と、複合映像信号φ2 の水平および垂直同期期間に対応
するデジタルコードの最上位ビット（ＭＳＢ）は映像の
内容に関係なくすべて「０」となる。そこで、図３に示
すように、色副搬送波をクロック信号ＷＣＫでサンプリ
ングし、各サンプリング値を「０」または「１」のデー
タに変換した位相データ列を複合映像信号φ2 の水平お
よび垂直同期期間に対応するデジタルコード列の最上位
ビットに多重させ、この位相データ列を位相比較に利用
する。The signal multiplexing circuit 2 includes an A / D converter 56
And a memory 57 for multiplexing a high-frequency phase data sequence with a digital code sequence generated by the A / D converter 56. That is, as shown in FIG. 2, converting each sampling value of the composite video signal phi 2 to the digital code, the most significant bit of the digital code corresponding to the horizontal and vertical synchronizing period of the composite video signal phi 2 (MSB) video Are all "0" regardless of the contents of Therefore, as shown in FIG. 3, a color subcarrier is sampled by the clock signal WCK, each sampling value "0" or "1" phase data string is converted into the data of the composite video signal phi 2 of the horizontal and vertical sync The phase is multiplexed with the most significant bit of the digital code string corresponding to the period, and this phase data string is used for phase comparison.
【００２１】信号抽出回路３は、メモリ５７とＤ／Ａコ
ンバータ５８の間に設けられ、メモリ５７から読出され
たデジタルコード列に多重されている位相データ列を抽
出し、抽出した位相データ列の「１」および「０」をそ
れぞれ「Ｈ」レベルおよび「Ｌ」レベルとしてクロック
信号φC2を生成し、そのクロック信号φC2を位相比較器
６に与える。このクロック信号φC2は、色副搬送波の周
波数ｆSCであって、複合映像信号φ2 ′の同期信号に同
期した信号となる。The signal extracting circuit 3 is provided between the memory 57 and the D / A converter 58, extracts a phase data sequence multiplexed on the digital code sequence read from the memory 57, and extracts the phase data sequence. A clock signal φ C2 is generated by setting “1” and “0” to “H” level and “L” level, respectively, and the clock signal φ C2 is supplied to the phase comparator 6. The clock signal φ C2 has the frequency f SC of the color subcarrier and is a signal synchronized with the synchronizing signal of the composite video signal φ 2 ′.
【００２２】発振器４は、図４の同期分離回路３１から
同期信号φS1を受け、この同期信号φS1に同期し、かつ
色副搬送波の周波数ｆSCのクロック信号φC1を生成し位
相比較器６に与える。The oscillator 4 receives the synchronizing signal φ S1 from the synchronizing separation circuit 31 shown in FIG. 4, and generates a clock signal φ C1 synchronized with the synchronizing signal φ S1 and having the frequency f SC of the chrominance subcarrier. Give to 6.
【００２３】活性化回路５は、図４の同期分離回路３１
から同期信号φS1を受け、複合映像信号φ1 の同期期間
のみ位相比較器６を活性化させる。位相比較器６は、活
性化期間においてクロック信号φC1とφC2の位相を各周
期ごとに比較し、クロック信号φC2の位相がクロック信
号φC1よりも遅れている場合は正パルスを出力し、進ん
でいる場合は負パルスを出力する。The activation circuit 5 is provided with the synchronization separation circuit 31 shown in FIG.
Receiving a synchronization signal phi S1 from activates the phase comparator 6 only synchronization period of the composite video signal phi 1. The phase comparator 6 compares the phases of the clock signals φ C1 and φ C2 in each period during the activation period, and outputs a positive pulse when the phase of the clock signal φ C2 is behind the clock signal φ C1. If it is proceeding, it outputs a negative pulse.
【００２４】ループフィルタ７は、位相比較器６の出力
パルスで充放電されるキャパシタを含み、キャパシタの
端子電圧を制御電圧として出力する。加算器８は、ルー
プフィルタ７と６１の出力電圧を加算してＶＣＯ６２に
与える。The loop filter 7 includes a capacitor charged and discharged by the output pulse of the phase comparator 6, and outputs a terminal voltage of the capacitor as a control voltage. The adder 8 adds the output voltages of the loop filters 7 and 61 and supplies the sum to the VCO 62.
【００２５】次に、この時間軸補正回路１の動作につい
て簡単に説明する。図５の時間軸補正回路３３と同様に
して、バースト信号に同期しかつ色副搬送波の４倍の周
波数４ｆSCのクロック信号ＷＣＫが生成される。複合映
像信号φ2 は、Ａ／Ｄコンバータ５６でクロック信号Ｗ
ＣＫに同期してデジタルコード列に変換される。デジタ
ルコード列は、その同期期間に同期しかつ色副搬送波と
同じ周波数ｆSCの位相データ列を信号多重回路２で多重
された後、メモリ５７に書込まれる。Next, the operation of the time axis correction circuit 1 will be briefly described. In the same manner as the time axis correction circuit 33 of FIG. 5, a clock signal WCK having a frequency 4f SC which is synchronized with the burst signal and four times the color subcarrier is generated. The composite video signal φ 2 is converted by the A / D converter 56 into the clock signal W
It is converted into a digital code string in synchronization with CK. The digital code sequence is written in the memory 57 after being multiplexed by the signal multiplexing circuit 2 with a phase data sequence synchronized with the synchronization period and having the same frequency f SC as the color subcarrier.
【００２６】メモリ５７に書込まれたデジタルコード列
は、色副搬送波の４倍の周波数４ｆ SCのクロック信号Ｒ
ＣＫに同期して読出される。メモリ５７から読出された
デジタルコード列から信号抽出回路３によって位相デー
タ列が抽出され、抽出された位相データ列はクロック信
号φC2に変換される。一方、発振器４で、クロック信号
φS1に同期しかつ色副搬送波の周波数ｆSCのクロック信
号φC1が生成され、このクロック信号φC1とクロック信
号φC2の位相が一致するようにＶＣＯ６２の発振周波数
が制御される。Digital code string written in memory 57
Is a frequency 4f which is four times the color subcarrier. SCClock signal R
Read out in synchronization with CK. Read from memory 57
The phase extraction from the digital code sequence is performed by the signal extraction circuit 3.
Data sequence is extracted, and the extracted phase data sequence is
No.φC2Is converted to On the other hand, a clock signal
φS1And the frequency f of the color subcarrierSCClock signal
No.φC1Is generated, and this clock signal φC1And clock signal
No.φC2Oscillation frequency of VCO 62 so that
Is controlled.
【００２７】また、信号抽出回路３を通過したデジタル
コード列はＤ／Ａコンバータ５８によってアナログ映像
信号φ2 ′に変換されて図４の映像合成回路３３に与え
られる。一方、同期分離回路５９によってアナログ映像
信号φ2 ′から同期信号φS2が分離され、この同期信号
φS2と同期信号φS1との位相が一致するようにＶＣＯ６
２が制御される。したがって、複合映像信号φ1 の遅延
信号である複合映像信号φ2 ′の時間軸を複合映像信号
φ1 の時間軸に高精度でかつ高速に一致させることがで
き、ひいては２画面表示モード時の色再生を精度よく行
なうことができる。The digital code string that has passed through the signal extraction circuit 3 is converted into an analog video signal φ 2 ′ by a D / A converter 58 and is supplied to the video synthesis circuit 33 shown in FIG. On the other hand, the synchronization signal φ S2 is separated from the analog video signal φ 2 ′ by the synchronization separation circuit 59, and the VCO 6 is controlled so that the phases of the synchronization signal φ S2 and the synchronization signal φ S1 match.
2 is controlled. Therefore, the time axis of the delay signal of the composite video signal phi 1 composite video signal phi 2 'can be matched with high accuracy and fast time axis of the composite video signal phi 1, and thus the two-screen display mode Color reproduction can be performed with high accuracy.
【００２８】[0028]
【発明の効果】以上のように、請求項１に係る発明で
は、第１のクロック信号に同期して第１および第２のク
ロック信号よりも高い周波数の第３のクロック信号を生
成するとともに、第２のクロック信号に同期して第３の
クロック信号と同周期の第４のクロック信号を第２のク
ロック信号に多重させる。そして、第１および第２のク
ロック信号の位相比較と第３および第４のクロック信号
の位相比較とを行ない、第１および第２のクロック信号
の位相が一致し、かつ第３および第４のクロック信号の
位相が一致するように第２のクロック信号を遅延させ
る。したがって、比較的長い周期の第１および第２のク
ロック信号の位相比較のみを行なっていた従来に比べ、
第１および第２のクロック信号の時間軸を高精度でかつ
高速に一致させることができる。As described above, according to the first aspect of the present invention, the third clock signal having a higher frequency than the first and second clock signals is generated in synchronization with the first clock signal. A fourth clock signal having the same cycle as the third clock signal is multiplexed with the second clock signal in synchronization with the second clock signal. Then, a phase comparison between the first and second clock signals and a phase comparison between the third and fourth clock signals are performed, and the phases of the first and second clock signals match, and the third and fourth clock signals are compared. The second clock signal is delayed so that the phases of the clock signals match. Therefore, as compared with the related art in which only the phase comparison of the first and second clock signals having a relatively long cycle is performed.
The time axes of the first and second clock signals can be matched with high accuracy and high speed.
【００２９】また、請求項２に係る発明では、請求項１
に係る発明において、第４のクロック信号が多重された
第２のクロック信号を第４のクロック信号よりも高い周
波数でサンプリングして記憶し、第１および第２のクロ
ック信号の位相が一致しかつ第３および第４のクロック
信号の位相が一致するように、各サンプリング値を読出
す。したがって、第２のクロック信号の遅延を容易に行
なうことができる。In the invention according to claim 2, claim 1
In the invention according to the first aspect, the second clock signal in which the fourth clock signal is multiplexed is sampled and stored at a higher frequency than the fourth clock signal, and the phases of the first and second clock signals are matched and Each sampling value is read so that the phases of the third and fourth clock signals match. Therefore, the delay of the second clock signal can be easily performed.
【００３０】また、請求項３に係る発明では、請求項１
または２に係る発明の第１および第２のクロック信号
は、ともに映像信号の同期信号とされる。この場合は、
２つの映像信号の時間軸を高精度でかつ高速に一致させ
ることができ、たとえば２つの映像信号の合成を容易か
つ正確に行なうことが可能となる。[0030] In the invention according to claim 3, according to claim 1,
Alternatively, the first and second clock signals of the invention according to the second aspect are both used as video signal synchronization signals. in this case,
The time axes of the two video signals can be made to coincide with each other with high precision and high speed, and for example, it is possible to easily and accurately combine the two video signals.
【図１】この発明の一実施の形態による横長型ＴＶの時
間軸補正回路の構成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a time axis correction circuit of a horizontally long TV according to an embodiment of the present invention.
【図２】図１に示した信号多重回路の動作を説明するた
めの図である。FIG. 2 is a diagram for explaining an operation of the signal multiplexing circuit shown in FIG.
【図３】図１に示した信号多重回路の動作を説明するた
めの他の図である。FIG. 3 is another diagram for explaining the operation of the signal multiplexing circuit shown in FIG. 1;
【図４】従来の横長型ＴＶの２画面表示モードに関連す
る部分の構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a portion related to a two-screen display mode of a conventional landscape TV.
【図５】図４に示した時間軸補正回路の構成を示すブロ
ック図である。5 is a block diagram showing a configuration of a time axis correction circuit shown in FIG.
１，３３ 時間軸補正回路 ２ 信号多重回路 ３ 信号抽出回路 ４ 発振器 ５ 活性化回路 ６，５２，６０ 位相比較器 ７，５３，６１ ループフィルタ ８ 加算器 ３１，５９ 同期分離回路 ３３ 映像合成回路 ３４ 表示部 ５１ バースト抜取回路 ５４，６２ ＶＣＯ ５５ 分周器 ５６ Ａ／Ｄコンバータ ５７ メモリ ５８ Ｄ／Ａコンバータ 1, 33 Time axis correction circuit 2 Signal multiplexing circuit 3 Signal extraction circuit 4 Oscillator 5 Activation circuit 6, 52, 60 Phase comparator 7, 53, 61 Loop filter 8 Adder 31, 59 Synchronization separation circuit 33 Video synthesis circuit 34 Display unit 51 Burst sampling circuit 54, 62 VCO 55 Frequency divider 56 A / D converter 57 Memory 58 D / A converter
───────────────────────────────────────────────────── フロントページの続き (72)発明者 瀬上 治 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Osamu Osamu 2-5-5 Keihanhondori, Moriguchi-shi, Osaka Sanyo Electric Co., Ltd.
Claims (3)
び第２のクロック信号の時間軸を一致させるための時間
軸補正回路であって、 前記第１のクロック信号に同期して、前記第１および第
２のクロック信号よりも高い周波数の第３のクロック信
号を生成するクロック発生手段、 前記第２のクロック信号に同期して、前記第３のクロッ
ク信号と同じ周波数の第４のクロック信号を前記第２の
クロック信号の少なくとも一部に多重させる信号多重手
段、 前記第４のクロック信号が多重された前記第２のクロッ
ク信号を遅延させ、その時間軸を前記第１のクロック信
号の時間軸に一致させるための遅延時間の制御が可能な
遅延手段、 前記遅延手段によって遅延された前記第２のクロック信
号と前記第１のクロック信号との位相差を検出する第１
の位相差検出手段、 前記遅延手段によって遅延された前記第２のクロック信
号に多重されている前記第４のクロック信号と前記クロ
ック発生手段で生成された前記第３のクロック信号との
位相差を検出する第２の位相差検出手段、および前記第
１および第２の位相差検出手段によって検出される位相
差がなくなるように前記遅延手段の遅延時間を制御する
制御手段を備える、時間軸補正回路。1. A time axis correction circuit for matching the time axes of first and second clock signals having the same frequency with a relatively long cycle, wherein the time axis correction circuit is configured to synchronize the first and second clock signals with each other in synchronization with the first clock signal. Clock generating means for generating a third clock signal having a higher frequency than the first and second clock signals; a fourth clock signal having the same frequency as the third clock signal in synchronization with the second clock signal Signal multiplexing means for multiplexing the second clock signal with at least a part of the second clock signal, delaying the second clock signal on which the fourth clock signal is multiplexed, and setting the time axis to the time of the first clock signal. Delay means capable of controlling a delay time for matching the axis; a first means for detecting a phase difference between the second clock signal and the first clock signal delayed by the delay means;
The phase difference between the fourth clock signal multiplexed on the second clock signal delayed by the delay unit and the third clock signal generated by the clock generation unit. A time axis correction circuit comprising: a second phase difference detecting means for detecting; and a control means for controlling a delay time of the delay means such that the phase difference detected by the first and second phase difference detecting means disappears. .
号が多重された前記第２のクロック信号を前記第４のク
ロック信号よりも高い周波数でサンプリングし、各サン
プリング値を記憶する記憶手段を含み、 前記制御手段は、前記第１および第２の位相差検出手段
によって検出される位相差がなくなるように前記記憶手
段から各サンプリング値を読出す、請求項１に記載の時
間軸補正回路。2. The storage device according to claim 1, wherein the delay unit samples the second clock signal on which the fourth clock signal is multiplexed at a higher frequency than the fourth clock signal, and stores each sampled value. 2. The time axis correction circuit according to claim 1, wherein the control unit reads out each sampling value from the storage unit such that the phase difference detected by the first and second phase difference detection units disappears. 3.
ともに映像信号の同期信号である、請求項１または請求
項２に記載の時間軸補正回路。3. The first and second clock signals are:
3. The time axis correction circuit according to claim 1, wherein both of them are synchronization signals of a video signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09004430A JP3118430B2 (en) | 1997-01-14 | 1997-01-14 | Time axis correction circuit |
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| Application Number | Priority Date | Filing Date | Title |
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| JP09004430A JP3118430B2 (en) | 1997-01-14 | 1997-01-14 | Time axis correction circuit |
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| Publication Number | Publication Date |
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| JP3118430B2 JP3118430B2 (en) | 2000-12-18 |
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-
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