JPH10199790A - Semiconductor chip and reticle for manufacture of semiconductor - Google Patents
Semiconductor chip and reticle for manufacture of semiconductorInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体チップおよび
半導体製造用レチクルに係わり、特に一定幅を電子的あ
るいは光学的に走査しながら、走査方向と垂直方向に半
導体ウェーハを移動させ半導体ウェーハの外観状態を検
査される半導体ウェーハ上に作り込まれる半導体チップ
およびその半導体を製造するためのレチクルに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip and a reticle for manufacturing a semiconductor, and more particularly to a semiconductor wafer and a semiconductor wafer by moving a semiconductor wafer in a direction perpendicular to a scanning direction while scanning a predetermined width electronically or optically. The present invention relates to a semiconductor chip formed on a semiconductor wafer to be inspected and a reticle for manufacturing the semiconductor.
【０００２】[0002]
【従来の技術】従来、一定幅を光学的に走査しながら、
走査方向と垂直方向に半導体ウェーハを移動させ半導体
ウェーハの外観状態を検査される半導体ウェーハにおい
ては、S.Maeda et al.,"Automated visual inspection
of LSI wafer patterns usingderivative-polarity com
parison algorithm",SPIE Vol.1567 Applications ofDi
gital Image Processing XIV,pp.100-109(1991)に記載
されているような方式により１チップ分の画像を参照画
像として記憶しておき、新たに走査して得られたチップ
の検出画像とを比較する２チップ比較方式が主流となっ
ている。この方法では参照画像と検出画像の位置合わせ
が重要であるが、従来はセル部の配線パターンを利用し
てその複雑なテクスチャを用いてパターンマッチングを
行い、この位置合わせを行っていた。2. Description of the Related Art Conventionally, while optically scanning a fixed width,
For semiconductor wafers in which the semiconductor wafer is inspected by moving the semiconductor wafer in a direction perpendicular to the scanning direction, S. Maeda et al., "Automated visual inspection
of LSI wafer patterns usingderivative-polarity com
parison algorithm ", SPIE Vol.1567 Applications ofDi
gital Image Processing XIV, pp. 100-109 (1991), the image of one chip is stored as a reference image by the method described in pp. 100-109 (1991), and the detected image of the chip obtained by newly scanning is stored. The two-chip comparison method for comparison is in use. In this method, alignment between the reference image and the detected image is important. Conventionally, pattern matching is performed by using a wiring pattern of a cell portion and using a complicated texture thereof.
【０００３】[0003]
【発明が解決しようとする課題】上記従来技術の光学式
検査方式を用いて、微細構造の半導体ウェーハの製造過
程におけるパターンの欠陥を検査した場合、光学的に透
過材質でかつ検査に用いる光学波長と屈折率に依存した
光学距離が十分小さいシリコン酸化膜や、感光性レジス
ト材料等の残渣は検出できない問題があり、又、線状で
短辺の幅が光学系の分解能以下となるエッチング残り
や、微小導通孔の非開口不良が検出できない問題があっ
た。When a defect of a pattern is inspected in the process of manufacturing a semiconductor wafer having a fine structure using the above-described optical inspection method of the prior art, an optical wavelength which is an optically transparent material and is used for the inspection. There is a problem that residues such as a silicon oxide film having a sufficiently small optical distance depending on the refractive index and a photosensitive resist material cannot be detected. In addition, there is a problem that a non-opening failure of the minute conduction hole cannot be detected.
【０００４】一方、電子線を利用した自動検査方式にお
いては上述した光学的には検出困難な微細構造で且つ絶
縁物あるいは導電性物質が混在する半導体ウェーハの製
造過程における回路パターンの欠陥が検査可能である。On the other hand, in the automatic inspection system using an electron beam, it is possible to inspect a defect of a circuit pattern in a process of manufacturing a semiconductor wafer having a fine structure which is difficult to detect optically and which contains an insulating material or a conductive material. It is.
【０００５】従来技術でも述べたように半導体ウェーハ
の外観検査方式に用いられている２チップ比較方式にお
いて重要となる参照画像と検出画像の位置合わせは、光
学式の場合は透過して検出される下層の配線パターンよ
り得られる複雑なテクスチャを用いて高精度に行うこと
ができるが、電子線を用いた検査方法の場合、得られる
電子線画像は検査対象の半導体ウェーハの表面の状態の
みであり、下層を利用した複雑なテクスチャを用いたパ
ターンマッチングによる高精度な位置合わせが期待でき
ない。このため従来技術で述べた参照画像と検出画像を
位置合わせするためのマーク等を特別に設け、参照画像
と検出画像の位置合わせを高精度に行う必要がある。As described in the prior art, the alignment between the reference image and the detected image, which is important in the two-chip comparison method used in the appearance inspection method of the semiconductor wafer, is detected by transmission in the case of the optical method. Although it can be performed with high accuracy using a complex texture obtained from the lower wiring pattern, in the case of the inspection method using an electron beam, the obtained electron beam image is only the state of the surface of the semiconductor wafer to be inspected. However, high-accuracy positioning by pattern matching using a complicated texture using the lower layer cannot be expected. For this reason, it is necessary to provide a mark or the like for aligning the reference image and the detection image described in the related art, and perform the alignment of the reference image and the detection image with high accuracy.
【０００６】[0006]
【課題を解決するための手段】上記課題は、半導体ウェ
ーハ上に形成されるチップの周辺領域を利用して、この
領域に検査時において最上層の部分に、参照画像と検出
画像との位置合せが可能となる位置合わせようパターン
を設け、またそのパターンの間隔を、前記ウェーハを一
定幅で電子的あるいは光学的に走査しながら、走査方向
と垂直方向に半導体ウェーハを移動させ半導体ウェーハ
の外観状態を検査する装置の、前記走査幅と同一かそれ
より狭い間隔で配置し、参照画像と検出画像における前
記パターンを位置合わせすることにより達成される。ま
た、前記パターンを形成するためには半導体製造用レチ
クルにも前記パターンを形成するためのパターンが形成
されていなければならない。The object of the present invention is to use a peripheral region of a chip formed on a semiconductor wafer, and to align a reference image and a detected image with an uppermost layer portion during inspection in this region. The semiconductor wafer is moved in a direction perpendicular to the scanning direction by electronically or optically scanning the wafer with a constant width by providing a pattern so that the pattern can be aligned. This is achieved by arranging the pattern at the same or smaller interval as the scanning width of the inspection apparatus, and aligning the pattern in the reference image and the detected image. In addition, in order to form the pattern, a pattern for forming the pattern must be formed on the reticle for manufacturing a semiconductor.
【０００７】[0007]
【発明の実施の形態】以下、本発明の実施例を図面を参
照しながら説明する。図１はウェーハを電子的に走査し
検査する検出系を模式的に表した図である。電子光学系
は電子銃１、電子線引き出し電極２、コンデンサレンズ
３、ブランキング用偏向器４、走査偏向器５、絞り６、
対物レンズ７により構成されている。照射される電子線
は８で示される。試料室は、Ｘ−Ｙステージ９、回転ス
テージ１０より構成されており、また二次電子検出器１
１が対物レンズ７の上方にあり、二次電子検出器の出力
信号はプリアンプ１２で増幅されＡＤ変換器１３により
デジタルデータとなる。画像処理部は画像記憶部１４
a、１４b、演算部１５により構成されている。１６は回
転ステージ１０上にローディングされた被検査半導体ウ
ェーハである。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram schematically showing a detection system for electronically scanning and inspecting a wafer. The electron optical system includes an electron gun 1, an electron beam extraction electrode 2, a condenser lens 3, a blanking deflector 4, a scanning deflector 5, an aperture 6,
It is constituted by an objective lens 7. The irradiated electron beam is indicated by 8. The sample chamber is composed of an XY stage 9 and a rotary stage 10, and the secondary electron detector 1
1 is above the objective lens 7, the output signal of the secondary electron detector is amplified by the preamplifier 12 and becomes digital data by the AD converter 13. The image processing unit is an image storage unit 14
a, 14b, and an operation unit 15. Reference numeral 16 denotes a semiconductor wafer to be inspected loaded on the rotary stage 10.
【０００８】検査時には、被検査半導体ウェーハ１６を
搭載したＸ−Ｙステージ９は、Ｘ方向に連続して一定速
度で移動する。この間電子線８は、走査偏光器５にてＹ
方向に直線に走査される。この関係を示したのが図２と
図３である。代表的な走査方法は二つある。一つは常に
同一方向に走査する方法であり図２に示した。被検査半
導体ウェーハ１６上の電子線照射位置の軌跡を実線で示
してある。During inspection, the XY stage 9 on which the semiconductor wafer 16 to be inspected is mounted moves continuously at a constant speed in the X direction. During this time, the electron beam 8 is scanned by the scanning polarizer 5 into Y
It is scanned linearly in the direction. FIG. 2 and FIG. 3 show this relationship. There are two typical scanning methods. One is a method of always scanning in the same direction, which is shown in FIG. The locus of the electron beam irradiation position on the semiconductor wafer 16 to be inspected is shown by a solid line.
【０００９】この走査方法の場合、被検査半導体ウェー
ハ１６上に空間的、時間的に均一に電子線を照射するた
めには、電子線８が振り戻される間（点線で示した部
分）は被検査半導体ウェーハ１６に照射されないように
ブランキングする必要がある。ブランキングはブランキ
ング用偏光器４により電子線８を偏向して絞り６を通過
できねいようにする。一方、第二の走査方法としては電
子線８を同一速度で往復させる方法がある。このときの
被検査半導体ウェーハ１６上の電子線照射位置の軌跡を
図３に示す。In the case of this scanning method, in order to uniformly and spatially irradiate the electron beam onto the semiconductor wafer 16 to be inspected, while the electron beam 8 is turned back (the portion shown by the dotted line), It is necessary to blank so that the inspection semiconductor wafer 16 is not irradiated. In the blanking, the electron beam 8 is deflected by the blanking polarizer 4 so that the electron beam 8 cannot pass through the aperture 6. On the other hand, as a second scanning method, there is a method of reciprocating the electron beam 8 at the same speed. FIG. 3 shows the locus of the electron beam irradiation position on the inspection target semiconductor wafer 16 at this time.
【００１０】このようにすることで電子線をを振り戻す
時間とブランキング偏光器４が省略できる。ただしこの
場合、電子線走査の周辺部では中心部に比べて電子線が
短時間に集中して照射されるため、帯電現象の時定数が
非常に速い半導体ウェーハでは画像にムラが生じてしま
う。これを解決する一つの方法として、走査の周辺部で
は中心部より電子線８を速く走査するように偏向速度を
制御する。すなわちこのように電子線８を走査すること
で、ある有限の領域ｓに、ある有限の時間ｔの間照射さ
れる電子線の量が走査領域全面でほぼ同一となるように
できる。ここで領域ｓと時間ｔは被検査半導体ウェーハ
１６固有に決められるもので、繰り返しパターンの大き
さと帯電の緩和時間によって決まる。In this manner, the time for turning back the electron beam and the blanking polarizer 4 can be omitted. However, in this case, since the electron beam is intensively irradiated in a shorter time at the peripheral portion of the electron beam scanning than at the central portion, the image becomes uneven on a semiconductor wafer having a very fast charging phenomenon time constant. As one method of solving this, the deflection speed is controlled so that the electron beam 8 is scanned faster in the peripheral portion of the scan than in the central portion. That is, by scanning the electron beam 8 in this manner, the amount of the electron beam irradiated to a certain finite region s for a certain finite time t can be made substantially the same over the entire scanning region. Here, the region s and the time t are determined uniquely for the semiconductor wafer 16 to be inspected, and are determined by the size of the repetitive pattern and the charging relaxation time.
【００１１】いずれにしろ、これらの関係は定性的なも
ので、定量的な法則性を見いだすのは困難であり、実際
には比較検査を行う前の条件設定時に電子線を予め被検
査領域以外の場所で走査して経験的にかつ自動的に求め
るようにする。以上のような方法により、予め設定した
被検査半導体ウェーハ１６の一部あるいは全部の回路パ
ターンに電子線を照射し、検査領域の大きさ・形状に適
した画像形成が可能になる。In any case, these relations are qualitative, and it is difficult to find a quantitative rule. In practice, the electron beam is applied to a region other than the region to be inspected at the time of setting conditions before performing the comparative inspection. Scans at the location so that it is determined empirically and automatically. According to the above-described method, an electron beam is irradiated on a part or the entire circuit pattern of the semiconductor wafer 16 to be inspected in advance, and an image suitable for the size and shape of the inspection area can be formed.
【００１２】電子線８を被検査半導体ウェーハ１６に照
射している間、発生した二次電子は検出器１１にて電気
信号として検出される。検出された電気信号はＡＤ変換
器１３にて変換されることによりデジタル化される。そ
して、所望の画素サイズに対応した時間毎に、その明る
さの情報を濃淡階調値として、記憶部１４aまたは１４b
に格納する。これを繰り返し、電子線照射位置と二次電
子捕獲量の対応をとることにより、被検査半導体ウェー
ハ１６の２次元の２次電子画像を記憶する。検出信号を
検出直後にデジタル化してから伝送することにより高
速、高Ｓ／Ｎで柔軟な画像処理が施せる。While the electron beam 8 is irradiated on the semiconductor wafer 16 to be inspected, the generated secondary electrons are detected by the detector 11 as electric signals. The detected electric signal is converted into a digital signal by the AD converter 13. Then, at each time corresponding to the desired pixel size, the information on the brightness is stored as a gradation value in the storage unit 14a or 14b.
To be stored. This is repeated, and the two-dimensional secondary electron image of the semiconductor wafer 16 to be inspected is stored by associating the electron beam irradiation position with the amount of captured secondary electrons. By digitizing and transmitting the detection signal immediately after detection, flexible image processing can be performed at high speed, with high S / N.
【００１３】上記方法にて形成・伝送された二次電子画
像は、複数の記憶部１４a、１４bに記憶される。チップ
間で比較検査をする場合、チップＡの該検査領域につい
ての二次電子画像をまず記憶部１４a参照画像として格
納する。次に隣接するあるいは前記チップＡとは異なる
チップＢの同一箇所、同一回路パターンを記憶部１４b
に検出画像として記憶しながら同時に記憶部１４aの参
照画像と比較する。画像への処理および比較については
例えばS.Maeda et al.,"Automated visual inspection
of LSI wafer patterns using derivative-polarity co
mparison algorithm",SPIE Vol.1567 Applications of
Digital Image Processing XIV,pp.100-109(1991)に開
示されている方法で実施可能である。The secondary electron image formed and transmitted by the above method is stored in a plurality of storage units 14a and 14b. When performing a comparative inspection between chips, a secondary electron image of the inspection area of the chip A is first stored as a reference image of the storage unit 14a. Next, the same location and the same circuit pattern of the adjacent chip B or the chip B different from the chip A are stored in the storage unit 14b.
While storing it as a detected image at the same time as the reference image in the storage unit 14a. For processing and comparison to images see eg S. Maeda et al., "Automated visual inspection
of LSI wafer patterns using derivative-polarity co
mparison algorithm ", SPIE Vol.1567 Applications of
Digital image processing XIV, pp. 100-109 (1991) can be performed by the method disclosed.
【００１４】さらに、次のチップＣの二次電子画像は記
憶部１４aに検出画像として上書き記憶され、記憶しな
がら同時に記憶部１４bにきおくされたチップＢの画像
を今度は参照画像として用い比較する。これを繰り返
し、すべての検査チップ・検査領域について記憶・比較
し相違部を欠陥として検出する。Further, the secondary electron image of the next chip C is overwritten and stored in the storage unit 14a as a detected image, and the image of the chip B simultaneously stored in the storage unit 14b is used as a reference image. I do. This is repeated, and all the inspection chips / inspection areas are stored / compared to detect a different part as a defect.
【００１５】この方法以外に、予め標準となる半導体ウ
ェーハ１６の回路パターンの該検査領域の二次電子画像
を記憶部１４aに参照画像として記憶させる方法も可能
である。予め良品の半導体ウェーハ１６’について検査
領域等を設定した後検査を実行し、所望の領域の二次電
子画像を取り込み、記憶部１４aに参照画像として記憶
する。次に、被検査半導体ウェーハ１６を検査装置にロ
ードし、同様の方法で検査し、その二次電子画像を記憶
部１４bに検出画像として取り込み、これと先に述べた
記憶部１４aに記憶された参照画像である良品半導体ウ
ェーハ１６’の二次電子画像と位置合わせ・各種画像処
理・比較を行うことにより、欠陥のみを検出する方法も
考えられる。In addition to this method, it is also possible to previously store a secondary electron image of the inspection area of the circuit pattern of the semiconductor wafer 16 as a reference in the storage unit 14a as a reference image. After setting an inspection area and the like for the non-defective semiconductor wafer 16 'in advance, the inspection is executed, a secondary electron image of a desired area is fetched, and stored in the storage unit 14a as a reference image. Next, the semiconductor wafer 16 to be inspected is loaded into the inspection apparatus, inspected by the same method, the secondary electron image is taken into the storage unit 14b as a detection image, and stored in the storage unit 14a described above. A method of detecting only a defect by performing alignment, various image processing, and comparison with a secondary electron image of the non-defective semiconductor wafer 16 'as a reference image is also conceivable.
【００１６】前述した半導体ウェーハの外観検査方式に
用いられている２チップ比較方式においては、参照画像
と検出画像の位置合わせが重要となる。光学式の場合は
従来の技術でも述べたように透過して検出される下層の
配線パターンより得られる複雑なテクスチャを用いて高
精度にこの位置合わせができるが、電子線を用いた検査
方法の場合、得られる二次電子画像は検査対象の半導体
ウェーハ１６の表面の状態のみであり、下層を利用した
複雑なテクスチャを用いたパターンマッチングによる高
精度な位置合わせが期待できない。In the two-chip comparison method used in the semiconductor wafer appearance inspection method described above, it is important to align the reference image and the detected image. In the case of the optical type, this alignment can be performed with high accuracy using the complicated texture obtained from the lower wiring pattern that is transmitted and detected as described in the conventional technology. In this case, the obtained secondary electron image is only the state of the surface of the semiconductor wafer 16 to be inspected, and high-accuracy alignment by pattern matching using a complicated texture using a lower layer cannot be expected.
【００１７】このため参照画像と検出画像を位置合わせ
するためのマーク等を特別に設け、参照画像と検出画像
の位置合わせを高精度に行う必要がある。これを実現す
るために、チップの周辺部に位置合わせ用のマークを設
ける。図２及び図３に示したように電子線を用いた検査
ではある一定幅Ｗを電子線が走査しながら検査が実行さ
れる。このとき参照画像は図４に示す幅Ｗ、区間Ａの領
域であり、検出画像は幅Ｗ、区間Ｂの領域である。１８
はチップを表す。よってこの一定幅Ｗ以内に最低１個の
位置合わせ用マーク１７を設ける必要がある。For this reason, it is necessary to provide a mark or the like for positioning the reference image and the detected image specially, and to precisely position the reference image and the detected image. In order to realize this, a mark for positioning is provided on the periphery of the chip. As shown in FIGS. 2 and 3, in the inspection using an electron beam, the inspection is performed while the electron beam scans a certain fixed width W. At this time, the reference image is a region having a width W and a section A shown in FIG. 18
Represents a chip. Therefore, it is necessary to provide at least one alignment mark 17 within this fixed width W.
【００１８】１個の位置合わせマーク１７により参照画
像R(x,y)の位置合わせマーク１７と検出画像D(x,y)の位
置合わせマーク１７’から、両画像の位置合わせマーク
のパターンマッチングを画像処理により行うことで、両
画像の位置ずれ量dx,dyがわかり、 R(x,y) = D(x+dx,y+dy) … (数１） で参照画像Ｒ（ｘ，ｙ）と検出画像D(x,y)を一致させる
ことができる。The pattern matching of the alignment marks of the two images is performed based on the alignment mark 17 of the reference image R (x, y) and the alignment mark 17 'of the detected image D (x, y) using one alignment mark 17. Is performed by image processing, the positional shift amounts dx, dy of both images are known, and the reference image R (x, y) is obtained by R (x, y) = D (x + dx, y + dy) (Equation 1) ) Can be matched with the detected image D (x, y).
【００１９】また一定幅Ｗ以内に２個以上の位置合わせ
用マークを設ければその平均から、参照画像R(x,y)と検
出画像D(x,y)の位置ずれ量dx,dyを検出分解能以下の精
度で求めることも可能となる。図４では位置合わせ用マ
ークは水平方向に並べてあるが、本来的には電子線が走
査される方向と平行な方向であることが重要である。こ
れは図２あるいは図３びおけるＹ方向に対応する。If two or more alignment marks are provided within a fixed width W, the average displacement of the reference image R (x, y) and the detected image D (x, y) can be used to determine the amount of displacement dx, dy. It can also be obtained with an accuracy lower than the detection resolution. In FIG. 4, the alignment marks are arranged in the horizontal direction, but it is originally important that the alignment marks be parallel to the direction in which the electron beam is scanned. This corresponds to the Y direction in FIG. 2 or FIG.
【００２０】図４に示す位置合わせマーク１７の間隔Ｄ
は位置合わせの時一位相ずれて位置合わせが行われない
よう一定距離以上離す必要がある。この前記一定距離は
被検査半導体ウェーハをＸ−Ｙステージ９にロードした
後に、回転ステージ１０により被検査半導体ウェーハ上
に形成されるチップにより規定されるＸ−Ｙ座標系とＸ
−Ｙステージ９の持つＸ−Ｙ座標系を一致させるアライ
メントにより両Ｘ−Ｙ座標系が何度以内の精度で一致で
きるかに依存する。また位置合わせ用マークの間隔の最
大距離は電子線の最大走査幅に依存する。２チップ比較
を前提とした検査の場合検出される画像からは幾何学的
な歪みを極力排除しなければならない。この歪みは電子
線の被検査対象物上での合焦状態に影響する非点収差、
コマ収差に起因する。これらの収差を無視できる走査幅
は３００マイクロメートルが限界であり、これより位置合わせ用
マークの間隔Ｄの最大距離は３００マイクロメートル以内である
ことが要求される。The distance D between the alignment marks 17 shown in FIG.
Must be separated from each other by a certain distance or more in order to prevent the position from being shifted by one phase during the alignment. After the semiconductor wafer to be inspected is loaded on the XY stage 9, the fixed distance is determined by the XY coordinate system defined by the chips formed on the semiconductor wafer to be inspected by the rotating stage 10 and the X-axis.
It depends on the accuracy with which the two XY coordinate systems can be matched by the alignment that matches the XY coordinate systems of the -Y stage 9. The maximum distance between the alignment marks depends on the maximum scanning width of the electron beam. In the case of an inspection based on a two-chip comparison, geometric distortion must be eliminated from detected images as much as possible. This distortion affects the focus state of the electron beam on the inspection object, astigmatism,
Due to coma. The scanning width at which these aberrations can be ignored is limited to 300 micrometers, and the maximum distance D between the alignment marks is required to be within 300 micrometers.
【００２１】位置合わせ用のマークの形状、形成場所に
関しては形成場所から三つの方法が考えられる。第一の
方法は図５に示すようにスクライブ領域にマークを設け
る方法である。１８はチップ、１９は後述するガードリ
ング部である。この方法の場合マークの形状はアライナ
ー、ステッパー等に用いられている位置合わせ用のマー
クの形状であっても良いし、パターンマッチングという
画像処理により位置合わせを行うことを考えれば点対称
あるいは線対称な形状が好適である。図５に示すマーク
の間隔Ｄは前述の間隔に準ずる。With respect to the shape and location of the alignment mark, there are three methods depending on the location. The first method is to provide a mark in the scribe area as shown in FIG. Reference numeral 18 denotes a chip, and reference numeral 19 denotes a guard ring unit described later. In this method, the shape of the mark may be the shape of an alignment mark used for an aligner, a stepper, or the like, or point-symmetric or line-symmetric in consideration of performing alignment by image processing called pattern matching. A suitable shape is suitable. The mark interval D shown in FIG. 5 conforms to the aforementioned interval.
【００２２】第二の方法はガードリング部とチップの間
の領域にマークを設ける方法である。ガードリング部は
図５に示すようにチップへの横からの水分や、ナトリウ
ム等の侵入を防ぐために設けられた幅数十マイクロメートル程度
のアルミあるいは酸化シリコン等各工程で使用される材
料により形成されている。通常ガードリング部とチップ
の間には図５に示すような１００〜２００マイクロメートルの空
白領域があるのでこの部分に第一の方法で記載したもの
と同様のマークの形状を形成し、これを用いて位置合わ
せを行う。図６に示すマークの間隔Ｄは前述の間隔に準
ずる。The second method is to provide a mark in an area between the guard ring portion and the chip. The guard ring portion is formed of a material used in each process, such as aluminum or silicon oxide having a width of about several tens of micrometers, provided to prevent moisture or sodium from entering the chip from the side as shown in FIG. Have been. Usually, there is a blank area of 100 to 200 micrometers as shown in FIG. 5 between the guard ring part and the chip, so that the same mark shape as that described in the first method is formed in this part, and this is formed. Is used for alignment. The mark interval D shown in FIG. 6 conforms to the aforementioned interval.
【００２３】第三の方法はガードリング部にマークを設
ける方法である。従来直線で構成されるガードリング部
の外周部あるいは内周部に図７に示すような矩形波状の
マークを設け、これを用いて位置合わせを行う。マーク
形状としては図７に示した矩形波状のマークの他に図８
にしめすように鋸刃状、三角形状の刻み、半円形状の刻
みなどが考えられる。図７および図８に示すマークの間
隔Ｄは前述の間隔に準ずる。A third method is to provide a mark on the guard ring portion. A rectangular wave-shaped mark as shown in FIG. 7 is provided on an outer peripheral portion or an inner peripheral portion of a conventional guard ring portion formed of a straight line, and alignment is performed using the mark. As the mark shape, in addition to the rectangular wave-shaped mark shown in FIG.
Saw blade-like, triangular, semi-circular notches, etc. are conceivable. The interval D between the marks shown in FIGS. 7 and 8 conforms to the aforementioned interval.
【００２４】以上、半導体ウェーハ上の各チップに形成
される位置合わせ用パターンについて述べたが、このパ
ターンをウェーハ上の前述した所定の位置につくり込む
ためには露光工程のステッパに用いられるレチクルにも
それに対応する位置に形成されていなければならない。
但し、レチクルによる露光は縮小投影露光が一般的なの
で、この縮小比を勘案する必要がある。例えば現在はレ
チクルはチップサイズに対して５倍のサイズで作成され
るのが一般的であるので、前述の位置合わせ用パターン
の間隔は電子線走査幅の最高５倍以下、前述のように画
像処理用二次電子画像検出のための電子線走査幅の限界
値は３００マイクロメートルであるから、レチクルにおいては１
５００マイクロメートル以下であることが要求される。レチクル
サイズのチップサイズの比を縮小投影露光における投影
倍率と定義すれば、レチクル上に形成される位置合わせ
用のパターンの間隔は電子線走査幅に縮小投影露光にお
ける投影倍率を掛け合わせた距離以下である必要があ
る。As described above, the alignment pattern formed on each chip on the semiconductor wafer has been described. In order to form this pattern at the above-mentioned predetermined position on the wafer, it is necessary to use a reticle used for a stepper in an exposure process. Must also be formed at the corresponding position.
However, since exposure using a reticle is generally performed by reduced projection exposure, it is necessary to consider this reduction ratio. For example, at present, the reticle is generally created in a size five times the chip size. Therefore, the interval between the above-described alignment patterns is not more than five times the scanning width of the electron beam, and the Since the limit value of the electron beam scanning width for detecting the secondary electron image for processing is 300 micrometers, the limit value of the reticle is 1 μm.
It is required to be less than 500 micrometers. If the ratio of the reticle size to the chip size is defined as the projection magnification in the reduced projection exposure, the interval between the alignment patterns formed on the reticle is equal to or less than the distance obtained by multiplying the electron beam scanning width by the projection magnification in the reduced projection exposure. Needs to be
【００２５】以上は電子線を用いた半導体ウェーハ外観
検査について述べたが、光学式の半導体ウェーハ外観検
査であっても位置合わせマーカが光学的に顕在化可能で
あれば本方式を利用できる。Although the semiconductor wafer appearance inspection using an electron beam has been described above, this method can be used in an optical semiconductor wafer appearance inspection as long as the alignment marker can be optically exposed.
【００２６】[0026]
【発明の効果】本発明によれば電子線を用いた２チップ
比較方式の半導体ウェーハ外観検査において、得られる
二次電子線画像が検査対象の半導体ウェーハの表面の状
態のみであって、下層を利用した複雑なテクスチャを用
いたパターンマッチングによる二つのチップの高精度な
画像位置合わせが期待できない場合でも、本発明で開示
した位置合わせマークを被検査半導体ウェーハ上の各チ
ップ、あるいは露光工程のステッパに用いられるレチク
ルの対応する位置に設けることにより二つのチップの高
精度な画像位置合わせが可能となる。According to the present invention, in a two-chip comparison type semiconductor wafer appearance inspection using an electron beam, the obtained secondary electron beam image is only the state of the surface of the semiconductor wafer to be inspected, and the lower layer is Even when high-precision image alignment of two chips by pattern matching using a complicated texture used cannot be expected, the alignment mark disclosed in the present invention can be used for each chip on a semiconductor wafer to be inspected, or a stepper in an exposure process. By providing the reticle at a position corresponding to the reticle used for the above, highly accurate image alignment of the two chips can be performed.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明による検査装置の全体構成を示す略断面
図である。FIG. 1 is a schematic sectional view showing the entire configuration of an inspection device according to the present invention.
【図２】試料上での電子線走査方法を示す試料の平面図
である。FIG. 2 is a plan view of a sample showing a method of scanning an electron beam on the sample.
【図３】試料上での電子線走査方法を示す試料の平面図
である。FIG. 3 is a plan view of a sample showing a method of scanning an electron beam on the sample.
【図４】位置合わせ用パターンの配置を示す半導体ウェ
ーハの平面図である。FIG. 4 is a plan view of a semiconductor wafer showing an arrangement of an alignment pattern.
【図５】位置合わせ用パターンの配置を示す半導体ウェ
ーハの平面図である。FIG. 5 is a plan view of a semiconductor wafer showing an arrangement of a positioning pattern.
【図６】位置合わせ用パターンの配置を示す半導体ウェ
ーハの平面図である。FIG. 6 is a plan view of a semiconductor wafer showing an arrangement of a positioning pattern.
【図７】ガードリング部における位置合わせ用パターン
形状を示す半導体ウェーハの平面図である。FIG. 7 is a plan view of the semiconductor wafer showing a pattern shape for positioning in the guard ring portion.
【図８】ガードリング部における位置合わせ用パターン
形状を示す半導体ウェーハの平面図である。FIG. 8 is a plan view of a semiconductor wafer showing a pattern shape for alignment in a guard ring portion.
１…電子銃 ２…電子線引き出し電極 ３…コンデンサレンズ ４…ブランキング用偏向
器 ５…走査偏向器 ６…絞り ７…対物レンズ ８…電子線 ９…Ｘ−Ｙステージ １０…回転ステージ １１…二次電子検出器 １２…プリアンプ １３…ＡＤ変換器 １４a…画像記憶部 １４b…画像記憶部 １５…演算部 １６…半導体ウェーハ １７…位置合わせマーク １８…チップ １９…ガードリングDESCRIPTION OF SYMBOLS 1 ... Electron gun 2 ... Electron beam extraction electrode 3 ... Condenser lens 4 ... Blanking deflector 5 ... Scanning deflector 6 ... Aperture 7 ... Objective lens 8 ... Electron beam 9 ... XY stage 10 ... Rotating stage 11 ... Two Secondary electron detector 12 Preamplifier 13 AD converter 14 a Image storage unit 14 b Image storage unit 15 Operation unit 16 Semiconductor wafer 17 Alignment mark 18 Chip 19 Guard ring
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/30 ５２２Ｚ (72)発明者 田中 麻紀 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内 (72)発明者 久邇 朝宏 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内 (72)発明者 杉本 有俊 東京都青梅市今井2326番地株式会社日立製 作所デバイス開発センタ内 (72)発明者 東 淳三 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification symbol FI H01L 21/30 522Z (72) Inventor Maki Tanaka 292, Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Pref. Inventor Asahiro Kuni 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture Inside Hitachi, Ltd.Production Technology Laboratory Co., Ltd. 72) Inventor Junzo Higashi 292, Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture, Hitachi, Ltd.
Claims (11)
周辺領域に３００マイクロメートルより狭い間隔で同一のパター
ンが形成されていることを特徴とする半導体チップ。1. A semiconductor chip wherein the same pattern is formed in a peripheral region of each chip formed on a semiconductor wafer at an interval smaller than 300 micrometers.
がら、走査方向と垂直方向に半導体ウェーハを移動させ
半導体ウェーハの外観状態を検査する装置により検査さ
れる半導体ウェーハにおいて、半導体ウェーハ上に形成
される各チップの周辺領域に前記一定幅より狭い間隔で
同一のパターンが形成されていることを特徴とする半導
体チップ。2. A semiconductor wafer to be inspected by an apparatus for inspecting an appearance state of a semiconductor wafer by moving the semiconductor wafer in a direction perpendicular to a scanning direction while electronically or optically scanning a predetermined width. A semiconductor chip wherein the same pattern is formed in a peripheral region of each formed chip at an interval smaller than the predetermined width.
周辺領域に該当するレチクル上の領域に１５００マイクロメー
トルより狭い間隔で同一のパターンが形成されていること
を特徴とする半導体製造用レチクル。3. A reticle for manufacturing a semiconductor, wherein the same pattern is formed at an interval smaller than 1500 micrometers in a region on a reticle corresponding to a peripheral region of each chip formed on a semiconductor wafer.
周辺領域に該当するレチクル上の領域に３００マイクロメートル
にステッパの縮小投影露光の投影倍率倍を乗じた距離よ
り狭い間隔で同一のパターンが形成されていることを特
徴とする半導体製造用レチクル。4. An area on a reticle corresponding to a peripheral area of each chip formed on a semiconductor wafer has the same pattern at a smaller interval than a distance obtained by multiplying 300 μm by a projection magnification of a reduced projection exposure of a stepper. A reticle for manufacturing a semiconductor, wherein the reticle is formed.
がら、走査方向と垂直方向に半導体ウェーハを移動させ
半導体ウェーハの外観状態を検査する装置により検査さ
れる半導体ウェーハを製造するためのレチクルにおい
て、前記半導体ウェーハ上に形成されるチップの周辺領
域に該当するレチクル上の領域に前記一定幅にステッパ
の縮小投影露光の投影倍率倍を乗じた幅より狭い間隔で
同一のパターンが形成されていることを特徴とする半導
体製造用レチクル。5. A reticle for manufacturing a semiconductor wafer to be inspected by an apparatus for inspecting an appearance state of a semiconductor wafer by moving the semiconductor wafer in a direction perpendicular to a scanning direction while electronically or optically scanning a predetermined width. The same pattern is formed in a region on a reticle corresponding to a peripheral region of a chip formed on the semiconductor wafer at an interval smaller than a width obtained by multiplying the constant width by a projection magnification of a reduced projection exposure of a stepper. A reticle for manufacturing a semiconductor.
ェーハ上に形成されるチップの周辺領域とはガードリン
グ部であることを特徴とする半導体チップ。6. A semiconductor chip according to claim 1, wherein the peripheral region of the chip formed on the semiconductor wafer is a guard ring portion.
ェーハ上に形成されるチップの周辺領域とはスクライブ
領域であることを特徴とする半導体チップ。7. A semiconductor chip according to claim 1, wherein the peripheral area of the chip formed on the semiconductor wafer is a scribe area.
ェーハ上に形成されるチップの周辺領域とはガードリン
グ部とチップの間の領域であることを特徴とする半導体
チップ。8. A semiconductor chip according to claim 1, wherein the peripheral region of the chip formed on the semiconductor wafer is a region between the guard ring portion and the chip.
かに記載の半導体ウェーハ上に形成されるチップの周辺
領域に該当するレチクル上の領域とは半導体ウェーハ上
のガードリング部に対応する部分であることを特徴とす
る半導体製造用レチクル。9. A region on a reticle corresponding to a peripheral region of a chip formed on a semiconductor wafer according to claim 3, 4 or 5, corresponds to a guard ring portion on the semiconductor wafer. A reticle for manufacturing a semiconductor.
れかに記載の半導体ウェーハ上に形成されるチップの周
辺領域に該当するレチクル上の領域とは半導体ウェーハ
上のスクライブ領域に対応する部分であることを特徴と
する半導体製造用レチクル。10. A region on a reticle corresponding to a peripheral region of a chip formed on a semiconductor wafer according to claim 3, 4 or 5, corresponds to a scribe region on the semiconductor wafer. A reticle for manufacturing a semiconductor, wherein the reticle is a part.
れかに記載の半導体ウェーハ上に形成されるチップの周
辺領域に該当するレチクル上の領域とは半導体ウェーハ
上のガードリング部とチップの間の領域に対応する部分
であることを特徴とする半導体製造用レチクル。11. A region on a reticle corresponding to a peripheral region of a chip formed on a semiconductor wafer according to claim 3, wherein the area on the reticle corresponds to a guard ring portion on the semiconductor wafer. A reticle for manufacturing a semiconductor, wherein the reticle is a portion corresponding to a region between the reticle and the reticle.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP266897A JPH10199790A (en) | 1997-01-10 | 1997-01-10 | Semiconductor chip and reticle for manufacture of semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP266897A JPH10199790A (en) | 1997-01-10 | 1997-01-10 | Semiconductor chip and reticle for manufacture of semiconductor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199790A true JPH10199790A (en) | 1998-07-31 |
Family
ID=11535702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP266897A Pending JPH10199790A (en) | 1997-01-10 | 1997-01-10 | Semiconductor chip and reticle for manufacture of semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10199790A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7161231B2 (en) | 2003-09-30 | 2007-01-09 | Kabushiki Kaisha Toshiba | Semiconductor device which prevents peeling of low-permittivity film by using multilevel interconnection |
-
1997
- 1997-01-10 JP JP266897A patent/JPH10199790A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7161231B2 (en) | 2003-09-30 | 2007-01-09 | Kabushiki Kaisha Toshiba | Semiconductor device which prevents peeling of low-permittivity film by using multilevel interconnection |
| US7205637B2 (en) | 2003-09-30 | 2007-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device with a multilevel interconnection connected to a guard ring and alignment mark |
| US7205636B2 (en) | 2003-09-30 | 2007-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device with a multilevel interconnection connected to a guard ring |
| USRE43909E1 (en) | 2003-09-30 | 2013-01-08 | Kabushiki Kaisha Toshiba | Semiconductor device with a multilevel interconnection connected to a guard ring |
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