JPH10199263A - Non-volatile semiconductor memory device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To realize high speed write operation. SOLUTION: When data writing is conducted in unit of page by gradually raising the application condition of a write pulse, data writing is conducted by setting the highest speed writing condition measured in each page at the time of testing. A cell 111 for setting the writing condition arranged in the memory array 11 is controlled to inhibit the erasing during the ordinary operation and check by the wired OR is conducted by the inverse logic for that in the node for checking by wired OR of the check circuit, the writing condition is set to the cell 111 for setting the writing condition at the time of wafer testing or assembled product testing, the writing condition is read at the time of ordinary reading operation (during this period, the write data is read for the external circuit), and a voltage control circuit comprising this value and a counter circuit to generate the write operation time are set to the initial value to start the write operation.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、電気的にプログラ
ム可能な不揮発性半導体記憶装置に係り、特に書き込み
系回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrically programmable nonvolatile semiconductor memory device, and more particularly to a write circuit.

【０００２】[0002]

【従来の技術】従来、ＥＰＲＯＭ、フラッシュメモリ等
の不揮発性半導体記憶装置においては、チャネルホット
エレクトロン（以下ＣＨＥ）注入によりフローティング
ゲートに電子を注入してデータのプログラムを行うＮＯ
Ｒ型の不揮発性半導体記憶装置が主流であった。2. Description of the Related Art Conventionally, in a nonvolatile semiconductor memory device such as an EPROM or a flash memory, data is programmed by injecting electrons into a floating gate by channel hot electron (hereinafter, CHE) injection.
R-type nonvolatile semiconductor memory devices have been the mainstream.

【０００３】しかし、上述したＮＯＲ型不揮発性半導体
記憶装置においては、ＣＨＥデータプログラム時に大電
流を必要とし、この電流をチップ内昇圧回路から供給す
ることは難しく、今後電源電圧が低電圧化していった場
合、単一電源で動作させることは困難になると予想され
ている。しかも、ＮＯＲ型不揮発性半導体記憶装置にお
いては、上記の電流制限からバイト単位で、つまり一度
に〜８個程度のメモリトランジスタにしか並列にデータ
プログラムが行えず、プログラム速度の点で非常な制約
があった。以上の観点から、ＦＮトンネル現象によりフ
ローティングゲートに電子を注入あるいはフローティン
グゲートから電子を引き抜いてデータのプログラムを行
う不揮発性半導体記憶装置、たとえばＮＡＮＤ型あるい
はＤＩＮＯＲ型フラッシュメモリが提案されている。However, the above-mentioned NOR type nonvolatile semiconductor memory device requires a large current at the time of CHE data programming, and it is difficult to supply this current from the on-chip booster circuit, and the power supply voltage will be reduced in the future. In that case, it is expected that it will be difficult to operate with a single power supply. Moreover, in the NOR type nonvolatile semiconductor memory device, data programming can be performed in byte units, that is, only about eight memory transistors at a time in parallel due to the above-described current limitation, and there is an extremely limited program speed. there were. In view of the above, a nonvolatile semiconductor memory device, such as a NAND type or DINOR type flash memory, has been proposed in which electrons are injected into or extracted from the floating gate by the FN tunnel phenomenon to program data by extracting electrons from the floating gate.

【０００４】図７（ａ），（ｂ）は、それぞれＮＡＮＤ
型、ＤＩＮＯＲ型フラッシュメモリにおけるメモリアレ
イ構造を示す図である。FIGS. 7 (a) and 7 (b) show NAND circuits, respectively.
FIG. 2 is a diagram showing a memory array structure in a flash memory of the DINOR type.

【０００５】図７（ａ）のＮＡＮＤ型フラッシュメモリ
は、便宜上、１本のビット線に接続されたＮＡＮＤ列１
本に４個のメモリトランジスタが接続された場合の、メ
モリアレイを示す図である。[0005] For convenience, the NAND type flash memory shown in FIG. 7A has a NAND string 1 connected to one bit line.
FIG. 9 is a diagram showing a memory array when four memory transistors are connected to a book.

【０００６】図７（ａ）において、ＢＬはビット線を示
し、ビット線ＢＬに２個の選択トランジスタＳＴ０，Ｓ
Ｔ０、および４個のメモリトランジスタＭＴ０〜ＭＴ３
が直列接続されたＮＡＮＤ列が接続される。選択トラン
ジスタＳＴ０，ＳＴ０はそれぞれ選択ゲート線ＳＬ０，
ＳＬ０により制御され、またメモリトランジスタＭＴ０
〜ＭＴ３はそれぞれワード線ＷＬ０〜ＷＬ３により制御
される。In FIG. 7A, BL indicates a bit line, and two select transistors ST0 and S0 are connected to the bit line BL.
T0 and four memory transistors MT0 to MT3
Are connected in series. The select transistors ST0, ST0 are connected to select gate lines SL0, SL0, respectively.
SL0 and the memory transistor MT0
To MT3 are controlled by word lines WL0 to WL3, respectively.

【０００７】図７（ｂ）のＤＩＮＯＲ型フラッシュメモ
リは、便宜上、１本の主ビット線ＭＢＬに接続された副
ビット線ＳＢＬ１本に４個のメモリトランジスタが接続
された場合のＤＩＮＯＲメモリアレイを示す図である。
ＤＩＮＯＲ型においては、主ビット線ＭＢＬと副ビット
線ＳＢＬは、選択ゲート線ＳＬにより制御される選択ト
ランジスタＳＴ０を介して接続される。副ビット線ＳＢ
Ｌは、４本のワード線ＷＬ０〜ＷＬ３と交差し、各交差
位置に４個のメモリトランジスタＭＴ０〜ＭＴ３が配置
される。The DINOR type flash memory of FIG. 7B shows a DINOR memory array in which four memory transistors are connected to one sub-bit line SBL connected to one main bit line MBL for convenience. FIG.
In the DINOR type, the main bit line MBL and the sub bit line SBL are connected via a select transistor ST0 controlled by a select gate line SL. Sub-bit line SB
L intersects with four word lines WL0 to WL3, and four memory transistors MT0 to MT3 are arranged at each intersection position.

【０００８】かかるＮＡＮＤ型，ＤＩＮＯＲ型フラッシ
ュメモリのプログラム動作においては、データプログラ
ム時の動作電流が小さいため、この電流をチップ内昇圧
回路から供給することが比較的容易であり、単一電源で
動作させ易いという利点がある。さらに、ＮＡＮＤ型，
ＤＩＮＯＲ型フラッシュメモリにおいては、上記の動作
電流の優位性からページ単位で、つまり選択するワード
線に接続されたメモリトランジスタ一括にデータプログ
ラムを行うことが可能であり、当然の結果として、プロ
グラム速度の点で優位である。さらに、上述したフラッ
シュメモリにおいては、プロセスバラツキ等に起因して
メモリトランジスタ間でプログラム特性がバラツいて
も、プログラム動作がベリファイ読み出し動作を介して
複数回のプログラム動作を繰り返し行うことによりなさ
れるため、プログラムしきい値電圧Ｖｔｈのバラツキが
抑えられるという利点がある。In the programming operation of such a NAND type or DINOR type flash memory, since the operating current at the time of data programming is small, it is relatively easy to supply this current from the booster circuit in the chip, and it operates with a single power supply. There is an advantage that it is easy to perform. Furthermore, NAND type,
In the DINOR type flash memory, it is possible to perform data programming on a page basis, that is, collectively on the memory transistors connected to the selected word line, due to the above-mentioned superiority of the operating current. In terms of advantage. Furthermore, in the above-described flash memory, even if program characteristics vary between memory transistors due to process variations or the like, the program operation is performed by repeating the program operation a plurality of times via the verify read operation. There is an advantage that variation in the program threshold voltage Vth can be suppressed.

【０００９】つまり、選択するワード線に接続されたメ
モリトランジスタ一括にページプログラムする場合、ペ
ージプログラムデータをビット線毎のデータラッチ回路
に転送し、プログラム終了セルのラッチデータを順次反
転してプログラム禁止状態にすることにより、いわゆる
ビット毎ベリファイ動作が行われ、過剰プログラムを防
止してプログラムしきい値電圧Ｖｔｈのバラツキが抑え
られる。In other words, when performing a page program for the memory transistors connected to the selected word line at a time, the page program data is transferred to a data latch circuit for each bit line, and the latch data of the program end cell is sequentially inverted to inhibit the program. By setting the state, a so-called bit-by-bit verify operation is performed, and excessive programming is prevented and variation in the program threshold voltage Vth is suppressed.

【００１０】[0010]

【発明が解決しようとする課題】ところで、上述したＮ
ＡＮＤ型，ＤＩＮＯＲ型フラッシュメモリは以上説明し
たような種々の利点を有するが、以下の不利益を有す
る。すなわち、かかるフラッシュメモリのデータプログ
ラム動作において、プロセスバラツキ等に起因するプロ
グラム特性のバラツキが大きい場合に、選択ワード線に
接続されたメモリトランジスタ間でプログラム速度の差
が大きくなり、プログラム／ベリファイ回数が増大し、
プログラム速度が律速されるという問題がある。The above-mentioned N
The AND and DINOR flash memories have various advantages as described above, but have the following disadvantages. That is, in the data programming operation of the flash memory, when the variation in the program characteristics due to the process variation or the like is large, the difference in the programming speed between the memory transistors connected to the selected word line becomes large, and the number of program / verify operations is reduced. Increase,
There is a problem that the program speed is limited.

【００１１】すなわち、ページ内には書き込みの速いセ
ルもあれば遅いセルもある。このため、再設定時の書き
込み時間／書き込み電圧は書き込みの最も速いセルに律
速される。そして、各ステップのトータルの書き込み時
間およびベリファイ回数は書き込みの最も遅いセルに依
存する。That is, some cells in the page are fast to write and some are slow to write. For this reason, the write time / write voltage at the time of resetting is determined by the fastest cell to write. Then, the total write time and the number of times of verification in each step depend on the slowest cell to be written.

【００１２】したがって、従来の回路の場合、ベリファ
イ回数が多くなり、トータルの書き込み時間が長くなっ
ていた。さらに、ＮＡＮＤ型フラッシュでもＤＩＮＯＲ
／ＡＮＤ型フラッシュでも書き込み時のワード線電圧に
は上昇電圧を用いているため、ベリファイの前後にデコ
ーダの放電およびデコーダの充電が必要であり、この時
間は１回のベリファイ毎に数μ秒かかっている。Therefore, in the case of the conventional circuit, the number of times of verification is increased, and the total write time is increased. Furthermore, DINOR can be used for NAND flash.
Since the rising voltage is used for the word line voltage at the time of writing even in the / AND type flash, it is necessary to discharge the decoder and charge the decoder before and after the verification, and this time takes several microseconds for each verification. ing.

【００１３】また一般的に、フラッシュメモリの書き込
み時間としきい値電圧Ｖｔｈとの関数は時間に対して対
数で変化する。In general, the function of the write time of the flash memory and the threshold voltage Vth changes logarithmically with respect to time.

【００１４】書き込み方式としては、図８（ａ）に示す
ように、等パルスでの書き込みが行われていたが、書き
込み後半ではしきい値電圧Ｖｔｈがあまり変化しないに
もかかわらずベリファイは定期的に行われ、ベリファイ
に要する時間が問題となっていた。As a writing method, as shown in FIG. 8A, writing is performed with equal pulses, but verifying is performed periodically in the latter half of the writing even though the threshold voltage Vth does not change much. And the time required for verification was a problem.

【００１５】このような状況から、図８（ｂ）示すよう
なベキ乗印加方式が提案された。ペキ乗印加方式は、書
き込みパルス幅を書き込みの度に定倍、たとえば１．２
倍して書き込みを行う方法である。これにより、書き込
みの進行に従って書き込み時間が長くなり、結果的にベ
リファイ回数およびベリファイに要する時間が短縮さ
れ、トータルの書き込み時間短縮を実現している。Under such circumstances, a power application method as shown in FIG. 8B has been proposed. In the power application method, the write pulse width is fixedly doubled for each write, for example, 1.2 times.
This is a method of performing writing by multiplying. As a result, the writing time becomes longer as the writing progresses. As a result, the number of times of the verification and the time required for the verification are reduced, and the total writing time is reduced.

【００１６】また、ベキ乗印加方式と同様な効果の得ら
れる方法に、図８（ｃ）に示すようなＩＳＰＰ(Increme
ntal Step Pulse Programming ) 法がある。この方法は
書き込みの進行に従って書き込み時のゲート電圧の絶対
値を上げていく方法である。In addition, a method of obtaining the same effect as the power application method is shown in FIG.
ntal Step Pulse Programming) method. This method is to increase the absolute value of the gate voltage at the time of writing as the writing proceeds.

【００１７】しかし、ベキ乗印加方式やＩＳＰＰ方式で
あっても、上述したようにステップ書き込みを行う場
合、次のステップに移った場合の最初の書き込み時間／
書き込み電圧は書き込みの速いセルに律速され、そのス
テップの書き込み時間は書き込みの遅いセルに律速され
るため、ベリファイおよびベリファイ時のデコーダ回路
の充放電回数が多くなり、トータルの書き込み時間が長
くなるという問題がある。この問題について図面を参照
しつつさらに考察する。However, even if the power application method or the ISPP method is used, when the step writing is performed as described above, the initial writing time / time when the next step is performed is calculated.
Since the write voltage is rate-determined by cells with fast write, and the write time of that step is rate-determined by cells with slow write, the number of times of verify and the number of charge / discharge of the decoder circuit at the time of verify increases, and the total write time increases. There's a problem. This problem will be further considered with reference to the drawings.

【００１８】図９に、ＮＡＤＮ型フラッシュメモリにベ
キ乗印加方式を採用した場合の書き込み時間としきい値
電圧Ｖｔｈとの関係を概念的に示し、図１０に、ＮＡＤ
Ｎ型フラッシュメモリにベキ乗印加方式を採用した場合
の書き込み時間の速いビット分布を概念的に示してい
る。同様に、図１１に、ＤＩＮＯＲ型フラッシュメモリ
にベキ乗印加方式を採用した場合の書き込み時間としき
い値電圧Ｖｔｈとの関係を概念的に示し、図１２には、
ＮＡＤＮ型フラッシュメモリにベキ乗印加方式を採用し
た場合の書き込み時間の速いビット分布を概念的に示し
ている。FIG. 9 conceptually shows the relationship between the writing time and the threshold voltage Vth when the power application method is applied to the NADN type flash memory, and FIG.
4 conceptually shows a bit distribution with a short write time when a power application method is adopted in an N-type flash memory. Similarly, FIG. 11 conceptually shows the relationship between the writing time and the threshold voltage Vth when the power application method is applied to the DINOR type flash memory, and FIG.
4 conceptually shows a bit distribution with a short write time when a power application method is adopted in a NADN flash memory.

【００１９】これらの書き込み方式における書き込み条
件はプロセスバラツキを考慮した上で全セルが問題なく
書き込みできる条件（初期の書き込み時間、書き込み電
圧等）を設定する必要がある。全セルの書き込みを考え
た場合、通常、数メガビットのチップ内に数〜十数ビッ
トの書き込みの速いセルが存在する（図１０，図１
２）。書き込み条件はこれらの書き込みの速いセルが過
剰書き込みにならないように書き込み条件は設定されて
いる（図９，図１１）。このため、書き込みの速いセル
が存在しない大多数のページの書き込みでは最初の数回
の書き込みとベリファイは不要である。しかしながら、
従来のフラッシュメモリでは、設定された期間すべてで
書き込みパルスを印加していることから、書き込み時間
が遅くなるという不利益がある。As for the write conditions in these write methods, it is necessary to set conditions (initial write time, write voltage, etc.) under which all cells can be written without any problem in consideration of process variations. In consideration of writing of all cells, usually, a cell of several megabits to several tens of bits can be written quickly in a chip of several megabits (FIGS. 10 and 1).
2). The write conditions are set so that these fast-written cells are not overwritten (FIGS. 9 and 11). For this reason, the first few times of writing and verifying are unnecessary in the writing of a large number of pages in which cells with fast writing do not exist. However,
In the conventional flash memory, since the write pulse is applied during the entire set period, there is a disadvantage that the write time is delayed.

【００２０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、書き込み時間の高速化を図れる
不揮発性半導体記憶装置を提供することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a nonvolatile semiconductor memory device capable of shortening a writing time.

【００２１】[0021]

【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数のメモリセルが行列状に配置された
メモリアレイを有し、書き込み用パルスの印加条件を漸
次高くしてページ単位でデータの書き込みを行う不揮発
性半導体記憶装置であって、試験時に測定した各ページ
で書き込みの最も速いセルの書き込み条件が書き込まれ
る書込条件設定用セルを有する。In order to achieve the above object, the present invention has a memory array in which a plurality of memory cells are arranged in rows and columns, and the application condition of a write pulse is gradually increased so that a page unit is increased. And a write condition setting cell in which the write condition of the fastest write cell in each page measured during the test is written.

【００２２】また、本発明では、通常書き込み時には、
上記書込条件設定用セルから対応するページの書き込み
条件を読み出し、この条件をセットしてから書き込み動
作を開始する制御手段を有する。In the present invention, at the time of normal writing,
There is provided control means for reading a write condition of a corresponding page from the write condition setting cell, setting the condition, and then starting a write operation.

【００２３】好適には、上記書込条件設定用セルの書き
込まれる書き込み条件は、書き込み十分と判定されたセ
ルが検出される前までの書き込み条件である。Preferably, the write condition in which the write condition setting cell is written is a write condition before a cell determined to be sufficiently written is detected.

【００２４】また、好適には、上記書込条件設定用セル
はメモリアレイ内に設けられている。Preferably, the write condition setting cell is provided in a memory array.

【００２５】本発明によれば、ウエハまたは組み立て品
測定時に、各ページで書き込みの最も速いセルが書き込
み十分と判定される直前の書き込み条件が、チップ内に
配置された書き込み条件設定用のセルに書き込まれる。
そして、通常書き込み時にはこのパラメータを読み出し
て書き込み制御回路にセットして書き込みが行られる。
これにより書き込み時間が短縮される。According to the present invention, at the time of measuring a wafer or an assembly, the write condition immediately before the cell with the fastest write in each page is determined to be sufficient for write is set to the write condition setting cell arranged in the chip. Written.
Then, at the time of normal writing, the parameters are read and set in the write control circuit to perform writing.
Thereby, the writing time is shortened.

【００２６】さらに具体的には、書き込みをページ単位
で行うフラッシュメモリでは、通常プロセスバラツキに
より書き込み速度はチップによって異なり、また、同一
チップにおいてもページによって異なる。最近は提案さ
れている上述したベキ乗印加方式やＩＳＰＰ方式では、
ワード線に印加する最初の書き込みパルスの電圧／時間
は、通常プロセスのワースト条件で書き込みの最も速い
セルが過剰書き込みとならないように設定されている
（図９，図１１）。したがって、たとえば出来上がりの
プロセスセンタのチップのページ書き込みでは少なくと
も最初の１〜数回の書き込み後にはページ内の全てのセ
ルは書き込みの判定レベルに達していない。この場合、
このページは２〜数回目の書き込み条件から書き込みを
開始しても過剰書き込みは起こらない。一方、書き込み
の速いセルは一般的に数メガビットのチップで数ビット
〜十数ビットである（図１０，図１２）。書き込みペー
ジで考えた場合、ほとんどのページでは書き込みの速い
セルは存在しない。したがって、これらのチップにおい
ても大部分のページで２〜数回目の書き込み条件から書
き込みを開始しても問題ない。More specifically, in a flash memory in which writing is performed in page units, the writing speed usually differs from chip to chip due to process variations, and even from the same chip, it differs from page to page. In the recently proposed power application method and the ISPP method,
The voltage / time of the first write pulse applied to the word line is set so that the cell with the fastest write under the worst condition of the normal process is not overwritten (FIGS. 9 and 11). Therefore, for example, in the page write of the completed process center chip, all the cells in the page have not reached the write determination level at least after the first to several times of write. in this case,
Excessive writing does not occur on this page even if writing is started from the second to several writing conditions. On the other hand, a cell for which writing is fast is generally several bits to several tens of bits in a several megabit chip (FIGS. 10 and 12). Considering the write page, most pages do not have cells that can be written quickly. Therefore, even in these chips, there is no problem even if writing is started from the writing condition of the second to several times in most of the pages.

【００２７】ベキ乗印加方式の場合、通常４回の書き込
み毎に書き込みパルスの時間幅を倍々としていき、これ
をページ内の全てのセルが書き込み十分と判定されるま
で繰り返す。ページ内で書き込みの最も速いセルが最小
の時間幅の書き込みパルス２発でも書き込み十分となら
ない場合、最初の書き込みパルスの時間幅を最小の時間
幅の２倍から開始しても問題ない。書き込みの最も速い
セルが最小の時間幅の書き込みパルス４発でも書き込み
十分とならない場合、最初の書き込みパルスの時間幅を
最小の時間幅の４倍から開始しても問題ない。このよう
にすることによりページ書き込み終了までの書き込みお
よびベリファイ読み出しの回数が減り、結果的に書き込
み時間が短くなる。In the case of the power application method, the time width of the write pulse is usually doubled every four writings, and this is repeated until it is determined that all cells in the page are sufficiently written. In the case where the fastest writing cell in the page is not sufficiently written even with two writing pulses having the minimum time width, there is no problem even if the time width of the first writing pulse is started from twice the minimum time width. If the fastest writing cell does not write sufficiently even with four write pulses having the minimum time width, there is no problem even if the time width of the first write pulse is started from four times the minimum time width. By doing so, the number of times of writing and verify reading until the end of page writing is reduced, and as a result, the writing time is shortened.

【００２８】ＩＳＰＰ方式でも同様のことがいえる。Ｉ
ＳＰＰ方式は書き込み電圧をΔＶづつ増加させる方法で
あり、ｎ回目の書き込み時にＷＬに印加される電圧は以
下の式で表わされる。The same can be said for the ISPP method. I
The SPP method is a method of increasing the write voltage by ΔV, and the voltage applied to WL at the time of the n-th write is represented by the following equation.

【００２９】[0029]

【数１】Ｖ_WL＝Ｖ_initial ＋（ｎ−１）・ΔＶ## EQU1 ## V _WL = V _initial + (n−1) · ΔV

【００３０】つまり、ページ内の最も書き込みの速いセ
ルが書き込み電圧Ｖ_WL＝Ｖ_initial＋（ｎ−１）・ΔＶ
で書き込み十分となれば、そのページの書き込み電圧を
Ｖ_WL＝Ｖ_initial ＋（ｋ−１）・ΔＶから開始しても過
剰書き込みは起こらない。こうすることにより書き込み
回数およびベリファイ回数が減少して書き込み時間が短
縮される。That is, the fastest writing cell in the page has a writing voltage V _WL = V _initial + (n−1) · ΔV
If writing is sufficient, the excess writing does not occur even if the writing voltage of the page is started from V _WL = V _initial + (k−1) · ΔV. By doing so, the number of times of writing and the number of times of verification are reduced, and the writing time is shortened.

【００３１】以上により、書き込みの速いビットの存在
しないページの書き込みにおいてはそのページ内で最も
書き込みの速いセルの書き込み条件で書き込みを行うよ
うにすれば書き込み時間を削減でき、結果的に書き込み
の高速化が図れる。As described above, in the writing of a page having no fast-writing bit, if the writing is performed under the writing condition of the fastest-writing cell in the page, the writing time can be reduced, and as a result, the writing speed can be reduced. Can be achieved.

【００３２】[0032]

【発明の実施の形態】第１実施形態 図１は、本発明に係る不揮発性半導体記憶装置であるＮ
ＡＮＤ型フラッシュメモリのシステム構成を示すブロッ
ク図であり、図２はその要部の具体的な構成例を示す回
路図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 shows a nonvolatile semiconductor memory device according to the present invention.
FIG. 2 is a block diagram showing a system configuration of the AND type flash memory, and FIG. 2 is a circuit diagram showing a specific configuration example of a main part thereof.

【００３３】このＮＡＮＤ型フラッシュメモリ１０は、
メモリセルアレイ１１、データラッチ／センスアンプ
（Ｓ／Ａ）群１２、カラムスイッチ群１３、書込／読出
制御回路１４、アドレスバッファ１５、プリデコーダ１
６、ロウデコーダ１７、カラムデコーダ１８、コマンド
デコーダ１９、並びにＩＯピンＩＯ０〜７およびデータ
バスＤＢが接続されたＩＯバッファ／ドライバ２０によ
り構成されている。このＮＡＮＤ型フラッシュメモリ
は、通常のメモリセルアレイの他に書き込み条件格納用
メモリ１１１が配置され、書き込み条件格納メモリ用の
デコーダ回路が余分に配置されているが、他は、従来の
構成と同じである。This NAND flash memory 10 has
Memory cell array 11, data latch / sense amplifier (S / A) group 12, column switch group 13, write / read control circuit 14, address buffer 15, predecoder 1
6, a row decoder 17, a column decoder 18, a command decoder 19, and an IO buffer / driver 20 to which IO pins IO0 to IO7 and a data bus DB are connected. This NAND type flash memory has a memory 111 for writing condition storage in addition to a normal memory cell array, and an extra decoder circuit for memory for writing condition storage. is there.

【００３４】メモリセルアレイ１１は、それぞれメモリ
セルトランジスタが共通のワード線ＷＬ０〜ＷＬ１５に
接続されたメモリセルブロックＡ０，Ａ１，Ａ２，Ａ
３，〜Ａｎにより構成されている。そして、書き込み条
件設定用のセル１１１が設けられている。メモリセルブ
ロックＡ０はビット線ＢＬ０に接続され、メモリセルブ
ロックＡ１はビット線ＢＬ１に接続され、メモリセルブ
ロックＡ２はビット線ＢＬ２に接続され、メモリセルブ
ロックＡ３はビット線ＢＬ３に接続され、メモリセルブ
ロックＡｎはビット線ＢＬｎに接続されている。The memory cell array 11 includes memory cell blocks A0, A1, A2, and A, each having a memory cell transistor connected to a common word line WL0 to WL15.
3, to An. A cell 111 for setting a write condition is provided. The memory cell block A0 is connected to the bit line BL0, the memory cell block A1 is connected to the bit line BL1, the memory cell block A2 is connected to the bit line BL2, the memory cell block A3 is connected to the bit line BL3, The block An is connected to the bit line BLn.

【００３５】メモリセルブロックＡ０は、フローティン
グゲートを有する不揮発性半導体記憶装置からなるメモ
リセルトランジスタＭＴ００１〜ＭＴ０１５が直列に接
続されたＮＡＮＤ列を有しており、このＮＡＮＤ列のメ
モリセルトランジスタＭＴ０００のドレインが選択トラ
ンジスタＳＴ００を介してビット線ＢＬ０に接続され、
メモリセルトランジスタＭＴ０１５のソースが選択トラ
ンジスタＳＴ０１を介してソース線ＳＬに接続されてい
る。The memory cell block A0 has a NAND string in which memory cell transistors MT001 to MT015 each composed of a nonvolatile semiconductor memory device having a floating gate are connected in series. The drain of the memory cell transistor MT000 in this NAND string is Is connected to the bit line BL0 via the selection transistor ST00,
The source of the memory cell transistor MT015 is connected to the source line SL via the selection transistor ST01.

【００３６】メモリセルブロックＡ１は、フローティン
グゲートを有する不揮発性半導体記憶装置からなるメモ
リセルトランジスタＭＴ１００〜ＭＴ１１５が直列に接
続されたＮＡＮＤ列を有しており、このＮＡＮＤ列のメ
モリセルトランジスタＭＴ１００のドレインが選択トラ
ンジスタＳＴ１０を介してビット線ＢＬ１に接続され、
メモリセルトランジスタＭＴ１１５のソースが選択トラ
ンジスタＳＴ１１を介してソース線ＳＬに接続されてい
る。The memory cell block A1 has a NAND string in which memory cell transistors MT100 to MT115 each composed of a nonvolatile semiconductor memory device having a floating gate are connected in series. The drain of the memory cell transistor MT100 in this NAND string is provided. Are connected to the bit line BL1 via the selection transistor ST10,
The source of the memory cell transistor MT115 is connected to the source line SL via the selection transistor ST11.

【００３７】以下同様にして、メモリセルブロックＡｎ
は、フローティングゲートを有する不揮発性半導体記憶
装置からなるメモリセルトランジスタＭＴｎ００〜ＭＴ
ｎ１５が直列に接続されたＮＡＮＤ列を有しており、こ
のＮＡＮＤ列のメモリセルトランジスタＭＴｎ００のド
レインが選択トランジスタＳＴｎ０を介してビット線Ｂ
Ｌｎに接続され、メモリセルトランジスタＭＴｎ１５の
ソースが選択トランジスタＳＴｎ１を介してソース線Ｓ
Ｌに接続されている。Hereinafter, similarly, the memory cell block An
Are memory cell transistors MTn00 to MT formed of a nonvolatile semiconductor memory device having a floating gate.
n15 has a NAND string connected in series, and the drain of the memory cell transistor MTn00 of this NAND string is connected to the bit line B via the select transistor STn0.
Ln, and the source of the memory cell transistor MTn15 is connected to the source line S via the selection transistor STn1.
L.

【００３８】そして、選択トランジスタＳＴ００〜ＳＴ
ｎ０のゲートが選択信号供給線ＳＧに共通に接続され、
選択トランジスタＳＴ０１〜ＳＴｎ１ゲートが選択信号
供給線ＳＳに共通に接続されている。The selection transistors ST00 to ST00
The gate of n0 is commonly connected to a selection signal supply line SG,
The gates of the select transistors ST01 to STn1 are commonly connected to a select signal supply line SS.

【００３９】データラッチ／センスアンプ（Ｓ／Ａ）群
１２は、各ビット線ＢＬ０〜ＢＬｎに接続されたデータ
ラッチ／センスアンプ１２１−０〜１２１−ｎ、並びに
チェック回路１２２により構成されている。なお、図２
においては、図面の簡単化のために、データラッチ／セ
ンスアンプ１２１−０のみその詳細な回路を示してい
る。他のデータラッチ／センスアンプ１２１−１〜１２
１−ｎも１２１−０と同様の構成を有している。The data latch / sense amplifier (S / A) group 12 includes data latch / sense amplifiers 121-0 to 121-n connected to the bit lines BL0 to BLn, and a check circuit 122. Note that FIG.
1 shows only a detailed circuit of the data latch / sense amplifier 121-0 for simplification of the drawing. Other data latch / sense amplifiers 121-1 to 12-12
1-n also has the same configuration as 121-0.

【００４０】データラッチ／センスアンプ１２１−０
は、ラッチ回路ＬＴＣ０、ｐチャネルＭＯＳ（ＰＭＯ
Ｓ）からなるプリチャージ用トランジスタＰ０、ｎチャ
ネルＭＯＳ（ＮＭＯＳ）からなる転送ゲート用トランジ
スタＴ０〜Ｔ２、ＮＭＯＳトランジスタからなるリセッ
ト用トランジスタＲ０、直列に接続されたＮＭＯＳトラ
ンジスタＳ００とＳ０１、およびクロックドインバータ
ＣＩ０により構成されている。Data latch / sense amplifier 121-0
Is a latch circuit LTC0, a p-channel MOS (PMO
S), a transfer gate transistor T0-T2 formed of an n-channel MOS (NMOS), a reset transistor R0 formed of an NMOS transistor, NMOS transistors S00 and S01 connected in series, and a clocked inverter. CI0.

【００４１】プリチャージ用トランジスタＰ０のソース
は電源電圧Ｖ_CCの供給ラインに接続されている。トラン
ジスタＰ０のドレインはビット線ＢＬ０に接続された転
送ゲートＴ０の一端側に接続され、ゲートは信号Ｉcurr
ent の供給ラインに接続されている。The source of the precharge transistor P0 is connected to the supply line of the power supply voltage V _CC . The drain of the transistor P0 is connected to one end of a transfer gate T0 connected to the bit line BL0, and the gate is connected to the signal Icurr.
ent connected to the supply line.

【００４２】ラッチ回路ＬＴＣ０は各ビット線ＢＬ０〜
ＢＬｎ毎に対応して設けられ、インバータＩＮＶ１，Ｉ
ＮＶ２の入出力同士を結合して構成されている。ラッチ
回路ＬＴＣ０の第１の記憶ノードＮＤ００が転送ゲート
用トランジスタＴ１を介してトランジスタＰ０のドレイ
ンと転送ゲートＴ０との接続点に接続されているととも
に、クロックドインバータＣＩ０の入力端子、並びに転
送ゲートＴ２を介してカラムスイッチＣ０に接続されて
おり、第２の記憶ノードＮＤ０１は直列接続されたＮＭ
ＯＳトランジスタＳ００，Ｓ０１を介して接地ラインＧ
ＮＤに接続されている。The latch circuit LTC0 includes bit lines BL0 to BL0.
BLn, corresponding to each of the inverters INV1, I
The input and output of the NV2 are connected to each other. The first storage node ND00 of the latch circuit LTC0 is connected to the connection point between the drain of the transistor P0 and the transfer gate T0 via the transfer gate transistor T1, and the input terminal of the clocked inverter CI0 and the transfer gate T2 Is connected to the column switch C0, and the second storage node ND01 is connected to the serially connected NM.
Ground line G via OS transistors S00 and S01
Connected to ND.

【００４３】転送ゲート用トランジスタＴ０のゲートは
信号ＳＥＰの供給ラインに接続され、転送ゲートＴ１の
ゲートは制御信号ＰＧＭの供給ラインに接続され、転送
ゲートＴ２のゲートは制御信号ＷＲＴの供給ラインに接
続され、クロックドインバータＣＩ０の正側制御端子が
信号ＲＤＮの供給ラインに接続され、負側制御端子が信
号ＲＤＰの供給ラインに接続されている。直列トランジ
スタＳ００ゲートはトランジスタＰ０のドレインおよび
転送ゲートＴ０の一端側に接続され、その接続点がトラ
ンジスタＲ０を介して接地ラインに接続されている。そ
して、トランジスタＲ０のゲートが読み出し時にアクテ
ィブのハイレベルに設定される信号ＤＩＳの供給ライン
に共通に接続され、トランジスタＳ０１ゲートは制御信
号ＲＤの供給ラインに接続されている。The gate of the transfer gate transistor T0 is connected to the supply line of the signal SEP, the gate of the transfer gate T1 is connected to the supply line of the control signal PGM, and the gate of the transfer gate T2 is connected to the supply line of the control signal WRT. The positive control terminal of the clocked inverter CI0 is connected to the supply line for the signal RDN, and the negative control terminal is connected to the supply line for the signal RDP. The gate of the series transistor S00 is connected to the drain of the transistor P0 and one end of the transfer gate T0, and the connection point is connected to the ground line via the transistor R0. The gate of the transistor R0 is commonly connected to a supply line for a signal DIS which is set to an active high level at the time of reading, and the gate of the transistor S01 is connected to a supply line for a control signal RD.

【００４４】チェック回路１２２は、ゲートが各データ
ラッチ／センスアンプ１２１−０〜１２１−ｎの出力で
あるクロックドインバータＣＩ０および転送ゲートＴ２
とカラムスイッチＣ０〜Ｃｎとの接続ラインに接続さ
れ、かつチェックラインＣＨＫと接地ラインとの間に並
列に接続された（ワイヤードＯＲ接続された）ＮＭＯＳ
トランジスタＮＴ０〜ＮＴｎにより構成されている。The check circuit 122 includes a clocked inverter CI0 whose gate is an output of each of the data latch / sense amplifiers 121-0 to 121-n and a transfer gate T2.
Connected to the connection line between the column switch C0 and the column switch C0-Cn, and connected in parallel (wired OR connection) between the check line CHK and the ground line.
It is composed of transistors NT0 to NTn.

【００４５】また、ＮＡＮＤ型フラッシュメモリ１０の
書込／読出制御回路１４を含む制御系は、メモリアレイ
１１内に配置された書き込み条件設定用のセル１１１
を、通常動作時には消去が禁止されるように制御し、ま
たチェック回路１２２のワイヤードＯＲによるチェック
を行うノードと反対の論理でワイヤードＯＲによるチェ
ックを行い、ウエハテスト時あるいは組み立て品テスト
時に書き込み条件を書き込み条件設定用のセルに設定す
る。そして、通常書き込み時にはまず書き込み条件の読
み出しを行い（この間は外部に対しては書き込みデータ
を読み込みを行っている）、この値を内蔵する電圧制御
回路／書き込み時間発生のカウンタ回路を初期値に設定
して書き込みを開始する。The control system including the write / read control circuit 14 of the NAND flash memory 10 includes a write condition setting cell 111 arranged in the memory array 11.
Is controlled so that erasure is prohibited during normal operation, and a check is performed by a wired OR with a logic opposite to that of the node that performs a check with the wired OR of the check circuit 122. It is set in the cell for writing condition setting. At the time of normal writing, first, the writing conditions are read (in the meantime, the writing data is read to the outside), and the voltage control circuit / writing time generation counter circuit incorporating this value is set to the initial value. And start writing.

【００４６】次に、上記構成による動作を説明する。ま
ず、ウエハ試験時または組み立て品の選別測定時に、各
ページ内で書き込みの最も速いセルの書き込み時間の測
定が行われる。Next, the operation of the above configuration will be described. First, at the time of a wafer test or the sorting measurement of an assembly, the writing time of the cell with the fastest writing in each page is measured.

【００４７】このために、テスト時に書き込みデータと
してオール”０”がデータラッチ／センスアンプ群１２
にセットされて書き込みが行われた後、データ変換を伴
うベリファイ読み出しが行われる。その後、書き込み十
分なセルの有無の検出が行われる。すなわち、通常の書
き込み不十分なセルの有無を検出するチェック時には信
号ＲＤＰがローレベル、信号ＲＤＮがハイレベルに設定
されてクロックドインバータＣＩ０がアクティブ状態に
保持されて行われるが、書き込み十分なセルの有無を検
出するチェックでは、信号ＲＤＰがハイレベル、信号Ｒ
ＤＮがローレベルに設定されてクロックドインバータＣ
Ｉ０が非アクティブ状態に保持されて、信号ＷＲＴがハ
イレベルに設定されて転送ゲートＴ２が導通状態に保持
される。For this reason, during the test, all “0” s are written as data in the data latch / sense amplifier group 12.
After that, writing is performed and verify reading involving data conversion is performed. Thereafter, the detection of the presence / absence of a cell sufficient for writing is performed. That is, during a normal check for detecting the presence or absence of an insufficiently written cell, the signal RDP is set to a low level, the signal RDN is set to a high level, and the clocked inverter CI0 is held in an active state. In the check for detecting the presence or absence of
DN is set to low level and clocked inverter C
I0 is held in an inactive state, signal WRT is set to a high level, and transfer gate T2 is held in a conductive state.

【００４８】これにより、ラッチ回路ＬＴＣ０の信号を
そのままの論理でページチェック回路１２２に入力され
る。もし書き込み十分なセルが存在しない場合には、ラ
ッチ回路ＬＴＣ０のデータ”０”がページチェック回路
１２２のＮＭＯＳトランジスタＮＴ０〜ＮＴｎのゲート
に印加されチェックラインＣＨＫはハイレベルに保持さ
れる。もし書き込み十分なセルが存在する場合は、デー
タ変換を伴うベリファイ読み出しによりそのラッチ回路
ＬＴＣ０のラッチデータはハイレベルとなっているた
め、チェックラインＣＨＫの対応するＮＭＯＳトランジ
スタＮＴ０〜ＮＴｎが”ＯＮ”してチェックラインＣＨ
Ｋはローレベルに落ちる。このとき、この書き込みの１
回前までの書き込み条件がテスタ内のレジスタに保持さ
れる。As a result, the signal of the latch circuit LTC0 is input to the page check circuit 122 with the same logic. If there is not enough cells for writing, data "0" of the latch circuit LTC0 is applied to the gates of the NMOS transistors NT0 to NTn of the page check circuit 122, and the check line CHK is held at a high level. If there is a sufficient cell for writing, the latch data of the latch circuit LTC0 is at the high level by the verify read accompanied by the data conversion, and the corresponding NMOS transistors NT0 to NTn on the check line CHK are turned “ON”. Checkline CH
K falls to a low level. At this time, 1
The write condition up to the previous time is held in a register in the tester.

【００４９】たとえば図３に示すようなベキ乗印加方式
で書き込みを行うデバイスの場合、２０μｓの書き込み
を４回行った後、４０μｓの１回目の書き込みで書き込
み十分と判定されるセルが検出された場合、このページ
の書き込みは８０μｓから始めても問題ない。For example, in the case of a device which performs writing by the power application method as shown in FIG. 3, after performing writing 20 μs four times, a cell determined to be sufficiently written by the first writing of 40 μs is detected. In this case, there is no problem even if writing to this page starts from 80 μs.

【００５０】図４に示すようなＩＳＰＰ書き込み方式で
書き込みを行うデバイスの場合、たとえばＶｐｐ＝１６
Ｖから書き込みを開始して、１７．５Ｖで書き込み十分
と判定されるセルが検出された場合、そのページの書き
込みは１７Ｖから開始しても問題ない。以上のようにし
て、書き込み十分と判定されたセルが検出される前まで
の書き込み条件が保持される。そして、この書き込み条
件をセルアレイ内の別の一に配置されている書き込み条
件設定用セル１１１に書き込まれる。実際はデバイスで
定義された書き込み回数を書き換えた後の劣化を考慮し
てセットするのが望ましい。In the case of a device that performs writing by the ISPP writing method as shown in FIG. 4, for example, Vpp = 16
When writing is started from V and a cell determined to be sufficiently written at 17.5 V is detected, writing of the page can be started from 17 V without any problem. As described above, the write condition until the cell determined to be sufficiently written is detected is held. Then, the write condition is written to the write condition setting cell 111 arranged at another position in the cell array. Actually, it is desirable to set in consideration of deterioration after rewriting the number of times of writing defined in the device.

【００５１】具体的には、全てのページの書き込みが終
わった段階で、たとえば”テストコマンド＋アドレス”
で書き込み条件格納用メモリの１本のワード線ＷＬ１５
が選択され、その後、順次書き込み条件がＩＯピンから
入力されて通常書き込みで使うデータラッチ／センスア
ンプ群１２に順次に格納されていく。そして、ワード線
１本分の容量（たとえば５１２バイト）の書き込み条件
を格納したら、書込／読出制御回路１４が起動されて書
き込みが行われる。これが全ページの書き込み条件の書
き込みが終了するまで繰り返される。Specifically, at the stage when writing of all pages is completed, for example, “test command + address”
And one word line WL15 of the memory for storing write conditions.
Are sequentially selected from the IO pin, and are sequentially stored in the data latch / sense amplifier group 12 used for normal writing. Then, when a write condition of a capacity of one word line (for example, 512 bytes) is stored, the write / read control circuit 14 is activated to perform writing. This is repeated until the writing of the writing conditions for all pages is completed.

【００５２】通常書き込み時には、書き込みデータを取
り込んでいる期間にページアドレスに対応した書き込み
条件設定用セル１１１から書き込み条件が読み出され
て、図示しないベキ乗印加制御回路のカウンタまたはＩ
ＳＰＰ制御回路の電圧制御部にセットされる。この条件
で書き込みが開始される。これにより、各ページの最適
条件で書き込みがなされるため書き込み時間が短縮さ
れ、連続して書き込みを行う場合、書き込みのフループ
ットが向上する。At the time of normal writing, a writing condition is read from the writing condition setting cell 111 corresponding to the page address during a period in which write data is being taken in, and a counter or I / O of a power application control circuit (not shown).
It is set in the voltage control section of the SPP control circuit. Writing is started under this condition. Thereby, the writing is performed under the optimum condition of each page, so that the writing time is shortened, and when performing the writing continuously, the throughput of the writing is improved.

【００５３】具体的には、通常動作時の書き込みにおい
ては、書き込みの起動は、書き込みコマンド＋ページア
ドレス＋書き込みデータの入力で書き込みが起動され
る。１ページのサイズを５１２バイトとすると、データ
取り込みサイクルを５０ｎｓとして、書き込みデータの
取り込みに約２５．６μｓかかる。ページアドレスは書
き込みデータ取り込みの前に入力されるため、書き込み
データ取り込みの期間にそのページの書き込み条件を書
き込み条件格納メモリセルから読み出されて書込／読出
制御回路１４にセットされる。２５．６μｓあれば十分
読み出せる。そして、５１２バイトの書き込みデータが
取り込まれた段階で、そのページの書き込みの最速条件
で書き込みが行われる。More specifically, in the writing at the time of the normal operation, the writing is started by inputting a write command + a page address + write data. Assuming that the size of one page is 512 bytes, it takes about 25.6 μs to fetch the write data when the data fetch cycle is 50 ns. Since the page address is input before the write data is fetched, the write condition of the page is read from the write condition storage memory cell and set in the write / read control circuit 14 during the write data fetch period. If it is 25.6 μs, reading can be sufficiently performed. When 512 bytes of write data are captured, writing is performed under the fastest condition for writing the page.

【００５４】以上説明したように、本第１の実施形態に
よれば、メモリアレイ１１内に配置された書き込み条件
設定用のセル１１１を、通常動作時には消去が禁止され
るように制御し、またチェック回路１２２のワイヤード
ＯＲによるチェックを行うノードと反対の論理でワイヤ
ードＯＲによるチェックを行い、ウエハテスト時あるい
は組み立て品テスト時に書き込み条件を書き込み条件設
定用のセルに設定し、通常書き込み時にはまず書き込み
条件の読み出しを行い（この間は外部に対しては書き込
みデータを読み込みを行っている）、この値を内蔵する
電圧制御回路／書き込み時間発生のカウンタ回路を初期
値に設定して書き込みを開始するようにしたので、書き
込み時間が短縮され、連続して書き込みを行う場合、書
き込みのフループットの向上を図れる。As described above, according to the first embodiment, the write condition setting cells 111 arranged in the memory array 11 are controlled so that erasure is prohibited during normal operation. A check is performed by a wired OR with a logic opposite to that of the node that checks by a wired OR of the check circuit 122, and a write condition is set in a cell for setting a write condition at the time of a wafer test or an assembly test. (While writing data is being read to the outside during this period), set the voltage control circuit / writing time generation counter circuit incorporating this value to the initial value and start writing. As a result, the writing time is shortened. Attained the door improve.

【００５５】第２実施形態 図５は、本発明に係る不揮発性半導体記憶装置であるＤ
ＩＮＯＲ型フラッシュメモリのシステム構成を示すブロ
ック図であり、図６はその要部の具体的な構成例を示す
回路図である。 Second Embodiment FIG. 5 shows a nonvolatile semiconductor memory device D according to the present invention.
FIG. 6 is a block diagram showing a system configuration of an INOR type flash memory, and FIG. 6 is a circuit diagram showing a specific configuration example of a main part thereof.

【００５６】ＤＩＮＯＲ型フラッシュメモリ１０Ａのシ
ステム構成で上記ＮＡＮＤ型フラッシュメモリ１０と異
なる点は、ＩＯとアドレスがマルチプレックスされてい
なくてアドレスを直接入力する点と、データラッチがセ
ンスアンプ（Ｓ／Ａ）と兼用ではなく、データラッチ１
１２をメモリセルアレイ１１ａ内に配置する（図５では
メモリアレイの上側に配置する）点である。The system configuration of the DINOR type flash memory 10A is different from that of the NAND type flash memory 10 in that the IO and the address are not multiplexed and the address is directly input, and the data latch is a sense amplifier (S / A). ) And data latch 1
12 is disposed in the memory cell array 11a (located above the memory array in FIG. 5).

【００５７】また、データラッチ回路１１２は、２個の
インバータＩＮＶ１，ＩＮＶ２で構成されたラッチ回路
ＬＴＣ１、ＰＭＯＳトランジスタＴＰ１〜ＴＰ３、およ
びＮＭＯＳトランジスタＴＮ１〜ＴＮ４により構成され
ている。通常のＤＩＮＯＲのベリファイ回路に比べてＮ
ＭＯＳトランジスタＴＮ４が１個増えている。そしてチ
ェックラインはＣＨＫ１，ＣＨＫ２の２本用いられてい
る。The data latch circuit 112 includes a latch circuit LTC1 composed of two inverters INV1 and INV2, PMOS transistors TP1 to TP3, and NMOS transistors TN1 to TN4. N compared to a normal DINOR verify circuit
The MOS transistor TN4 is increased by one. Two check lines CHK1 and CHK2 are used.

【００５８】ＮＭＯＳトランジスタＴＮ３がチェックラ
インＣＨＫ１と接地ラインＧＮＤとの間、ＮＭＯＳトラ
ンジスタＴＮ４がチェックラインＣＨＫ２と接地ライン
ＧＮＤとの間に接続され、ＮＭＯＳトランジスタＴＮ３
のゲートがラッチ回路ＬＴＣ１の第１の記憶ノードｎ１
に接続され、ＮＭＯＳトランジスタＴＮ４のゲートがラ
ッチ回路ＬＴＣ１の第２の記憶ノードｎ２に接続されて
いる。また、ＰＭＯＳトランジスタＴＰ１のゲートが第
２の記憶ノードｎ２に接続され、ＰＭＯＳトランジスタ
ＴＰ２のゲートがプリチャージ信号／ＰＣ（／はローレ
ベルでアクティブ）の入力ラインに接続され、ＰＭＯＳ
トランジスタＴＰ３のゲートが転送信号／ＴＧの入力ラ
インに接続されている。The NMOS transistor TN3 is connected between the check line CHK1 and the ground line GND, the NMOS transistor TN4 is connected between the check line CHK2 and the ground line GND, and the NMOS transistor TN3
Is the first storage node n1 of the latch circuit LTC1.
, And the gate of the NMOS transistor TN4 is connected to the second storage node n2 of the latch circuit LTC1. Further, the gate of the PMOS transistor TP1 is connected to the second storage node n2, the gate of the PMOS transistor TP2 is connected to the input line of the precharge signal / PC (/ is active at low level),
The gate of the transistor TP3 is connected to the input line of the transfer signal / TG.

【００５９】ＤＩＮＯＲ型フラッシュメモリ１０Ａの場
合、書き込みデータの反転信号がラッチ回路ＬＴＣ１の
第１の記憶ノードｎ１にラッチされる。書き込みデータ
が”１”の場合、第１の記憶ノードｎ１のラッチデータ
はローレベルで、これは書き込みサイクル終了まで変わ
らない。一方、書き込みデータが”０”の場合、第１の
記憶ノードｎ１にラッチされるデータはハイレベルであ
り、書き込み十分となったセルから順次ローレベルに反
転していく。この第１の記憶ノードｎ１のデータがワイ
ヤードＯＲのチェック回路１１３により検出すれば、書
き込み不十分のセルの検出ができる。In the case of the DINOR type flash memory 10A, the inverted signal of the write data is latched at the first storage node n1 of the latch circuit LTC1. When the write data is "1", the latch data of the first storage node n1 is at the low level, and this remains unchanged until the end of the write cycle. On the other hand, when the write data is "0", the data latched in the first storage node n1 is at the high level, and is sequentially inverted to the low level from the cells for which the write operation is sufficient. If the data at the first storage node n1 is detected by the wired-OR check circuit 113, a cell with insufficient writing can be detected.

【００６０】書き込みの最も速いセルの検出を行うため
には、ラッチ回路ＬＴＣ１の第２の記憶ノードｎ２のワ
イヤードＯＲによる判定が必要となり、ＮＭＯＳトラン
ジスタＮＴ４が付加されている。In order to detect the cell with the fastest write, it is necessary to make a determination based on the wired OR of the second storage node n2 of the latch circuit LTC1, and an NMOS transistor NT4 is added.

【００６１】書き込みの最も速いセルの検出は、まず、
ビット線を介して書き込みデータオール”０”、ラッチ
データとしては第１の記憶ノードｎ１にオール”ハイレ
ベル”がラッチされる。このとき、反対側の第２の記憶
ノードｎ２はオール”ローレベル”で、ページ内の全て
の第２の記憶ノードｎ２のワイヤードＯＲをとると、チ
ェックラインＣＨＫ２はハイレベルに保持される。書き
込みが繰り返されていくと、書き込みの最も速いセルに
つながるラッチ回路ＬＴＣ１の第２の記憶ノードｎ２が
ハイレベルに反転し、これのワイヤードＯＲがとられる
ことにより、書き込みの最も速いセルの書き込み条件が
求められる。The detection of the cell with the fastest writing is performed first.
The write data all “0” is latched via the bit line, and the latch data is all “high level” latched at the first storage node n1. At this time, the second storage node n2 on the opposite side is all "low level", and when the wired OR of all the second storage nodes n2 in the page is taken, the check line CHK2 is held at the high level. When the writing is repeated, the second storage node n2 of the latch circuit LTC1 connected to the cell with the fastest writing is inverted to a high level, and a wired OR operation is performed on the second storage node n2. Is required.

【００６２】このＤＩＮＯＲ型フラッシュメモリによれ
ば、上述したＮＡＮＤ型フラッシュメモリと同様の効
果、すなわち書き込み時間を短縮でき、連続して書き込
みを行う場合、書き込みのフループットの向上を図れる
利点がある。According to the DINOR type flash memory, there is an advantage similar to that of the above-described NAND type flash memory, that is, the writing time can be reduced, and the writing throughput can be improved when writing is performed continuously.

【００６３】[0063]

【発明の効果】以上説明したように、本発明によれば、
書き込み時間を短縮でき、連続して書き込みを行う場
合、書き込みのフループットの向上を図れる。As described above, according to the present invention,
The writing time can be reduced, and in the case where writing is performed continuously, the throughput of writing can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る不揮発性半導体記憶装置であるＮ
ＡＮＤ型フラッシュメモリの一実施形態を示すシステム
構成図である。FIG. 1 shows a nonvolatile semiconductor memory device according to the present invention, N
FIG. 1 is a system configuration diagram illustrating an embodiment of an AND-type flash memory.

【図２】図１における要部の具体的な構成例を示す回路
図である。FIG. 2 is a circuit diagram showing a specific configuration example of a main part in FIG. 1;

【図３】ベキ乗印加方式で書き込みを行うデバイスの場
合の効果を説明するための図である。FIG. 3 is a diagram for explaining an effect in the case of a device that performs writing by a power application method;

【図４】ＩＳＰＰ方式で書き込みを行うデバイスの場合
の効果を説明するための図である。FIG. 4 is a diagram for explaining an effect in the case of a device that performs writing according to the ISPP method.

【図５】本発明に係る不揮発性半導体記憶装置であるＤ
ＩＮＯＲ型フラッシュメモリの一実施形態を示すシステ
ム構成図である。FIG. 5 shows a nonvolatile semiconductor memory device D according to the present invention.
FIG. 1 is a system configuration diagram illustrating an embodiment of an INOR type flash memory.

【図６】図５における要部の具体的な構成例を示す回路
図である。FIG. 6 is a circuit diagram showing a specific configuration example of a main part in FIG. 5;

【図７】ＮＡＮＤ型フラッシュメモリおよびＤＩＮＯＲ
型フラッシュメモリにおけるメモリアレイ構造を示す図
である。FIG. 7 is a NAND flash memory and DINOR.
FIG. 2 is a diagram showing a memory array structure in a flash memory.

【図８】書き込み方式を説明するための図である。FIG. 8 is a diagram for explaining a writing method.

【図９】ＮＡＤＮ型フラッシュメモリにベキ乗印加方式
を採用した場合の書き込み時間としきい値電圧Ｖｔｈと
の関係を概念的に示す図である。FIG. 9 is a diagram conceptually showing a relationship between a writing time and a threshold voltage Vth when a power application method is adopted in a NADN flash memory.

【図１０】ＮＡＤＮ型フラッシュメモリにベキ乗印加方
式を採用した場合の書き込み時間の速いビット分布を概
念的に示す図である。FIG. 10 is a diagram conceptually showing a bit distribution with a short writing time when a power application method is applied to a NADN flash memory.

【図１１】ＤＩＮＯＲ型フラッシュメモリにベキ乗印加
方式を採用した場合の書き込み時間としきい値電圧Ｖｔ
ｈとの関係を概念的に示す図である。FIG. 11 shows a write time and a threshold voltage Vt when a power application method is applied to a DINOR type flash memory.
It is a figure which shows the relationship with h conceptually.

【図１２】ＮＡＤＮ型フラッシュメモリにベキ乗印加方
式を採用した場合の書き込み時間の速いビット分布を概
念的に示す図である。FIG. 12 is a diagram conceptually showing a bit distribution with a short write time when a power application method is applied to a NADN flash memory.

【符号の説明】[Explanation of symbols]

１０…ＮＡＮＤ型フラッシュメモリ、１１…メモリセル
アレイ、１２…データラッチ／センスアンプ（Ｓ／Ａ）
群、１３…カラムスイッチ群、１４…書込／読出制御回
路、１５…アドレスバッファ、１６…プリデコーダ、１
７…ロウデコーダ、１８…カラムデコーダ、１９…コマ
ンドデコーダ、２０…ＩＯバッファ／ドライバ、１０Ａ
…ＤＩＮＯＲ型フラッシュメモリ、１１１，１１１ａ…
書込条件格納用メモリ。10: NAND flash memory, 11: memory cell array, 12: data latch / sense amplifier (S / A)
Group, 13: column switch group, 14: write / read control circuit, 15: address buffer, 16: predecoder, 1
7 row decoder, 18 column decoder, 19 command decoder, 20 IO buffer / driver, 10A
... DINOR type flash memory, 111, 111a ...
Memory for storing write conditions.

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【手続補正書】[Procedure amendment]

【提出日】平成９年１１月１４日[Submission date] November 14, 1997

【手続補正１】[Procedure amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】０００６[Correction target item name] 0006

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【０００６】図７（ａ）において、ＢＬはビット線を示
し、ビット線ＢＬに２個の選択トランジスタＳＴ０，Ｓ
Ｔ１、および４個のメモリトランジスタＭＴ０〜ＭＴ３
が直列接続されたＮＡＮＤ列が接続される。選択トラン
ジスタＳＴ０，ＳＴ１はそれぞれ選択ゲート線ＳＬ０，
ＳＬ１により制御され、またメモリトランジスタＭＴ０
〜ＭＴ３はそれぞれワード線ＷＬ０〜ＷＬ３により制御
される。In FIG. 7A, BL indicates a bit line, and two select transistors ST0 and S0 are connected to the bit line BL.
T 1 , and four memory transistors MT0 to MT3
Are connected in series. Selection transistors ST0, ST 1, each select gate line SL 0,
It is controlled by SL 1, also the memory transistor MT0
To MT3 are controlled by word lines WL0 to WL3, respectively.

【手続補正２】[Procedure amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００１２[Correction target item name] 0012

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００１２】したがって、従来の回路の場合、ベリファ
イ回数が多くなり、トータルの書き込み時間が長くなっ
ていた。さらに、ＮＡＮＤ型フラッシュでもＤＩＮＯＲ
／ＡＮＤ型フラッシュでも書き込み時のワード線電圧に
は昇圧電圧を用いているため、ベリファイの前後にデコ
ーダの放電およびデコーダの充電が必要であり、この時
間は１回のベリファイ毎に数μ秒かかっている。Therefore, in the case of the conventional circuit, the number of times of verification is increased, and the total write time is increased. Furthermore, DINOR can be used for NAND flash.
Since the / AND type flash also uses a boosted voltage as the word line voltage at the time of writing, it is necessary to discharge the decoder and charge the decoder before and after the verification, and this time takes several microseconds for each verification. ing.

【手続補正３】[Procedure amendment 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００１５[Correction target item name] 0015

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００１５】このような状況から、図８（ｂ）示すよう
なベキ乗印加方式が提案された。ベキ乗印加方式は、書
き込みパルス幅を書き込みの度に定倍、たとえば１．２
倍して書き込みを行う方法である。これにより、書き込
みの進行に従って書き込み時間が長くなり、結果的にベ
リファイ回数およびベリファイに要する時間が短縮さ
れ、トータルの書き込み時間短縮を実現している。Under such circumstances, a power application method as shown in FIG. 8B has been proposed. In the power application method, the write pulse width is fixedly doubled for each write, for example, 1.2 times.
This is a method of performing writing by multiplying. As a result, the writing time becomes longer as the writing progresses. As a result, the number of times of the verification and the time required for the verification are reduced, and the total writing time is reduced.

【手続補正４】[Procedure amendment 4]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００１７[Correction target item name] 0017

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００１７】しかし、ベキ乗印加方式やＩＳＰＰ方式で
あっても、上述したようにステップ書き込みを行う場
合、最初の書き込み時間／書き込み電圧は書き込みの速
いセルに律速され、トータルの書き込み時間は書き込み
の遅いセルに律速されるため、ベリファイおよびベリフ
ァイ時のデコーダ回路の充放電回数が多くなり、トータ
ルの書き込み時間が長くなるという問題がある。この問
題について図面を参照しつつさらに考察する。[0017] However, powers even riding application method and ISPP method, when performing step writing as described above, The first write time / write voltage is limited by the fast cell with a write, write the total write time Is slowed down by the slower cell, the number of times of verification and the number of charging / discharging of the decoder circuit at the time of verification increases, and the total writing time becomes longer. This problem will be further considered with reference to the drawings.

【手続補正５】[Procedure amendment 5]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００３０[Correction target item name] 0030

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００３０】つまり、ページ内の最も書き込みの速いセ
ルが書き込み電圧Ｖ_WL＝Ｖ_initial＋（ｋ−１）・ΔＶ
で書き込み十分となれば、そのページの書き込み電圧を
Ｖ_WL＝Ｖ_initial ＋（ｋ−１）・ΔＶから開始しても過
剰書き込みは起こらない。こうすることにより書き込み
回数およびベリファイ回数が減少して書き込み時間が短
縮される。That is, the cell with the fastest write in the page has a write voltage V _WL = V _initial + ( k− 1) · ΔV
If writing is sufficient, the excess writing does not occur even if the writing voltage of the page is started from V _WL = V _initial + (k−1) · ΔV. By doing so, the number of times of writing and the number of times of verification are reduced, and the writing time is shortened.

【手続補正６】[Procedure amendment 6]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００３８[Correction target item name] 0038

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００３８】そして、選択トランジスタＳＴ００〜ＳＴ
ｎ０のゲートが選択信号供給線ＳＧに共通に接続され、
選択トランジスタＳＴ０１〜ＳＴｎ１ゲートが選択信号
供給線ＳＧ２に共通に接続されている。The selection transistors ST00 to ST00
The gate of n0 is commonly connected to a selection signal supply line SG,
The gates of the select transistors ST01 to STn1 are commonly connected to a select signal supply line SG2 .

【手続補正７】[Procedure amendment 7]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００４５[Correction target item name] 0045

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００４５】また、ＮＡＮＤ型フラッシュメモリ１０の
書込／読出制御回路１４を含む制御系は、メモリアレイ
１１内に配置された書き込み条件設定用のセル１１１
を、通常動作時には消去が禁止されるように制御し、ま
たチェック回路１２２のワイヤードＯＲによるチェック
を行うノードと反対の論理でワイヤードＯＲによるチェ
ックを行い、ウエハテスト時あるいは組み立て品テスト
時に書き込み条件を書き込み条件設定用のセルに設定す
る。そして、通常書き込み時にはまず書き込み条件の読
み出しを行い（この間は外部に対しては書き込みデータ
の読み込みを行っている）、この値を内蔵する電圧制御
回路／書き込み時間発生のカウンタ回路の初期値に設定
して書き込みを開始する。The control system including the write / read control circuit 14 of the NAND flash memory 10 includes a write condition setting cell 111 arranged in the memory array 11.
Is controlled so that erasure is prohibited during normal operation, and a check is performed by a wired OR with a logic opposite to that of the node that performs a check with the wired OR of the check circuit 122. It is set in the cell for writing condition setting. At the time of normal writing, first, the writing conditions are read (during this time, the writing data is
Doing loading), to set the initial value of the counter circuit of the voltage control circuit / write time generating a built this value to start writing.

【手続補正８】[Procedure amendment 8]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００５０[Correction target item name] 0050

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００５０】図４に示すようなＩＳＰＰ書き込み方式で
書き込みを行うデバイスの場合、たとえばＶｐｐ＝１６
Ｖから書き込みを開始して、１７．５Ｖで書き込み十分
と判定されるセルが検出された場合、そのページの書き
込みは１７Ｖから開始しても問題ない。以上のようにし
て、書き込み十分と判定されたセルが検出される前まで
の書き込み条件が保持される。そして、この書き込み条
件をセルアレイ内の別の位置に配置されている書き込み
条件設定用セル１１１に書き込まれる。実際はデバイス
で定義された書き込み回数を書き換えた後の劣化を考慮
してセットするのが望ましい。In the case of a device that performs writing by the ISPP writing method as shown in FIG. 4, for example, Vpp = 16
When writing is started from V and a cell determined to be sufficiently written at 17.5 V is detected, writing of the page can be started from 17 V without any problem. As described above, the write condition until the cell determined to be sufficiently written is detected is held. Then, the write condition is written to the write condition setting cell 111 arranged at another position in the cell array. Actually, it is desirable to set in consideration of deterioration after rewriting the number of times of writing defined in the device.

【手続補正９】[Procedure amendment 9]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００５２[Correction target item name] 0052

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００５２】通常書き込み時には、書き込みデータを取
り込んでいる期間にページアドレスに対応した書き込み
条件設定用セル１１１から書き込み条件が読み出され
て、図示しないベキ乗印加制御回路のカウンタまたはＩ
ＳＰＰ制御回路の電圧制御部にセットされる。この条件
で書き込みが開始される。これにより、各ページの最適
条件で書き込みがなされるため書き込み時間が短縮さ
れ、連続して書き込みを行う場合、書き込みのスループ
ットが向上する。At the time of normal writing, a writing condition is read from the writing condition setting cell 111 corresponding to the page address during a period in which write data is being taken in, and a counter or I / O of a power application control circuit (not shown).
It is set in the voltage control section of the SPP control circuit. Writing is started under this condition. Thus, writing under the optimum conditions for each page is reduced write time because it is made, if successively performs writing, improves scan loop <br/> Tsu City of writing.

【手続補正１０】[Procedure amendment 10]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００５４[Correction target item name] 0054

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００５４】以上説明したように、本第１の実施形態に
よれば、メモリアレイ１１内に配置された書き込み条件
設定用のセル１１１を、通常動作時には消去が禁止され
るように制御し、またチェック回路１２２のワイヤード
ＯＲによるチェックを行うノードと反対の論理でワイヤ
ードＯＲによるチェックを行い、ウエハテスト時あるい
は組み立て品テスト時に書き込み条件を書き込み条件設
定用のセルに設定し、通常書き込み時にはまず書き込み
条件の読み出しを行い（この間は外部に対しては書き込
みデータを読み込みを行っている）、この値を内蔵する
電圧制御回路／書き込み時間発生のカウンタ回路を初期
値に設定して書き込みを開始するようにしたので、書き
込み時間が短縮され、連続して書き込みを行う場合、書
き込みのスループットの向上を図れる。As described above, according to the first embodiment, the write condition setting cells 111 arranged in the memory array 11 are controlled so that erasure is prohibited during normal operation. A check is performed by a wired OR with a logic opposite to that of the node that checks by a wired OR of the check circuit 122, and a write condition is set in a cell for setting a write condition at the time of a wafer test or an assembly test. (While writing data is being read to the outside during this period), set the voltage control circuit / writing time generation counter circuit incorporating this value to the initial value and start writing. since the, it shortens the writing time, if you continuously do the writing, the writing scan loop Attained the door improve.

【手続補正１１】[Procedure amendment 11]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００６３[Correction target item name] 0063

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００６３】[0063]

【発明の効果】以上説明したように、本発明によれば、
書き込み時間を短縮でき、連続して書き込みを行う場
合、書き込みのスループットの向上を図れる。As described above, according to the present invention,
You can shorten the writing time, if you continuously do the writing, thereby improving the writing of throughput.

【手続補正１２】[Procedure amendment 12]

【補正対象書類名】図面[Document name to be amended] Drawing

【補正対象項目名】図７[Correction target item name] Fig. 7

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【図７】 FIG. 7

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 複数のメモリセルが行列状に配置された
メモリアレイを有し、書き込み用パルスの印加条件を漸
次高くしてページ単位でデータの書き込みを行う不揮発
性半導体記憶装置であって、 試験時に測定した各ページで書き込みの最も速いセルの
書き込み条件が書き込まれる書込条件設定用セルを有す
る不揮発性半導体記憶装置。1. A nonvolatile semiconductor memory device having a memory array in which a plurality of memory cells are arranged in a matrix, and writing data in page units by gradually increasing the application condition of a write pulse. A nonvolatile semiconductor memory device having a write condition setting cell in which a write condition of a cell with the fastest write in each page measured during a test is written. 【請求項２】 通常書き込み時には、上記書込条件設定
用セルから対応するページの書き込み条件を読み出し、
この条件をセットしてから書き込み動作を開始する制御
手段を有する請求項１記載の不揮発性半導体記憶装置。2. During normal writing, a write condition of a corresponding page is read from the write condition setting cell,
2. The nonvolatile semiconductor memory device according to claim 1, further comprising control means for starting a write operation after setting the condition. 【請求項３】 上記書込条件設定用セルの書き込まれる
書き込み条件は、書き込み十分と判定されたセルが検出
される前までの書き込み条件である請求項１記載の不揮
発性半導体記憶装置。3. The nonvolatile semiconductor memory device according to claim 1, wherein the write condition in which the write condition setting cell is written is a write condition before a cell determined to be sufficiently written is detected. 【請求項４】 上記試験はウエハ試験または組み立て後
の試験である請求項１記載の不揮発性半導体記憶装置。4. The nonvolatile semiconductor memory device according to claim 1, wherein said test is a wafer test or a test after assembly. 【請求項５】 上記書込条件設定用セルはメモリアレイ
内に設けられている請求項１記載の不揮発性半導体記憶
装置。5. The nonvolatile semiconductor memory device according to claim 1, wherein said write condition setting cell is provided in a memory array. 【請求項６】 上記書き込みパルスの印加はベキ乗印加
方式により行われる請求項１記載の不揮発性半導体記憶
装置。6. The nonvolatile semiconductor memory device according to claim 1, wherein said application of said write pulse is performed by a power application method. 【請求項７】 上記書き込みパルスの印加はＩＳＰＰ方
式により行われる請求項１記載の不揮発性半導体記憶装
置。7. The nonvolatile semiconductor memory device according to claim 1, wherein the application of said write pulse is performed by an ISPP method.