JPH10189977A - Thin-film transistor element - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は薄膜トランジスタ素
子に関し、特にアクティブマトリックス液晶ディスプレ
イに使用する順スタガード型薄膜トランジスタ素子に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor, and more particularly to a forward staggered thin film transistor used for an active matrix liquid crystal display.
【０００２】[0002]
【従来の技術】近年、水素化非晶質シリコン膜を活性層
として用いた薄膜トランジスタ（ＴＦＴ）が各表示画素
のスイッチ素子として用いられる、アクティブマトリッ
クス型液晶ディスプレイが量産化されている。特にノー
トパソコンの普及に伴い、液晶ディスプレイの需要が急
激に増大し、その生産性の向上が要求されている。2. Description of the Related Art In recent years, an active matrix type liquid crystal display in which a thin film transistor (TFT) using a hydrogenated amorphous silicon film as an active layer is used as a switching element of each display pixel has been mass-produced. In particular, with the spread of notebook personal computers, the demand for liquid crystal displays is rapidly increasing, and it is required to improve their productivity.
【０００３】図５は、従来技術の液晶ディスプレイの画
素のスイッチング素子として用いられている順スタガー
ド型薄膜トランジスタ素子の断面図であり、図中符号５
１はソース電極、５２はドレイン電極、５３は非晶質シ
リコン膜、５４はゲート絶縁膜、５６はｎ+ シリコン
層、５７はゲート電極、５８は遮光層、５９は透明絶縁
膜である。逆スタガード型に比べ順スタガード型薄膜ト
ランジスタでは、作成の際のマスク数の低減化により、
生産性の向上が実現できる。順スタガード構造では、ゲ
ート電極５７が活性層である非晶質シリコン膜５３の上
部に存在するため、下側のガラス基板である透明絶縁性
基板５０の裏面側から照射されるバックライト光が非晶
質シリコン層５３に直接入射して非晶質シリコン層５３
内にキャリアを生成させリーク電流である光オフ電流を
発生させるために、接続する画素電極を放電させ表示品
質を低下させる。この現象を防止するためこの図に示す
ように、透明絶縁膜５９を介して非晶質シリコン膜５３
の下方に金属等の遮光膜５８を設けることによりバック
チャネル側への入射光を遮光し、光オフ電流を低く抑え
ている。これにより実用的なオフ抵抗値が得られ、良好
な保持特性が確保される。FIG. 5 is a cross-sectional view of a forward staggered type thin film transistor element used as a switching element of a pixel of a conventional liquid crystal display.
1 is a source electrode, 52 is a drain electrode, 53 is an amorphous silicon film, 54 is a gate insulating film, 56 is an n + silicon layer, 57 is a gate electrode, 58 is a light shielding layer, and 59 is a transparent insulating film. Compared to the reverse staggered type, the forward staggered type thin film transistor reduces the number of masks at the time of fabrication,
Productivity can be improved. In the forward staggered structure, since the gate electrode 57 exists above the amorphous silicon film 53 as the active layer, the backlight emitted from the back side of the transparent insulating substrate 50 as the lower glass substrate is not irradiated. Amorphous silicon layer 53 by directly entering the crystalline silicon layer 53
In order to generate carriers therein and generate a light-off current as a leak current, a connected pixel electrode is discharged to lower display quality. In order to prevent this phenomenon, an amorphous silicon film 53 is interposed through a transparent insulating film 59 as shown in FIG.
A light-shielding film 58 made of metal or the like is provided underneath to shield light incident on the back channel side, thereby suppressing the light off current. As a result, a practical off-resistance value is obtained, and good holding characteristics are secured.
【０００４】また近年、図６に示すように、薄膜トラン
ジスタ作成プロセスの更なる簡略化を目的として、順ス
タガード型薄膜トランジスタにおいて、非晶質シリコン
層を薄膜化することにより光感度を低下させ、遮光膜の
省略を可能にする技術開発が行われている。In recent years, as shown in FIG. 6, in order to further simplify the thin film transistor fabrication process, in a forward staggered thin film transistor, the photosensitivity is reduced by reducing the thickness of an amorphous silicon layer, and the light shielding film is reduced. The technology is being developed to enable omission.
【０００５】図６は従来技術の非晶質シリコン層を薄膜
化した順スタガード型薄膜トランジスタ素子の断面図で
あり、図中符号６１はソース電極、６２はドレイン電
極、６３は非晶質シリコン膜、６４はゲート絶縁膜、６
６はｎ+ シリコン層、６７はゲート電極である。FIG. 6 is a cross-sectional view of a conventional staggered thin film transistor device having a thin amorphous silicon layer, in which reference numeral 61 denotes a source electrode, 62 denotes a drain electrode, 63 denotes an amorphous silicon film, 64 is a gate insulating film, 6
6 is an n @ + silicon layer, and 67 is a gate electrode.
【０００６】例えば、ＡＳＩＡ ＤＩＳＰＬＡＹ’９５
９５７−９５８では、非晶質シリコン層の膜厚を２０
０オングストローム程度まで薄膜化することにより、ノ
ートパソコン用液晶ディスプレイにおいて、遮光膜を用
いることなくクロストークの抑制が可能になるという報
告がある。For example, ASIA DISPLAY '95
957-958, the thickness of the amorphous silicon layer is set to 20
It has been reported that by reducing the thickness to about 0 Å, crosstalk can be suppressed without using a light-shielding film in a liquid crystal display for a notebook personal computer.
【０００７】ジボランを添加した微結晶シリコン膜の形
成技術としては、Ｍａｔｅｒｉａｌｓ Ｒｅｓｅａｒｃ
ｈ Ｓｏｃｉｅｔｙ Ｓｙｍｐｏｓｉｕｍ Ｐｒｏｃｅ
ｅｄｉｎｇｓ Ｖｏｌ．３３６ １９９４ ２５−３０
に報告例がある。これは、逆スタガード型薄膜トランジ
スタの活性層に微結晶シリコン膜を用いることにより、
高移動度化を実現するというものである。Materials forming a microcrystalline silicon film containing diborane include Materials Research.
h Society Symposium Process
edings Vol. 336 1994 25-30
Has a report example. This is achieved by using a microcrystalline silicon film for the active layer of the inverted staggered thin film transistor.
This is to achieve high mobility.
【０００８】[0008]
【発明が解決しようとする課題】従来の順スタガード型
薄膜トランジスタにおいては、活性層である非晶質シリ
コン膜の膜厚として３００〜１０００オングストローム
程度の値が用いられている。この非晶質シリコン膜の膜
厚を２００オングストローム程度以下まで薄膜化すれ
ば、上述の報告例のように、薄膜トランジスタの光感度
が低下し遮光膜を用いることなく低光オフ電流化が可能
であるが、同時にオン電流も低下してしまうという問題
がある。このような非晶質シリコン層の薄膜化に伴うオ
ン電流の低下現象は、一般的に知られていることであ
る。また、薄膜トランジスタの活性層に微結晶シリコン
膜を用いる場合には、いかにしてドナー性の欠陥を補償
し真性化するかの問題があった。今後、液晶ディスプレ
イの更なる大面積化・高精細化に伴い、薄膜トランジス
タにおいても高い性能が要求され、活性層薄膜化時の高
いオン電流の維持、即ち高移動度薄膜トランジスタが必
須である。In a conventional forward staggered thin film transistor, a value of about 300 to 1000 angstroms is used as the thickness of an amorphous silicon film as an active layer. If the thickness of the amorphous silicon film is reduced to about 200 angstroms or less, the photosensitivity of the thin film transistor is reduced and the low photo-off current can be reduced without using a light-shielding film, as in the above-mentioned report. However, there is a problem that the on-current also decreases at the same time. It is generally known that such a phenomenon that the on-current decreases due to the thinning of the amorphous silicon layer. In the case where a microcrystalline silicon film is used for an active layer of a thin film transistor, there is a problem of how to compensate for a defect of donor property and to make the film intrinsic. In the future, as the liquid crystal display has a larger area and higher definition, high performance is required for the thin film transistor, and a high on-current is maintained when the active layer is thinned, that is, a high mobility thin film transistor is essential.
【０００９】従って、従来の非晶質シリコン膜よりも高
い電子移動度を有する材料を活性層として用いることに
より、活性層の薄膜化時においても良好なオン特性を維
持しつつ光オフ電流低減化が可能な新しい順スタガード
型薄膜トランジスタデバイス技術の開発が必要である。Therefore, by using a material having higher electron mobility than the conventional amorphous silicon film for the active layer, it is possible to reduce the photo-OFF current while maintaining good ON characteristics even when the active layer is thinned. It is necessary to develop a new forward staggered thin film transistor device technology that can perform the above.
【００１０】本発明の目的は、遮光膜を用いないで良好
なオン特性を維持しつつ光オフ電流低減化が可能な順ス
タガード型薄膜トランジスタ素子を提供することにあ
る。An object of the present invention is to provide a forward staggered type thin film transistor element capable of reducing a photo-off current while maintaining a good on characteristic without using a light shielding film.
【００１１】[0011]
【課題を解決するための手段】本発明の薄膜トランジス
タ素子は、アクティブマトリックス液晶ディスプレイの
画素電極のスイッチング素子として用いられ、透明絶縁
性基板上にソース電極とドレイン電極、活性層を形成す
るシリコン膜、ゲート絶縁膜、ゲート電極が順次積層さ
れて形成され、ソース電極とドレイン電極のいずれかが
画素電極に接続される順スタガード型薄膜トランジスタ
素子において、シリコン膜として、モノシランに対して
ジボランを５〜３００ｐｐｍの濃度範囲で添加した混合
ガス系を原料としてプラズマＣＶＤ法で形成された微結
晶シリコン膜を用いる。A thin film transistor element of the present invention is used as a switching element of a pixel electrode of an active matrix liquid crystal display, and is a silicon film for forming a source electrode and a drain electrode and an active layer on a transparent insulating substrate. In a forward staggered thin film transistor element in which a gate insulating film and a gate electrode are sequentially laminated and one of a source electrode and a drain electrode is connected to a pixel electrode, a silicon film containing diborane of 5 to 300 ppm relative to monosilane is used. A microcrystalline silicon film formed by a plasma CVD method using a mixed gas added in a concentration range as a raw material is used.
【００１２】微結晶シリコン膜が、ゲート電極の下部に
ゲート絶縁膜を介して全面に層状に形成されていてもよ
く、微結晶シリコン膜が、ソース電極とドレイン電極に
接続してアイランド状に形成されていてもよい。[0012] A microcrystalline silicon film may be formed in a layer shape over the entire surface below the gate electrode with a gate insulating film interposed therebetween, and the microcrystalline silicon film is formed in an island shape connected to the source electrode and the drain electrode. It may have been done.
【００１３】このようにして形成された微結晶シリコン
膜は、従来の非晶質シリコン膜よりも高い電子移動度を
有しているため、薄膜化時において低光オフ電流で且つ
良好なオン特性を維持できる。Since the microcrystalline silicon film thus formed has a higher electron mobility than the conventional amorphous silicon film, it has a low photo-off current and a good on-characteristic when thinned. Can be maintained.
【００１４】[0014]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態の液晶ディスプレイの画素のスイッチング素子と
して用いられている順スタガード型薄膜トランジスタ素
子の断面図であり、図２は第１の実施の形態の薄膜トラ
ンジスタ素子の製造工程を示す断面図であり、（ａ）は
ソース・ドレイン電極を形成した状態、（ｂ）は電極上
にリンを堆積した状態、（ｃ）は活性層、ゲート絶縁
膜、ゲート電極を堆積した状態、（ｄ）はゲート電極、
ゲート絶縁膜、活性層をパターンニングした状態を示
す。図中符号１１はソース電極、１２はドレイン電極、
１３は微結晶シリコン膜、１４はゲート絶縁層である窒
化シリコン膜、１６はｎ+ シリコン層、１７はゲート電
極である。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view of a forward staggered thin film transistor used as a switching element of a pixel of a liquid crystal display according to a first embodiment of the present invention, and FIG. 2 is a diagram illustrating the manufacture of the thin film transistor according to the first embodiment. 4A to 4C are cross-sectional views showing steps, in which (a) is a state in which source / drain electrodes are formed, (b) is a state in which phosphorus is deposited on the electrodes, and (c) is an active layer, a gate insulating film, and a gate electrode are deposited. State, (d) is the gate electrode,
The state where the gate insulating film and the active layer are patterned is shown. In the figure, reference numeral 11 denotes a source electrode, 12 denotes a drain electrode,
13 is a microcrystalline silicon film, 14 is a silicon nitride film as a gate insulating layer, 16 is an n + silicon layer, and 17 is a gate electrode.
【００１５】本発明の第１の実施の形態の製造工程につ
いて、図２（ａ）〜（ｄ）を用いて詳細に説明する。図
２（ａ）に示すように、絶縁性基板であるガラス基板１
０上に形成した透明導電性膜ＩＴＯ膜を所望の形状にパ
ターンニングしてソース電極１１、ドレイン電極１２を
形成する。その後、図２（ｂ）に示すように、プラズマ
ＣＶＤ法を用いて、フォスフィンプラズマ処理によるリ
ン１５の堆積を行う。さらに図２（ｃ）に示すように、
プラズマＣＶＤ法により活性層となる微結晶シリコン膜
１３の堆積、ゲート絶縁膜となる窒化シリコン膜１４の
堆積を順次行い、続けてスパッタリング法によりゲート
電極１７用金属を堆積する。微結晶シリコン膜１３の堆
積の際、リンの拡散によりソース電極１１およびドレイ
ン電極１２と微結晶シリコン膜１３との界面にｎ型化さ
れたシリコン層１６が形成される。その後、図２（ｄ）
に示すように、ゲート電極１７用金属、窒化シリコン膜
１４、微結晶シリコン膜１３及びｎ型化されたシリコン
層１６を所望の形状にパターンニングすることにより、
図１に示す本発明の第１の実施の形態の薄膜トランジス
タ素子が完成する。本構造では、ゲート電極１７、窒化
シリコン膜１４、微結晶シリコン膜１３及びｎ型化され
たシリコン層１６を同一のマスクでエッチング加工する
ため、ゲート電極１７の下部全体に微結晶シリコン膜１
３が層状に存在する。また、同一マスクでの加工によ
り、プロセスの高スループット化、低コスト化が実現で
きる。The manufacturing process according to the first embodiment of the present invention will be described in detail with reference to FIGS. As shown in FIG. 2A, a glass substrate 1 which is an insulating substrate
The ITO film formed on the transparent conductive film is patterned into a desired shape to form the source electrode 11 and the drain electrode 12. After that, as shown in FIG. 2B, the phosphorus 15 is deposited by the phosphine plasma treatment using the plasma CVD method. Further, as shown in FIG. 2 (c),
A microcrystalline silicon film 13 serving as an active layer and a silicon nitride film 14 serving as a gate insulating film are sequentially deposited by a plasma CVD method, and subsequently a metal for a gate electrode 17 is deposited by a sputtering method. When the microcrystalline silicon film 13 is deposited, phosphorus is diffused to form an n-type silicon layer 16 at the interface between the source electrode 11 and the drain electrode 12 and the microcrystalline silicon film 13. Then, FIG.
By patterning the metal for the gate electrode 17, the silicon nitride film 14, the microcrystalline silicon film 13 and the n-type silicon layer 16 into a desired shape as shown in FIG.
The thin film transistor element according to the first embodiment of the present invention shown in FIG. 1 is completed. In this structure, since the gate electrode 17, the silicon nitride film 14, the microcrystalline silicon film 13 and the n-type silicon layer 16 are etched using the same mask, the microcrystalline silicon film 1 is formed on the entire lower portion of the gate electrode 17.
3 exists in layers. Further, by processing with the same mask, high throughput and low cost of the process can be realized.
【００１６】図３は本発明の第２の実施の形態の薄膜ト
ランジスタ素子の製造工程を示す断面図であり、（ａ）
はソース・ドレイン電極を形成した状態、（ｂ）は電極
上にリンを堆積した状態、（ｃ）は活性層、ゲート絶縁
膜を堆積しアイランド形状にパターニングした状態、
（ｄ）は保護膜とゲート電極を堆積しパターニングした
状態を示し、図中符号３１はソース電極、３２はドレイ
ン電極、３３は微結晶シリコン膜、３４はゲート絶縁層
である窒化シリコン膜、３６はｎ+ シリコン層、３７は
ゲート電極である。FIG. 3 is a cross-sectional view showing a manufacturing process of the thin-film transistor element according to the second embodiment of the present invention.
Is a state where source / drain electrodes are formed, (b) is a state where phosphorus is deposited on the electrode, (c) is a state where an active layer and a gate insulating film are deposited and patterned into an island shape,
(D) shows a state in which a protective film and a gate electrode are deposited and patterned. In the figure, reference numeral 31 denotes a source electrode, 32 denotes a drain electrode, 33 denotes a microcrystalline silicon film, 34 denotes a silicon nitride film as a gate insulating layer, and 36 denotes a gate insulating layer. Is an n + silicon layer, and 37 is a gate electrode.
【００１７】本発明の第２の実施の形態の製造工程につ
いて、図３（ａ）〜（ｄ）を用いて詳細に説明する。図
３（ａ）に示すように、絶縁性基板であるガラス基板３
０上に形成した透明導電性膜ＩＴＯ膜を所望の形状にパ
ターンニングしてソース電極３１とドレイン電極３２を
形成する。その後、図３（ｂ）に示すように、プラズマ
ＣＶＤ法を用いて、フォスフィンプラズマ処理によるリ
ン３５の堆積を行う。さらに図３（ｃ）に示すように、
プラズマＣＶＤ法により活性層となる微結晶シリコン膜
３３の堆積、ゲート絶縁膜となる窒化シリコン膜３４の
堆積を順次行い、これらの膜を薄膜トランジスタ素子部
分のみに所望のアイランド形状にパターンニングする。
微結晶シリコン膜３３の堆積の際、リンの拡散によりソ
ース電極３１およびドレイン電極３２と微結晶シリコン
膜３３との界面にｎ型化されたシリコン層３６が形成さ
れる。更に、保護膜として窒化シリコン膜３８をプラズ
マＣＶＤ法により形成し、続けてスパッタリング法によ
りゲート電極３７用金属を堆積し、パターンニングする
ことにより、図３（ｄ）に示すように、本発明の第２の
実施の形態の薄膜トランジスタ素子が完成する。本構造
では、第１の実施の形態に比べプロセス数が増加してし
まうものの、微結晶シリコン膜３３がアイランド化され
ているため、ゲート絶緑膜を介したゲート電極・微結晶
シリコン膜間のリーク電流をより小さく抑えることが可
能である。The manufacturing process according to the second embodiment of the present invention will be described in detail with reference to FIGS. As shown in FIG. 3A, a glass substrate 3 which is an insulating substrate
The source electrode 31 and the drain electrode 32 are formed by patterning the transparent conductive film ITO film formed on the substrate 0 into a desired shape. After that, as shown in FIG. 3B, phosphorus 35 is deposited by phosphine plasma treatment using the plasma CVD method. Furthermore, as shown in FIG.
A microcrystalline silicon film 33 serving as an active layer and a silicon nitride film 34 serving as a gate insulating film are sequentially deposited by a plasma CVD method, and these films are patterned into a desired island shape only in a thin film transistor element portion.
At the time of depositing the microcrystalline silicon film 33, an n-type silicon layer 36 is formed at the interface between the source electrode 31 and the drain electrode 32 and the microcrystalline silicon film 33 due to the diffusion of phosphorus. Further, a silicon nitride film 38 is formed as a protective film by a plasma CVD method, and subsequently, a metal for the gate electrode 37 is deposited by a sputtering method and patterned to obtain the present invention as shown in FIG. 3 (d). The thin film transistor element of the second embodiment is completed. In this structure, although the number of processes is increased as compared with the first embodiment, since the microcrystalline silicon film 33 is formed into an island, the gate electrode and the microcrystalline silicon film are interposed between the gate insulating film. It is possible to reduce the leak current more.
【００１８】通常、微結晶シリコン膜は、モノシランに
対して１０倍以上の流量の水素を混合した高水素希釈モ
ノシランを原料ガスとして用いることにより形成されて
きた。しかしながら、このような条件下で作成された微
結晶シリコン膜の電気伝導度の活性化エネルギーを測定
してみるといずれも０．２ｅＶ程度の値を有しており、
ｎ型化されていると考えられた。従って、薄膜トランジ
スタの活性層として微結晶シリコン膜を用いる場合、微
量ドーピングを行うことによりドナー性の欠陥を補償
し、真性化する必要がある。そこで本発明では、モノシ
ランに対してジボランを５〜３００ｐｐｍの濃度範囲で
微量添加した高水素希釈モノシラン・ジボラン混合ガス
系を原料として用いることにより、真性化された微結晶
シリコン膜の形成を行う。これにより、０．５〜０．６
ｅＶ程度の真性シリコンと同程度の活性化エネルギーを
有する微結晶シリコン膜の形成が可能となった。Usually, the microcrystalline silicon film has been formed by using, as a source gas, highly hydrogen-diluted monosilane in which hydrogen is mixed with monosilane at a flow rate of 10 times or more. However, when the activation energy of the electrical conductivity of the microcrystalline silicon film formed under such a condition is measured, each has a value of about 0.2 eV,
It was considered to be n-type. Therefore, in the case where a microcrystalline silicon film is used as an active layer of a thin film transistor, it is necessary to compensate for a donor defect by performing a small amount of doping and to make the film intrinsic. Therefore, in the present invention, an intrinsic microcrystalline silicon film is formed by using, as a raw material, a highly hydrogen-diluted monosilane / diborane mixed gas system in which diborane is added in a concentration range of 5 to 300 ppm with respect to monosilane. Thereby, 0.5 to 0.6
It has become possible to form a microcrystalline silicon film having activation energy similar to that of intrinsic silicon of about eV.
【００１９】次に、本発明の実施の形態に基づく実施例
について図面を参照して説明する。Next, examples based on the embodiments of the present invention will be described with reference to the drawings.
【００２０】[0020]
【実施例】本発明の第１の実施の形態の第１の実施例を
説明する。図２（ａ）〜（ｄ）に示す工程順により、本
発明の第１の実施の形態の第１の実施例として順スタガ
ード型薄膜トランジスタを作成した。透明導電性膜ＩＴ
Ｏ膜はスパッタ法により５００オングストローム形成し
た。フォスフィンプラズマ処理に関しては、アルゴンベ
ース０．５％フォスフィンガスを用いて行った。活性層
である微結晶シリコン膜の膜厚は１００オングストロー
ム、ゲート絶縁膜である窒化シリコン膜の膜厚は４００
０オングストロームである。微結晶シリコン膜の形成条
件としては、モノシラン１５ＳＣＣＭ、水素ベース２０
ｐｐｍジボラン４０ＳＣＣＭ、水素１０００ＳＣＣＭの
原料ガスを用い、ガス圧力１５０Ｐａ、投入電力密度
０．０４Ｗｃｍ-2、基板温度３００℃である。この条件
下で形成した微結晶シリコン膜の活性化エネルギーは、
０．６ｅＶ程度であった。この実施例の順スタガード型
薄膜トランジスタの光照射時のゲート電圧・ドレイン電
流特性を図４に示す。図４は本発明の第１の実施の形態
の第１の実施例の光照射状態でのゲート電圧・ドレイン
電流特性のグラフであり、比較のため、従来の非晶質シ
リコン膜１００オングストロームを活性用に用いた薄膜
トランジスタの特性も示してある。いずれの薄膜トラン
ジスタにおいても遮光膜は存在せず、光は活性層に入射
する。この図からわかるように、本発明による薄膜トラ
ンジスタでは、遮光膜を用いることなく十分低い光オフ
電流が実現されており、またオン領域も良好な特性が維
持されており、電界効果移動度として０．４ｃｍ2Ｖ-1
ｓ-1 程度の液晶ディスプレイに適用可能な実用的な値
が得られた。EXAMPLE A first example of the first embodiment of the present invention will be described. A forward staggered thin film transistor was produced as a first example of the first embodiment of the present invention by following the process sequence shown in FIGS. Transparent conductive film IT
The O film was formed to a thickness of 500 Å by sputtering. The phosphine plasma treatment was performed using an argon-based 0.5% phosphine gas. The thickness of the microcrystalline silicon film as the active layer is 100 Å, and the thickness of the silicon nitride film as the gate insulating film is 400
0 Angstrom. The conditions for forming the microcrystalline silicon film include monosilane 15 SCCM, hydrogen base 20
Using a source gas of ppm diborane 40 SCCM and hydrogen 1000 SCCM, the gas pressure is 150 Pa, the input power density is 0.04 Wcm −2 , and the substrate temperature is 300 ° C. The activation energy of the microcrystalline silicon film formed under this condition is
It was about 0.6 eV. FIG. 4 shows the gate voltage / drain current characteristics of the forward staggered thin film transistor of this embodiment when irradiated with light. FIG. 4 is a graph of the gate voltage / drain current characteristics in the light irradiation state of the first example of the first embodiment of the present invention. For comparison, a conventional amorphous silicon film of 100 Å was activated. The characteristics of the thin film transistor used for the test are also shown. No light-shielding film exists in any of the thin film transistors, and light is incident on the active layer. As can be seen from the figure, in the thin film transistor according to the present invention, a sufficiently low photo-off current is realized without using a light-shielding film, and good characteristics are maintained in the on-region. 4cm 2 V -1
A practical value applicable to a liquid crystal display of about s -1 was obtained.
【００２１】本発明の第１の実施の形態の第２の実施例
を説明する。活性層である微結晶シリコン膜の形成条件
以外は第１の実施例の場合と同様である。微結晶シリコ
ン膜の形成条件としては、モノシラン１５ＳＣＣＭ、水
素ベース２０ｐｐｍジボラン１５０ＳＣＣＭ、水素１０
００ＳＣＣＭの原料ガスを用い、ガス圧力１５０Ｐａ、
投入電力密度０．０２Ｗｃｍ-2、基板温度３００℃であ
る。この条件下で形成した微結晶シリコン膜の活性化エ
ネルギーは、やはり０．６ｅＶ程度であった。投入電力
密度を低くした場合、ジボランの分解効率が低下するた
め、第１の実施例の場合に比べてジボランガスの供給量
を高くする必要があった。このような微結晶シリコン膜
を用いた薄膜トランジスタにおいても、第１の実施例と
同様な良好な特性が得られた。A second example of the first embodiment of the present invention will be described. The conditions are the same as in the first embodiment except for the conditions for forming the microcrystalline silicon film as the active layer. The conditions for forming the microcrystalline silicon film are as follows: monosilane 15 SCCM, hydrogen-based 20 ppm diborane 150 SCCM, hydrogen 10
Using a source gas of 00SCCM, a gas pressure of 150 Pa,
The applied power density is 0.02 Wcm -2 and the substrate temperature is 300 ° C. The activation energy of the microcrystalline silicon film formed under these conditions was still about 0.6 eV. When the input power density is reduced, the decomposition efficiency of diborane is reduced. Therefore, it is necessary to increase the supply amount of diborane gas as compared with the case of the first embodiment. In the thin film transistor using such a microcrystalline silicon film, good characteristics similar to those of the first embodiment were obtained.
【００２２】次に本発明の第２の実施の形態の実施例を
説明する。図３（ａ）〜（ｄ）に示す工程順により、本
発明の第２の実施の形態の実施例として順スタガード型
薄膜トランジスタを作成した。透明導電膜ＩＴＯ膜はス
パッタ法により５００オングストローム形成した。フォ
スフィンプラズマ処理に関しては、アルゴンベース０．
５％フォスフィンガスを用いて行った。その後連続して
活性層である微結晶シリコン膜を１００オングストロー
ム、ゲート絶縁膜である窒化シリコン膜を５００オング
ストロームプラズマＣＶＤ法により形成した。微結晶シ
リコン膜の形成条件としては、モノシラン１５ＳＣＣ
Ｍ、水素ベース２０ｐｐｍジボラン４０ＳＣＣＭ、水素
１０００ＳＣＣＭの原料ガスを用い、ガス圧力１５０Ｐ
ａ、投入電力密度０．０４Ｗｃｍ-2、基板温度３００℃
である。この条件下で形成した微結晶シリコン膜の活性
化エネルギーは、０．６ｅＶ程度であった。続いて、こ
れらの微結晶シリコン膜、窒化シリコン膜を薄膜トラン
ジスタ素子部分のみに所望の形状にパターンニングす
る。その後、プラズマＣＶＤ法により窒化シリコン膜を
３５００オングストローム基板全面に形成する。最後
に、スパッタリング法によりゲート電極材料としてＣｒ
を１０００オングストローム堆積し、所望の形状にパタ
ーンニングすることにより薄膜トランジスタ素子が完成
する。Next, an example of the second embodiment of the present invention will be described. A staggered thin film transistor was manufactured as an example of the second embodiment of the present invention in the order of the steps shown in FIGS. The transparent conductive film ITO film was formed to a thickness of 500 Å by a sputtering method. For the phosphine plasma treatment, the argon-based 0.
This was performed using 5% phosphine gas. Thereafter, a microcrystalline silicon film which is an active layer and a silicon nitride film which is a gate insulating film were successively formed by 100 angstrom and 500 angstrom plasma CVD, respectively. The conditions for forming the microcrystalline silicon film are as follows: monosilane 15SCC
M, hydrogen-based 20ppm diborane 40SCCM, hydrogen 1000SCCM as raw material gas, gas pressure 150P
a, input power density 0.04 Wcm -2 , substrate temperature 300 ° C
It is. The activation energy of the microcrystalline silicon film formed under these conditions was about 0.6 eV. Subsequently, these microcrystalline silicon film and silicon nitride film are patterned into a desired shape only in the thin film transistor element portion. Thereafter, a silicon nitride film is formed over the entire surface of the 3500 Å substrate by a plasma CVD method. Finally, as a gate electrode material, Cr was formed by the sputtering method.
Is deposited in a thickness of 1000 angstroms and patterned into a desired shape to complete a thin film transistor element.
【００２３】ソース・ドレイン電極あるいはゲート電極
材料としては、Ｃｒ、Ａｌ、Ｍｏ等の金属でも可能であ
る。活性層成膜時の水素希釈量に関しては、モノシラン
流量に対して１０倍以上の流量の水素で希釈することに
より微結晶化が実現できる。ジボランの添加量に関して
は、５ｐｐｍ未満では投入電力密度を十分高くしてもド
ナー性の欠陥を十分に補償することができなかった。ま
た、３００ｐｐｍを越えてしまうと逆にｐ型の性質を示
すようになり、モノシランに対して、５ｐｐｍから３０
０ｐｐｍの範囲の添加量が適当である。As the material of the source / drain electrode or the gate electrode, a metal such as Cr, Al, or Mo can be used. Regarding the amount of hydrogen diluted during film formation of the active layer, fine crystallization can be realized by diluting with hydrogen at a flow rate 10 times or more the flow rate of monosilane. Regarding the amount of diborane added, if it is less than 5 ppm, it is not possible to sufficiently compensate the defect of the donor property even if the input power density is sufficiently increased. On the other hand, when the concentration exceeds 300 ppm, the p-type property is exhibited, which is 5 ppm to 30 ppm with respect to monosilane.
An addition amount in the range of 0 ppm is suitable.
【００２４】[0024]
【発明の効果】以上説明したように本発明を用いること
により、順スタガード型薄膜トランジスタのオン特性を
実用レベルに維持しつつ、遮光膜を用いることなく光オ
フ電流の低減化が実現できた。本発明により、高性能順
スタガード型薄膜トランジスタ作成プロセスの簡略化・
低コスト化が実現でき、大面積・高精細ＴＦＴ−ＬＣＤ
の低価格化が可能となるという効果がある。As described above, by using the present invention, the light-off current can be reduced without using a light-shielding film while maintaining the on-characteristics of the forward staggered thin film transistor at a practical level. The present invention simplifies the process of manufacturing a high performance forward staggered thin film transistor.
Low cost, large area, high definition TFT-LCD
There is an effect that the price can be reduced.
【図１】図１は本発明の第１の実施の形態の液晶ディス
プレイの画素のスイッチング素子として用いられている
順スタガード型薄膜トランジスタ素子の断面図である。FIG. 1 is a sectional view of a forward staggered thin film transistor element used as a switching element of a pixel of a liquid crystal display according to a first embodiment of the present invention.
【図２】第１の実施の形態の薄膜トランジスタ素子の製
造工程を示す断面図である。（ａ）はソース・ドレイン
電極を形成した状態を示す。（ｂ）は電極上にリンを堆
積した状態を示す。（ｃ）は活性層、ゲート絶縁膜、ゲ
ート電極を堆積した状態を示す。（ｄ）はゲート電極、
ゲート絶縁膜、活性層をパターンニングした状態を示
す。FIG. 2 is a cross-sectional view illustrating a manufacturing process of the thin film transistor element according to the first embodiment. (A) shows the state where the source / drain electrodes are formed. (B) shows a state where phosphorus is deposited on the electrode. (C) shows a state where an active layer, a gate insulating film, and a gate electrode are deposited. (D) is a gate electrode,
The state where the gate insulating film and the active layer are patterned is shown.
【図３】本発明の第２の実施の形態の薄膜トランジスタ
素子の製造工程を示す断面図である。（ａ）はソース・
ドレイン電極を形成した状態を示す。（ｂ）は電極上に
リンを堆積した状態を示す。（ｃ）は活性層、ゲート絶
縁膜を堆積しアイランド形状にパターニングした状態を
示す。（ｄ）は保護膜とゲート電極を堆積しパターニン
グした状態を示す。FIG. 3 is a sectional view illustrating a manufacturing process of a thin film transistor element according to a second embodiment of the present invention. (A) is the source
The state which formed the drain electrode is shown. (B) shows a state where phosphorus is deposited on the electrode. (C) shows a state where an active layer and a gate insulating film are deposited and patterned into an island shape. (D) shows a state in which the protective film and the gate electrode are deposited and patterned.
【図４】本発明の第１の実施の形態の第１の実施例の光
照射状態でのゲート電圧・ドレイン電流特性のグラフで
ある。FIG. 4 is a graph of gate voltage / drain current characteristics in the light irradiation state of the first example of the first exemplary embodiment of the present invention.
【図５】従来技術の液晶ディスプレイの画素のスイッチ
ング素子として用いられている順スタガード型薄膜トラ
ンジスタ素子の断面図である。FIG. 5 is a cross-sectional view of a forward staggered thin film transistor element used as a switching element of a pixel of a conventional liquid crystal display.
【図６】従来技術の非晶質シリコン層を薄膜化した順ス
タガード型薄膜トランジスタ素子の断面図である。FIG. 6 is a cross-sectional view of a conventional staggered thin film transistor device in which an amorphous silicon layer is made thinner in the prior art.
１１、３１、５１、６１ ソース電極 １２、３２、５２、６２ ドレイン電極 １３、３３ 微結晶シリコン膜 １４、３４ 窒化シリコン膜 １６、３６、５６、６６ ｎ+ シリコン層 １７、３７、５７、６７ ゲート電極 ５３、６３ 非晶質シリコン膜 ５４、６４ ゲート絶縁膜 ５８ 遮光層 ５９ 透明絶縁膜 11, 31, 51, 61 Source electrode 12, 32, 52, 62 Drain electrode 13, 33 Microcrystalline silicon film 14, 34 Silicon nitride film 16, 36, 56, 66 n + silicon layer 17, 37, 57, 67 Gate Electrodes 53, 63 Amorphous silicon films 54, 64 Gate insulating film 58 Light-shielding layer 59 Transparent insulating film
Claims (3)
イの画素電極のスイッチング素子として用いられ、透明
絶縁性基板上にソース電極とドレイン電極、活性層を形
成するシリコン膜、ゲート絶縁膜、ゲート電極が順次積
層されて形成され、前記ソース電極とドレイン電極のい
ずれかが前記画素電極に接続される順スタガード型薄膜
トランジスタ素子において、 前記シリコン膜として、モノシランに対してジボランを
５〜３００ｐｐｍの濃度範囲で添加した混合ガス系を原
料としてプラズマＣＶＤ法で形成された微結晶シリコン
膜を用いることを特徴とする薄膜トランジスタ素子。1. A source electrode and a drain electrode used as a switching element of a pixel electrode of an active matrix liquid crystal display, a silicon film forming an active layer, a gate insulating film, and a gate electrode are sequentially laminated on a transparent insulating substrate. A forward staggered thin film transistor element in which one of the source electrode and the drain electrode is connected to the pixel electrode, wherein the silicon film is a mixed gas system in which diborane is added to monosilane in a concentration range of 5 to 300 ppm. A thin film transistor element characterized by using a microcrystalline silicon film formed by a plasma CVD method using as a raw material.
極の下部にゲート絶縁膜を介して全面に層状に形成され
ている、請求項ｌに記載の薄膜トランジスタ素子。2. The thin film transistor element according to claim 1, wherein said microcrystalline silicon film is formed in a layered manner on the entire surface below said gate electrode via a gate insulating film.
極と前記ドレイン電極に接続してアイランド状に形成さ
れている請求項１に記載の薄膜トランジスタ。3. The thin film transistor according to claim 1, wherein the microcrystalline silicon film is connected to the source electrode and the drain electrode and is formed in an island shape.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34158496A JPH10189977A (en) | 1996-12-20 | 1996-12-20 | Thin-film transistor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP34158496A JPH10189977A (en) | 1996-12-20 | 1996-12-20 | Thin-film transistor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189977A true JPH10189977A (en) | 1998-07-21 |
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ID=18347214
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|---|---|---|---|
| JP34158496A Pending JPH10189977A (en) | 1996-12-20 | 1996-12-20 | Thin-film transistor element |
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| Country | Link |
|---|---|
| JP (1) | JPH10189977A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1996
- 1996-12-20 JP JP34158496A patent/JPH10189977A/en active Pending
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