JPH10189779A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L29/803—Programmable transistors, e.g. with charge-trapping quantum well
Abstract
(57)【要約】
【課題】記憶容量の高容量化を可能とする多値論理型の
半導体装置を提供することを目的とする。 【解決手段】電子が走行するチャネル層２の近傍にポテ
ンシャル障壁を介して電子を蓄積するための量子箱４が
半導体層３内に設けられた半導体装置において、複数の
前記量子箱４が一列に並んでいる量子箱列４１ａ、４２
ａ・・が設けられており、また、前記量子箱列４１ａ、
４２ａ、・・が互いに平行となっている構造であって前
記チャネル層２内での電子の走行方向と前記量子箱列４
１ａ、４２ａ・・の方向が互いに交わる方向であり、ま
た、前記各量子箱列４１ａ、４２ａ・・の間に他の量子
箱が存在しないことを特徴とする。
半導体装置を提供することを目的とする。 【解決手段】電子が走行するチャネル層２の近傍にポテ
ンシャル障壁を介して電子を蓄積するための量子箱４が
半導体層３内に設けられた半導体装置において、複数の
前記量子箱４が一列に並んでいる量子箱列４１ａ、４２
ａ・・が設けられており、また、前記量子箱列４１ａ、
４２ａ、・・が互いに平行となっている構造であって前
記チャネル層２内での電子の走行方向と前記量子箱列４
１ａ、４２ａ・・の方向が互いに交わる方向であり、ま
た、前記各量子箱列４１ａ、４２ａ・・の間に他の量子
箱が存在しないことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、高集積化、低電圧
動作可能な半導体装置及びその製造方法に関するもので
ある。
動作可能な半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】携帯情報機器の場合、小型、低消費電力
及び高信頼化のためには、ハードディスクなどの機械部
を有する記憶装置に代わる半導体記憶素子が必要不可欠
である。現在このような用途として、フローティングゲ
ートＦＥＴ（ＦＧ−ＦＥＴ）からなる謂るフラッシュメ
モリの開発が活発に行われている。しかし、フローティ
ングゲートＦＥＴの場合、データの書き込み／消去に高
いゲート印加電圧（１０Ｖ以上）が必要であり、また、
データ書き込み／消去回数が少ない（１０5回程度）と
いう欠点を有する。また、さらに素子の微細化・高集積
化が進み、ゲート長が０．１μｍ以下になるとキャリア
数の減少と量子効果の顕現によって素子が安定動作しな
いという欠点もある。
及び高信頼化のためには、ハードディスクなどの機械部
を有する記憶装置に代わる半導体記憶素子が必要不可欠
である。現在このような用途として、フローティングゲ
ートＦＥＴ（ＦＧ−ＦＥＴ）からなる謂るフラッシュメ
モリの開発が活発に行われている。しかし、フローティ
ングゲートＦＥＴの場合、データの書き込み／消去に高
いゲート印加電圧（１０Ｖ以上）が必要であり、また、
データ書き込み／消去回数が少ない（１０5回程度）と
いう欠点を有する。また、さらに素子の微細化・高集積
化が進み、ゲート長が０．１μｍ以下になるとキャリア
数の減少と量子効果の顕現によって素子が安定動作しな
いという欠点もある。
【０００３】これらの問題を解決するために、電子が走
行するチャネル領域近傍に量子箱を設けた半導体装置が
提案されている（特開平８−１４８６６９号公報）。前
記半導体装置は量子箱を前記ＦＧ−ＦＥＴのフローティ
ングゲートの代わりに用い、該量子箱内の電子存在の有
無に対応して、メモリの書き込み／消去状態を生じさせ
た半導体記憶素子である。ただし、量子箱とは、半導体
中の電子またはホールのド・ブロイ波長よりも小さい領
域に、電子またはホールを３次元的に閉じこめることが
できる構造である。
行するチャネル領域近傍に量子箱を設けた半導体装置が
提案されている（特開平８−１４８６６９号公報）。前
記半導体装置は量子箱を前記ＦＧ−ＦＥＴのフローティ
ングゲートの代わりに用い、該量子箱内の電子存在の有
無に対応して、メモリの書き込み／消去状態を生じさせ
た半導体記憶素子である。ただし、量子箱とは、半導体
中の電子またはホールのド・ブロイ波長よりも小さい領
域に、電子またはホールを３次元的に閉じこめることが
できる構造である。
【０００４】次に、上記公報に示された従来の半導体装
置について、図２０に従い説明する。図２０（ａ）は、
従来の電子が走行するチャネル近傍に量子箱を設けた半
導体装置の素子構造を示す断面図、図２０（ｂ）は、同
図（ａ）の一点鎖線ａ−ａ’での断面を上方から見た断
面図である。
置について、図２０に従い説明する。図２０（ａ）は、
従来の電子が走行するチャネル近傍に量子箱を設けた半
導体装置の素子構造を示す断面図、図２０（ｂ）は、同
図（ａ）の一点鎖線ａ−ａ’での断面を上方から見た断
面図である。
【０００５】図２０（ａ）において、１は半絶縁体Ｇａ
Ａｓからなる基板、２は前記基板上に積層した厚さ８０
００ÅのアンドープＧａＡｓからなるチャネル層（第１
の半導体層）、３は前記第１の半導体層２上に積層した
厚さ３５０Å、ドーピング濃度１０18ｃｍ-3のＳｉドー
プＮ−Ａｌ0.3Ｇａ0.7Ａｓからなる障壁層（第２の半導
体層）、４は第２の半導体に埋め込まれた大きさ５００
Å以下のＩｎＡｓからなる量子箱（第３の半導体）であ
り、５、７は夫々、前記障壁層（第２の半導体層）３上
に被着されたオーミック性のソース電極（第１の電
極）、ドレイン電極（第２の電極）、６は前記障壁層３
上に被着されたショットキーゲート電極（第３の電極）
である。この従来の半導体装置の場合、図２０（ｂ）に
示されるように、量子箱４が同一平面上においてランダ
ムに分布している。
Ａｓからなる基板、２は前記基板上に積層した厚さ８０
００ÅのアンドープＧａＡｓからなるチャネル層（第１
の半導体層）、３は前記第１の半導体層２上に積層した
厚さ３５０Å、ドーピング濃度１０18ｃｍ-3のＳｉドー
プＮ−Ａｌ0.3Ｇａ0.7Ａｓからなる障壁層（第２の半導
体層）、４は第２の半導体に埋め込まれた大きさ５００
Å以下のＩｎＡｓからなる量子箱（第３の半導体）であ
り、５、７は夫々、前記障壁層（第２の半導体層）３上
に被着されたオーミック性のソース電極（第１の電
極）、ドレイン電極（第２の電極）、６は前記障壁層３
上に被着されたショットキーゲート電極（第３の電極）
である。この従来の半導体装置の場合、図２０（ｂ）に
示されるように、量子箱４が同一平面上においてランダ
ムに分布している。
【０００６】次に、図２０（ａ）により前記従来の半導
体装置の動作説明を行う。ソース電極５とドレイン電極
７の間に電圧を印加しておくと、電子は、ソース電極５
から障壁層３を通ってチャネル層２に入り、前記チャネ
ル層２内のゲート電極６に対向するチャネル領域を通
り、更に障壁層３を通ってドレイン電極７から出力され
る。このソース・ドレイン間電流が流れている状態を、
素子の消去状態とする。
体装置の動作説明を行う。ソース電極５とドレイン電極
７の間に電圧を印加しておくと、電子は、ソース電極５
から障壁層３を通ってチャネル層２に入り、前記チャネ
ル層２内のゲート電極６に対向するチャネル領域を通
り、更に障壁層３を通ってドレイン電極７から出力され
る。このソース・ドレイン間電流が流れている状態を、
素子の消去状態とする。
【０００７】次に、上記消去状態でゲート電極６に正パ
ルス電圧を印加すると、前記チャネル領域の電子は前記
障壁層３を通って、量子箱４内に移動して閉じこめら
れ、そのまま保持される。このときゲート電極６に対向
するチャネル領域の電子濃度の減少により、ソース・ド
レイン間電流が減少する。この状態を、素子の書き込み
状態とする。
ルス電圧を印加すると、前記チャネル領域の電子は前記
障壁層３を通って、量子箱４内に移動して閉じこめら
れ、そのまま保持される。このときゲート電極６に対向
するチャネル領域の電子濃度の減少により、ソース・ド
レイン間電流が減少する。この状態を、素子の書き込み
状態とする。
【０００８】次に、上記書き込み状態で前記ゲート電極
６に負パルス電圧を印加すると、量子箱４内に閉じこめ
られていた電子が、再び障壁層３を通って、ゲート電極
に対向するチャネル領域に戻され、前述の消去状態と同
じ状態に戻る。
６に負パルス電圧を印加すると、量子箱４内に閉じこめ
られていた電子が、再び障壁層３を通って、ゲート電極
に対向するチャネル領域に戻され、前述の消去状態と同
じ状態に戻る。
【０００９】このように前記従来の半導体装置は、量子
箱内の電子の有無に対応して消去状態と書き込み状態の
２状態が生じる、即ち出力が２値に変化する１ビットの
デジタル記憶素子である。尚、この従来の半導体装置
は、フローティングゲートＦＥＴと比較すると、小さい
ゲート電圧（１Ｖ程度）で書き込み／消去ができ、その
結果として書き込み／消去可能回数が多くなり（１０５
回以上）、且つ０．１μｍ以下に微細化しても動作可能
であるという利点を有する。
箱内の電子の有無に対応して消去状態と書き込み状態の
２状態が生じる、即ち出力が２値に変化する１ビットの
デジタル記憶素子である。尚、この従来の半導体装置
は、フローティングゲートＦＥＴと比較すると、小さい
ゲート電圧（１Ｖ程度）で書き込み／消去ができ、その
結果として書き込み／消去可能回数が多くなり（１０５
回以上）、且つ０．１μｍ以下に微細化しても動作可能
であるという利点を有する。
【００１０】
【発明が解決しようとする課題】しかし乍ら前記従来の
半導体装置では、上述のように量子箱がランダムに存在
するため、フローティングゲートＦＥＴと同様に１素子
が書き込み／消去の２つの状態を持つ１ビット素子とな
り、記憶容量の大容量化に伴う素子の高集積化のために
はフローティングゲートＦＥＴと同様の微細加工が必要
となる。また、このような従来の半導体装置を製造する
場合、例えば、０．１μｍ以下の微細加工では、製造コ
ストが増大したり、歩留まりが低下する等の欠点があ
る。
半導体装置では、上述のように量子箱がランダムに存在
するため、フローティングゲートＦＥＴと同様に１素子
が書き込み／消去の２つの状態を持つ１ビット素子とな
り、記憶容量の大容量化に伴う素子の高集積化のために
はフローティングゲートＦＥＴと同様の微細加工が必要
となる。また、このような従来の半導体装置を製造する
場合、例えば、０．１μｍ以下の微細加工では、製造コ
ストが増大したり、歩留まりが低下する等の欠点があ
る。
【００１１】本発明は上記欠点に鑑み為したものであ
り、微細加工を必要とせずに高記憶容量化を可能とし
た、新しい半導体装置、及びその製造方法を提供するこ
とを目的とするものである。
り、微細加工を必要とせずに高記憶容量化を可能とし
た、新しい半導体装置、及びその製造方法を提供するこ
とを目的とするものである。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
電子が走行するチャネル領域の近傍にポテンシャル障壁
を介して電子を蓄積するための量子箱が半導体層または
絶縁体層内に設けられた半導体装置において、第１、第
２の量子箱が所定間隔を隔てて位置することを特徴とす
る。
電子が走行するチャネル領域の近傍にポテンシャル障壁
を介して電子を蓄積するための量子箱が半導体層または
絶縁体層内に設けられた半導体装置において、第１、第
２の量子箱が所定間隔を隔てて位置することを特徴とす
る。
【００１３】このような構成の半導体装置では、印加電
圧の大きさに応じて、前記第１、第２の量子箱共に電子
が蓄積されていない状態、前記第１、第２の量子箱のど
ちらか一方に電子が蓄積されている状態、前記第１、第
２の量子箱の両方に電子が蓄積されている状態という複
数の状態を段階的に変化させることが可能となる。
圧の大きさに応じて、前記第１、第２の量子箱共に電子
が蓄積されていない状態、前記第１、第２の量子箱のど
ちらか一方に電子が蓄積されている状態、前記第１、第
２の量子箱の両方に電子が蓄積されている状態という複
数の状態を段階的に変化させることが可能となる。
【００１４】更に、本発明の半導体装置は、前記第１、
第２の量子箱の間には、他の量子箱が存在していないこ
とを特徴とする。
第２の量子箱の間には、他の量子箱が存在していないこ
とを特徴とする。
【００１５】これにより、前記複数の状態以外の中間的
な状態が現れなくなるので、前記複数の状態を、中間的
な状態がなく確実に段階的に変化させることが可能とな
る。
な状態が現れなくなるので、前記複数の状態を、中間的
な状態がなく確実に段階的に変化させることが可能とな
る。
【００１６】また、本発明の半導体装置は、前記第１、
第２の量子箱は夫々、前記チャネル領域内を電子が走行
する方向と直交する方向に一列に並び、第１、第２の量
子箱列を形成していることを特徴とする。
第２の量子箱は夫々、前記チャネル領域内を電子が走行
する方向と直交する方向に一列に並び、第１、第２の量
子箱列を形成していることを特徴とする。
【００１７】これにより、量子箱に蓄積される電子数が
増加するため、前記複数の状態間の変化を大きくするこ
とが可能となる。
増加するため、前記複数の状態間の変化を大きくするこ
とが可能となる。
【００１８】また、本発明の半導体装置は、前記第１、
第２の量子箱列が互いに平行であることを特徴とする。
第２の量子箱列が互いに平行であることを特徴とする。
【００１９】これにより、第１、第２の量子箱列が互い
に平行でない場合に、該第１、第２の量子箱列の間隔が
狭くなる場所が現れ、前記複数の状態の差が小さくな
り、前記複数の状態間の変化が小さくなるという欠点を
避けることが可能となる。
に平行でない場合に、該第１、第２の量子箱列の間隔が
狭くなる場所が現れ、前記複数の状態の差が小さくな
り、前記複数の状態間の変化が小さくなるという欠点を
避けることが可能となる。
【００２０】また、本発明の半導体装置は、前記第１、
第２の量子箱は、夫々前記チャネル領域内を電子が走行
する方向と直交する方向には１個のみ存在していること
を特徴とする。
第２の量子箱は、夫々前記チャネル領域内を電子が走行
する方向と直交する方向には１個のみ存在していること
を特徴とする。
【００２１】これにより、本発明の半導体装置の微細
化、高集積化が可能となる。
化、高集積化が可能となる。
【００２２】また、本発明の半導体装置は、具体的に
は、前記半導体層は第１の半導体層と該第１の半導体層
よりも大きな禁止帯を有する第２の半導体層とを積層し
た構造であり、前記第１、第２の量子箱は、前記第２の
半導体層中に埋め込まれ、且つ前記第２の半導体層より
も小さな禁止帯を有する第３の半導体からなることを特
徴とする。
は、前記半導体層は第１の半導体層と該第１の半導体層
よりも大きな禁止帯を有する第２の半導体層とを積層し
た構造であり、前記第１、第２の量子箱は、前記第２の
半導体層中に埋め込まれ、且つ前記第２の半導体層より
も小さな禁止帯を有する第３の半導体からなることを特
徴とする。
【００２３】また、本発明の半導体装置は、具体的に
は、前記半導体層は、第１の半導体層と、該第１の半導
体層よりも大きな禁止帯を有する第２の半導体層とを積
層した構造であり、前記第１、第２の量子箱は、前記第
１の半導体層中に埋め込まれ、且つ前記第１の半導体層
よりも小さな禁止帯を有する第３の半導体からなること
を特徴とする。
は、前記半導体層は、第１の半導体層と、該第１の半導
体層よりも大きな禁止帯を有する第２の半導体層とを積
層した構造であり、前記第１、第２の量子箱は、前記第
１の半導体層中に埋め込まれ、且つ前記第１の半導体層
よりも小さな禁止帯を有する第３の半導体からなること
を特徴とする。
【００２４】上記２つの具体的な構成の半導体装置によ
り、前記第１、第２の量子箱内の電子の有無を、第１の
半導体層に流れる電流の変化によって検出することが可
能となる。
り、前記第１、第２の量子箱内の電子の有無を、第１の
半導体層に流れる電流の変化によって検出することが可
能となる。
【００２５】また、本発明の半導体装置は、前記半導体
層に、前記チャネル領域に電子を供給するための第１及
び第２の電極が形成されていることを特徴とする。
層に、前記チャネル領域に電子を供給するための第１及
び第２の電極が形成されていることを特徴とする。
【００２６】これにより、本発明の半導体装置に電流を
流して、デジタル的な電流出力を取り出すことが可能と
なる。
流して、デジタル的な電流出力を取り出すことが可能と
なる。
【００２７】また、本発明の半導体装置は、前記半導体
層に、前記チャネル領域と前記量子箱との間に電界を発
生させるための第３の電極が形成されていることを特徴
とする。
層に、前記チャネル領域と前記量子箱との間に電界を発
生させるための第３の電極が形成されていることを特徴
とする。
【００２８】これにより、前記第３の電極に電圧を印加
して、前記量子箱に電子を蓄積する、または量子箱を空
にすることが可能となる。
して、前記量子箱に電子を蓄積する、または量子箱を空
にすることが可能となる。
【００２９】また、本発明の半導体装置は、前記複数の
量子箱列夫々の中における電子の有無に対応して、前記
第１、第２の電極間の出力が多値論理化することを特徴
としている。
量子箱列夫々の中における電子の有無に対応して、前記
第１、第２の電極間の出力が多値論理化することを特徴
としている。
【００３０】これにより、デジタル的に電流出力を変化
することができる。
することができる。
【００３１】また、本発明の半導体装置の製造方法は、
電子が走行するチャネル領域の近傍にポテンシャル障壁
を介して電子を蓄積するための量子箱が半導体層内に設
けられた半導体装置の製造方法において、基板表面に結
晶方位が基本的な方位から傾いた微傾斜面を形成する工
程と、前記基板表面の上に半導体層を積層形成する工程
と、前記半導体層の積層形成を中断する工程と、前記中
断時に現れる前記半導体層の表面に第１、第２の量子箱
を形成する工程と、前記第１、第２の量子箱を埋め込む
ように前記半導体層を積層形成する工程とからなること
を特徴する。
電子が走行するチャネル領域の近傍にポテンシャル障壁
を介して電子を蓄積するための量子箱が半導体層内に設
けられた半導体装置の製造方法において、基板表面に結
晶方位が基本的な方位から傾いた微傾斜面を形成する工
程と、前記基板表面の上に半導体層を積層形成する工程
と、前記半導体層の積層形成を中断する工程と、前記中
断時に現れる前記半導体層の表面に第１、第２の量子箱
を形成する工程と、前記第１、第２の量子箱を埋め込む
ように前記半導体層を積層形成する工程とからなること
を特徴する。
【００３２】この半導体装置の製造方法に依れば、前記
第１、第２の量子箱を夫々、前記中断時に現れる前記半
導体層の表面上の表面段差に沿って、ほぼ平行且つ間隔
に並べることができる。
第１、第２の量子箱を夫々、前記中断時に現れる前記半
導体層の表面上の表面段差に沿って、ほぼ平行且つ間隔
に並べることができる。
【００３３】また、本発明の半導体装置の製造方法は、
前記第１、第２の量子箱を、前記半導体層の積層形成の
中断時に該半導体層の表面に現れる表面段差に沿って並
ぶように、自己組織化形成法を用いて形成する工程から
なることを特徴とする。
前記第１、第２の量子箱を、前記半導体層の積層形成の
中断時に該半導体層の表面に現れる表面段差に沿って並
ぶように、自己組織化形成法を用いて形成する工程から
なることを特徴とする。
【００３４】この半導体装置の形成方法に依れば、前記
量子箱を形成するための超微細加工が不要となる。
量子箱を形成するための超微細加工が不要となる。
【００３５】また、本発明の半導体装置の製造方法は、
電子が走行するチャネル領域の近傍にポテンシャル障壁
を介して電子を蓄積するための量子箱が半導体層または
絶縁体層内に設けられた半導体装置の製造方法におい
て、チャネル領域、半導体層、または絶縁体層の少なく
とも１つを細線状に加工する工程と、前記細線状に加工
された領域上に、第１、第２の量子箱を選択的に形成す
る工程と、前記第１、第２の量子箱を半導体層、または
絶縁体層で埋め込む工程と、前記第１、第２の量子箱と
対向するように電極を形成する工程とからなることを特
徴とする。
電子が走行するチャネル領域の近傍にポテンシャル障壁
を介して電子を蓄積するための量子箱が半導体層または
絶縁体層内に設けられた半導体装置の製造方法におい
て、チャネル領域、半導体層、または絶縁体層の少なく
とも１つを細線状に加工する工程と、前記細線状に加工
された領域上に、第１、第２の量子箱を選択的に形成す
る工程と、前記第１、第２の量子箱を半導体層、または
絶縁体層で埋め込む工程と、前記第１、第２の量子箱と
対向するように電極を形成する工程とからなることを特
徴とする。
【００３６】この半導体装置の製造方法に依れば、前記
細線状領域を目印として、前記第１、第２の量子箱と対
向するように、電極を形成することが容易となる。
細線状領域を目印として、前記第１、第２の量子箱と対
向するように、電極を形成することが容易となる。
【００３７】
【発明の実施の形態】以下に図面に従い本発明の第１の
実施の形態である半導体装置の素子構造の説明を行い、
次にこの半導体装置の製造方法の説明を行う。
実施の形態である半導体装置の素子構造の説明を行い、
次にこの半導体装置の製造方法の説明を行う。
【００３８】図１（ａ）は第１の実施形態の半導体装置
の構造を示す断面図、図１（ｂ）は、同図（ａ）の一点
鎖線ａ−ａ’での断面を上方から見た断面図であり、図
１２と同一部分に同一符号を付し、その説明は割愛す
る。
の構造を示す断面図、図１（ｂ）は、同図（ａ）の一点
鎖線ａ−ａ’での断面を上方から見た断面図であり、図
１２と同一部分に同一符号を付し、その説明は割愛す
る。
【００３９】第１の実施の形態の半導体装置では、図１
（ｂ）に示すように、障壁層３内に形成された量子箱４
は、第１、第２、第３、第４、第５の量子箱４１、４
２、４３、４４、４５により構成されている。前記第
１、第２、第３、第４、第５の量子箱４１、４２、４
３、４４、４５は夫々、破線に示すように直線状に並
び、第１の量子箱列４１ａ、第２の量子箱列４２ａ・・
を形成している。前記第１、第２・・第５の量子箱列４
１ａ、４２ａ・・４５ａは、互いにほぼ平行且つ所定の
間隔をあけて分布しており、且つ、その列方向は、ソー
ス電極５、ドレイン電極７間を結ぶ方向（チャネル領域
を電子が走行する方向）と直交する方向である。例え
ば、ゲート電極６の長さが０．８μｍの場合、前記量子
箱列は各列間の平均的な間隔Ｌｘは約１０００Åで、前
記ゲート電極６の下に７本（図１（ｂ）では都合上５本
である）形成されており、列内における量子箱の平均的
な間隔Ｌｙは３００Å程度である。
（ｂ）に示すように、障壁層３内に形成された量子箱４
は、第１、第２、第３、第４、第５の量子箱４１、４
２、４３、４４、４５により構成されている。前記第
１、第２、第３、第４、第５の量子箱４１、４２、４
３、４４、４５は夫々、破線に示すように直線状に並
び、第１の量子箱列４１ａ、第２の量子箱列４２ａ・・
を形成している。前記第１、第２・・第５の量子箱列４
１ａ、４２ａ・・４５ａは、互いにほぼ平行且つ所定の
間隔をあけて分布しており、且つ、その列方向は、ソー
ス電極５、ドレイン電極７間を結ぶ方向（チャネル領域
を電子が走行する方向）と直交する方向である。例え
ば、ゲート電極６の長さが０．８μｍの場合、前記量子
箱列は各列間の平均的な間隔Ｌｘは約１０００Åで、前
記ゲート電極６の下に７本（図１（ｂ）では都合上５本
である）形成されており、列内における量子箱の平均的
な間隔Ｌｙは３００Å程度である。
【００４０】次に、図２〜図８を用いて第１の実施の形
態の半導体装置の製造方法について説明する。図２〜図
８は、半導体装置の製造方法を示す断面図である。
態の半導体装置の製造方法について説明する。図２〜図
８は、半導体装置の製造方法を示す断面図である。
【００４１】第１の実施の形態の半導体装置の製造方法
は、先ず、図２に示すように、基板表面１ａが（１０
０）面から［０１０］方向に２°程度傾いた半絶縁性Ｇ
ａＡｓからなる基板１を形成する。このとき基板表面１
ａには、ＧａＡｓ１分子層分の高さを有する段差（シン
グルステップ、図示せず）が、不規則な間隔をもって現
れている。
は、先ず、図２に示すように、基板表面１ａが（１０
０）面から［０１０］方向に２°程度傾いた半絶縁性Ｇ
ａＡｓからなる基板１を形成する。このとき基板表面１
ａには、ＧａＡｓ１分子層分の高さを有する段差（シン
グルステップ、図示せず）が、不規則な間隔をもって現
れている。
【００４２】次に、図３に示すように、前記基板１の表
面１ａ上に、厚さ８０００ÅのＧａＡｓからなるチャネ
ル層２を積層する。前記チャネル層２の形成には、分子
線エピタキシ（ＭＢＥ）、有機金属気相成長（ＭＯＣＶ
Ｄ）、または化学線エピタキシ（ＣＢＥ）等のエピタキ
シャル成長法を用いる。この工程終了時には、チャネル
層２の表面に間隔のそろった階段状の表面段差２ａが形
成される。前記表面段差２ａはＧａＡｓ数分子層の高さ
を有するマルチステップである。前記の条件を有する基
板１を用いた場合、前記表面段差２ａ間の間隔ｌは約１
０００Å、表面段差２ａの高さｈは１０Å程度となる。
面１ａ上に、厚さ８０００ÅのＧａＡｓからなるチャネ
ル層２を積層する。前記チャネル層２の形成には、分子
線エピタキシ（ＭＢＥ）、有機金属気相成長（ＭＯＣＶ
Ｄ）、または化学線エピタキシ（ＣＢＥ）等のエピタキ
シャル成長法を用いる。この工程終了時には、チャネル
層２の表面に間隔のそろった階段状の表面段差２ａが形
成される。前記表面段差２ａはＧａＡｓ数分子層の高さ
を有するマルチステップである。前記の条件を有する基
板１を用いた場合、前記表面段差２ａ間の間隔ｌは約１
０００Å、表面段差２ａの高さｈは１０Å程度となる。
【００４３】次に、図４に示すように、前述したエピタ
キシャル成長法を用いて、チャネル層２の表面上にＮ−
ＡｌＧａＡｓからなる障壁層３を１００Å程度積層した
後、前記障壁層３の形成を中断する。障壁層の表面段差
３ａは、前記チャネル層２の表面段差２ａの形状と同様
に、前記表面段差３ａ間の間隔が約１０００Å、表面段
差３ａの高さが１０Å程度のマルチステップとなる。
キシャル成長法を用いて、チャネル層２の表面上にＮ−
ＡｌＧａＡｓからなる障壁層３を１００Å程度積層した
後、前記障壁層３の形成を中断する。障壁層の表面段差
３ａは、前記チャネル層２の表面段差２ａの形状と同様
に、前記表面段差３ａ間の間隔が約１０００Å、表面段
差３ａの高さが１０Å程度のマルチステップとなる。
【００４４】次に、図５に示すように、前述したエピタ
キシャル成長法を用いて、前記障壁層３上に、ＩｎＡｓ
からなる半導体層４Ｌを、厚さ２．５分子層程度積層す
る。このとき、前記半導体層４Ｌは、前記チャネル層
２、及び障壁層３よりも格子定数が大きいため、内部で
の歪みが大きい状態となる。
キシャル成長法を用いて、前記障壁層３上に、ＩｎＡｓ
からなる半導体層４Ｌを、厚さ２．５分子層程度積層す
る。このとき、前記半導体層４Ｌは、前記チャネル層
２、及び障壁層３よりも格子定数が大きいため、内部で
の歪みが大きい状態となる。
【００４５】続いて、前述したエピタキシャル成長法を
用いて、障壁層３に、ＩｎＡｓからなる半導体層４Ｌを
さらに積層（図５の工程を含めて２．５分子層程度以
上）すると、半導体層４Ｌが前述した歪みのため、２次
元的に広がった層状態から、図６に示すように、大きさ
数１００Åの３次元的な固まりである量子箱４に変化し
かつ前記量子箱４が前記障壁層３上の表面段差３ａに沿
って並ぶ。このように歪みを利用して量子箱を形成する
方法は量子箱の自己組織化形成技術として知られている
（参考文献：Appl. Phys. Lett. 66 (1995) 3663）。
用いて、障壁層３に、ＩｎＡｓからなる半導体層４Ｌを
さらに積層（図５の工程を含めて２．５分子層程度以
上）すると、半導体層４Ｌが前述した歪みのため、２次
元的に広がった層状態から、図６に示すように、大きさ
数１００Åの３次元的な固まりである量子箱４に変化し
かつ前記量子箱４が前記障壁層３上の表面段差３ａに沿
って並ぶ。このように歪みを利用して量子箱を形成する
方法は量子箱の自己組織化形成技術として知られている
（参考文献：Appl. Phys. Lett. 66 (1995) 3663）。
【００４６】次に、図７に示すように、前述したエピタ
キシャル成長法を用いて、前記量子箱４を埋め込むよう
に、再び障壁層３を積層する。
キシャル成長法を用いて、前記量子箱４を埋め込むよう
に、再び障壁層３を積層する。
【００４７】最後に、図８に示すように、蒸着により、
オーミック性のＡｕＧｅＮｉからなるソース電極５及び
ドレイン電極７、ＴｉＡｌからなるショットキーゲート
電極６を、夫々、前記障壁層３上に被着する。
オーミック性のＡｕＧｅＮｉからなるソース電極５及び
ドレイン電極７、ＴｉＡｌからなるショットキーゲート
電極６を、夫々、前記障壁層３上に被着する。
【００４８】以上により第１の実施の形態の半導体装置
が形成される。
が形成される。
【００４９】尚、図２〜図８は、基板傾斜や表面段差を
強調するように図示されているが、例えば、表面段差の
１段の高さは高々１０Å程度であり、実際には、図１に
示すように各半導体層は、殆ど平坦と見なして良い。
強調するように図示されているが、例えば、表面段差の
１段の高さは高々１０Å程度であり、実際には、図１に
示すように各半導体層は、殆ど平坦と見なして良い。
【００５０】次に、図１に示した第１の実施の形態の素
子動作特性について説明する。まず、図１（ａ）の量子
箱４内に電子が存在しない場合について考える。この場
合、ソース・ドレイン電極間に１Ｖ程度の電圧を印加す
るとソース電極５から入った電子は、チャネル層２を通
ってドレイン電極７から出ていき、１ｍＡ程度のソース
・ドレイン間電流が流れる。この状態が素子の消去状態
に対応する。
子動作特性について説明する。まず、図１（ａ）の量子
箱４内に電子が存在しない場合について考える。この場
合、ソース・ドレイン電極間に１Ｖ程度の電圧を印加す
るとソース電極５から入った電子は、チャネル層２を通
ってドレイン電極７から出ていき、１ｍＡ程度のソース
・ドレイン間電流が流れる。この状態が素子の消去状態
に対応する。
【００５１】次に、この状態において、ゲート電極６に
１Ｖ以下の正パルス電圧を印加すると、チャネル層３を
流れる電子は、前記量子箱４列の中で最もドレイン電極
７に近い量子箱列から順に閉じこめられて、そのまま保
持され、ソース・ドレイン電流が減少する。このとき、
前記ゲート電極６に印加したパルス電圧の大きさに依存
して、電子を閉じこめている前記量子箱列の列数Ｎが決
まり、この列数Ｎに対応して、ソース・ドレイン間電流
の大きさが決まる。
１Ｖ以下の正パルス電圧を印加すると、チャネル層３を
流れる電子は、前記量子箱４列の中で最もドレイン電極
７に近い量子箱列から順に閉じこめられて、そのまま保
持され、ソース・ドレイン電流が減少する。このとき、
前記ゲート電極６に印加したパルス電圧の大きさに依存
して、電子を閉じこめている前記量子箱列の列数Ｎが決
まり、この列数Ｎに対応して、ソース・ドレイン間電流
の大きさが決まる。
【００５２】以上のことを図９、図１０を用いて詳述す
る。
る。
【００５３】図９は、第１の実施形態の図１（ｂ）と同
じ断面図であり、同符号を付し、その説明は割愛する。
図９においては、黒丸が電子を閉じこめている量子箱を
表しており、Ｎは電子を閉じこめている量子箱列の本数
を示している。図９の場合、計５本の量子箱列が設けら
れており、前述したように電子はドレイン側の量子箱列
から順に閉じこめられるため、前記列数Ｎの値に対応し
て、（ｉ）から（ｖｉ）に示す６つの状態が生じる。
じ断面図であり、同符号を付し、その説明は割愛する。
図９においては、黒丸が電子を閉じこめている量子箱を
表しており、Ｎは電子を閉じこめている量子箱列の本数
を示している。図９の場合、計５本の量子箱列が設けら
れており、前述したように電子はドレイン側の量子箱列
から順に閉じこめられるため、前記列数Ｎの値に対応し
て、（ｉ）から（ｖｉ）に示す６つの状態が生じる。
【００５４】図１０は、第１の実施の形態である図１
（ａ）に示した構造の素子の電流電圧特性図である。図
１０の縦軸は、ソース電極５に０Ｖ、ドレイン電極７に
＋１Ｖを印加したときに流れるソース・ドレイン間電
流、横軸は、ゲート電極６に印加する正のパルス電圧で
ある。図１０の（ｉ）から（ｖｉ）は、図９の（ｉ）か
ら（ｖｉ）の６つの状態に対応している。本発明では、
前記量子箱により所定距離だけ隔てた量子箱列が形成し
てされているため、図１０に示すように、ソース・ドレ
イン間電流の大きさも不連続、即ち段階的に変化する。
（ａ）に示した構造の素子の電流電圧特性図である。図
１０の縦軸は、ソース電極５に０Ｖ、ドレイン電極７に
＋１Ｖを印加したときに流れるソース・ドレイン間電
流、横軸は、ゲート電極６に印加する正のパルス電圧で
ある。図１０の（ｉ）から（ｖｉ）は、図９の（ｉ）か
ら（ｖｉ）の６つの状態に対応している。本発明では、
前記量子箱により所定距離だけ隔てた量子箱列が形成し
てされているため、図１０に示すように、ソース・ドレ
イン間電流の大きさも不連続、即ち段階的に変化する。
【００５５】図９、図１０における（ｉ）の状態は、前
述したように、前記量子箱列に電子が閉じこめられてい
ない消去状態を表している。この消去状態で、図９の
（ｉｉ）から（ｖｉ）に対応する正パルス電圧をゲート
電極に印加すると、量子箱列の状態は、図９の（ｉｉ）
から（ｖｉ）に示したように、電子が量子箱列に閉じこ
められた状態となる。これら５つの状態が、素子の書き
込み状態に対応する。即ち、図９、図１０の例の場合、
Ｎ＝１〜５の５つの書き込み状態とＮ＝０の１つの消去
状態が存在することになる。
述したように、前記量子箱列に電子が閉じこめられてい
ない消去状態を表している。この消去状態で、図９の
（ｉｉ）から（ｖｉ）に対応する正パルス電圧をゲート
電極に印加すると、量子箱列の状態は、図９の（ｉｉ）
から（ｖｉ）に示したように、電子が量子箱列に閉じこ
められた状態となる。これら５つの状態が、素子の書き
込み状態に対応する。即ち、図９、図１０の例の場合、
Ｎ＝１〜５の５つの書き込み状態とＮ＝０の１つの消去
状態が存在することになる。
【００５６】尚、ドレイン電極側の量子箱列から順に電
子が閉じこめられる理由は、ドレイン電極に近い電子の
場合には、ゲート電極に印加する正パルス電圧に、前述
したドレイン電極に印加してある正電圧が加算されて印
加されるためである。
子が閉じこめられる理由は、ドレイン電極に近い電子の
場合には、ゲート電極に印加する正パルス電圧に、前述
したドレイン電極に印加してある正電圧が加算されて印
加されるためである。
【００５７】次に、前記書き込み状態において、前記ゲ
ート電極６に１Ｖ程度の負バイアスを印加すると、前記
量子箱４列に閉じこめられていた電子は、再びチャネル
層２に入り、素子は前記消去状態に戻る。
ート電極６に１Ｖ程度の負バイアスを印加すると、前記
量子箱４列に閉じこめられていた電子は、再びチャネル
層２に入り、素子は前記消去状態に戻る。
【００５８】以上に述べたように、本発明の実施の形態
は、図９、図１０に示すように、多段階にソース・ドレ
イン間電流が不連続に変化する多値論理デジタル記憶素
子として動作する。
は、図９、図１０に示すように、多段階にソース・ドレ
イン間電流が不連続に変化する多値論理デジタル記憶素
子として動作する。
【００５９】尚、上述の実施の形態では、量子箱列の列
数が５本の場合についての動作説明を行ったが、前記量
子箱列を３本、または７本設けて、夫々２ビット、３ビ
ットのデジタル記憶素子として用いてもよい。
数が５本の場合についての動作説明を行ったが、前記量
子箱列を３本、または７本設けて、夫々２ビット、３ビ
ットのデジタル記憶素子として用いてもよい。
【００６０】次に、図１１、図１２を用いて第２の実施
の形態である半導体装置の素子構造及びその製造方法の
説明を行う。
の形態である半導体装置の素子構造及びその製造方法の
説明を行う。
【００６１】図１１（ａ）は第２の実施形態を示す半導
体装置の構造を示す断面図、同図（ｂ）は、同図（ａ）
のａ−ａ’断面を上方から見た断面図であり、図１と同
一符号を付し、その説明は割愛する。この第２の実施の
形態では、量子箱４がチャネル層２中に埋め込まれてお
り、例えば、前記量子箱４は、前記チャネル層２と障壁
層３が形成するヘテロ界面から約２００Åの距離に位置
している。
体装置の構造を示す断面図、同図（ｂ）は、同図（ａ）
のａ−ａ’断面を上方から見た断面図であり、図１と同
一符号を付し、その説明は割愛する。この第２の実施の
形態では、量子箱４がチャネル層２中に埋め込まれてお
り、例えば、前記量子箱４は、前記チャネル層２と障壁
層３が形成するヘテロ界面から約２００Åの距離に位置
している。
【００６２】次に図１２を用いて第２の実施の形態の半
導体装置の製造方法について説明する。図１２は、素子
の断面方向から見た半導体装置の製造方法を示す図であ
り、図２〜図８と同一符号を付し、その説明は割愛す
る。
導体装置の製造方法について説明する。図１２は、素子
の断面方向から見た半導体装置の製造方法を示す図であ
り、図２〜図８と同一符号を付し、その説明は割愛す
る。
【００６３】図１２（ａ）（ｂ）の工程は、図２、図３
の工程と同じである。続いて、図１２（ｃ）に示すよう
に、図３と同じ工程でチャネル層２を形成し、その途中
で前記チャネル層２の成長を中断し、量子箱４を形成す
る。尚、量子箱４は前述の図５、図６の場合と同様に形
成される。次に、図１２（ｄ）に示すように、前記量子
箱４を埋め込むように、前記チャネル層２を厚さ２００
Å程度積層する。次に、同図（ｅ）に示すように、前記
チャネル層２上に障壁層３を積層し、最後に、図８と同
様にソース電極５、ゲート電極６、ドレイン電極７を、
夫々前記障壁層３上に被着する。
の工程と同じである。続いて、図１２（ｃ）に示すよう
に、図３と同じ工程でチャネル層２を形成し、その途中
で前記チャネル層２の成長を中断し、量子箱４を形成す
る。尚、量子箱４は前述の図５、図６の場合と同様に形
成される。次に、図１２（ｄ）に示すように、前記量子
箱４を埋め込むように、前記チャネル層２を厚さ２００
Å程度積層する。次に、同図（ｅ）に示すように、前記
チャネル層２上に障壁層３を積層し、最後に、図８と同
様にソース電極５、ゲート電極６、ドレイン電極７を、
夫々前記障壁層３上に被着する。
【００６４】前記第２の実施の形態の半導体装置は、前
記第１の実施の形態と同様に、ゲートパルス電圧の大き
さに対応して、ソース・ドレイン間電流が不連続に変化
する、多値論理デジタル記憶素子として動作する。
記第１の実施の形態と同様に、ゲートパルス電圧の大き
さに対応して、ソース・ドレイン間電流が不連続に変化
する、多値論理デジタル記憶素子として動作する。
【００６５】次に、図１３〜図１８を用いて第３の実施
の形態である半導体装置の素子構造及びその製造方法の
説明を行う。
の形態である半導体装置の素子構造及びその製造方法の
説明を行う。
【００６６】図１３（ａ）は第３の実施形態を示す半導
体装置の構造を示す断面図、同図（ｂ）は、同図（ａ）
のａ−ａ’断面を上方から見た断面図であり、図１と同
一符号を付し、その説明は割愛する。尚、図１３（ｂ）
の断面図は、障壁層３のａ−ａ’断面、及び電極位置
（破線）のみを示しており、その他の部分は省略してい
る。第３の実施の形態では、図１３（ｂ）に示すよう
に、チャネルがソース電極５、ドレイン電極７を結ぶ方
向に長手方向を有する幅Ｗの細線状になっており、かつ
前記細線状チャネル上の障壁層３内に第１の量子箱４
１、第２の量子箱４２・・が１個ずつ、ほぼ等間隔に並
んでいる。ここで細線状チャネルとは、チャネル幅Ｗが
チャネル長Ｌよりも十分小さいチャネルであり、例え
ば、チャネル幅Ｗは１０００Å以下、長さＬは１μｍ以
下である。
体装置の構造を示す断面図、同図（ｂ）は、同図（ａ）
のａ−ａ’断面を上方から見た断面図であり、図１と同
一符号を付し、その説明は割愛する。尚、図１３（ｂ）
の断面図は、障壁層３のａ−ａ’断面、及び電極位置
（破線）のみを示しており、その他の部分は省略してい
る。第３の実施の形態では、図１３（ｂ）に示すよう
に、チャネルがソース電極５、ドレイン電極７を結ぶ方
向に長手方向を有する幅Ｗの細線状になっており、かつ
前記細線状チャネル上の障壁層３内に第１の量子箱４
１、第２の量子箱４２・・が１個ずつ、ほぼ等間隔に並
んでいる。ここで細線状チャネルとは、チャネル幅Ｗが
チャネル長Ｌよりも十分小さいチャネルであり、例え
ば、チャネル幅Ｗは１０００Å以下、長さＬは１μｍ以
下である。
【００６７】図１４〜図１８は、本発明の半導体装置の
第３の実施の形態の製造方法を示す図である。
第３の実施の形態の製造方法を示す図である。
【００６８】図１４（ａ）は、図１３（ａ）と同じ方向
からみた断面図、同図（ｂ）は、同図（ａ）における矢
印Ｂ方向からみた上面図、同図（ｃ）は同図（ａ）の矢
印Ｃ方向からみた側面図である。また、図１４〜図１８
において、（ａ）は断面図、（ｂ）は上面図である。
からみた断面図、同図（ｂ）は、同図（ａ）における矢
印Ｂ方向からみた上面図、同図（ｃ）は同図（ａ）の矢
印Ｃ方向からみた側面図である。また、図１４〜図１８
において、（ａ）は断面図、（ｂ）は上面図である。
【００６９】先ず、図１４に示す工程では、前述の図２
〜図４と同様に、基板１上にチャネル層２、障壁層３を
形成した後、該障壁層３を、電子ビーム（ＥＢ）リソグ
ラフィと反応性プラズマエッチング（ＲＩＥ）を用い
て、図１４（ｃ）に示すように、幅１，０００Å程度の
細線状に加工する。ただし、第３の実施の形態における
基板１は、（００１）面から傾斜している必要はない。
〜図４と同様に、基板１上にチャネル層２、障壁層３を
形成した後、該障壁層３を、電子ビーム（ＥＢ）リソグ
ラフィと反応性プラズマエッチング（ＲＩＥ）を用い
て、図１４（ｃ）に示すように、幅１，０００Å程度の
細線状に加工する。ただし、第３の実施の形態における
基板１は、（００１）面から傾斜している必要はない。
【００７０】次に、図１５（ａ）、（ｂ）に示すよう
に、図１４で形成した細線状の障壁層３上に、ＳｉＯ2
膜８、レジスト９を積層し、前記ＥＢリソグラフィとＲ
ＩＥを用いて、直径ｒの円柱状パターンを形成する。こ
のとき、ｒは５００Å以下とする。
に、図１４で形成した細線状の障壁層３上に、ＳｉＯ2
膜８、レジスト９を積層し、前記ＥＢリソグラフィとＲ
ＩＥを用いて、直径ｒの円柱状パターンを形成する。こ
のとき、ｒは５００Å以下とする。
【００７１】次に、図１６（ａ）、（ｂ）に示すよう
に、レジスト９を除去した後、前述したエピタキシャル
成長法を用いて、量子箱４を形成する。このとき、Ｓｉ
Ｏ２膜８上には半導体が成長しないため、前述した円柱
状パターン内に、選択的に量子箱４が形成される。
に、レジスト９を除去した後、前述したエピタキシャル
成長法を用いて、量子箱４を形成する。このとき、Ｓｉ
Ｏ２膜８上には半導体が成長しないため、前述した円柱
状パターン内に、選択的に量子箱４が形成される。
【００７２】次に、図１７（ａ）、（ｂ）に示すよう
に、ＳｉＯ２膜８を除去した後、前述したエピタキシャ
ル成長法を用いて、前記量子箱４を埋め込むように、前
記障壁層３を積層する。
に、ＳｉＯ２膜８を除去した後、前述したエピタキシャ
ル成長法を用いて、前記量子箱４を埋め込むように、前
記障壁層３を積層する。
【００７３】最後に、図１８（ａ）、（ｂ）に示すよう
に、ソース電極５、ゲート電極６、ドレイン電極７を、
夫々前記障壁層３上に被着する。
に、ソース電極５、ゲート電極６、ドレイン電極７を、
夫々前記障壁層３上に被着する。
【００７４】次に、第３の実施の形態の素子動作を、図
１９を用いて説明する。
１９を用いて説明する。
【００７５】図１９は、第３の実施の形態の半導体装置
の図１３（ｂ）と同じ断面図であり、同一符号を付し、
その説明は割愛する。図１９では、５つの量子箱４が形
成されており、図９と同様に、黒丸が電子を閉じこめて
いる量子箱を表し、Ｎは電子を閉じこめている量子箱の
個数を示している。前述の第１の実施の形態と同様に、
電子はドレイン側の量子箱から順に閉じこめられるた
め、前記個数Ｎの値に対応して、（ｉ）から（ｖｉ）に
示す６つの状態が生じる。この６つの状態に対応して、
第３の実施の形態の半導体装置は、前述した第１の実施
の形態と同様に、ゲートパルス電圧の大きさに対応し
て、ソース・ドレイン間電流が不連続に変化する、多値
論理デジタル記憶素子として動作する。
の図１３（ｂ）と同じ断面図であり、同一符号を付し、
その説明は割愛する。図１９では、５つの量子箱４が形
成されており、図９と同様に、黒丸が電子を閉じこめて
いる量子箱を表し、Ｎは電子を閉じこめている量子箱の
個数を示している。前述の第１の実施の形態と同様に、
電子はドレイン側の量子箱から順に閉じこめられるた
め、前記個数Ｎの値に対応して、（ｉ）から（ｖｉ）に
示す６つの状態が生じる。この６つの状態に対応して、
第３の実施の形態の半導体装置は、前述した第１の実施
の形態と同様に、ゲートパルス電圧の大きさに対応し
て、ソース・ドレイン間電流が不連続に変化する、多値
論理デジタル記憶素子として動作する。
【００７６】尚、前記第３の実施の形態では、細線状の
障壁層３内に量子箱４を形成しているが、チャネル層２
を細線状に加工し、第２の実施の形態と同様に、前記チ
ャネル層内に量子箱４を形成してもよい。この場合も、
第１の実施の形態と同様に、ゲートパルス電圧の大きさ
に対応して、ソース・ドレイン間電流が不連続に変化す
る、多値論理デジタル記憶素子として動作する。
障壁層３内に量子箱４を形成しているが、チャネル層２
を細線状に加工し、第２の実施の形態と同様に、前記チ
ャネル層内に量子箱４を形成してもよい。この場合も、
第１の実施の形態と同様に、ゲートパルス電圧の大きさ
に対応して、ソース・ドレイン間電流が不連続に変化す
る、多値論理デジタル記憶素子として動作する。
【００７７】前記第１、第２、第３の実施の形態では、
ＧａＡｓ（１００）基板を用いているが、ＧａＡｓ（１
１１）または（３１１）基板などを用いても良い。ま
た、基板１としてＩｎＰまたはＳｉ基板、チャネル層２
としてＩｎＧａＡｓまたはＳｉＧｅ、障壁層３としてＩ
ｎＡｌＡｓまたはＳｉ、量子箱４としてＩｎＡｓまたは
Ｇｅを用いても良い。
ＧａＡｓ（１００）基板を用いているが、ＧａＡｓ（１
１１）または（３１１）基板などを用いても良い。ま
た、基板１としてＩｎＰまたはＳｉ基板、チャネル層２
としてＩｎＧａＡｓまたはＳｉＧｅ、障壁層３としてＩ
ｎＡｌＡｓまたはＳｉ、量子箱４としてＩｎＡｓまたは
Ｇｅを用いても良い。
【００７８】また、障壁層３として、ＳｉＮまたはＳｉ
Ｏ2などの絶縁体、量子箱４としてポリＳｉやＡｕなど
の金属を用いても良い。
Ｏ2などの絶縁体、量子箱４としてポリＳｉやＡｕなど
の金属を用いても良い。
【００７９】また、前記第１、第２、第３の実施の形態
では、障壁層３上に、オーミック電極を被着している
が、前記障壁層３上に例えばＳｉドープのｎ+−ＧａＡ
ｓからなる高濃度層を積層し、前記高濃度層上に、前記
オーミック電極を被着してもよい。
では、障壁層３上に、オーミック電極を被着している
が、前記障壁層３上に例えばＳｉドープのｎ+−ＧａＡ
ｓからなる高濃度層を積層し、前記高濃度層上に、前記
オーミック電極を被着してもよい。
【００８０】また、前記第１、第２、第３の実施の形態
では、チャネル層２上に障壁層３を積層し、前記障壁層
３上に電極を被着しているが、積層の順序を入れ替え
て、前記障壁層３上に前記チャネル層２を積層し、前記
チャネル層２上に電極を被着してもよい。また、チャネ
ル層２上に例えばＳｉドープｎ+−ＧａＡｓからなる高
濃度層を形成し、前記高濃度層上にオーミック電極を被
着してもよい。
では、チャネル層２上に障壁層３を積層し、前記障壁層
３上に電極を被着しているが、積層の順序を入れ替え
て、前記障壁層３上に前記チャネル層２を積層し、前記
チャネル層２上に電極を被着してもよい。また、チャネ
ル層２上に例えばＳｉドープｎ+−ＧａＡｓからなる高
濃度層を形成し、前記高濃度層上にオーミック電極を被
着してもよい。
【００８１】また、前記第１、第２、第３の実施の形態
では、ゲート電極６を設けて、素子の書き込み／消去状
態を制御しているが、前記ゲート電極６のない構造で、
ドレイン電極に正パルス電圧を印加すること、及びソー
ス電極５、ドレイン電極７間に光を照射することによ
り、前記書き込み／消去状態を制御してもよい。
では、ゲート電極６を設けて、素子の書き込み／消去状
態を制御しているが、前記ゲート電極６のない構造で、
ドレイン電極に正パルス電圧を印加すること、及びソー
ス電極５、ドレイン電極７間に光を照射することによ
り、前記書き込み／消去状態を制御してもよい。
【００８２】
【発明の効果】本発明に依れば、１素子で多ビットを記
憶することができ、記憶素子として用いた場合、集積度
を高めることなく記憶容量の大容量化が可能となる半導
体装置を提供し得る。
憶することができ、記憶素子として用いた場合、集積度
を高めることなく記憶容量の大容量化が可能となる半導
体装置を提供し得る。
【００８３】また、本発明に依れば、上述の効果を得る
半導体装置を超微細加工技術を用いることなく形成する
ことが出来る半導体装置の製造方法を提供し得る。
半導体装置を超微細加工技術を用いることなく形成する
ことが出来る半導体装置の製造方法を提供し得る。
【００８４】また、本発明に依れば、容易に量子箱と対
面するように電極を形成することが出来る半導体装置の
製造方法を提供し得る。
面するように電極を形成することが出来る半導体装置の
製造方法を提供し得る。
【図１】本発明の第１の実施の形態の半導体装置の素子
構造を示す断面図である。
構造を示す断面図である。
【図２】本発明の半導体装置の第１の製造方法を示す断
面図である。
面図である。
【図３】本発明の半導体装置の第１の製造方法を示す断
面図である。
面図である。
【図４】本発明の半導体装置の第１の製造方法を示す断
面図である。
面図である。
【図５】本発明の半導体装置の第１の製造方法を示す断
面図である。
面図である。
【図６】本発明の半導体装置の第１の製造方法を示す断
面図である。
面図である。
【図７】本発明の半導体装置の第１の製造方法を示す断
面図である。
面図である。
【図８】本発明の半導体装置の第１の製造方法を示す断
面図である。
面図である。
【図９】本発明の第１の実施の形態の半導体装置の動作
を示す図である。
を示す図である。
【図１０】本発明の半導体装置の電流電圧特性を示す図
である。
である。
【図１１】本発明の第２の実施の形態の半導体装置の素
子構造を示す断面図である。
子構造を示す断面図である。
【図１２】本発明の半導体装置の第２の製造方法の断面
図である。
図である。
【図１３】本発明の第３の実施の形態の半導体装置の素
子構造を示す断面図である。
子構造を示す断面図である。
【図１４】本発明の半導体装置の第３の製造方法を示す
図である。
図である。
【図１５】本発明の半導体装置の第３の製造方法を示す
図である。
図である。
【図１６】本発明の半導体装置の第３の製造方法を示す
図である。
図である。
【図１７】本発明の半導体装置の第３の製造方法を示す
図である。
図である。
【図１８】本発明の半導体装置の第３の製造方法を示す
図である。
図である。
【図１９】本発明の第３の実施の形態の半導体装置の動
作を示す図である。
作を示す図である。
【図２０】従来の半導体装置の素子構造を示す断面図で
ある。
ある。
１ 基板 ２ チャネル層（第１の半導体層） ３ 障壁層（第２の半導体層） ４、４１、４２・・ 量子箱（第３の半導体） ４１ａ、４２ａ・・ 量子箱列 ５ ソース電極（第１の電極） ６ ゲート電極（第３の電極） ７ ドレイン電極（第２の電極） １ａ 基板表面 ２ａ チャネル層の表面段差 ３ａ 障壁層の表面段差 ４Ｌ 第３の半導体層
Claims (13)
- 【請求項１】 電子が走行するチャネル領域の近傍にポ
テンシャル障壁を介して電子を蓄積するための量子箱が
半導体層または絶縁体層内に設けられた半導体装置にお
いて、第１、第２の量子箱が所定間隔を隔てて位置する
ことを特徴とする半導体装置。 - 【請求項２】 前記第１、第２の量子箱の間には、他の
量子箱が存在していないことを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記第１、第２の量子箱は夫々、前記チ
ャネル領域内を電子が走行する方向と直交する方向に一
列に並び、第１、第２の量子箱列を形成していることを
特徴とする請求項１または２記載の半導体装置。 - 【請求項４】 前記第１、第２の量子箱列が互いに平行
であることを特徴とする請求項３記載の半導体装置。 - 【請求項５】 前記第１、第２の量子箱は、夫々前記チ
ャネル領域内を電子が走行する方向と直交する方向に
は、１個のみ存在していることを特徴とする請求項１ま
たは２記載の半導体装置。 - 【請求項６】 前記半導体層は第１の半導体層と、該第
１の半導体層よりも大きな禁止帯を有する第２の半導体
層とを積層した構造であり、前記第１、第２の量子箱
は、前記第２の半導体層中に埋め込まれ、且つ前記第２
の半導体層よりも小さな禁止帯を有する第３の半導体か
らなることを特徴とする請求項１、２、３、４、または
５記載の半導体装置。 - 【請求項７】 前記半導体層は第１の半導体層と、該第
１の半導体層よりも大きな禁止帯を有する第２の半導体
層とを積層した構造であり、前記第１、第２の量子箱
は、前記第１の半導体層中に埋め込まれ、且つ前記第１
の半導体層よりも小さな禁止帯を有する第３の半導体か
らなることを特徴とする請求項１、２、３、４、または
５記載の半導体装置。 - 【請求項８】 前記半導体層には、前記チャネル領域に
電子を供給するための第１及び第２の電極が形成されて
いることを特徴とする請求項１、２、３、４、５、６、
または７記載の半導体装置。 - 【請求項９】 前記半導体層には、前記チャネル領域と
前記量子箱との間に電界を発生させるための第３の電極
が形成されていることを特徴とする請求項８記載の半導
体装置。 - 【請求項１０】 前記複数の量子箱列夫々の中における
電子の有無に対応して、前記第１、第２の電極間の出力
が多値論理化することを特徴とする請求項８または９記
載の半導体装置。 - 【請求項１１】 電子が走行するチャネル領域の近傍に
ポテンシャル障壁を介して電子を蓄積するための量子箱
が半導体層内に設けられた半導体装置の製造方法におい
て、基板表面に結晶方位が基本的な方位から傾いた微傾
斜面を形成する工程と、前記基板表面の上に半導体層を
積層形成する工程と、前記半導体層の積層形成を中断す
る工程と、前記中断時に現れる前記半導体層の表面に第
１、第２の量子箱を形成する工程と、前記第１、第２の
量子箱を埋め込むように半導体層を積層形成する工程と
からなることを特徴とする半導体装置の製造方法。 - 【請求項１２】 前記第１、第２の量子箱を、前記半導
体層の積層形成の中断時に該半導体層の表面に現れる表
面段差に沿って並ぶように、自己組織化形成法を用いて
形成することを特徴とする請求項１１記載の半導体装置
の製造方法。 - 【請求項１３】 電子が走行するチャネル領域の近傍に
ポテンシャル障壁を介して電子を蓄積するための量子箱
が半導体層または絶縁体層内に設けられた半導体装置の
製造方法において、チャネル領域、半導体層、または絶
縁体層の少なくとも１つを細線状に加工する工程と、前
記細線状に加工された領域上に、第１、第２の量子箱を
選択的に形成する工程と、前記第１、第２の量子箱を半
導体層、または絶縁体層で埋め込む工程と、前記第１、
第２の量子箱と対向するように電極を形成する工程とか
らなることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8350538A JPH10189779A (ja) | 1996-12-27 | 1996-12-27 | 半導体装置及びその製造方法 |
| EP97310571A EP0851506A3 (en) | 1996-12-27 | 1997-12-24 | Semiconductor device having quantum box and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8350538A JPH10189779A (ja) | 1996-12-27 | 1996-12-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189779A true JPH10189779A (ja) | 1998-07-21 |
Family
ID=18411172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8350538A Pending JPH10189779A (ja) | 1996-12-27 | 1996-12-27 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0851506A3 (ja) |
| JP (1) | JPH10189779A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184970A (ja) * | 2000-12-15 | 2002-06-28 | Fujitsu Ltd | 量子ドットを含む半導体装置、その製造方法及び半導体レーザ装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10104561A1 (de) * | 2001-02-01 | 2002-08-22 | Infineon Technologies Ag | Quantenpunkt-Struktur, Bauelement mit optoelektronischer Wechselwirkung und Verfahren zum Herstellen einer Quantenpunkt-Struktur |
| AU2003207199A1 (en) * | 2002-02-12 | 2003-09-04 | Canon Kabushiki Kaisha | Structure, method of manufacturing the same, and device using the same |
| EP1507293A4 (en) | 2002-05-22 | 2008-10-15 | Fujitsu Ltd | METHOD OF QUANTUM DOT FORMATION, QUANTUM SEMICONDUCTOR COMPONENT AND METHOD FOR THE PRODUCTION THEREOF |
| JP4454931B2 (ja) | 2002-12-13 | 2010-04-21 | キヤノン株式会社 | ドットパターンを有する基板の製造方法及び柱状構造体の製造方法 |
| US7601946B2 (en) | 2006-09-12 | 2009-10-13 | Ravenbrick, Llc | Electromagnetic sensor incorporating quantum confinement structures |
| US8363307B2 (en) | 2007-02-28 | 2013-01-29 | Ravenbrick, Llc | Multicolor light emitting device incorporating tunable quantum confinement devices |
| US7936500B2 (en) | 2007-03-02 | 2011-05-03 | Ravenbrick Llc | Wavelength-specific optical switch |
| GB2480265B (en) | 2010-05-10 | 2013-10-02 | Toshiba Res Europ Ltd | A semiconductor device and a method of fabricating a semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279489A (ja) * | 1988-09-14 | 1990-03-20 | Nec Corp | 半導体量子箱構造の作製方法 |
| JPH0461116A (ja) * | 1990-06-22 | 1992-02-27 | Nec Corp | 量子箱の製造方法 |
| GB2283128B (en) * | 1993-10-21 | 1997-08-20 | Hitachi Europ Ltd | Memory device |
| JP2624167B2 (ja) * | 1994-04-15 | 1997-06-25 | 日本電気株式会社 | 量子細線・箱作製方法 |
| JPH08148669A (ja) * | 1994-11-22 | 1996-06-07 | Sanyo Electric Co Ltd | 半導体装置 |
| JPH08181301A (ja) * | 1994-12-27 | 1996-07-12 | Fujitsu Ltd | 量子ドット構造及びその製造方法 |
-
1996
- 1996-12-27 JP JP8350538A patent/JPH10189779A/ja active Pending
-
1997
- 1997-12-24 EP EP97310571A patent/EP0851506A3/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184970A (ja) * | 2000-12-15 | 2002-06-28 | Fujitsu Ltd | 量子ドットを含む半導体装置、その製造方法及び半導体レーザ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0851506A2 (en) | 1998-07-01 |
| EP0851506A3 (en) | 1999-06-16 |
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