JPH10189656A - 回路モジュールおよびこの回路モジュールに用いる回路基板、ならびに回路モジュールを搭載した電子機器 - Google Patents
回路モジュールおよびこの回路モジュールに用いる回路基板、ならびに回路モジュールを搭載した電子機器Info
- Publication number
- JPH10189656A JPH10189656A JP8345199A JP34519996A JPH10189656A JP H10189656 A JPH10189656 A JP H10189656A JP 8345199 A JP8345199 A JP 8345199A JP 34519996 A JP34519996 A JP 34519996A JP H10189656 A JPH10189656 A JP H10189656A
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- mounting surface
- pad
- signal wiring
- pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
Landscapes
- Wire Bonding (AREA)
Abstract
密度な配線が可能となり、構造簡単でコストを低減でき
る回路モジュールを得ることにある。 【解決手段】回路モジュール30は、多数のバンプ48を有
する回路部品31と;回路部品が実装される表面32a に、
多数のパッド42がマトリックス状に並べて配置された回
路基板31と;を備えている。回路基板は、複数の絶縁層
34a 〜34c と、パッドに電気的に接続された複数の信号
配線層35a 〜35c とを交互に積層して構成されている。
回路基板は、表面に開口された凹部38を有し、この凹部
は、回路部品と向かい合い、かつ、表面からの深さが異
なる複数のパッド設置面39a,39b,40を有する階段状をな
している。各パッド設置面には、絶縁層の間に介在され
た内層の信号配線層が導かれるとともに、これら信号配
線層に対応する複数のパッドが配置されている。
Description
並べて配置された多数のバンプを有する回路部品と、こ
の回路部品が実装された回路基板とを有する回路モジュ
ールおよびこの回路モジュールに用いる多層構造の回路
基板、ならびに回路モジュールを搭載した電子機器に関
する。
飛躍的に進歩し、それに伴い、CPUを構成する半導体
パッケージにしても、入出力数の増大により益々多ピン
化する傾向にある。QFP(quad flat package) に代表
される半導体パッケージは、四つの周辺部に多数のピン
を一列に並べて配置しているため、多ピン化が進む程に
パッケージ・サイズが大きくなり、回路基板上に広い実
装スペースを必要とする。
を抑制しつつ、多ピン化に対応し得るものとして、ボー
ルグリッドアレイ(BGA)形の半導体パッケージが知
られている。この種の半導体パッケージは、上記QFP
のように周辺部にピンを配列したパッケージとは異な
り、回路基板と向かい合う面全体に亘って多数のバンプ
がマトリックス状に並べて配列されているため、パッケ
ージ・サイズを小さく抑えながら、多数のバンプを無理
なく配置することができ、高密度な実装に適している。
ッドアレイ形の半導体パッケージ1と回路基板2との接
続部分の構成を開示している。この図10において、半
導体パッケージ1は、偏平な四角形箱状をなすパッケー
ジ本体3を有している。パッケージ本体3は、パッケー
ジ基材としてのプリント基板4と、このプリント基板4
の表面4aに実装された一つの半導体素子5と、この半
導体素子5をプリント基板4にモールドする合成樹脂あ
るいはセラミックス製のモールド材6とを備えている。
ーン7が形成されており、この配線パターン7に上記半
導体素子5の電極がワイヤーボンディングされている。
プリント基板4の裏面4bには、ボール状をなす多数の
バンプ8がマトリックス状に並べて配置されている。こ
れらバンプ8は、プリント基板4の裏面4bの略全面に
亘っているとともに、上記配線パターン7を介して半導
体素子5に電気的に接続されている。
ジ1が実装される表面2aと、この表面2aの反対側に
位置された裏面2bとを有している。回路基板2の表面
2aには、上記半導体パッケージ1のバンプ8に対応す
る多数のパッド10がマトリックス状に並べて配置され
ている。
て配列された多数のパッド列A1 〜An を有し、夫々の
パッド列A1 〜An では、多数のパッド10が互いに間
隔を存して一列に並べて配置されている。したがって、
パッド10は、回路基板2の表面2aにおいて、縦横に
一列に並べられている。
ないし第3の絶縁層12a〜12cと、第1ないし第4
の信号配線層13a〜13dとを交互に積層してなる多
層構造をなしている。第1の絶縁層12aは、回路基板
2の表面2aを構成し、第3の絶縁層12cは、回路基
板2の裏面2bを構成している。
信号配線層13aは、図11に示すように、上記マトリ
ックス状に並べられたパッド10のうち、外側の2列の
パッド10に接続された多数の第1および第2の配線パ
ターン14a,14bを有している。第1の配線パター
ン14aは、互いに間隔を存して平行に配置されてお
り、上記パッド10の配置エリアの外方に向けて延びて
いる。第2の配線パターン14bは、外側の列のパッド
10の間を通して第1の配線パターン14aの間に導か
れている。
2cの間に積層された第2および第3の信号配線層13
b,13cと、回路基板2の裏面2bに配置された第4
の信号配線層13dは、夫々多数のスルーホール15を
介して残りのパッド10に接続されている。
向に貫通しており、夫々のスルーホール15の内面は、
導電層16によって覆われている。スルーホール15
は、図11に示すように、上記外側の2列のパッド10
よりも内側において、夫々四つのパッド10で囲まれる
部分に配置され、回路基板2の縦横に一列に並べられて
いる。
ルーホール15は、回路基板2の表面2aにおいて、外
側から3列目のパッド10に電気的に接続され、2列目
のスルーホール15は、回路基板2の表面2aにおい
て、外側から4列面のパッド10に電気的に接続されて
いる。同様に3列目のスルーホール15は、外側から5
列目のパッド10に、4列目のスルーホール15は、外
側から6列目のパッド10に夫々電気的に接続されてい
る。
ルーホール15は、回路基板2の内部において、第2の
信号配線層13bに電気的に接続されている。第2の信
号配線層13bは、1列目と2列目のスルーホール15
に接続された多数の第1および第2の配線パターン17
a,17bを有している。第1の配線パターン17a
は、互いに間隔を存して平行に配置されており、上記ス
ルーホール15の配置エリアの外方に向けて延びてい
る。第2の配線パターン17bは、1列目のスルーホー
ル15の間を通して第1の配線パターン17aの間に導
かれている。
ル15は、回路基板2の内部において、第3の信号配線
層13cに電気的に接続されている。第3の信号配線層
13cは、3列目のスルーホール15に接続された多数
の配線パターン18を有している。配線パターン18
は、1列目および2列目のスルーホール15の間を通し
て、これらスルーホール15の配置エリアの外方に向け
て延びている。
ル15は、回路基板2の裏面2bにおいて、第4の信号
配線層13dに電気的に接続されている。第4の信号配
線層13dは、4列目のスルーホール15に接続された
多数の配線パターン19を有している。配線パターン1
9は、1列目ないし3列目のスルーホール15の間を通
して、これらスルーホール15の配置エリアの外方に向
けて延びている。
の回路基板2によると、第1の信号配線層13aは、そ
の配線経路にスルーホール15が存在しないために、夫
々外側2列のパッド10に対応した数の第1および第2
の配線パターン14a,14bを形成することができ
る。
列目のスルーホール17の直前に1列目のスルーホール
15が存在するものの、第1の信号配線層13aと同様
に、夫々2列のパッド10に対応した数の第1および第
2の配線パターン17a,17bを形成することができ
る。
第4の信号配線層13dとなると、図13や図14から
明らかなように、これら信号配線層13c,13dが連
なるスルーホール15の直前に、前列のスルーホール1
5が位置されている。一般に、スルーホール15のラン
ド径は、回路基板2の製造上の制約から大幅に小さくす
ることができないために、隣り合うスルーホール15の
間には、1列のパッド10に連なる数の配線パターン1
8および19しか配置することができなくなる。
7mmに規定された半導体パッケージ1を、パッド10
の径が0.75mm、隣り合うパッド10の間隔が0.
52mm、スルーホール15のランド径が0.8mmお
よび第1ないし第4の信号配線層13a〜13dの線幅
が夫々0.15mmと規定された回路基板2に実装する
場合、図11や図12に示すように、第1および第2の
信号配線層13a,13bは、スルーホール15が邪魔
とならないために、夫々2列のパッド10に対応した数
の配線パターン14a,14bおよび17a,17bを
配置することがができる。
13c,13dにあっては、図13や図14に示すよう
に、これら信号配線層13c,13dが接続されるスル
ーホール15に隣接した位置に、前列のスルーホール1
5が位置される。そのため、信号配線層13c,13d
の配線パターン18,19は、スルーホール15の間の
限られたスペースに配線しなくてはならず、これら信号
配線層13c,13dの線幅が0.15mmあることを
加味すると、スルーホール15の間には、1列分のパッ
ド10に対応した数の配線パターン18および19しか
通すことができなくなる。
数が1列増加する毎に、回路基板2の信号配線層数を一
つ増やさなくてはならず、回路基板2の構成が複雑とな
るといった不具合がある。
mとする次世代の半導体パッケージでは、パッド10の
径が0.5mm、隣り合うパッド10の間隔が0.5m
mとなるので、隣り合うパッド10の間に上記のような
スルーホール15を配置するスペースを確保することが
できなくなり、回路基板2側に何等かの対策が必要とな
ってくる。
されたもので、信号配線層の数を増やすことなく高密度
な配線が可能となり、構造簡単でコストを低減できる回
路モジュールおよびこの回路モジュールに用いる回路基
板、ならびに回路モジュールを搭載した電子機器の提供
を目的とする。
め、請求項1に記載された発明は、マトリックス状に並
べて配置された多数のバンプを有する回路部品と;この
回路部品が実装される実装面を有し、この実装面に、多
数のパッドがマトリックス状に並べて配置されるととも
に、内層に複数の信号配線層が配置された多層の回路基
板と;を備えており、この回路基板のパッドに上記回路
部品のバンプを電気的に接続してなる回路モジュールを
前提としている。そして、上記回路基板は、上記実装面
に凹部を有し、この凹部は、上記回路部品と向かい合
い、かつ、上記実装面からの深さが異なる複数のパッド
設置面を有する階段状をなしており、これら各パッド設
置面に、上記信号配線層に電気的に接続されるパッドを
配置したことを特徴としている。
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。
れた回路部品は、半導体素子が実装されたパッケージ基
材を有し、このパッケージ基材の裏面に上記バンプがマ
トリックス状に並べて配置され、上記バンプは柱状をな
すとともに、これらバンプのうち、上記パッド設置面上
のパッドに対応するバンプの高さ寸法は、上記実装面上
のパッドに対応するバンプの高さ寸法よりも大きく定め
られている。
設置面の深さ寸法に応じて異ならせることで、回路部品
と回路基板とを互いに電気的に接続することができる。
そのため、一部のパッドが凹部内に配置されているにも
拘らず、回路部品の基本的な構成を変更する必要はな
い。
れた回路部品は、半導体素子が実装されたパッケージ基
材を有する半導体パッケージであり、この半導体パッケ
ージのパッケージ基材は、上記回路基板の実装面と向か
い合う裏面に、上記凹部に対応する凸部を有し、この凸
部は、上記パッド設置面と向かい合う複数のバンプ設置
面を有する階段状をなすとともに、これらバンプ設置面
および上記パッケージ基材の裏面に上記バンプが配置さ
れている。
設置面との間の寸法を、実装面とパッケージ基材との間
の寸法と同等とすることができる。そのため、多数のバ
ンプの形状および寸法を均等化することができ、バンプ
とパッドとを確実に接触させることができる。
れた回路基板は、上記凹部の底面に開口された複数のス
ルーホールを有し、これらスルーホールは、上記信号配
線層に電気的に接続されている。
より多くのパッドを配置することができ、パッド設置面
の数を減らすことができる。そのため、凹部の形状を簡
略化することができ、コストの低減が可能となる。
された発明は、マトリックス状に並べて配置された多数
の半田バンプを有する半導体パッケージと;この半導体
パッケージが実装される実装面を有し、この実装面に、
多数のパッドがマトリックス状に並べて配置された回路
基板と;を備えており、この回路基板のパッドに上記半
導体パッケージの半田バンプを半田付けしてなる回路モ
ジュールを前提としている。そして、上記回路基板は、
複数の絶縁層と、上記パッドに電気的に接続された複数
の信号配線層とを交互に積層して構成され、この回路基
板の実装面に、一層目の信号配線層を配置するととも
に、上記回路基板は、上記実装面に開口された凹部を有
し、この凹部は、上記半導体パッケージと向かい合い、
かつ、上記実装面からの深さが異なる複数のパッド設置
面を有する階段状をなしており、これら各パッド設置面
に、上記絶縁層の間に介在された内層の信号配線層を導
くとともに、これら信号配線層に対応するパッドを配置
したことを特徴としている。
複数のパッド設置面を含む凹部を有し、これらパッド設
置面に内層の信号配線層が導かれているので、従来のよ
うなスルーホールを用いることなく内層の信号配線層と
パッドとを電気的に接続することができる。このため、
内層の信号配線層の配線パターンを形成する上での制約
がなくなるので、回路基板の実装面に位置する一層目の
信号配線層と同等の条件の下で配線パターンを形成する
ことができ、複数列のパッドに対応した数の配線パター
ンを得ることができる。また、スルーホールが不要とな
れば、回路基板の半導体パッケージとは反対側の面にも
他の回路部品を配置することができ、回路基板上の実装
密度を高めることができる。
された発明は、回路部品が実装される実装面に、多数の
パッドがマトリックス状に並べて配置されるとともに、
内層に複数の信号配線層が配置された多層の基板本体を
有し、この基板本体のパッドに上記回路部品のバンプを
電気的に接続してなる回路基板を前提としている。そし
て、上記基板本体は、上記実装面に凹部を有し、この凹
部は、上記回路部品と向かい合い、かつ、上記実装面か
らの深さが異なる複数のパッド設置面を有する階段状を
なしており、これら各パッド設置面に、上記信号配線層
に電気的に接続されるパッドを配置したことを特徴とし
ている。
パッド設置面を含む凹部を有しているので、従来のよう
なスルーホールを用いることなく内層の信号配線層とパ
ッドとを電気的に接続することができる。このため、内
層の信号配線層の配線パターンを形成する上での制約が
なくなり、複数列のパッドに対応した数の配線パターン
を得ることができる。また、スルーホールが不要となれ
ば、基板本体の回路部品とは反対側の面にも他の回路部
品を配置することができ、基板本体上の実装密度を高め
ることができる。
れた基板本体は、上記凹部の底面に開口された複数のス
ルーホールを有し、これらスルーホールは、上記信号配
線層に電気的に接続されている。
より多くのパッドを配置することができ、パッド設置面
の数を減らすことができる。そのため、凹部の形状を簡
略化することができ、回路基板の製造コストを低減する
ことができる。
された発明は、マトリックス状に並べて配置された多数
のバンプを有する半導体パッケージと;この半導体パッ
ケージが実装される実装面を有し、この実装面に、多数
のパッドがマトリックス状に並べて配置されるととも
に、内層に複数の信号配線層が配置された多層の回路基
板と;を備えており、この回路基板のパッドに上記半導
体パッケージのバンプを電気的に接続してなる回路モジ
ュールを前提としている。
部を有し、この凹部は、上記半導体パッケージと向かい
合い、かつ、上記実装面からの深さが異なる複数のパッ
ド設置面を有する階段状をなしており、これら各パッド
設置面に、上記信号配線層に電気的に接続されるパッド
を配置するとともに、上記半導体パッケージは、上記回
路基板の実装面と向かい合う裏面に、上記凹部に対応す
る凸部を有し、この凸部は、上記パッド設置面と向かい
合う複数のバンプ設置面を有する階段状をなすととも
に、これらバンプ設置面および上記パッケージ基材の裏
面に上記バンプを配置したことを特徴としている。
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。さらに、バンプ設置面とパッド設
置面との間の寸法を、実装面と半導体パッケージとの間
の寸法と同等とすることができる。そのため、多数のバ
ンプの形状および寸法を均等化することができ、バンプ
とパッドとを確実に接触させることができる。
された発明は、マトリックス状に並べて配置された多数
のバンプを有する回路部品と;この回路部品が実装され
る実装面を有し、この実装面に、多数のパッドがマトリ
ックス状に並べて配置されるとともに、内層に複数の信
号配線層が配置された多層の回路基板と;を備えてお
り、この回路基板のパッドに上記回路部品のバンプを電
気的に接続してなる回路モジュールを前提としている。
そして、上記回路基板は、上記実装面に凹部を有し、こ
の凹部は、上記回路部品と向かい合う底部にパッド設置
面を有し、このパッド設置面に、上記信号配線層のうち
の一部の信号配線層に電気的に接続されるパッドと、残
りの信号配線層にスルーホールを介して接続されるパッ
ドとを配置したことを特徴としている。
置面を含む凹部を有しているので、スルーホールの数を
数を減らしつつ、内層の信号配線層とパッドとを電気的
に接続することができる。このため、内層の信号配線層
の配線パターンを形成する上での制約が少なくなり、複
数列のパッドに対応した数の配線パターンを得ることが
できる。
は、スルーホールを介して内層の信号配線層に接続され
ているので、一つのパッド設置面により多くのパッドを
配置することができる。このため、パッド設置面の数を
減らすことができ、凹部の形状を簡略化することができ
る。
載された発明は、箱状をなす筐体と;この筐体の内部に
収容された回路モジュールと;を備え、この回路モジュ
ールは、マトリックス状に並べて配置された多数のバン
プを有する回路部品と;この回路部品が実装される実装
面を有し、この実装面に、多数のパッドがマトリックス
状に並べて配置されるとともに、内層に複数の信号配線
層が配置された多層の回路基板と;を含み、この回路基
板のパッドに上記回路部品のバンプを電気的に接続して
なる電子機器を前提としている。そして、上記回路基板
は、上記実装面に凹部を有し、この凹部は、上記回路部
品と向かい合い、かつ、上記実装面からの深さが異なる
複数のパッド設置面を有する階段状をなしており、これ
ら各パッド設置面に、上記信号配線層に電気的に接続さ
れるパッドを配置したことを特徴としている。
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。
載された発明は、箱状をなす筐体と;この筐体の内部に
収容された回路モジュールと;を備え、この回路モジュ
ールは、マトリックス状に並べて配置された多数のバン
プを有する半導体パッケージと;この半導体パッケージ
が実装される実装面を有し、この実装面に、多数のパッ
ドがマトリックス状に並べて配置されるとともに、内層
に複数の信号配線層が配置された多層の回路基板と;を
含み、この回路基板のパッドに上記半導体パッケージの
バンプを電気的に接続してなる電子機器を前提としてい
る。そして、上記回路基板は、上記実装面に凹部を有
し、この凹部は、上記半導体パッケージと向かい合い、
かつ、上記実装面からの深さが異なる複数のパッド設置
面を有する階段状をなしており、これら各パッド設置面
に、上記信号配線層に電気的に接続されるパッドを配置
するとともに、上記半導体パッケージは、上記回路基板
の実装面と向かい合う裏面に、上記凹部に対応する凸部
を有し、この凸部は、上記パッド設置面と向かい合う複
数のバンプ設置面を有する階段状をなすとともに、これ
らバンプ設置面および上記パッケージ基材の裏面に上記
バンプを配置したことを特徴としている。
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。さらに、バンプ設置面とパッド設
置面との間の寸法を、実装面と半導体パッケージとの間
の寸法と同等とすることができる。そのため、多数のバ
ンプの形状および寸法を均等化することができ、バンプ
とパッドとを確実に接触させることができる。
載された発明は、箱状をなす筐体と;この筐体の内部に
収容された回路モジュールと;を備え、この回路モジュ
ールは、マトリックス状に並べて配置された多数のバン
プを有する回路部品と;この回路部品が実装される実装
面を有し、この実装面に、多数のパッドがマトリックス
状に並べて配置されるとともに、内層に複数の信号配線
層が配置された多層の回路基板と;を含み、この回路基
板のパッドに上記回路部品のバンプを電気的に接続して
なる電子機器を前提としている。そして、上記回路基板
は、上記実装面に凹部を有し、この凹部は、上記回路部
品と向かい合う底部にパッド設置面を有し、このパッド
設置面に、上記信号配線層のうちの一部の信号配線層に
電気的に接続されるパッドと、残りの信号配線層にスル
ーホールを介して接続されるパッドとを配置したことを
特徴としている。
置面を含む凹部を有しているので、スルーホールの数を
数を減らしつつ、内層の信号配線層とパッドとを電気的
に接続することができる。このため、内層の信号配線層
の配線パターンを形成する上での制約が少なくなり、複
数列のパッドに対応した数の配線パターンを得ることが
できる。
は、スルーホールを介して内層の信号配線層に接続され
ているので、一つのパッド設置面により多くのパッドを
配置することができる。このため、パッド設置面の数を
減らすことができ、凹部の形状を簡略化することができ
る。
を、図1ないし図5にもとづいて説明する。図1は、ポ
ータブルコンピュータ21を示している。このコンピュ
ータ21は、偏平な箱状をなす筐体22と、この筐体2
2に支持されたフラットなディスプレイユニット23と
を備えている。
4に取り外し可能に連結されたアッパカバー25とで構
成されている。ベース24は、平坦な底壁24aを有し
ている。アッパカバー25は、底壁24aと向かい合う
上壁25aを有している。上壁25aの前部は、平坦な
アームレスト26となっており、このアームレスト26
の後方には、キーボード27が配置されている。
2の後端部にヒンジ軸28を介して支持されている。そ
のため、ディスプレイユニット23は、アームレスト2
6やキーボード27を覆う閉じ位置と、これらアームレ
スト26やキーボード27を露出させる開き位置とに亘
って回動可能となっている。
ュール30が収容されている。回路モジュール30は、
回路部品としての半導体パッケージ31と、この半導体
パッケージ31が実装された回路基板32とを備えてい
る。
aと、この表面32aの反対側に位置された裏面32b
とを有している。回路基板32は、筐体4に取り外し可
能に支持されており、この回路基板32の裏面32bが
上記筐体22の底壁24aと向かい合っている。
ないし第3の絶縁層34a〜34cと、第1ないし第3
の信号配線層35a〜35cとを有する多層構造をなし
ている。第1ないし第3の絶縁層34a〜34cは、ガ
ラスエポキシあるいはポリイミド等により構成されてい
る。第1の絶縁層34aは、回路基板32の表面32a
を構成し、第3の絶縁層34cは、回路基板32の裏面
32bを構成している。
cは、所定のパターンを有する銅箔にて構成されてい
る。一層目の第1の信号配線層35aは、回路基板32
の表面32aに配置されている。二層目の第2の信号配
線層35bは、第1の絶縁層34aと第2の絶縁層34
bとの間に積層されている。三層目の第3の信号配線層
35cは、第2の絶縁層34bと第3の絶縁層34cと
の間に積層されている。そのため、第2および第3の信
号配線層35b,35cは、回路基板32の内部に配置
されている。
実装部分に対応した位置に、凹部38を有している。凹
部38は、回路基板32の表面32aに開口された正方
形状の開口端38aを有し、この凹部38の開口形状
は、半導体パッケージ31のパッケージ本体3の平面形
状よりも小さく定められている。そのため、凹部38
は、半導体パッケージ31の外側から2列目のバンプ8
によって囲まれた部分に位置されている。
9a,39bと、第2のパッド設置面40とを有する階
段状をなしている。第1のパッド設置面39a,39b
と第2のパッド設置面40とでは、回路基板32の表面
32aからの深さ寸法が互いに異なっている。
9bは、第2の絶縁層34bの表面によって構成され、
回路基板32の表面32aから第1のパッド設置面39
a,39bまでの深さ寸法は、第1の絶縁層34aの厚
み寸法に略対応している。第2のパッド設置面40は、
第3の絶縁層34cの表面によって構成され、回路基板
32の表面32aから第2のパッド設置面40までの深
さ寸法は、第1および第2の絶縁層34a,34bの厚
み寸法に略対応している。この第2のパッド設置面40
は、第1のパッド設置面39a,39bの間に配置さ
れ、上記凹部38の底面を兼ねている。
9b,40は、凹部38の開口端38aを通じて回路基
板32の外方に露出され、上記半導体パッケージ31と
向かい合っている。そして、第1のパッド設置面39
a,39bに上記第2の信号配線層35bが導かれてい
るとともに、第2のパッド設置面40に第3の信号配線
層35cが導かれている。
臨む回路基板32の表面32aと、上記第1および第2
のパッド設置面39a,39b,40には、夫々多数の
パッド42が配置されている。
口端38aに沿って互いに間隔を存して配置され、これ
らパッド42は、凹部38の開口端38aを取り囲むよ
うに2列に並べられている。第1のパッド設置面39
a,39bのパッド42は、夫々互いに間隔を存して2
列に並べて配置されている。第2のパッド設置面40の
パッド42は、互いに間隔を存して4列に並べて配置さ
れている。そのため、回路基板32を平面的に見た場合
に、上記パッド42は、凹部38およびその開口端38
aの周囲に亘る範囲にマトリックス状に縦横に一列に並
べて配置されている。
2aのパッド42は、一層目の第1の信号配線層35a
に電気的に接続されている。この第1の信号配線層35
aは、外側の列のパッド42に連なる第1の配線パター
ン43aと、内側の列のパッド42に連なる第2の配線
パターン43bとを備えている。第1の配線パターン4
3aは、互いに間隔を存して平行に配置されており、パ
ッド42の配置エリアの外方に向けて延びている。第2
の配線パターン43bは、外側の列のパッド42の間を
通して第1の配線パターン43aの間に導かれ、この第
1の配線パターン43aと平行に配置されている。
9a,39bのパッド42は、二層目の第2の信号配線
層35bに電気的に接続されている。この第2の信号配
線層35bは、外側の列のパッド42に連なる第1の配
線パターン44aと、内側の列のパッド42に連なる第
2の配線パターン44bとを備えている。第1の配線パ
ターン44aは、互いに間隔を存して平行に配置されて
おり、上記パッド42の配置エリアの外方に向けて延び
ている。第2の配線パターン44bは、外側の列のパッ
ド42の間を通して第1の配線パターン44aの間に導
かれ、この第1の配線パターン44aと平行に配置され
ている。
0のパッド42は、三層目の第3の信号配線層35cに
電気的に接続されている。この第3の信号配線層35c
は、外側の列のパッド42に連なる第1の配線パターン
45aと、内側の列のパッド42に連なる第2の配線パ
ターン45bとを備えている。第1の配線パターン45
aは、互いに間隔を存して平行に配置されており、上記
パッド42の配置エリアの外方に向けてに延びている。
第2の配線パターン45bは、外側の列のパッド42の
間を通して第1の配線パターン45aの間に導かれ、こ
の第1の配線パターン45aと平行に配置されている。
5a〜35cは、夫々2列のパッド42に連なる第1お
よび第2の配線パターン43a,43b,44,44
b,45a,45bを有している。
接続端子となるバンプ48の点を除き、上記従来の技術
で述べた半導体パッケージ1と基本的に同一の構成を有
している。そのため、上記従来の半導体パッケージ1と
同一の構成部分については同一の参照符号を付してその
説明を省略する。
ッケージ本体3を構成するプリント基板4の裏面4bに
マトリックス状に並べて配置されている。これらバンプ
48は、上記回路基板32のパッド42に対応するもの
で、夫々円柱(ピン)状をなしている。そして、バンプ
48の高さ寸法は、半導体パッケージ31の最外周のパ
ッド42から内側に進むに従い次第に大きくなるように
三段階に亘って変化している。
導体パッケージ31を実装した状態では、そのパッケー
ジ本体3が階段状の第1および第2のパッド設置面39
a,39b,40を有する凹部38と向かい合う。この
ため、パッケージ本体3と回路基板32の表面32aと
の間の距離に比べて、パッケージ本体3と第1のパッド
設置面39a,39bとの間の距離の方が大きくなると
ともに、このパッケージ本体3と第1のパッド設置面3
9a,39bとの間の距離よりも、パッケージ本体3と
第2のパッド設置面40との間の距離の方が大きくな
る。
第2のパッド設置面39a,39b,40のパッド42
に対応するバンプ48の高さ寸法は、回路基板32の表
面32aのパッド42に対応するバンプ48の高さ寸法
よりも大きく定められており、上記凹部38の深さ分を
吸収している。
8は、回路基板32のパッド42に半田付けされ、この
ことにより、半導体パッケージ31と回路基板32とが
電気的に接続されている。
ジ31が実装される回路基板32に、階段状に配置され
た第1および第2のパッド設置面39a,39b,40
を有する凹部38を形成し、これら第1および第2のパ
ッド設置面39a,39b,40に、回路基板32の内
部の第2および第3の信号配線層35b,35cを導い
たので、これら第1および第2のパッド設置面39a,
39b,40上で、複数列のパッド42と第2および第
3の信号配線層35b,35cとを電気的に接続するこ
とができる。
ルが不要となるから、第2および第3の信号配線層35
b,35cをスルーホールの間に導くといった、配線パ
ターン44a,44b,45a,45bを形成する上で
の制約がなくなり、回路基板32の内部の第2および第
3の信号配線層35b,35cにおいても、回路基板3
2の表面32aの第1の信号配線層35aと同様の条件
の下で配線パターン44a,44b,45a,45bを
形成することができる。
数の配線パターン44a,44b,45a,45bを無
理なく形成することができ、信号配線層数を減らしつ
つ、高密度な信号配線が可能となる。
ールが一切不要となるから、回路基板32の裏面32b
のうち、凹部38に対応した部分にもその他の半導体パ
ッケージやコネクタのような回路部品を配置することが
できる。このため、回路基板32上の実装密度を高める
ことができ、回路基板32の小型化が可能となる。
ジ31のバンプ48の高さを、第1および第2のパッド
設置面39a,39b,40の深さに応じて異ならせて
いるので、一部のパッド42が凹部38の内側に配置さ
れている構成でありながら、パッケージ本体3の基本的
な構成を変更する必要はなく、コストの低減が可能とな
る。
パッケージの全てのバンプを円柱(ピン)状に形成した
が、本発明はこれに特定されるものではなく、例えば回
路基板の表面のパッドに接続される外側2列のバンプの
みをボール状に形成し、第1および第2のパッド設置面
のパッドに接続されるバンプを円柱又は角柱状に形成し
ても良い。
特定されるものではなく、図6に本発明の第2の実施の
形態を示す。この第2の実施の形態は、半導体パッケー
ジ31のプリント基板52の構成が上記第1の実施の形
態と相違しており、それ以外の構成は、第1の実施の形
態と同様である。そのため、第2の実施の形態におい
て、上記第1の実施の形態と同一の構成部分には、同一
の参照符号を付してその説明を省略する。
は、上記回路基板32と向かい合う裏面52bに凸部5
3を有している。凸部53は、半導体パッケージ31を
回路基板32に実装した時に、この回路基板32の凹部
38と向かい合っている。
39bと向かい合う一対の第1のバンプ設置面55a,
55bと、第2のパッド設置面40と向かい合う第2の
バンプ設置面56とを有する階段状をなしている。その
ため、プリント基板52の裏面52bから第1の第1の
バンプ設置面55a,55bまでの高さは、プリント基
板52の裏面52bから第2のバンプ設置面56までの
高さよりも小さくなっている。
よび第2のバンプ設置面56a,56bとには、夫々ボ
ール状をなす多数の半田バンプ57が配置されている。
裏面52bの半田バンプ57は、凸部53を取り囲むよ
うに互いに間隔を存して2列に並べて配置されている。
第1のバンプ設置面56aの半田バンプ57は、互いに
間隔を存して2列に並べて配置されている。第2のバン
プ設置面56bの半田バンプ57は、互いに間隔を存し
て4列に並べて配置されている。
を平面的に見た場合に、上記半田バンプ57は、凸部5
3およびその周囲に亘る範囲にマトリックス状に縦横に
一列に並べて配置されており、これら全ての半田バンプ
57の形状および寸法は、互いに同一のものとなってい
る。
田付けされており、これにより、半導体パッケージ31
と回路基板32とが電気的に接続されている。このよう
な構成によると、半導体パッケージ31のプリント基板
52は、階段状に配置された第1および第2のバンプ設
置面55a,55b,56を有する凸部53を備えてい
るので、1および第2のバンプ設置面55a,55b,
56と第1および第2のパッド設置面39a,39b,
40との間の寸法を、プリント基板52の裏面52bと
回路基板32の表面32aとの間の寸法と同等に定める
ことができる。
2を収容する凹部38を形成したにも拘らず、多数の半
田バンプ57の形状および寸法を均等化することがで
き、これら半田バンプ57とパッド42とを確実に接触
させることができる。よって、半導体パッケージ31と
回路基板32との接続の信頼性が向上する。
実施の形態を開示している。この第3の実施の形態は、
半導体パッケージ31が実装される回路基板61の部分
的な構成が上記第1の実施の形態と相違しており、それ
以外の構成は、上記第1の実施の形態と同様である。
体パッケージ31の実装部分に対応した位置に、凹部6
2を有している。凹部62は、回路基板61の表面61
aに開口された正方形状の開口端62aを有し、この凹
部62の開口形状は、半導体パッケージ31のパッケー
ジ本体3の平面形状よりも小さく定められている。その
ため、凹部62は、半導体パッケージ31の外側から2
列目のバンプ48によって囲まれた部分に位置されてい
る。
している。パッド設置面63は、凹部62の底面を兼ね
ている。このパッド設置面63は、第2の絶縁層34b
の表面によって構成され、回路基板61の表面61aか
らパッド設置面63までの深さ寸法は、第1の絶縁層3
4aの厚み寸法に略対応している。そのため、凹部62
のパッド設置面63は、回路基板61の表面61aと協
働して階段状の段差を構成している。
2aを通じて回路基板61の外方に露出され、上記半導
体パッケージ31と向かい合っている。このパッド設置
面63には、上記第2の信号配線層35bが導かれてい
る。
および上記パッド設置面63には、夫々多数のパッド4
2が配置されている。表面32aのパッド42は、凹部
62の開口端62aに沿って互いに間隔を存して配置さ
れ、これらパッド42は、凹部62の開口端62aを取
り囲むように2列に並べられている。パッド設置面63
のパッド42は、夫々互いに間隔を存して8列に並べて
配置されている。そのため、回路基板61を平面的に見
た場合に、上記パッド42は、凹部62およびその開口
端62aの周囲に亘る範囲にマトリックス状に縦横に一
列に並べて配置されている。
1aのパッド42は、上記第1の実施の形態と同様に、
一層目の第1の信号配線層35aに電気的に接続されて
いる。また、パッド設置面63のパッド42のうち、外
側の2列のパッド42は、上記第1の実施の形態と同様
に、2層目の第2の信号配線層35bに電気的に接続さ
れている。
2列のパッド42を除く残りの4列のパッド42は、多
数のスルーホール65を介して3層目の第3の信号配線
層35cに電気的に接続されている。スルーホール65
は、回路基板61を厚み方向に貫通しており、パッド設
置面63および回路基板61の裏面61bに夫々開口さ
れている。夫々のスルーホール65の内面は、導電層6
6によって覆われている。スルーホール65は、図8に
示すように、上記第2の信号配線層35bが接続された
2列のパッド42よりも内側において、夫々四つのパッ
ド42で囲まれる部分に配置され、回路基板61の縦横
に一列に並べられている。
続される第3の信号配線層35cは、残りの4列のパッ
ド42のうち、外側の列のパッド42に連なる第1の配
線パターン45aと、内側の列のパッド42に連なる第
2の配線パターン45bとを備えている。第1の配線パ
ターン45aは、互いに間隔を存して平行に配置されて
おり、上記パッド42の配置エリアの外方に向けて延び
ている。第2の配線パターン45bは、外側の列のスル
ーホール65の間を通して第1の配線パターン45aの
間に導かれ、この第1の配線パターン45aと平行に配
置されている。
3に配置されたパッド42のうち、外側2列のパッド4
2を除く内側4列のパッド42は、スルーホール65を
介して第3の信号配線層35cに電気的に接続されてい
るので、一つのパッド設置面63により多くのパッド4
2を配置することができる。このため、凹部62のパッ
ド設置面63は一つあれば良く、その分、凹部62の形
状を簡略化して回路基板61の製造コストを低減するこ
とができる。
線層35cに接続されているのみであるから、第3の信
号配線層35cの配線パターン45a,45bを形成す
る上での制約がなくなり、この第3の信号配線層35c
においても、第1および第2の信号配線層35a,35
bと同様の条件の下で配線パターン45a,45bを形
成することができる。したがって、4列のパッド42に
対応した数の配線パターン45a,45bを無理なく形
成することができる。
板に実装される回路部品は、一つの半導体素子を搭載し
た半導体パッケージに特定されるものではなく、例えば
プリント基板上に複数の半導体素子を搭載した、いわゆ
るMCMと呼ばれるマルチチップ・モジュールであって
も良い。
た発明よれば、スルーホールを用いることなく回路基板
の内部に位置する内層の信号配線層とパッドとを電気的
に接続することができる。そのため、内層の信号配線層
の配線パターンを形成する上での制約がなくなり、回路
基板の実装面に位置する一層目の信号配線層と同等の条
件の下で配線パターンを形成することができ、複数列の
パッドに対応した数の配線パターンを得ることができ
る。したがって、信号配線層の積層数を減らしつつ高密
度な配線が可能となり、回路基板の製造コストを低減す
ることができる。しかも、スルーホールが不要となれ
ば、回路基板の回路部品とは反対側の面にも他の回路部
品を配置することができ、回路基板上の実装密度を高め
ることができる。また、請求項8および11に記載され
た発明によれば、上記主な効果に加えて、多数のバンプ
の形状および寸法を均等化することができ、これらバン
プをパッドに確実に接触させることができる。さらに、
請求項9および12に記載された発明によれば、スルー
ホールの数を数を減らしつつ、内層の信号配線層とパッ
ドとを電気的に接続できるために、内層の信号配線層の
配線パターンを形成する上での制約が少なくなり、複数
列のパッドに対応した数の配線パターンを得ることがで
きる。したがって、信号配線層の積層数を減らしつつ高
密度な配線が可能となり、回路基板の製造コストを低減
することができる。その上、パッド設置面上の一部のパ
ッドは、スルーホールを介して内層の信号配線層に接続
されているので、一つのパッド設置面により多くのパッ
ドを配置することができ、その分、パッド設置面の数を
減らして、凹部の形状を簡略化することができる。
ュールを搭載したポータブルコンピュータの断面図。
示す回路モジュールの断面図。
信号配線層の配線経路を示す平面図。
ッケージを回路基板に実装した状態を示す回路モジュー
ルの断面図。
ッケージを回路基板に実装した状態を示す回路モジュー
ルの断面図。
信号配線層の配線経路を示す平面図。
面図。
面図。
面図。
面図。
線層) 36,62…凹部 39a,39b,40,63…パッド設置面(第1およ
び第2のパッド設置面) 42…パッド 48…バンプ 53…凸部 55a,55b…バンプ設置面(第1および第2のバン
プ設置面) 65…スルーホール
Claims (12)
- 【請求項1】 マトリックス状に並べて配置された多数
のバンプを有する回路部品と;この回路部品が実装され
る実装面を有し、この実装面に、多数のパッドがマトリ
ックス状に並べて配置されるとともに、内層に複数の信
号配線層が配置された多層の回路基板と;を備えてお
り、 この回路基板のパッドに上記回路部品のバンプを電気的
に接続してなる回路モジュールにおいて、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記回路部品と向かい合い、かつ、上記実装面から
の深さが異なる複数のパッド設置面を有する階段状をな
しており、これら各パッド設置面に、上記信号配線層に
電気的に接続されるパッドを配置したことを特徴とする
回路モジュール。 - 【請求項2】 請求項1の記載において、上記回路部品
は、半導体素子が実装されたパッケージ基材を有し、こ
のパッケージ基材の裏面に上記バンプがマトリックス状
に並べて配置され、上記バンプは柱状をなすとともに、
これらバンプのうち、上記パッド設置面上のパッドに対
応するバンプの高さ寸法は、上記実装面上のパッドに対
応するバンプの高さ寸法よりも大きく定められているこ
とを特徴とする回路モジュール。 - 【請求項3】 請求項1の記載において、上記回路部品
は、半導体素子が実装されたパッケージ基材を有する半
導体パッケージであり、この半導体パッケージのパッケ
ージ基材は、上記回路基板の実装面と向かい合う裏面
に、上記凹部に対応する凸部を有し、この凸部は、上記
パッド設置面と向かい合う複数のバンプ設置面を有する
階段状をなすとともに、これらバンプ設置面および上記
パッケージ基材の裏面に上記バンプが配置されているこ
とを特徴とする回路モジュール。 - 【請求項4】 請求項1の記載において、上記回路基板
は、上記凹部の底面に開口された複数のスルーホールを
有し、これらスルーホールは、上記信号配線層に電気的
に接続されていることを特徴とする回路モジュール。 - 【請求項5】 マトリックス状に並べて配置された多数
の半田バンプを有する半導体パッケージと;この半導体
パッケージが実装される実装面を有し、この実装面に、
多数のパッドがマトリックス状に並べて配置された回路
基板と;を備えており、 この回路基板のパッドに上記半導体パッケージの半田バ
ンプを半田付けしてなる回路モジュールにおいて、 上記回路基板は、複数の絶縁層と、上記パッドに電気的
に接続された複数の信号配線層とを交互に積層して構成
され、この回路基板の実装面に、一層目の信号配線層を
配置するとともに、 上記回路基板は、上記実装面に開口された凹部を有し、
この凹部は、上記半導体パッケージと向かい合い、か
つ、上記実装面からの深さが異なる複数のパッド設置面
を有する階段状をなしており、これら各パッド設置面
に、上記絶縁層の間に介在された内層の信号配線層を導
くとともに、これら信号配線層に接続されるパッドを配
置したことを特徴とする回路モジュール。 - 【請求項6】 回路部品が実装される実装面に、多数の
パッドがマトリックス状に並べて配置されるとともに、
内層に複数の信号配線層が配置された多層の基板本体を
有し、この基板本体のパッドに上記回路部品のバンプを
電気的に接続してなる回路基板において、 上記基板本体は、上記実装面に凹部を有し、この凹部
は、上記回路部品と向かい合い、かつ、上記実装面から
の深さが異なる複数のパッド設置面を有する階段状をな
しており、これら各パッド設置面に、上記信号配線層に
電気的に接続されるパッドを配置したことを特徴とする
回路基板。 - 【請求項7】 請求項6の記載において、上記基板本体
は、上記凹部の底面に開口された複数のスルーホールを
有し、これらスルーホールは、上記信号配線層に電気的
に接続されていることを特徴とする回路基板。 - 【請求項8】 マトリックス状に並べて配置された多数
のバンプを有する半導体パッケージと;この半導体パッ
ケージが実装される実装面を有し、この実装面に、多数
のパッドがマトリックス状に並べて配置されるととも
に、内層に複数の信号配線層が配置された多層の回路基
板と;を備えており、 この回路基板のパッドに上記半導体パッケージのバンプ
を電気的に接続してなる回路モジュールにおいて、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記半導体パッケージと向かい合い、かつ、上記実
装面からの深さが異なる複数のパッド設置面を有する階
段状をなしており、これら各パッド設置面に、上記信号
配線層に電気的に接続されるパッドを配置するととも
に、 上記半導体パッケージは、上記回路基板の実装面と向か
い合う裏面に、上記凹部に対応する凸部を有し、この凸
部は、上記パッド設置面と向かい合う複数のバンプ設置
面を有する階段状をなすとともに、これらバンプ設置面
および上記パッケージ基材の裏面に上記バンプを配置し
たことを特徴とする回路モジュール。 - 【請求項9】 マトリックス状に並べて配置された多数
のバンプを有する回路部品と;この回路部品が実装され
る実装面を有し、この実装面に、多数のパッドがマトリ
ックス状に並べて配置されるとともに、内層に複数の信
号配線層が配置された多層の回路基板と;を備えてお
り、 この回路基板のパッドに上記回路部品のバンプを電気的
に接続してなる回路モジュールにおいて、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記回路部品と向かい合う底部にパッド設置面を有
し、このパッド設置面に、上記信号配線層のうちの一部
の信号配線層に電気的に接続されるパッドと、残りの信
号配線層にスルーホールを介して接続されるパッドとを
配置したことを特徴とする回路モジュール。 - 【請求項10】 箱状をなす筐体と;この筐体の内部に
収容された回路モジュールと;を備え、 この回路モジュールは、マトリックス状に並べて配置さ
れた多数のバンプを有する回路部品と;この回路部品が
実装される実装面を有し、この実装面に、多数のパッド
がマトリックス状に並べて配置されるとともに、内層に
複数の信号配線層が配置された多層の回路基板と;を含
み、この回路基板のパッドに上記回路部品のバンプを電
気的に接続してなる電子機器において、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記回路部品と向かい合い、かつ、上記実装面から
の深さが異なる複数のパッド設置面を有する階段状をな
しており、これら各パッド設置面に、上記信号配線層に
電気的に接続されるパッドを配置したことを特徴とする
電子機器。 - 【請求項11】 箱状をなす筐体と;この筐体の内部に
収容された回路モジュールと;を備え、 この回路モジュールは、マトリックス状に並べて配置さ
れた多数のバンプを有する半導体パッケージと;この半
導体パッケージが実装される実装面を有し、この実装面
に、多数のパッドがマトリックス状に並べて配置される
とともに、内層に複数の信号配線層が配置された多層の
回路基板と;を含み、この回路基板のパッドに上記半導
体パッケージのバンプを電気的に接続してなる電子機器
において、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記半導体パッケージと向かい合い、かつ、上記実
装面からの深さが異なる複数のパッド設置面を有する階
段状をなしており、これら各パッド設置面に、上記信号
配線層に電気的に接続されるパッドを配置するととも
に、 上記半導体パッケージは、上記回路基板の実装面と向か
い合う裏面に、上記凹部に対応する凸部を有し、この凸
部は、上記パッド設置面と向かい合う複数のバンプ設置
面を有する階段状をなすとともに、これらバンプ設置面
および上記パッケージ基材の裏面に上記バンプを配置し
たことを特徴とする電子機器。 - 【請求項12】 箱状をなす筐体と;この筐体の内部に
収容された回路モジュールと;を備え、 この回路モジュールは、マトリックス状に並べて配置さ
れた多数のバンプを有する回路部品と;この回路部品が
実装される実装面を有し、この実装面に、多数のパッド
がマトリックス状に並べて配置されるとともに、内層に
複数の信号配線層が配置された多層の回路基板と;を含
み、この回路基板のパッドに上記回路部品のバンプを電
気的に接続してなる電子機器において、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記回路部品と向かい合う底部にパッド設置面を有
し、このパッド設置面に、上記信号配線層のうちの一部
の信号配線層に電気的に接続されるパッドと、残りの信
号配線層にスルーホールを介して接続されるパッドとを
配置したことを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8345199A JPH10189656A (ja) | 1996-12-25 | 1996-12-25 | 回路モジュールおよびこの回路モジュールに用いる回路基板、ならびに回路モジュールを搭載した電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8345199A JPH10189656A (ja) | 1996-12-25 | 1996-12-25 | 回路モジュールおよびこの回路モジュールに用いる回路基板、ならびに回路モジュールを搭載した電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10189656A true JPH10189656A (ja) | 1998-07-21 |
Family
ID=18374976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8345199A Pending JPH10189656A (ja) | 1996-12-25 | 1996-12-25 | 回路モジュールおよびこの回路モジュールに用いる回路基板、ならびに回路モジュールを搭載した電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10189656A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1049162A3 (en) * | 1999-04-27 | 2001-06-27 | Nec Corporation | Interconnection structure of a multilayer circuit board for electrical connection to a semiconductor package and manufacturing method thereof |
JPWO2016114358A1 (ja) * | 2015-01-16 | 2017-08-17 | 株式会社村田製作所 | 基板、基板の製造方法及び弾性波装置 |
-
1996
- 1996-12-25 JP JP8345199A patent/JPH10189656A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1049162A3 (en) * | 1999-04-27 | 2001-06-27 | Nec Corporation | Interconnection structure of a multilayer circuit board for electrical connection to a semiconductor package and manufacturing method thereof |
JPWO2016114358A1 (ja) * | 2015-01-16 | 2017-08-17 | 株式会社村田製作所 | 基板、基板の製造方法及び弾性波装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6731009B1 (en) | Multi-die assembly | |
USRE42332E1 (en) | Integrated circuit package, ball-grid array integrated circuit package | |
US6774478B2 (en) | Stacked semiconductor package | |
US8395259B2 (en) | Multi-chip package having a stacked plurality of different sized semiconductor chips, and method of manufacturing the same | |
US7183643B2 (en) | Stacked packages and systems incorporating the same | |
US7473993B2 (en) | Semiconductor stack package and memory module with improved heat dissipation | |
KR101409946B1 (ko) | 적층형 마이크로전자 패키지 | |
KR20040030206A (ko) | 반도체 패키지 | |
JP2001244293A (ja) | 半導体素子及びこれを用いた半導体装置 | |
KR20140028014A (ko) | 두 개 이상의 다이에 대한 다중 다이 페이스-다운 적층 | |
US7095107B2 (en) | Ball assignment schemes for integrated circuit packages | |
US6121679A (en) | Structure for printed circuit design | |
KR102674087B1 (ko) | 전자기간섭 차폐층을 포함하는 반도체 패키지 | |
US6404046B1 (en) | Module of stacked integrated circuit packages including an interposer | |
KR100271656B1 (ko) | 비지에이 반도체 패키지 및 그 제조방법 | |
US5691569A (en) | Integrated circuit package that has a plurality of staggered pins | |
US6803666B2 (en) | Semiconductor chip mounting substrate and semiconductor device using the same | |
KR100895812B1 (ko) | 적층 반도체 패키지 | |
JPH10189656A (ja) | 回路モジュールおよびこの回路モジュールに用いる回路基板、ならびに回路モジュールを搭載した電子機器 | |
US11166368B2 (en) | Printed circuit board and semiconductor package including the same | |
US20050230829A1 (en) | Semiconductor device | |
US20050104206A1 (en) | Mounting structure in integrated circuit module | |
JPH09186424A (ja) | プリント回路基板 | |
US7939951B2 (en) | Mounting substrate and electronic apparatus | |
KR100470387B1 (ko) | 적층 칩 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20060310 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080828 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080917 |
|
A521 | Written amendment |
Effective date: 20081117 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090717 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Effective date: 20090717 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 3 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130731 Year of fee payment: 4 |