JPH10189656A - 回路モジュールおよびこの回路モジュールに用いる回路基板、ならびに回路モジュールを搭載した電子機器 - Google Patents
回路モジュールおよびこの回路モジュールに用いる回路基板、ならびに回路モジュールを搭載した電子機器Info
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Abstract
(57)【要約】
【課題】本発明は、信号配線層の数を増やすことなく高
密度な配線が可能となり、構造簡単でコストを低減でき
る回路モジュールを得ることにある。 【解決手段】回路モジュール30は、多数のバンプ48を有
する回路部品31と；回路部品が実装される表面32a に、
多数のパッド42がマトリックス状に並べて配置された回
路基板31と；を備えている。回路基板は、複数の絶縁層
34a 〜34c と、パッドに電気的に接続された複数の信号
配線層35a 〜35c とを交互に積層して構成されている。
回路基板は、表面に開口された凹部38を有し、この凹部
は、回路部品と向かい合い、かつ、表面からの深さが異
なる複数のパッド設置面39a,39b,40を有する階段状をな
している。各パッド設置面には、絶縁層の間に介在され
た内層の信号配線層が導かれるとともに、これら信号配
線層に対応する複数のパッドが配置されている。
密度な配線が可能となり、構造簡単でコストを低減でき
る回路モジュールを得ることにある。 【解決手段】回路モジュール30は、多数のバンプ48を有
する回路部品31と；回路部品が実装される表面32a に、
多数のパッド42がマトリックス状に並べて配置された回
路基板31と；を備えている。回路基板は、複数の絶縁層
34a 〜34c と、パッドに電気的に接続された複数の信号
配線層35a 〜35c とを交互に積層して構成されている。
回路基板は、表面に開口された凹部38を有し、この凹部
は、回路部品と向かい合い、かつ、表面からの深さが異
なる複数のパッド設置面39a,39b,40を有する階段状をな
している。各パッド設置面には、絶縁層の間に介在され
た内層の信号配線層が導かれるとともに、これら信号配
線層に対応する複数のパッドが配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、マトリックス状に
並べて配置された多数のバンプを有する回路部品と、こ
の回路部品が実装された回路基板とを有する回路モジュ
ールおよびこの回路モジュールに用いる多層構造の回路
基板、ならびに回路モジュールを搭載した電子機器に関
する。
並べて配置された多数のバンプを有する回路部品と、こ
の回路部品が実装された回路基板とを有する回路モジュ
ールおよびこの回路モジュールに用いる多層構造の回路
基板、ならびに回路モジュールを搭載した電子機器に関
する。
【０００２】
【従来の技術】最近、ポータブルコンピュータの性能は
飛躍的に進歩し、それに伴い、ＣＰＵを構成する半導体
パッケージにしても、入出力数の増大により益々多ピン
化する傾向にある。ＱＦＰ(quad flat package) に代表
される半導体パッケージは、四つの周辺部に多数のピン
を一列に並べて配置しているため、多ピン化が進む程に
パッケージ・サイズが大きくなり、回路基板上に広い実
装スペースを必要とする。
飛躍的に進歩し、それに伴い、ＣＰＵを構成する半導体
パッケージにしても、入出力数の増大により益々多ピン
化する傾向にある。ＱＦＰ(quad flat package) に代表
される半導体パッケージは、四つの周辺部に多数のピン
を一列に並べて配置しているため、多ピン化が進む程に
パッケージ・サイズが大きくなり、回路基板上に広い実
装スペースを必要とする。
【０００３】この回路基板上でのパッケージの占有面積
を抑制しつつ、多ピン化に対応し得るものとして、ボー
ルグリッドアレイ（ＢＧＡ）形の半導体パッケージが知
られている。この種の半導体パッケージは、上記ＱＦＰ
のように周辺部にピンを配列したパッケージとは異な
り、回路基板と向かい合う面全体に亘って多数のバンプ
がマトリックス状に並べて配列されているため、パッケ
ージ・サイズを小さく抑えながら、多数のバンプを無理
なく配置することができ、高密度な実装に適している。
を抑制しつつ、多ピン化に対応し得るものとして、ボー
ルグリッドアレイ（ＢＧＡ）形の半導体パッケージが知
られている。この種の半導体パッケージは、上記ＱＦＰ
のように周辺部にピンを配列したパッケージとは異な
り、回路基板と向かい合う面全体に亘って多数のバンプ
がマトリックス状に並べて配列されているため、パッケ
ージ・サイズを小さく抑えながら、多数のバンプを無理
なく配置することができ、高密度な実装に適している。
【０００４】図１０ないし図１４は、従来のボールグリ
ッドアレイ形の半導体パッケージ１と回路基板２との接
続部分の構成を開示している。この図１０において、半
導体パッケージ１は、偏平な四角形箱状をなすパッケー
ジ本体３を有している。パッケージ本体３は、パッケー
ジ基材としてのプリント基板４と、このプリント基板４
の表面４ａに実装された一つの半導体素子５と、この半
導体素子５をプリント基板４にモールドする合成樹脂あ
るいはセラミックス製のモールド材６とを備えている。
ッドアレイ形の半導体パッケージ１と回路基板２との接
続部分の構成を開示している。この図１０において、半
導体パッケージ１は、偏平な四角形箱状をなすパッケー
ジ本体３を有している。パッケージ本体３は、パッケー
ジ基材としてのプリント基板４と、このプリント基板４
の表面４ａに実装された一つの半導体素子５と、この半
導体素子５をプリント基板４にモールドする合成樹脂あ
るいはセラミックス製のモールド材６とを備えている。
【０００５】プリント基板４の表面４ａには、配線パタ
ーン７が形成されており、この配線パターン７に上記半
導体素子５の電極がワイヤーボンディングされている。
プリント基板４の裏面４ｂには、ボール状をなす多数の
バンプ８がマトリックス状に並べて配置されている。こ
れらバンプ８は、プリント基板４の裏面４ｂの略全面に
亘っているとともに、上記配線パターン７を介して半導
体素子５に電気的に接続されている。
ーン７が形成されており、この配線パターン７に上記半
導体素子５の電極がワイヤーボンディングされている。
プリント基板４の裏面４ｂには、ボール状をなす多数の
バンプ８がマトリックス状に並べて配置されている。こ
れらバンプ８は、プリント基板４の裏面４ｂの略全面に
亘っているとともに、上記配線パターン７を介して半導
体素子５に電気的に接続されている。
【０００６】また、上記回路基板２は、半導体パッケー
ジ１が実装される表面２ａと、この表面２ａの反対側に
位置された裏面２ｂとを有している。回路基板２の表面
２ａには、上記半導体パッケージ１のバンプ８に対応す
る多数のパッド１０がマトリックス状に並べて配置され
ている。
ジ１が実装される表面２ａと、この表面２ａの反対側に
位置された裏面２ｂとを有している。回路基板２の表面
２ａには、上記半導体パッケージ１のバンプ８に対応す
る多数のパッド１０がマトリックス状に並べて配置され
ている。
【０００７】図１１に示した例では、互いに間隔を存し
て配列された多数のパッド列Ａ1 〜Ａn を有し、夫々の
パッド列Ａ1 〜Ａn では、多数のパッド１０が互いに間
隔を存して一列に並べて配置されている。したがって、
パッド１０は、回路基板２の表面２ａにおいて、縦横に
一列に並べられている。
て配列された多数のパッド列Ａ1 〜Ａn を有し、夫々の
パッド列Ａ1 〜Ａn では、多数のパッド１０が互いに間
隔を存して一列に並べて配置されている。したがって、
パッド１０は、回路基板２の表面２ａにおいて、縦横に
一列に並べられている。
【０００８】図１０に示すように、回路基板２は、第１
ないし第３の絶縁層１２ａ〜１２ｃと、第１ないし第４
の信号配線層１３ａ〜１３ｄとを交互に積層してなる多
層構造をなしている。第１の絶縁層１２ａは、回路基板
２の表面２ａを構成し、第３の絶縁層１２ｃは、回路基
板２の裏面２ｂを構成している。
ないし第３の絶縁層１２ａ〜１２ｃと、第１ないし第４
の信号配線層１３ａ〜１３ｄとを交互に積層してなる多
層構造をなしている。第１の絶縁層１２ａは、回路基板
２の表面２ａを構成し、第３の絶縁層１２ｃは、回路基
板２の裏面２ｂを構成している。
【０００９】回路基板２の表面２ａに配置された第１の
信号配線層１３ａは、図１１に示すように、上記マトリ
ックス状に並べられたパッド１０のうち、外側の２列の
パッド１０に接続された多数の第１および第２の配線パ
ターン１４ａ，１４ｂを有している。第１の配線パター
ン１４ａは、互いに間隔を存して平行に配置されてお
り、上記パッド１０の配置エリアの外方に向けて延びて
いる。第２の配線パターン１４ｂは、外側の列のパッド
１０の間を通して第１の配線パターン１４ａの間に導か
れている。
信号配線層１３ａは、図１１に示すように、上記マトリ
ックス状に並べられたパッド１０のうち、外側の２列の
パッド１０に接続された多数の第１および第２の配線パ
ターン１４ａ，１４ｂを有している。第１の配線パター
ン１４ａは、互いに間隔を存して平行に配置されてお
り、上記パッド１０の配置エリアの外方に向けて延びて
いる。第２の配線パターン１４ｂは、外側の列のパッド
１０の間を通して第１の配線パターン１４ａの間に導か
れている。
【００１０】また、第１ないし第３の絶縁層１２ａ〜１
２ｃの間に積層された第２および第３の信号配線層１３
ｂ，１３ｃと、回路基板２の裏面２ｂに配置された第４
の信号配線層１３ｄは、夫々多数のスルーホール１５を
介して残りのパッド１０に接続されている。
２ｃの間に積層された第２および第３の信号配線層１３
ｂ，１３ｃと、回路基板２の裏面２ｂに配置された第４
の信号配線層１３ｄは、夫々多数のスルーホール１５を
介して残りのパッド１０に接続されている。
【００１１】スルーホール１５は、回路基板２を厚み方
向に貫通しており、夫々のスルーホール１５の内面は、
導電層１６によって覆われている。スルーホール１５
は、図１１に示すように、上記外側の２列のパッド１０
よりも内側において、夫々四つのパッド１０で囲まれる
部分に配置され、回路基板２の縦横に一列に並べられて
いる。
向に貫通しており、夫々のスルーホール１５の内面は、
導電層１６によって覆われている。スルーホール１５
は、図１１に示すように、上記外側の２列のパッド１０
よりも内側において、夫々四つのパッド１０で囲まれる
部分に配置され、回路基板２の縦横に一列に並べられて
いる。
【００１２】そのため、最も外側に位置する一列目のス
ルーホール１５は、回路基板２の表面２ａにおいて、外
側から３列目のパッド１０に電気的に接続され、２列目
のスルーホール１５は、回路基板２の表面２ａにおい
て、外側から４列面のパッド１０に電気的に接続されて
いる。同様に３列目のスルーホール１５は、外側から５
列目のパッド１０に、４列目のスルーホール１５は、外
側から６列目のパッド１０に夫々電気的に接続されてい
る。
ルーホール１５は、回路基板２の表面２ａにおいて、外
側から３列目のパッド１０に電気的に接続され、２列目
のスルーホール１５は、回路基板２の表面２ａにおい
て、外側から４列面のパッド１０に電気的に接続されて
いる。同様に３列目のスルーホール１５は、外側から５
列目のパッド１０に、４列目のスルーホール１５は、外
側から６列目のパッド１０に夫々電気的に接続されてい
る。
【００１３】図１２に示すように、１列目と２列目のス
ルーホール１５は、回路基板２の内部において、第２の
信号配線層１３ｂに電気的に接続されている。第２の信
号配線層１３ｂは、１列目と２列目のスルーホール１５
に接続された多数の第１および第２の配線パターン１７
ａ，１７ｂを有している。第１の配線パターン１７ａ
は、互いに間隔を存して平行に配置されており、上記ス
ルーホール１５の配置エリアの外方に向けて延びてい
る。第２の配線パターン１７ｂは、１列目のスルーホー
ル１５の間を通して第１の配線パターン１７ａの間に導
かれている。
ルーホール１５は、回路基板２の内部において、第２の
信号配線層１３ｂに電気的に接続されている。第２の信
号配線層１３ｂは、１列目と２列目のスルーホール１５
に接続された多数の第１および第２の配線パターン１７
ａ，１７ｂを有している。第１の配線パターン１７ａ
は、互いに間隔を存して平行に配置されており、上記ス
ルーホール１５の配置エリアの外方に向けて延びてい
る。第２の配線パターン１７ｂは、１列目のスルーホー
ル１５の間を通して第１の配線パターン１７ａの間に導
かれている。
【００１４】図１３に示すように、３列目のスルーホー
ル１５は、回路基板２の内部において、第３の信号配線
層１３ｃに電気的に接続されている。第３の信号配線層
１３ｃは、３列目のスルーホール１５に接続された多数
の配線パターン１８を有している。配線パターン１８
は、１列目および２列目のスルーホール１５の間を通し
て、これらスルーホール１５の配置エリアの外方に向け
て延びている。
ル１５は、回路基板２の内部において、第３の信号配線
層１３ｃに電気的に接続されている。第３の信号配線層
１３ｃは、３列目のスルーホール１５に接続された多数
の配線パターン１８を有している。配線パターン１８
は、１列目および２列目のスルーホール１５の間を通し
て、これらスルーホール１５の配置エリアの外方に向け
て延びている。
【００１５】図１４に示すように、４列目のスルーホー
ル１５は、回路基板２の裏面２ｂにおいて、第４の信号
配線層１３ｄに電気的に接続されている。第４の信号配
線層１３ｄは、４列目のスルーホール１５に接続された
多数の配線パターン１９を有している。配線パターン１
９は、１列目ないし３列目のスルーホール１５の間を通
して、これらスルーホール１５の配置エリアの外方に向
けて延びている。
ル１５は、回路基板２の裏面２ｂにおいて、第４の信号
配線層１３ｄに電気的に接続されている。第４の信号配
線層１３ｄは、４列目のスルーホール１５に接続された
多数の配線パターン１９を有している。配線パターン１
９は、１列目ないし３列目のスルーホール１５の間を通
して、これらスルーホール１５の配置エリアの外方に向
けて延びている。
【００１６】
【発明が解決しようとする課題】このような構成の従来
の回路基板２によると、第１の信号配線層１３ａは、そ
の配線経路にスルーホール１５が存在しないために、夫
々外側２列のパッド１０に対応した数の第１および第２
の配線パターン１４ａ，１４ｂを形成することができ
る。
の回路基板２によると、第１の信号配線層１３ａは、そ
の配線経路にスルーホール１５が存在しないために、夫
々外側２列のパッド１０に対応した数の第１および第２
の配線パターン１４ａ，１４ｂを形成することができ
る。
【００１７】また、第２の信号配線層１３ｂは、その２
列目のスルーホール１７の直前に１列目のスルーホール
１５が存在するものの、第１の信号配線層１３ａと同様
に、夫々２列のパッド１０に対応した数の第１および第
２の配線パターン１７ａ，１７ｂを形成することができ
る。
列目のスルーホール１７の直前に１列目のスルーホール
１５が存在するものの、第１の信号配線層１３ａと同様
に、夫々２列のパッド１０に対応した数の第１および第
２の配線パターン１７ａ，１７ｂを形成することができ
る。
【００１８】ところが、第３の信号配線層１３ｃおよび
第４の信号配線層１３ｄとなると、図１３や図１４から
明らかなように、これら信号配線層１３ｃ，１３ｄが連
なるスルーホール１５の直前に、前列のスルーホール１
５が位置されている。一般に、スルーホール１５のラン
ド径は、回路基板２の製造上の制約から大幅に小さくす
ることができないために、隣り合うスルーホール１５の
間には、１列のパッド１０に連なる数の配線パターン１
８および１９しか配置することができなくなる。
第４の信号配線層１３ｄとなると、図１３や図１４から
明らかなように、これら信号配線層１３ｃ，１３ｄが連
なるスルーホール１５の直前に、前列のスルーホール１
５が位置されている。一般に、スルーホール１５のラン
ド径は、回路基板２の製造上の制約から大幅に小さくす
ることができないために、隣り合うスルーホール１５の
間には、１列のパッド１０に連なる数の配線パターン１
８および１９しか配置することができなくなる。
【００１９】具体的には、バンプ８の配置間隔が１．２
７ｍｍに規定された半導体パッケージ１を、パッド１０
の径が０．７５ｍｍ、隣り合うパッド１０の間隔が０．
５２ｍｍ、スルーホール１５のランド径が０．８ｍｍお
よび第１ないし第４の信号配線層１３ａ〜１３ｄの線幅
が夫々０．１５ｍｍと規定された回路基板２に実装する
場合、図１１や図１２に示すように、第１および第２の
信号配線層１３ａ，１３ｂは、スルーホール１５が邪魔
とならないために、夫々２列のパッド１０に対応した数
の配線パターン１４ａ，１４ｂおよび１７ａ，１７ｂを
配置することがができる。
７ｍｍに規定された半導体パッケージ１を、パッド１０
の径が０．７５ｍｍ、隣り合うパッド１０の間隔が０．
５２ｍｍ、スルーホール１５のランド径が０．８ｍｍお
よび第１ないし第４の信号配線層１３ａ〜１３ｄの線幅
が夫々０．１５ｍｍと規定された回路基板２に実装する
場合、図１１や図１２に示すように、第１および第２の
信号配線層１３ａ，１３ｂは、スルーホール１５が邪魔
とならないために、夫々２列のパッド１０に対応した数
の配線パターン１４ａ，１４ｂおよび１７ａ，１７ｂを
配置することがができる。
【００２０】これに対し、第３および第４の信号配線層
１３ｃ，１３ｄにあっては、図１３や図１４に示すよう
に、これら信号配線層１３ｃ，１３ｄが接続されるスル
ーホール１５に隣接した位置に、前列のスルーホール１
５が位置される。そのため、信号配線層１３ｃ，１３ｄ
の配線パターン１８，１９は、スルーホール１５の間の
限られたスペースに配線しなくてはならず、これら信号
配線層１３ｃ，１３ｄの線幅が０．１５ｍｍあることを
加味すると、スルーホール１５の間には、１列分のパッ
ド１０に対応した数の配線パターン１８および１９しか
通すことができなくなる。
１３ｃ，１３ｄにあっては、図１３や図１４に示すよう
に、これら信号配線層１３ｃ，１３ｄが接続されるスル
ーホール１５に隣接した位置に、前列のスルーホール１
５が位置される。そのため、信号配線層１３ｃ，１３ｄ
の配線パターン１８，１９は、スルーホール１５の間の
限られたスペースに配線しなくてはならず、これら信号
配線層１３ｃ，１３ｄの線幅が０．１５ｍｍあることを
加味すると、スルーホール１５の間には、１列分のパッ
ド１０に対応した数の配線パターン１８および１９しか
通すことができなくなる。
【００２１】この結果、回路基板２上のパッド１０の列
数が１列増加する毎に、回路基板２の信号配線層数を一
つ増やさなくてはならず、回路基板２の構成が複雑とな
るといった不具合がある。
数が１列増加する毎に、回路基板２の信号配線層数を一
つ増やさなくてはならず、回路基板２の構成が複雑とな
るといった不具合がある。
【００２２】さらに、バンプ８の配置間隔を１．００ｍ
ｍとする次世代の半導体パッケージでは、パッド１０の
径が０．５ｍｍ、隣り合うパッド１０の間隔が０．５ｍ
ｍとなるので、隣り合うパッド１０の間に上記のような
スルーホール１５を配置するスペースを確保することが
できなくなり、回路基板２側に何等かの対策が必要とな
ってくる。
ｍとする次世代の半導体パッケージでは、パッド１０の
径が０．５ｍｍ、隣り合うパッド１０の間隔が０．５ｍ
ｍとなるので、隣り合うパッド１０の間に上記のような
スルーホール１５を配置するスペースを確保することが
できなくなり、回路基板２側に何等かの対策が必要とな
ってくる。
【００２３】本発明は、このような事情にもとづいてな
されたもので、信号配線層の数を増やすことなく高密度
な配線が可能となり、構造簡単でコストを低減できる回
路モジュールおよびこの回路モジュールに用いる回路基
板、ならびに回路モジュールを搭載した電子機器の提供
を目的とする。
されたもので、信号配線層の数を増やすことなく高密度
な配線が可能となり、構造簡単でコストを低減できる回
路モジュールおよびこの回路モジュールに用いる回路基
板、ならびに回路モジュールを搭載した電子機器の提供
を目的とする。
【００２４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載された発明は、マトリックス状に並
べて配置された多数のバンプを有する回路部品と；この
回路部品が実装される実装面を有し、この実装面に、多
数のパッドがマトリックス状に並べて配置されるととも
に、内層に複数の信号配線層が配置された多層の回路基
板と；を備えており、この回路基板のパッドに上記回路
部品のバンプを電気的に接続してなる回路モジュールを
前提としている。そして、上記回路基板は、上記実装面
に凹部を有し、この凹部は、上記回路部品と向かい合
い、かつ、上記実装面からの深さが異なる複数のパッド
設置面を有する階段状をなしており、これら各パッド設
置面に、上記信号配線層に電気的に接続されるパッドを
配置したことを特徴としている。
め、請求項１に記載された発明は、マトリックス状に並
べて配置された多数のバンプを有する回路部品と；この
回路部品が実装される実装面を有し、この実装面に、多
数のパッドがマトリックス状に並べて配置されるととも
に、内層に複数の信号配線層が配置された多層の回路基
板と；を備えており、この回路基板のパッドに上記回路
部品のバンプを電気的に接続してなる回路モジュールを
前提としている。そして、上記回路基板は、上記実装面
に凹部を有し、この凹部は、上記回路部品と向かい合
い、かつ、上記実装面からの深さが異なる複数のパッド
設置面を有する階段状をなしており、これら各パッド設
置面に、上記信号配線層に電気的に接続されるパッドを
配置したことを特徴としている。
【００２５】この構成によると、回路基板は、階段状の
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。
【００２６】請求項２によれば、上記請求項１に記載さ
れた回路部品は、半導体素子が実装されたパッケージ基
材を有し、このパッケージ基材の裏面に上記バンプがマ
トリックス状に並べて配置され、上記バンプは柱状をな
すとともに、これらバンプのうち、上記パッド設置面上
のパッドに対応するバンプの高さ寸法は、上記実装面上
のパッドに対応するバンプの高さ寸法よりも大きく定め
られている。
れた回路部品は、半導体素子が実装されたパッケージ基
材を有し、このパッケージ基材の裏面に上記バンプがマ
トリックス状に並べて配置され、上記バンプは柱状をな
すとともに、これらバンプのうち、上記パッド設置面上
のパッドに対応するバンプの高さ寸法は、上記実装面上
のパッドに対応するバンプの高さ寸法よりも大きく定め
られている。
【００２７】この構成によると、バンプの高さをパッド
設置面の深さ寸法に応じて異ならせることで、回路部品
と回路基板とを互いに電気的に接続することができる。
そのため、一部のパッドが凹部内に配置されているにも
拘らず、回路部品の基本的な構成を変更する必要はな
い。
設置面の深さ寸法に応じて異ならせることで、回路部品
と回路基板とを互いに電気的に接続することができる。
そのため、一部のパッドが凹部内に配置されているにも
拘らず、回路部品の基本的な構成を変更する必要はな
い。
【００２８】請求項３によれば、上記請求項１に記載さ
れた回路部品は、半導体素子が実装されたパッケージ基
材を有する半導体パッケージであり、この半導体パッケ
ージのパッケージ基材は、上記回路基板の実装面と向か
い合う裏面に、上記凹部に対応する凸部を有し、この凸
部は、上記パッド設置面と向かい合う複数のバンプ設置
面を有する階段状をなすとともに、これらバンプ設置面
および上記パッケージ基材の裏面に上記バンプが配置さ
れている。
れた回路部品は、半導体素子が実装されたパッケージ基
材を有する半導体パッケージであり、この半導体パッケ
ージのパッケージ基材は、上記回路基板の実装面と向か
い合う裏面に、上記凹部に対応する凸部を有し、この凸
部は、上記パッド設置面と向かい合う複数のバンプ設置
面を有する階段状をなすとともに、これらバンプ設置面
および上記パッケージ基材の裏面に上記バンプが配置さ
れている。
【００２９】この構成によると、バンプ設置面とパッド
設置面との間の寸法を、実装面とパッケージ基材との間
の寸法と同等とすることができる。そのため、多数のバ
ンプの形状および寸法を均等化することができ、バンプ
とパッドとを確実に接触させることができる。
設置面との間の寸法を、実装面とパッケージ基材との間
の寸法と同等とすることができる。そのため、多数のバ
ンプの形状および寸法を均等化することができ、バンプ
とパッドとを確実に接触させることができる。
【００３０】請求項４によれば、上記請求項１に記載さ
れた回路基板は、上記凹部の底面に開口された複数のス
ルーホールを有し、これらスルーホールは、上記信号配
線層に電気的に接続されている。
れた回路基板は、上記凹部の底面に開口された複数のス
ルーホールを有し、これらスルーホールは、上記信号配
線層に電気的に接続されている。
【００３１】この構成によると、一つのパッド設置面に
より多くのパッドを配置することができ、パッド設置面
の数を減らすことができる。そのため、凹部の形状を簡
略化することができ、コストの低減が可能となる。
より多くのパッドを配置することができ、パッド設置面
の数を減らすことができる。そのため、凹部の形状を簡
略化することができ、コストの低減が可能となる。
【００３２】上記目的を達成するため、請求項５に記載
された発明は、マトリックス状に並べて配置された多数
の半田バンプを有する半導体パッケージと；この半導体
パッケージが実装される実装面を有し、この実装面に、
多数のパッドがマトリックス状に並べて配置された回路
基板と；を備えており、この回路基板のパッドに上記半
導体パッケージの半田バンプを半田付けしてなる回路モ
ジュールを前提としている。そして、上記回路基板は、
複数の絶縁層と、上記パッドに電気的に接続された複数
の信号配線層とを交互に積層して構成され、この回路基
板の実装面に、一層目の信号配線層を配置するととも
に、上記回路基板は、上記実装面に開口された凹部を有
し、この凹部は、上記半導体パッケージと向かい合い、
かつ、上記実装面からの深さが異なる複数のパッド設置
面を有する階段状をなしており、これら各パッド設置面
に、上記絶縁層の間に介在された内層の信号配線層を導
くとともに、これら信号配線層に対応するパッドを配置
したことを特徴としている。
された発明は、マトリックス状に並べて配置された多数
の半田バンプを有する半導体パッケージと；この半導体
パッケージが実装される実装面を有し、この実装面に、
多数のパッドがマトリックス状に並べて配置された回路
基板と；を備えており、この回路基板のパッドに上記半
導体パッケージの半田バンプを半田付けしてなる回路モ
ジュールを前提としている。そして、上記回路基板は、
複数の絶縁層と、上記パッドに電気的に接続された複数
の信号配線層とを交互に積層して構成され、この回路基
板の実装面に、一層目の信号配線層を配置するととも
に、上記回路基板は、上記実装面に開口された凹部を有
し、この凹部は、上記半導体パッケージと向かい合い、
かつ、上記実装面からの深さが異なる複数のパッド設置
面を有する階段状をなしており、これら各パッド設置面
に、上記絶縁層の間に介在された内層の信号配線層を導
くとともに、これら信号配線層に対応するパッドを配置
したことを特徴としている。
【００３３】この構成によると、回路基板は、階段状の
複数のパッド設置面を含む凹部を有し、これらパッド設
置面に内層の信号配線層が導かれているので、従来のよ
うなスルーホールを用いることなく内層の信号配線層と
パッドとを電気的に接続することができる。このため、
内層の信号配線層の配線パターンを形成する上での制約
がなくなるので、回路基板の実装面に位置する一層目の
信号配線層と同等の条件の下で配線パターンを形成する
ことができ、複数列のパッドに対応した数の配線パター
ンを得ることができる。また、スルーホールが不要とな
れば、回路基板の半導体パッケージとは反対側の面にも
他の回路部品を配置することができ、回路基板上の実装
密度を高めることができる。
複数のパッド設置面を含む凹部を有し、これらパッド設
置面に内層の信号配線層が導かれているので、従来のよ
うなスルーホールを用いることなく内層の信号配線層と
パッドとを電気的に接続することができる。このため、
内層の信号配線層の配線パターンを形成する上での制約
がなくなるので、回路基板の実装面に位置する一層目の
信号配線層と同等の条件の下で配線パターンを形成する
ことができ、複数列のパッドに対応した数の配線パター
ンを得ることができる。また、スルーホールが不要とな
れば、回路基板の半導体パッケージとは反対側の面にも
他の回路部品を配置することができ、回路基板上の実装
密度を高めることができる。
【００３４】上記目的を達成するため、請求項６に記載
された発明は、回路部品が実装される実装面に、多数の
パッドがマトリックス状に並べて配置されるとともに、
内層に複数の信号配線層が配置された多層の基板本体を
有し、この基板本体のパッドに上記回路部品のバンプを
電気的に接続してなる回路基板を前提としている。そし
て、上記基板本体は、上記実装面に凹部を有し、この凹
部は、上記回路部品と向かい合い、かつ、上記実装面か
らの深さが異なる複数のパッド設置面を有する階段状を
なしており、これら各パッド設置面に、上記信号配線層
に電気的に接続されるパッドを配置したことを特徴とし
ている。
された発明は、回路部品が実装される実装面に、多数の
パッドがマトリックス状に並べて配置されるとともに、
内層に複数の信号配線層が配置された多層の基板本体を
有し、この基板本体のパッドに上記回路部品のバンプを
電気的に接続してなる回路基板を前提としている。そし
て、上記基板本体は、上記実装面に凹部を有し、この凹
部は、上記回路部品と向かい合い、かつ、上記実装面か
らの深さが異なる複数のパッド設置面を有する階段状を
なしており、これら各パッド設置面に、上記信号配線層
に電気的に接続されるパッドを配置したことを特徴とし
ている。
【００３５】この構成によると、基板本体は、階段状の
パッド設置面を含む凹部を有しているので、従来のよう
なスルーホールを用いることなく内層の信号配線層とパ
ッドとを電気的に接続することができる。このため、内
層の信号配線層の配線パターンを形成する上での制約が
なくなり、複数列のパッドに対応した数の配線パターン
を得ることができる。また、スルーホールが不要となれ
ば、基板本体の回路部品とは反対側の面にも他の回路部
品を配置することができ、基板本体上の実装密度を高め
ることができる。
パッド設置面を含む凹部を有しているので、従来のよう
なスルーホールを用いることなく内層の信号配線層とパ
ッドとを電気的に接続することができる。このため、内
層の信号配線層の配線パターンを形成する上での制約が
なくなり、複数列のパッドに対応した数の配線パターン
を得ることができる。また、スルーホールが不要となれ
ば、基板本体の回路部品とは反対側の面にも他の回路部
品を配置することができ、基板本体上の実装密度を高め
ることができる。
【００３６】請求項７によれば、上記請求項６に記載さ
れた基板本体は、上記凹部の底面に開口された複数のス
ルーホールを有し、これらスルーホールは、上記信号配
線層に電気的に接続されている。
れた基板本体は、上記凹部の底面に開口された複数のス
ルーホールを有し、これらスルーホールは、上記信号配
線層に電気的に接続されている。
【００３７】この構成によると、一つのパッド設置面に
より多くのパッドを配置することができ、パッド設置面
の数を減らすことができる。そのため、凹部の形状を簡
略化することができ、回路基板の製造コストを低減する
ことができる。
より多くのパッドを配置することができ、パッド設置面
の数を減らすことができる。そのため、凹部の形状を簡
略化することができ、回路基板の製造コストを低減する
ことができる。
【００３８】上記目的を達成するため、請求項８に記載
された発明は、マトリックス状に並べて配置された多数
のバンプを有する半導体パッケージと；この半導体パッ
ケージが実装される実装面を有し、この実装面に、多数
のパッドがマトリックス状に並べて配置されるととも
に、内層に複数の信号配線層が配置された多層の回路基
板と；を備えており、この回路基板のパッドに上記半導
体パッケージのバンプを電気的に接続してなる回路モジ
ュールを前提としている。
された発明は、マトリックス状に並べて配置された多数
のバンプを有する半導体パッケージと；この半導体パッ
ケージが実装される実装面を有し、この実装面に、多数
のパッドがマトリックス状に並べて配置されるととも
に、内層に複数の信号配線層が配置された多層の回路基
板と；を備えており、この回路基板のパッドに上記半導
体パッケージのバンプを電気的に接続してなる回路モジ
ュールを前提としている。
【００３９】そして、上記回路基板は、上記実装面に凹
部を有し、この凹部は、上記半導体パッケージと向かい
合い、かつ、上記実装面からの深さが異なる複数のパッ
ド設置面を有する階段状をなしており、これら各パッド
設置面に、上記信号配線層に電気的に接続されるパッド
を配置するとともに、上記半導体パッケージは、上記回
路基板の実装面と向かい合う裏面に、上記凹部に対応す
る凸部を有し、この凸部は、上記パッド設置面と向かい
合う複数のバンプ設置面を有する階段状をなすととも
に、これらバンプ設置面および上記パッケージ基材の裏
面に上記バンプを配置したことを特徴としている。
部を有し、この凹部は、上記半導体パッケージと向かい
合い、かつ、上記実装面からの深さが異なる複数のパッ
ド設置面を有する階段状をなしており、これら各パッド
設置面に、上記信号配線層に電気的に接続されるパッド
を配置するとともに、上記半導体パッケージは、上記回
路基板の実装面と向かい合う裏面に、上記凹部に対応す
る凸部を有し、この凸部は、上記パッド設置面と向かい
合う複数のバンプ設置面を有する階段状をなすととも
に、これらバンプ設置面および上記パッケージ基材の裏
面に上記バンプを配置したことを特徴としている。
【００４０】この構成によれば、回路基板は、階段状の
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。さらに、バンプ設置面とパッド設
置面との間の寸法を、実装面と半導体パッケージとの間
の寸法と同等とすることができる。そのため、多数のバ
ンプの形状および寸法を均等化することができ、バンプ
とパッドとを確実に接触させることができる。
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。さらに、バンプ設置面とパッド設
置面との間の寸法を、実装面と半導体パッケージとの間
の寸法と同等とすることができる。そのため、多数のバ
ンプの形状および寸法を均等化することができ、バンプ
とパッドとを確実に接触させることができる。
【００４１】上記目的を達成するため、請求項９に記載
された発明は、マトリックス状に並べて配置された多数
のバンプを有する回路部品と；この回路部品が実装され
る実装面を有し、この実装面に、多数のパッドがマトリ
ックス状に並べて配置されるとともに、内層に複数の信
号配線層が配置された多層の回路基板と；を備えてお
り、この回路基板のパッドに上記回路部品のバンプを電
気的に接続してなる回路モジュールを前提としている。
そして、上記回路基板は、上記実装面に凹部を有し、こ
の凹部は、上記回路部品と向かい合う底部にパッド設置
面を有し、このパッド設置面に、上記信号配線層のうち
の一部の信号配線層に電気的に接続されるパッドと、残
りの信号配線層にスルーホールを介して接続されるパッ
ドとを配置したことを特徴としている。
された発明は、マトリックス状に並べて配置された多数
のバンプを有する回路部品と；この回路部品が実装され
る実装面を有し、この実装面に、多数のパッドがマトリ
ックス状に並べて配置されるとともに、内層に複数の信
号配線層が配置された多層の回路基板と；を備えてお
り、この回路基板のパッドに上記回路部品のバンプを電
気的に接続してなる回路モジュールを前提としている。
そして、上記回路基板は、上記実装面に凹部を有し、こ
の凹部は、上記回路部品と向かい合う底部にパッド設置
面を有し、このパッド設置面に、上記信号配線層のうち
の一部の信号配線層に電気的に接続されるパッドと、残
りの信号配線層にスルーホールを介して接続されるパッ
ドとを配置したことを特徴としている。
【００４２】この構成によれば、回路基板は、パッド設
置面を含む凹部を有しているので、スルーホールの数を
数を減らしつつ、内層の信号配線層とパッドとを電気的
に接続することができる。このため、内層の信号配線層
の配線パターンを形成する上での制約が少なくなり、複
数列のパッドに対応した数の配線パターンを得ることが
できる。
置面を含む凹部を有しているので、スルーホールの数を
数を減らしつつ、内層の信号配線層とパッドとを電気的
に接続することができる。このため、内層の信号配線層
の配線パターンを形成する上での制約が少なくなり、複
数列のパッドに対応した数の配線パターンを得ることが
できる。
【００４３】しかも、パッド設置面上の一部のパッド
は、スルーホールを介して内層の信号配線層に接続され
ているので、一つのパッド設置面により多くのパッドを
配置することができる。このため、パッド設置面の数を
減らすことができ、凹部の形状を簡略化することができ
る。
は、スルーホールを介して内層の信号配線層に接続され
ているので、一つのパッド設置面により多くのパッドを
配置することができる。このため、パッド設置面の数を
減らすことができ、凹部の形状を簡略化することができ
る。
【００４４】上記目的を達成するため、請求項１０に記
載された発明は、箱状をなす筐体と；この筐体の内部に
収容された回路モジュールと；を備え、この回路モジュ
ールは、マトリックス状に並べて配置された多数のバン
プを有する回路部品と；この回路部品が実装される実装
面を有し、この実装面に、多数のパッドがマトリックス
状に並べて配置されるとともに、内層に複数の信号配線
層が配置された多層の回路基板と；を含み、この回路基
板のパッドに上記回路部品のバンプを電気的に接続して
なる電子機器を前提としている。そして、上記回路基板
は、上記実装面に凹部を有し、この凹部は、上記回路部
品と向かい合い、かつ、上記実装面からの深さが異なる
複数のパッド設置面を有する階段状をなしており、これ
ら各パッド設置面に、上記信号配線層に電気的に接続さ
れるパッドを配置したことを特徴としている。
載された発明は、箱状をなす筐体と；この筐体の内部に
収容された回路モジュールと；を備え、この回路モジュ
ールは、マトリックス状に並べて配置された多数のバン
プを有する回路部品と；この回路部品が実装される実装
面を有し、この実装面に、多数のパッドがマトリックス
状に並べて配置されるとともに、内層に複数の信号配線
層が配置された多層の回路基板と；を含み、この回路基
板のパッドに上記回路部品のバンプを電気的に接続して
なる電子機器を前提としている。そして、上記回路基板
は、上記実装面に凹部を有し、この凹部は、上記回路部
品と向かい合い、かつ、上記実装面からの深さが異なる
複数のパッド設置面を有する階段状をなしており、これ
ら各パッド設置面に、上記信号配線層に電気的に接続さ
れるパッドを配置したことを特徴としている。
【００４５】この構成によれば、回路基板は、階段状の
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。
【００４６】上記目的を達成するため、請求項１１に記
載された発明は、箱状をなす筐体と；この筐体の内部に
収容された回路モジュールと；を備え、この回路モジュ
ールは、マトリックス状に並べて配置された多数のバン
プを有する半導体パッケージと；この半導体パッケージ
が実装される実装面を有し、この実装面に、多数のパッ
ドがマトリックス状に並べて配置されるとともに、内層
に複数の信号配線層が配置された多層の回路基板と；を
含み、この回路基板のパッドに上記半導体パッケージの
バンプを電気的に接続してなる電子機器を前提としてい
る。そして、上記回路基板は、上記実装面に凹部を有
し、この凹部は、上記半導体パッケージと向かい合い、
かつ、上記実装面からの深さが異なる複数のパッド設置
面を有する階段状をなしており、これら各パッド設置面
に、上記信号配線層に電気的に接続されるパッドを配置
するとともに、上記半導体パッケージは、上記回路基板
の実装面と向かい合う裏面に、上記凹部に対応する凸部
を有し、この凸部は、上記パッド設置面と向かい合う複
数のバンプ設置面を有する階段状をなすとともに、これ
らバンプ設置面および上記パッケージ基材の裏面に上記
バンプを配置したことを特徴としている。
載された発明は、箱状をなす筐体と；この筐体の内部に
収容された回路モジュールと；を備え、この回路モジュ
ールは、マトリックス状に並べて配置された多数のバン
プを有する半導体パッケージと；この半導体パッケージ
が実装される実装面を有し、この実装面に、多数のパッ
ドがマトリックス状に並べて配置されるとともに、内層
に複数の信号配線層が配置された多層の回路基板と；を
含み、この回路基板のパッドに上記半導体パッケージの
バンプを電気的に接続してなる電子機器を前提としてい
る。そして、上記回路基板は、上記実装面に凹部を有
し、この凹部は、上記半導体パッケージと向かい合い、
かつ、上記実装面からの深さが異なる複数のパッド設置
面を有する階段状をなしており、これら各パッド設置面
に、上記信号配線層に電気的に接続されるパッドを配置
するとともに、上記半導体パッケージは、上記回路基板
の実装面と向かい合う裏面に、上記凹部に対応する凸部
を有し、この凸部は、上記パッド設置面と向かい合う複
数のバンプ設置面を有する階段状をなすとともに、これ
らバンプ設置面および上記パッケージ基材の裏面に上記
バンプを配置したことを特徴としている。
【００４７】この構成によれば、回路基板は、階段状の
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。さらに、バンプ設置面とパッド設
置面との間の寸法を、実装面と半導体パッケージとの間
の寸法と同等とすることができる。そのため、多数のバ
ンプの形状および寸法を均等化することができ、バンプ
とパッドとを確実に接触させることができる。
複数のパッド設置面を含む凹部を有しているので、従来
のようなスルーホールを用いることなく内層の信号配線
層とパッドとを電気的に接続することができる。このた
め、内層の信号配線層の配線パターンを形成する上での
制約がなくなり、複数列のパッドに対応した数の配線パ
ターンを得ることができる。また、スルーホールが不要
となれば、回路基板の回路部品とは反対側の面にも他の
回路部品を配置することができ、回路部品の実装密度を
高めることができる。さらに、バンプ設置面とパッド設
置面との間の寸法を、実装面と半導体パッケージとの間
の寸法と同等とすることができる。そのため、多数のバ
ンプの形状および寸法を均等化することができ、バンプ
とパッドとを確実に接触させることができる。
【００４８】上記目的を達成するため、請求項１２に記
載された発明は、箱状をなす筐体と；この筐体の内部に
収容された回路モジュールと；を備え、この回路モジュ
ールは、マトリックス状に並べて配置された多数のバン
プを有する回路部品と；この回路部品が実装される実装
面を有し、この実装面に、多数のパッドがマトリックス
状に並べて配置されるとともに、内層に複数の信号配線
層が配置された多層の回路基板と；を含み、この回路基
板のパッドに上記回路部品のバンプを電気的に接続して
なる電子機器を前提としている。そして、上記回路基板
は、上記実装面に凹部を有し、この凹部は、上記回路部
品と向かい合う底部にパッド設置面を有し、このパッド
設置面に、上記信号配線層のうちの一部の信号配線層に
電気的に接続されるパッドと、残りの信号配線層にスル
ーホールを介して接続されるパッドとを配置したことを
特徴としている。
載された発明は、箱状をなす筐体と；この筐体の内部に
収容された回路モジュールと；を備え、この回路モジュ
ールは、マトリックス状に並べて配置された多数のバン
プを有する回路部品と；この回路部品が実装される実装
面を有し、この実装面に、多数のパッドがマトリックス
状に並べて配置されるとともに、内層に複数の信号配線
層が配置された多層の回路基板と；を含み、この回路基
板のパッドに上記回路部品のバンプを電気的に接続して
なる電子機器を前提としている。そして、上記回路基板
は、上記実装面に凹部を有し、この凹部は、上記回路部
品と向かい合う底部にパッド設置面を有し、このパッド
設置面に、上記信号配線層のうちの一部の信号配線層に
電気的に接続されるパッドと、残りの信号配線層にスル
ーホールを介して接続されるパッドとを配置したことを
特徴としている。
【００４９】この構成によれば、回路基板は、パッド設
置面を含む凹部を有しているので、スルーホールの数を
数を減らしつつ、内層の信号配線層とパッドとを電気的
に接続することができる。このため、内層の信号配線層
の配線パターンを形成する上での制約が少なくなり、複
数列のパッドに対応した数の配線パターンを得ることが
できる。
置面を含む凹部を有しているので、スルーホールの数を
数を減らしつつ、内層の信号配線層とパッドとを電気的
に接続することができる。このため、内層の信号配線層
の配線パターンを形成する上での制約が少なくなり、複
数列のパッドに対応した数の配線パターンを得ることが
できる。
【００５０】しかも、パッド設置面上の一部のパッド
は、スルーホールを介して内層の信号配線層に接続され
ているので、一つのパッド設置面により多くのパッドを
配置することができる。このため、パッド設置面の数を
減らすことができ、凹部の形状を簡略化することができ
る。
は、スルーホールを介して内層の信号配線層に接続され
ているので、一つのパッド設置面により多くのパッドを
配置することができる。このため、パッド設置面の数を
減らすことができ、凹部の形状を簡略化することができ
る。
【００５１】
【発明の実施の形態】以下本発明の第１の実施の形態
を、図１ないし図５にもとづいて説明する。図１は、ポ
ータブルコンピュータ２１を示している。このコンピュ
ータ２１は、偏平な箱状をなす筐体２２と、この筐体２
２に支持されたフラットなディスプレイユニット２３と
を備えている。
を、図１ないし図５にもとづいて説明する。図１は、ポ
ータブルコンピュータ２１を示している。このコンピュ
ータ２１は、偏平な箱状をなす筐体２２と、この筐体２
２に支持されたフラットなディスプレイユニット２３と
を備えている。
【００５２】筐体２２は、ベース２４と、このベース２
４に取り外し可能に連結されたアッパカバー２５とで構
成されている。ベース２４は、平坦な底壁２４ａを有し
ている。アッパカバー２５は、底壁２４ａと向かい合う
上壁２５ａを有している。上壁２５ａの前部は、平坦な
アームレスト２６となっており、このアームレスト２６
の後方には、キーボード２７が配置されている。
４に取り外し可能に連結されたアッパカバー２５とで構
成されている。ベース２４は、平坦な底壁２４ａを有し
ている。アッパカバー２５は、底壁２４ａと向かい合う
上壁２５ａを有している。上壁２５ａの前部は、平坦な
アームレスト２６となっており、このアームレスト２６
の後方には、キーボード２７が配置されている。
【００５３】ディスプレイユニット２３は、上記筐体２
２の後端部にヒンジ軸２８を介して支持されている。そ
のため、ディスプレイユニット２３は、アームレスト２
６やキーボード２７を覆う閉じ位置と、これらアームレ
スト２６やキーボード２７を露出させる開き位置とに亘
って回動可能となっている。
２の後端部にヒンジ軸２８を介して支持されている。そ
のため、ディスプレイユニット２３は、アームレスト２
６やキーボード２７を覆う閉じ位置と、これらアームレ
スト２６やキーボード２７を露出させる開き位置とに亘
って回動可能となっている。
【００５４】ところで、筐体２２の内部には、回路モジ
ュール３０が収容されている。回路モジュール３０は、
回路部品としての半導体パッケージ３１と、この半導体
パッケージ３１が実装された回路基板３２とを備えてい
る。
ュール３０が収容されている。回路モジュール３０は、
回路部品としての半導体パッケージ３１と、この半導体
パッケージ３１が実装された回路基板３２とを備えてい
る。
【００５５】回路基板３２は、実装面としての表面３２
ａと、この表面３２ａの反対側に位置された裏面３２ｂ
とを有している。回路基板３２は、筐体４に取り外し可
能に支持されており、この回路基板３２の裏面３２ｂが
上記筐体２２の底壁２４ａと向かい合っている。
ａと、この表面３２ａの反対側に位置された裏面３２ｂ
とを有している。回路基板３２は、筐体４に取り外し可
能に支持されており、この回路基板３２の裏面３２ｂが
上記筐体２２の底壁２４ａと向かい合っている。
【００５６】図２に示すように、回路基板３２は、第１
ないし第３の絶縁層３４ａ〜３４ｃと、第１ないし第３
の信号配線層３５ａ〜３５ｃとを有する多層構造をなし
ている。第１ないし第３の絶縁層３４ａ〜３４ｃは、ガ
ラスエポキシあるいはポリイミド等により構成されてい
る。第１の絶縁層３４ａは、回路基板３２の表面３２ａ
を構成し、第３の絶縁層３４ｃは、回路基板３２の裏面
３２ｂを構成している。
ないし第３の絶縁層３４ａ〜３４ｃと、第１ないし第３
の信号配線層３５ａ〜３５ｃとを有する多層構造をなし
ている。第１ないし第３の絶縁層３４ａ〜３４ｃは、ガ
ラスエポキシあるいはポリイミド等により構成されてい
る。第１の絶縁層３４ａは、回路基板３２の表面３２ａ
を構成し、第３の絶縁層３４ｃは、回路基板３２の裏面
３２ｂを構成している。
【００５７】第１ないし第３の信号配線層３５ａ〜３５
ｃは、所定のパターンを有する銅箔にて構成されてい
る。一層目の第１の信号配線層３５ａは、回路基板３２
の表面３２ａに配置されている。二層目の第２の信号配
線層３５ｂは、第１の絶縁層３４ａと第２の絶縁層３４
ｂとの間に積層されている。三層目の第３の信号配線層
３５ｃは、第２の絶縁層３４ｂと第３の絶縁層３４ｃと
の間に積層されている。そのため、第２および第３の信
号配線層３５ｂ，３５ｃは、回路基板３２の内部に配置
されている。
ｃは、所定のパターンを有する銅箔にて構成されてい
る。一層目の第１の信号配線層３５ａは、回路基板３２
の表面３２ａに配置されている。二層目の第２の信号配
線層３５ｂは、第１の絶縁層３４ａと第２の絶縁層３４
ｂとの間に積層されている。三層目の第３の信号配線層
３５ｃは、第２の絶縁層３４ｂと第３の絶縁層３４ｃと
の間に積層されている。そのため、第２および第３の信
号配線層３５ｂ，３５ｃは、回路基板３２の内部に配置
されている。
【００５８】回路基板３２は、半導体パッケージ３１の
実装部分に対応した位置に、凹部３８を有している。凹
部３８は、回路基板３２の表面３２ａに開口された正方
形状の開口端３８ａを有し、この凹部３８の開口形状
は、半導体パッケージ３１のパッケージ本体３の平面形
状よりも小さく定められている。そのため、凹部３８
は、半導体パッケージ３１の外側から２列目のバンプ８
によって囲まれた部分に位置されている。
実装部分に対応した位置に、凹部３８を有している。凹
部３８は、回路基板３２の表面３２ａに開口された正方
形状の開口端３８ａを有し、この凹部３８の開口形状
は、半導体パッケージ３１のパッケージ本体３の平面形
状よりも小さく定められている。そのため、凹部３８
は、半導体パッケージ３１の外側から２列目のバンプ８
によって囲まれた部分に位置されている。
【００５９】凹部３８は、一対の第１のパッド設置面３
９ａ，３９ｂと、第２のパッド設置面４０とを有する階
段状をなしている。第１のパッド設置面３９ａ，３９ｂ
と第２のパッド設置面４０とでは、回路基板３２の表面
３２ａからの深さ寸法が互いに異なっている。
９ａ，３９ｂと、第２のパッド設置面４０とを有する階
段状をなしている。第１のパッド設置面３９ａ，３９ｂ
と第２のパッド設置面４０とでは、回路基板３２の表面
３２ａからの深さ寸法が互いに異なっている。
【００６０】すなわち、第１のパッド設置面３９ａ，３
９ｂは、第２の絶縁層３４ｂの表面によって構成され、
回路基板３２の表面３２ａから第１のパッド設置面３９
ａ，３９ｂまでの深さ寸法は、第１の絶縁層３４ａの厚
み寸法に略対応している。第２のパッド設置面４０は、
第３の絶縁層３４ｃの表面によって構成され、回路基板
３２の表面３２ａから第２のパッド設置面４０までの深
さ寸法は、第１および第２の絶縁層３４ａ，３４ｂの厚
み寸法に略対応している。この第２のパッド設置面４０
は、第１のパッド設置面３９ａ，３９ｂの間に配置さ
れ、上記凹部３８の底面を兼ねている。
９ｂは、第２の絶縁層３４ｂの表面によって構成され、
回路基板３２の表面３２ａから第１のパッド設置面３９
ａ，３９ｂまでの深さ寸法は、第１の絶縁層３４ａの厚
み寸法に略対応している。第２のパッド設置面４０は、
第３の絶縁層３４ｃの表面によって構成され、回路基板
３２の表面３２ａから第２のパッド設置面４０までの深
さ寸法は、第１および第２の絶縁層３４ａ，３４ｂの厚
み寸法に略対応している。この第２のパッド設置面４０
は、第１のパッド設置面３９ａ，３９ｂの間に配置さ
れ、上記凹部３８の底面を兼ねている。
【００６１】第１および第２のパッド設置面３９ａ，３
９ｂ，４０は、凹部３８の開口端３８ａを通じて回路基
板３２の外方に露出され、上記半導体パッケージ３１と
向かい合っている。そして、第１のパッド設置面３９
ａ，３９ｂに上記第２の信号配線層３５ｂが導かれてい
るとともに、第２のパッド設置面４０に第３の信号配線
層３５ｃが導かれている。
９ｂ，４０は、凹部３８の開口端３８ａを通じて回路基
板３２の外方に露出され、上記半導体パッケージ３１と
向かい合っている。そして、第１のパッド設置面３９
ａ，３９ｂに上記第２の信号配線層３５ｂが導かれてい
るとともに、第２のパッド設置面４０に第３の信号配線
層３５ｃが導かれている。
【００６２】図２および図３に示すように、凹部３８に
臨む回路基板３２の表面３２ａと、上記第１および第２
のパッド設置面３９ａ，３９ｂ，４０には、夫々多数の
パッド４２が配置されている。
臨む回路基板３２の表面３２ａと、上記第１および第２
のパッド設置面３９ａ，３９ｂ，４０には、夫々多数の
パッド４２が配置されている。
【００６３】表面３２ａのパッド４２は、凹部３８の開
口端３８ａに沿って互いに間隔を存して配置され、これ
らパッド４２は、凹部３８の開口端３８ａを取り囲むよ
うに２列に並べられている。第１のパッド設置面３９
ａ，３９ｂのパッド４２は、夫々互いに間隔を存して２
列に並べて配置されている。第２のパッド設置面４０の
パッド４２は、互いに間隔を存して４列に並べて配置さ
れている。そのため、回路基板３２を平面的に見た場合
に、上記パッド４２は、凹部３８およびその開口端３８
ａの周囲に亘る範囲にマトリックス状に縦横に一列に並
べて配置されている。
口端３８ａに沿って互いに間隔を存して配置され、これ
らパッド４２は、凹部３８の開口端３８ａを取り囲むよ
うに２列に並べられている。第１のパッド設置面３９
ａ，３９ｂのパッド４２は、夫々互いに間隔を存して２
列に並べて配置されている。第２のパッド設置面４０の
パッド４２は、互いに間隔を存して４列に並べて配置さ
れている。そのため、回路基板３２を平面的に見た場合
に、上記パッド４２は、凹部３８およびその開口端３８
ａの周囲に亘る範囲にマトリックス状に縦横に一列に並
べて配置されている。
【００６４】図３に示すように、回路基板３２の表面３
２ａのパッド４２は、一層目の第１の信号配線層３５ａ
に電気的に接続されている。この第１の信号配線層３５
ａは、外側の列のパッド４２に連なる第１の配線パター
ン４３ａと、内側の列のパッド４２に連なる第２の配線
パターン４３ｂとを備えている。第１の配線パターン４
３ａは、互いに間隔を存して平行に配置されており、パ
ッド４２の配置エリアの外方に向けて延びている。第２
の配線パターン４３ｂは、外側の列のパッド４２の間を
通して第１の配線パターン４３ａの間に導かれ、この第
１の配線パターン４３ａと平行に配置されている。
２ａのパッド４２は、一層目の第１の信号配線層３５ａ
に電気的に接続されている。この第１の信号配線層３５
ａは、外側の列のパッド４２に連なる第１の配線パター
ン４３ａと、内側の列のパッド４２に連なる第２の配線
パターン４３ｂとを備えている。第１の配線パターン４
３ａは、互いに間隔を存して平行に配置されており、パ
ッド４２の配置エリアの外方に向けて延びている。第２
の配線パターン４３ｂは、外側の列のパッド４２の間を
通して第１の配線パターン４３ａの間に導かれ、この第
１の配線パターン４３ａと平行に配置されている。
【００６５】図４に示すように、第１のパッド設置面３
９ａ，３９ｂのパッド４２は、二層目の第２の信号配線
層３５ｂに電気的に接続されている。この第２の信号配
線層３５ｂは、外側の列のパッド４２に連なる第１の配
線パターン４４ａと、内側の列のパッド４２に連なる第
２の配線パターン４４ｂとを備えている。第１の配線パ
ターン４４ａは、互いに間隔を存して平行に配置されて
おり、上記パッド４２の配置エリアの外方に向けて延び
ている。第２の配線パターン４４ｂは、外側の列のパッ
ド４２の間を通して第１の配線パターン４４ａの間に導
かれ、この第１の配線パターン４４ａと平行に配置され
ている。
９ａ，３９ｂのパッド４２は、二層目の第２の信号配線
層３５ｂに電気的に接続されている。この第２の信号配
線層３５ｂは、外側の列のパッド４２に連なる第１の配
線パターン４４ａと、内側の列のパッド４２に連なる第
２の配線パターン４４ｂとを備えている。第１の配線パ
ターン４４ａは、互いに間隔を存して平行に配置されて
おり、上記パッド４２の配置エリアの外方に向けて延び
ている。第２の配線パターン４４ｂは、外側の列のパッ
ド４２の間を通して第１の配線パターン４４ａの間に導
かれ、この第１の配線パターン４４ａと平行に配置され
ている。
【００６６】図５に示すように、第２のパッド設置面４
０のパッド４２は、三層目の第３の信号配線層３５ｃに
電気的に接続されている。この第３の信号配線層３５ｃ
は、外側の列のパッド４２に連なる第１の配線パターン
４５ａと、内側の列のパッド４２に連なる第２の配線パ
ターン４５ｂとを備えている。第１の配線パターン４５
ａは、互いに間隔を存して平行に配置されており、上記
パッド４２の配置エリアの外方に向けてに延びている。
第２の配線パターン４５ｂは、外側の列のパッド４２の
間を通して第１の配線パターン４５ａの間に導かれ、こ
の第１の配線パターン４５ａと平行に配置されている。
０のパッド４２は、三層目の第３の信号配線層３５ｃに
電気的に接続されている。この第３の信号配線層３５ｃ
は、外側の列のパッド４２に連なる第１の配線パターン
４５ａと、内側の列のパッド４２に連なる第２の配線パ
ターン４５ｂとを備えている。第１の配線パターン４５
ａは、互いに間隔を存して平行に配置されており、上記
パッド４２の配置エリアの外方に向けてに延びている。
第２の配線パターン４５ｂは、外側の列のパッド４２の
間を通して第１の配線パターン４５ａの間に導かれ、こ
の第１の配線パターン４５ａと平行に配置されている。
【００６７】この結果、第１ないし第３の信号配線層３
５ａ〜３５ｃは、夫々２列のパッド４２に連なる第１お
よび第２の配線パターン４３ａ，４３ｂ，４４，４４
ｂ，４５ａ，４５ｂを有している。
５ａ〜３５ｃは、夫々２列のパッド４２に連なる第１お
よび第２の配線パターン４３ａ，４３ｂ，４４，４４
ｂ，４５ａ，４５ｂを有している。
【００６８】また、上記半導体パッケージ３１は、その
接続端子となるバンプ４８の点を除き、上記従来の技術
で述べた半導体パッケージ１と基本的に同一の構成を有
している。そのため、上記従来の半導体パッケージ１と
同一の構成部分については同一の参照符号を付してその
説明を省略する。
接続端子となるバンプ４８の点を除き、上記従来の技術
で述べた半導体パッケージ１と基本的に同一の構成を有
している。そのため、上記従来の半導体パッケージ１と
同一の構成部分については同一の参照符号を付してその
説明を省略する。
【００６９】図２に示すように、上記バンプ４８は、パ
ッケージ本体３を構成するプリント基板４の裏面４ｂに
マトリックス状に並べて配置されている。これらバンプ
４８は、上記回路基板３２のパッド４２に対応するもの
で、夫々円柱（ピン）状をなしている。そして、バンプ
４８の高さ寸法は、半導体パッケージ３１の最外周のパ
ッド４２から内側に進むに従い次第に大きくなるように
三段階に亘って変化している。
ッケージ本体３を構成するプリント基板４の裏面４ｂに
マトリックス状に並べて配置されている。これらバンプ
４８は、上記回路基板３２のパッド４２に対応するもの
で、夫々円柱（ピン）状をなしている。そして、バンプ
４８の高さ寸法は、半導体パッケージ３１の最外周のパ
ッド４２から内側に進むに従い次第に大きくなるように
三段階に亘って変化している。
【００７０】すなわち、回路基板３２の表面３２ａに半
導体パッケージ３１を実装した状態では、そのパッケー
ジ本体３が階段状の第１および第２のパッド設置面３９
ａ，３９ｂ，４０を有する凹部３８と向かい合う。この
ため、パッケージ本体３と回路基板３２の表面３２ａと
の間の距離に比べて、パッケージ本体３と第１のパッド
設置面３９ａ，３９ｂとの間の距離の方が大きくなると
ともに、このパッケージ本体３と第１のパッド設置面３
９ａ，３９ｂとの間の距離よりも、パッケージ本体３と
第２のパッド設置面４０との間の距離の方が大きくな
る。
導体パッケージ３１を実装した状態では、そのパッケー
ジ本体３が階段状の第１および第２のパッド設置面３９
ａ，３９ｂ，４０を有する凹部３８と向かい合う。この
ため、パッケージ本体３と回路基板３２の表面３２ａと
の間の距離に比べて、パッケージ本体３と第１のパッド
設置面３９ａ，３９ｂとの間の距離の方が大きくなると
ともに、このパッケージ本体３と第１のパッド設置面３
９ａ，３９ｂとの間の距離よりも、パッケージ本体３と
第２のパッド設置面４０との間の距離の方が大きくな
る。
【００７１】そのため、バンプ４８のうち、第１および
第２のパッド設置面３９ａ，３９ｂ，４０のパッド４２
に対応するバンプ４８の高さ寸法は、回路基板３２の表
面３２ａのパッド４２に対応するバンプ４８の高さ寸法
よりも大きく定められており、上記凹部３８の深さ分を
吸収している。
第２のパッド設置面３９ａ，３９ｂ，４０のパッド４２
に対応するバンプ４８の高さ寸法は、回路基板３２の表
面３２ａのパッド４２に対応するバンプ４８の高さ寸法
よりも大きく定められており、上記凹部３８の深さ分を
吸収している。
【００７２】なお、半導体パッケージ３１の各バンプ４
８は、回路基板３２のパッド４２に半田付けされ、この
ことにより、半導体パッケージ３１と回路基板３２とが
電気的に接続されている。
８は、回路基板３２のパッド４２に半田付けされ、この
ことにより、半導体パッケージ３１と回路基板３２とが
電気的に接続されている。
【００７３】このような構成によると、半導体パッケー
ジ３１が実装される回路基板３２に、階段状に配置され
た第１および第２のパッド設置面３９ａ，３９ｂ，４０
を有する凹部３８を形成し、これら第１および第２のパ
ッド設置面３９ａ，３９ｂ，４０に、回路基板３２の内
部の第２および第３の信号配線層３５ｂ，３５ｃを導い
たので、これら第１および第２のパッド設置面３９ａ，
３９ｂ，４０上で、複数列のパッド４２と第２および第
３の信号配線層３５ｂ，３５ｃとを電気的に接続するこ
とができる。
ジ３１が実装される回路基板３２に、階段状に配置され
た第１および第２のパッド設置面３９ａ，３９ｂ，４０
を有する凹部３８を形成し、これら第１および第２のパ
ッド設置面３９ａ，３９ｂ，４０に、回路基板３２の内
部の第２および第３の信号配線層３５ｂ，３５ｃを導い
たので、これら第１および第２のパッド設置面３９ａ，
３９ｂ，４０上で、複数列のパッド４２と第２および第
３の信号配線層３５ｂ，３５ｃとを電気的に接続するこ
とができる。
【００７４】このため、信号配線用の多数のスルーホー
ルが不要となるから、第２および第３の信号配線層３５
ｂ，３５ｃをスルーホールの間に導くといった、配線パ
ターン４４ａ，４４ｂ，４５ａ，４５ｂを形成する上で
の制約がなくなり、回路基板３２の内部の第２および第
３の信号配線層３５ｂ，３５ｃにおいても、回路基板３
２の表面３２ａの第１の信号配線層３５ａと同様の条件
の下で配線パターン４４ａ，４４ｂ，４５ａ，４５ｂを
形成することができる。
ルが不要となるから、第２および第３の信号配線層３５
ｂ，３５ｃをスルーホールの間に導くといった、配線パ
ターン４４ａ，４４ｂ，４５ａ，４５ｂを形成する上で
の制約がなくなり、回路基板３２の内部の第２および第
３の信号配線層３５ｂ，３５ｃにおいても、回路基板３
２の表面３２ａの第１の信号配線層３５ａと同様の条件
の下で配線パターン４４ａ，４４ｂ，４５ａ，４５ｂを
形成することができる。
【００７５】したがって、２列のパッド４２に対応した
数の配線パターン４４ａ，４４ｂ，４５ａ，４５ｂを無
理なく形成することができ、信号配線層数を減らしつ
つ、高密度な信号配線が可能となる。
数の配線パターン４４ａ，４４ｂ，４５ａ，４５ｂを無
理なく形成することができ、信号配線層数を減らしつ
つ、高密度な信号配線が可能となる。
【００７６】しかも、回路基板３２を貫通するスルーホ
ールが一切不要となるから、回路基板３２の裏面３２ｂ
のうち、凹部３８に対応した部分にもその他の半導体パ
ッケージやコネクタのような回路部品を配置することが
できる。このため、回路基板３２上の実装密度を高める
ことができ、回路基板３２の小型化が可能となる。
ールが一切不要となるから、回路基板３２の裏面３２ｂ
のうち、凹部３８に対応した部分にもその他の半導体パ
ッケージやコネクタのような回路部品を配置することが
できる。このため、回路基板３２上の実装密度を高める
ことができ、回路基板３２の小型化が可能となる。
【００７７】また、上記構成によると、半導体パッケー
ジ３１のバンプ４８の高さを、第１および第２のパッド
設置面３９ａ，３９ｂ，４０の深さに応じて異ならせて
いるので、一部のパッド４２が凹部３８の内側に配置さ
れている構成でありながら、パッケージ本体３の基本的
な構成を変更する必要はなく、コストの低減が可能とな
る。
ジ３１のバンプ４８の高さを、第１および第２のパッド
設置面３９ａ，３９ｂ，４０の深さに応じて異ならせて
いるので、一部のパッド４２が凹部３８の内側に配置さ
れている構成でありながら、パッケージ本体３の基本的
な構成を変更する必要はなく、コストの低減が可能とな
る。
【００７８】なお、上記第１の実施の形態では、半導体
パッケージの全てのバンプを円柱（ピン）状に形成した
が、本発明はこれに特定されるものではなく、例えば回
路基板の表面のパッドに接続される外側２列のバンプの
みをボール状に形成し、第１および第２のパッド設置面
のパッドに接続されるバンプを円柱又は角柱状に形成し
ても良い。
パッケージの全てのバンプを円柱（ピン）状に形成した
が、本発明はこれに特定されるものではなく、例えば回
路基板の表面のパッドに接続される外側２列のバンプの
みをボール状に形成し、第１および第２のパッド設置面
のパッドに接続されるバンプを円柱又は角柱状に形成し
ても良い。
【００７９】また、本発明は、上記第１の実施の形態に
特定されるものではなく、図６に本発明の第２の実施の
形態を示す。この第２の実施の形態は、半導体パッケー
ジ３１のプリント基板５２の構成が上記第１の実施の形
態と相違しており、それ以外の構成は、第１の実施の形
態と同様である。そのため、第２の実施の形態におい
て、上記第１の実施の形態と同一の構成部分には、同一
の参照符号を付してその説明を省略する。
特定されるものではなく、図６に本発明の第２の実施の
形態を示す。この第２の実施の形態は、半導体パッケー
ジ３１のプリント基板５２の構成が上記第１の実施の形
態と相違しており、それ以外の構成は、第１の実施の形
態と同様である。そのため、第２の実施の形態におい
て、上記第１の実施の形態と同一の構成部分には、同一
の参照符号を付してその説明を省略する。
【００８０】図６に示すように、上記プリント基板５２
は、上記回路基板３２と向かい合う裏面５２ｂに凸部５
３を有している。凸部５３は、半導体パッケージ３１を
回路基板３２に実装した時に、この回路基板３２の凹部
３８と向かい合っている。
は、上記回路基板３２と向かい合う裏面５２ｂに凸部５
３を有している。凸部５３は、半導体パッケージ３１を
回路基板３２に実装した時に、この回路基板３２の凹部
３８と向かい合っている。
【００８１】凸部５３は、第１のパッド設置面３９ａ，
３９ｂと向かい合う一対の第１のバンプ設置面５５ａ，
５５ｂと、第２のパッド設置面４０と向かい合う第２の
バンプ設置面５６とを有する階段状をなしている。その
ため、プリント基板５２の裏面５２ｂから第１の第１の
バンプ設置面５５ａ，５５ｂまでの高さは、プリント基
板５２の裏面５２ｂから第２のバンプ設置面５６までの
高さよりも小さくなっている。
３９ｂと向かい合う一対の第１のバンプ設置面５５ａ，
５５ｂと、第２のパッド設置面４０と向かい合う第２の
バンプ設置面５６とを有する階段状をなしている。その
ため、プリント基板５２の裏面５２ｂから第１の第１の
バンプ設置面５５ａ，５５ｂまでの高さは、プリント基
板５２の裏面５２ｂから第２のバンプ設置面５６までの
高さよりも小さくなっている。
【００８２】プリント基板５２の裏面５２ｂと、第１お
よび第２のバンプ設置面５６ａ，５６ｂとには、夫々ボ
ール状をなす多数の半田バンプ５７が配置されている。
裏面５２ｂの半田バンプ５７は、凸部５３を取り囲むよ
うに互いに間隔を存して２列に並べて配置されている。
第１のバンプ設置面５６ａの半田バンプ５７は、互いに
間隔を存して２列に並べて配置されている。第２のバン
プ設置面５６ｂの半田バンプ５７は、互いに間隔を存し
て４列に並べて配置されている。
よび第２のバンプ設置面５６ａ，５６ｂとには、夫々ボ
ール状をなす多数の半田バンプ５７が配置されている。
裏面５２ｂの半田バンプ５７は、凸部５３を取り囲むよ
うに互いに間隔を存して２列に並べて配置されている。
第１のバンプ設置面５６ａの半田バンプ５７は、互いに
間隔を存して２列に並べて配置されている。第２のバン
プ設置面５６ｂの半田バンプ５７は、互いに間隔を存し
て４列に並べて配置されている。
【００８３】そのため、プリント基板５２の裏面５２ｂ
を平面的に見た場合に、上記半田バンプ５７は、凸部５
３およびその周囲に亘る範囲にマトリックス状に縦横に
一列に並べて配置されており、これら全ての半田バンプ
５７の形状および寸法は、互いに同一のものとなってい
る。
を平面的に見た場合に、上記半田バンプ５７は、凸部５
３およびその周囲に亘る範囲にマトリックス状に縦横に
一列に並べて配置されており、これら全ての半田バンプ
５７の形状および寸法は、互いに同一のものとなってい
る。
【００８４】なお、半田バンプ５７は、パッド４２に半
田付けされており、これにより、半導体パッケージ３１
と回路基板３２とが電気的に接続されている。このよう
な構成によると、半導体パッケージ３１のプリント基板
５２は、階段状に配置された第１および第２のバンプ設
置面５５ａ，５５ｂ，５６を有する凸部５３を備えてい
るので、１および第２のバンプ設置面５５ａ，５５ｂ，
５６と第１および第２のパッド設置面３９ａ，３９ｂ，
４０との間の寸法を、プリント基板５２の裏面５２ｂと
回路基板３２の表面３２ａとの間の寸法と同等に定める
ことができる。
田付けされており、これにより、半導体パッケージ３１
と回路基板３２とが電気的に接続されている。このよう
な構成によると、半導体パッケージ３１のプリント基板
５２は、階段状に配置された第１および第２のバンプ設
置面５５ａ，５５ｂ，５６を有する凸部５３を備えてい
るので、１および第２のバンプ設置面５５ａ，５５ｂ，
５６と第１および第２のパッド設置面３９ａ，３９ｂ，
４０との間の寸法を、プリント基板５２の裏面５２ｂと
回路基板３２の表面３２ａとの間の寸法と同等に定める
ことができる。
【００８５】そのため、回路基板３２に一部のパッド４
２を収容する凹部３８を形成したにも拘らず、多数の半
田バンプ５７の形状および寸法を均等化することがで
き、これら半田バンプ５７とパッド４２とを確実に接触
させることができる。よって、半導体パッケージ３１と
回路基板３２との接続の信頼性が向上する。
２を収容する凹部３８を形成したにも拘らず、多数の半
田バンプ５７の形状および寸法を均等化することがで
き、これら半田バンプ５７とパッド４２とを確実に接触
させることができる。よって、半導体パッケージ３１と
回路基板３２との接続の信頼性が向上する。
【００８６】また、図７ないし図９は、本発明の第３の
実施の形態を開示している。この第３の実施の形態は、
半導体パッケージ３１が実装される回路基板６１の部分
的な構成が上記第１の実施の形態と相違しており、それ
以外の構成は、上記第１の実施の形態と同様である。
実施の形態を開示している。この第３の実施の形態は、
半導体パッケージ３１が実装される回路基板６１の部分
的な構成が上記第１の実施の形態と相違しており、それ
以外の構成は、上記第１の実施の形態と同様である。
【００８７】図７に示すように、回路基板６１は、半導
体パッケージ３１の実装部分に対応した位置に、凹部６
２を有している。凹部６２は、回路基板６１の表面６１
ａに開口された正方形状の開口端６２ａを有し、この凹
部６２の開口形状は、半導体パッケージ３１のパッケー
ジ本体３の平面形状よりも小さく定められている。その
ため、凹部６２は、半導体パッケージ３１の外側から２
列目のバンプ４８によって囲まれた部分に位置されてい
る。
体パッケージ３１の実装部分に対応した位置に、凹部６
２を有している。凹部６２は、回路基板６１の表面６１
ａに開口された正方形状の開口端６２ａを有し、この凹
部６２の開口形状は、半導体パッケージ３１のパッケー
ジ本体３の平面形状よりも小さく定められている。その
ため、凹部６２は、半導体パッケージ３１の外側から２
列目のバンプ４８によって囲まれた部分に位置されてい
る。
【００８８】凹部６２は、平坦なパッド設置面６３を有
している。パッド設置面６３は、凹部６２の底面を兼ね
ている。このパッド設置面６３は、第２の絶縁層３４ｂ
の表面によって構成され、回路基板６１の表面６１ａか
らパッド設置面６３までの深さ寸法は、第１の絶縁層３
４ａの厚み寸法に略対応している。そのため、凹部６２
のパッド設置面６３は、回路基板６１の表面６１ａと協
働して階段状の段差を構成している。
している。パッド設置面６３は、凹部６２の底面を兼ね
ている。このパッド設置面６３は、第２の絶縁層３４ｂ
の表面によって構成され、回路基板６１の表面６１ａか
らパッド設置面６３までの深さ寸法は、第１の絶縁層３
４ａの厚み寸法に略対応している。そのため、凹部６２
のパッド設置面６３は、回路基板６１の表面６１ａと協
働して階段状の段差を構成している。
【００８９】パッド設置面６３は、凹部６２の開口端６
２ａを通じて回路基板６１の外方に露出され、上記半導
体パッケージ３１と向かい合っている。このパッド設置
面６３には、上記第２の信号配線層３５ｂが導かれてい
る。
２ａを通じて回路基板６１の外方に露出され、上記半導
体パッケージ３１と向かい合っている。このパッド設置
面６３には、上記第２の信号配線層３５ｂが導かれてい
る。
【００９０】凹部６２に臨む回路基板６１の表面６１ａ
および上記パッド設置面６３には、夫々多数のパッド４
２が配置されている。表面３２ａのパッド４２は、凹部
６２の開口端６２ａに沿って互いに間隔を存して配置さ
れ、これらパッド４２は、凹部６２の開口端６２ａを取
り囲むように２列に並べられている。パッド設置面６３
のパッド４２は、夫々互いに間隔を存して８列に並べて
配置されている。そのため、回路基板６１を平面的に見
た場合に、上記パッド４２は、凹部６２およびその開口
端６２ａの周囲に亘る範囲にマトリックス状に縦横に一
列に並べて配置されている。
および上記パッド設置面６３には、夫々多数のパッド４
２が配置されている。表面３２ａのパッド４２は、凹部
６２の開口端６２ａに沿って互いに間隔を存して配置さ
れ、これらパッド４２は、凹部６２の開口端６２ａを取
り囲むように２列に並べられている。パッド設置面６３
のパッド４２は、夫々互いに間隔を存して８列に並べて
配置されている。そのため、回路基板６１を平面的に見
た場合に、上記パッド４２は、凹部６２およびその開口
端６２ａの周囲に亘る範囲にマトリックス状に縦横に一
列に並べて配置されている。
【００９１】図８に示すように、回路基板６１の表面６
１ａのパッド４２は、上記第１の実施の形態と同様に、
一層目の第１の信号配線層３５ａに電気的に接続されて
いる。また、パッド設置面６３のパッド４２のうち、外
側の２列のパッド４２は、上記第１の実施の形態と同様
に、２層目の第２の信号配線層３５ｂに電気的に接続さ
れている。
１ａのパッド４２は、上記第１の実施の形態と同様に、
一層目の第１の信号配線層３５ａに電気的に接続されて
いる。また、パッド設置面６３のパッド４２のうち、外
側の２列のパッド４２は、上記第１の実施の形態と同様
に、２層目の第２の信号配線層３５ｂに電気的に接続さ
れている。
【００９２】パッド設置面６３のパッド４２うち、外側
２列のパッド４２を除く残りの４列のパッド４２は、多
数のスルーホール６５を介して３層目の第３の信号配線
層３５ｃに電気的に接続されている。スルーホール６５
は、回路基板６１を厚み方向に貫通しており、パッド設
置面６３および回路基板６１の裏面６１ｂに夫々開口さ
れている。夫々のスルーホール６５の内面は、導電層６
６によって覆われている。スルーホール６５は、図８に
示すように、上記第２の信号配線層３５ｂが接続された
２列のパッド４２よりも内側において、夫々四つのパッ
ド４２で囲まれる部分に配置され、回路基板６１の縦横
に一列に並べられている。
２列のパッド４２を除く残りの４列のパッド４２は、多
数のスルーホール６５を介して３層目の第３の信号配線
層３５ｃに電気的に接続されている。スルーホール６５
は、回路基板６１を厚み方向に貫通しており、パッド設
置面６３および回路基板６１の裏面６１ｂに夫々開口さ
れている。夫々のスルーホール６５の内面は、導電層６
６によって覆われている。スルーホール６５は、図８に
示すように、上記第２の信号配線層３５ｂが接続された
２列のパッド４２よりも内側において、夫々四つのパッ
ド４２で囲まれる部分に配置され、回路基板６１の縦横
に一列に並べられている。
【００９３】図９に示すように、スルーホール６５が接
続される第３の信号配線層３５ｃは、残りの４列のパッ
ド４２のうち、外側の列のパッド４２に連なる第１の配
線パターン４５ａと、内側の列のパッド４２に連なる第
２の配線パターン４５ｂとを備えている。第１の配線パ
ターン４５ａは、互いに間隔を存して平行に配置されて
おり、上記パッド４２の配置エリアの外方に向けて延び
ている。第２の配線パターン４５ｂは、外側の列のスル
ーホール６５の間を通して第１の配線パターン４５ａの
間に導かれ、この第１の配線パターン４５ａと平行に配
置されている。
続される第３の信号配線層３５ｃは、残りの４列のパッ
ド４２のうち、外側の列のパッド４２に連なる第１の配
線パターン４５ａと、内側の列のパッド４２に連なる第
２の配線パターン４５ｂとを備えている。第１の配線パ
ターン４５ａは、互いに間隔を存して平行に配置されて
おり、上記パッド４２の配置エリアの外方に向けて延び
ている。第２の配線パターン４５ｂは、外側の列のスル
ーホール６５の間を通して第１の配線パターン４５ａの
間に導かれ、この第１の配線パターン４５ａと平行に配
置されている。
【００９４】このような構成によれば、パッド設置面６
３に配置されたパッド４２のうち、外側２列のパッド４
２を除く内側４列のパッド４２は、スルーホール６５を
介して第３の信号配線層３５ｃに電気的に接続されてい
るので、一つのパッド設置面６３により多くのパッド４
２を配置することができる。このため、凹部６２のパッ
ド設置面６３は一つあれば良く、その分、凹部６２の形
状を簡略化して回路基板６１の製造コストを低減するこ
とができる。
３に配置されたパッド４２のうち、外側２列のパッド４
２を除く内側４列のパッド４２は、スルーホール６５を
介して第３の信号配線層３５ｃに電気的に接続されてい
るので、一つのパッド設置面６３により多くのパッド４
２を配置することができる。このため、凹部６２のパッ
ド設置面６３は一つあれば良く、その分、凹部６２の形
状を簡略化して回路基板６１の製造コストを低減するこ
とができる。
【００９５】また、スルーホール６５は、第３の信号配
線層３５ｃに接続されているのみであるから、第３の信
号配線層３５ｃの配線パターン４５ａ，４５ｂを形成す
る上での制約がなくなり、この第３の信号配線層３５ｃ
においても、第１および第２の信号配線層３５ａ，３５
ｂと同様の条件の下で配線パターン４５ａ，４５ｂを形
成することができる。したがって、４列のパッド４２に
対応した数の配線パターン４５ａ，４５ｂを無理なく形
成することができる。
線層３５ｃに接続されているのみであるから、第３の信
号配線層３５ｃの配線パターン４５ａ，４５ｂを形成す
る上での制約がなくなり、この第３の信号配線層３５ｃ
においても、第１および第２の信号配線層３５ａ，３５
ｂと同様の条件の下で配線パターン４５ａ，４５ｂを形
成することができる。したがって、４列のパッド４２に
対応した数の配線パターン４５ａ，４５ｂを無理なく形
成することができる。
【００９６】なお、本発明を実施するに当たり、回路基
板に実装される回路部品は、一つの半導体素子を搭載し
た半導体パッケージに特定されるものではなく、例えば
プリント基板上に複数の半導体素子を搭載した、いわゆ
るＭＣＭと呼ばれるマルチチップ・モジュールであって
も良い。
板に実装される回路部品は、一つの半導体素子を搭載し
た半導体パッケージに特定されるものではなく、例えば
プリント基板上に複数の半導体素子を搭載した、いわゆ
るＭＣＭと呼ばれるマルチチップ・モジュールであって
も良い。
【００９７】
【発明の効果】請求項１，５，６および１０に記載され
た発明よれば、スルーホールを用いることなく回路基板
の内部に位置する内層の信号配線層とパッドとを電気的
に接続することができる。そのため、内層の信号配線層
の配線パターンを形成する上での制約がなくなり、回路
基板の実装面に位置する一層目の信号配線層と同等の条
件の下で配線パターンを形成することができ、複数列の
パッドに対応した数の配線パターンを得ることができ
る。したがって、信号配線層の積層数を減らしつつ高密
度な配線が可能となり、回路基板の製造コストを低減す
ることができる。しかも、スルーホールが不要となれ
ば、回路基板の回路部品とは反対側の面にも他の回路部
品を配置することができ、回路基板上の実装密度を高め
ることができる。また、請求項８および１１に記載され
た発明によれば、上記主な効果に加えて、多数のバンプ
の形状および寸法を均等化することができ、これらバン
プをパッドに確実に接触させることができる。さらに、
請求項９および１２に記載された発明によれば、スルー
ホールの数を数を減らしつつ、内層の信号配線層とパッ
ドとを電気的に接続できるために、内層の信号配線層の
配線パターンを形成する上での制約が少なくなり、複数
列のパッドに対応した数の配線パターンを得ることがで
きる。したがって、信号配線層の積層数を減らしつつ高
密度な配線が可能となり、回路基板の製造コストを低減
することができる。その上、パッド設置面上の一部のパ
ッドは、スルーホールを介して内層の信号配線層に接続
されているので、一つのパッド設置面により多くのパッ
ドを配置することができ、その分、パッド設置面の数を
減らして、凹部の形状を簡略化することができる。
た発明よれば、スルーホールを用いることなく回路基板
の内部に位置する内層の信号配線層とパッドとを電気的
に接続することができる。そのため、内層の信号配線層
の配線パターンを形成する上での制約がなくなり、回路
基板の実装面に位置する一層目の信号配線層と同等の条
件の下で配線パターンを形成することができ、複数列の
パッドに対応した数の配線パターンを得ることができ
る。したがって、信号配線層の積層数を減らしつつ高密
度な配線が可能となり、回路基板の製造コストを低減す
ることができる。しかも、スルーホールが不要となれ
ば、回路基板の回路部品とは反対側の面にも他の回路部
品を配置することができ、回路基板上の実装密度を高め
ることができる。また、請求項８および１１に記載され
た発明によれば、上記主な効果に加えて、多数のバンプ
の形状および寸法を均等化することができ、これらバン
プをパッドに確実に接触させることができる。さらに、
請求項９および１２に記載された発明によれば、スルー
ホールの数を数を減らしつつ、内層の信号配線層とパッ
ドとを電気的に接続できるために、内層の信号配線層の
配線パターンを形成する上での制約が少なくなり、複数
列のパッドに対応した数の配線パターンを得ることがで
きる。したがって、信号配線層の積層数を減らしつつ高
密度な配線が可能となり、回路基板の製造コストを低減
することができる。その上、パッド設置面上の一部のパ
ッドは、スルーホールを介して内層の信号配線層に接続
されているので、一つのパッド設置面により多くのパッ
ドを配置することができ、その分、パッド設置面の数を
減らして、凹部の形状を簡略化することができる。
【図１】本発明の第１の実施の形態において、回路モジ
ュールを搭載したポータブルコンピュータの断面図。
ュールを搭載したポータブルコンピュータの断面図。
【図２】半導体パッケージを回路基板に実装した状態を
示す回路モジュールの断面図。
示す回路モジュールの断面図。
【図３】回路基板上のパッドに連なる第１ないし第３の
信号配線層の配線経路を示す平面図。
信号配線層の配線経路を示す平面図。
【図４】第２の信号配線層の配線経路を示す平面図。
【図５】第３の信号配線層の配線経路を示す平面図。
【図６】本発明の第２の実施の形態において、半導体パ
ッケージを回路基板に実装した状態を示す回路モジュー
ルの断面図。
ッケージを回路基板に実装した状態を示す回路モジュー
ルの断面図。
【図７】本発明の第３の実施の形態において、半導体パ
ッケージを回路基板に実装した状態を示す回路モジュー
ルの断面図。
ッケージを回路基板に実装した状態を示す回路モジュー
ルの断面図。
【図８】回路基板上のパッドに連なる第１および第２の
信号配線層の配線経路を示す平面図。
信号配線層の配線経路を示す平面図。
【図９】第３の信号配線層の配線経路を示す平面図。
【図１０】従来の回路モジュールの断面図。
【図１１】従来の第１の信号配線層の配線経路を示す平
面図。
面図。
【図１２】従来の第２の信号配線層の配線経路を示す平
面図。
面図。
【図１３】従来の第３の信号配線層の配線経路を示す平
面図。
面図。
【図１４】従来の第４の信号配線層の配線経路を示す平
面図。
面図。
２２…筐体 ３０…回路モジュール ３１，５１…回路部品（半導体パッケージ） ３２…回路基板 ３２ａ…実装面（表面） ３５ａ〜３５ｃ…信号配線層（第１ないし第３の信号配
線層） ３６，６２…凹部 ３９ａ，３９ｂ，４０，６３…パッド設置面（第１およ
び第２のパッド設置面） ４２…パッド ４８…バンプ ５３…凸部 ５５ａ，５５ｂ…バンプ設置面（第１および第２のバン
プ設置面） ６５…スルーホール
線層） ３６，６２…凹部 ３９ａ，３９ｂ，４０，６３…パッド設置面（第１およ
び第２のパッド設置面） ４２…パッド ４８…バンプ ５３…凸部 ５５ａ，５５ｂ…バンプ設置面（第１および第２のバン
プ設置面） ６５…スルーホール
Claims (12)
- 【請求項１】 マトリックス状に並べて配置された多数
のバンプを有する回路部品と；この回路部品が実装され
る実装面を有し、この実装面に、多数のパッドがマトリ
ックス状に並べて配置されるとともに、内層に複数の信
号配線層が配置された多層の回路基板と；を備えてお
り、 この回路基板のパッドに上記回路部品のバンプを電気的
に接続してなる回路モジュールにおいて、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記回路部品と向かい合い、かつ、上記実装面から
の深さが異なる複数のパッド設置面を有する階段状をな
しており、これら各パッド設置面に、上記信号配線層に
電気的に接続されるパッドを配置したことを特徴とする
回路モジュール。 - 【請求項２】 請求項１の記載において、上記回路部品
は、半導体素子が実装されたパッケージ基材を有し、こ
のパッケージ基材の裏面に上記バンプがマトリックス状
に並べて配置され、上記バンプは柱状をなすとともに、
これらバンプのうち、上記パッド設置面上のパッドに対
応するバンプの高さ寸法は、上記実装面上のパッドに対
応するバンプの高さ寸法よりも大きく定められているこ
とを特徴とする回路モジュール。 - 【請求項３】 請求項１の記載において、上記回路部品
は、半導体素子が実装されたパッケージ基材を有する半
導体パッケージであり、この半導体パッケージのパッケ
ージ基材は、上記回路基板の実装面と向かい合う裏面
に、上記凹部に対応する凸部を有し、この凸部は、上記
パッド設置面と向かい合う複数のバンプ設置面を有する
階段状をなすとともに、これらバンプ設置面および上記
パッケージ基材の裏面に上記バンプが配置されているこ
とを特徴とする回路モジュール。 - 【請求項４】 請求項１の記載において、上記回路基板
は、上記凹部の底面に開口された複数のスルーホールを
有し、これらスルーホールは、上記信号配線層に電気的
に接続されていることを特徴とする回路モジュール。 - 【請求項５】 マトリックス状に並べて配置された多数
の半田バンプを有する半導体パッケージと；この半導体
パッケージが実装される実装面を有し、この実装面に、
多数のパッドがマトリックス状に並べて配置された回路
基板と；を備えており、 この回路基板のパッドに上記半導体パッケージの半田バ
ンプを半田付けしてなる回路モジュールにおいて、 上記回路基板は、複数の絶縁層と、上記パッドに電気的
に接続された複数の信号配線層とを交互に積層して構成
され、この回路基板の実装面に、一層目の信号配線層を
配置するとともに、 上記回路基板は、上記実装面に開口された凹部を有し、
この凹部は、上記半導体パッケージと向かい合い、か
つ、上記実装面からの深さが異なる複数のパッド設置面
を有する階段状をなしており、これら各パッド設置面
に、上記絶縁層の間に介在された内層の信号配線層を導
くとともに、これら信号配線層に接続されるパッドを配
置したことを特徴とする回路モジュール。 - 【請求項６】 回路部品が実装される実装面に、多数の
パッドがマトリックス状に並べて配置されるとともに、
内層に複数の信号配線層が配置された多層の基板本体を
有し、この基板本体のパッドに上記回路部品のバンプを
電気的に接続してなる回路基板において、 上記基板本体は、上記実装面に凹部を有し、この凹部
は、上記回路部品と向かい合い、かつ、上記実装面から
の深さが異なる複数のパッド設置面を有する階段状をな
しており、これら各パッド設置面に、上記信号配線層に
電気的に接続されるパッドを配置したことを特徴とする
回路基板。 - 【請求項７】 請求項６の記載において、上記基板本体
は、上記凹部の底面に開口された複数のスルーホールを
有し、これらスルーホールは、上記信号配線層に電気的
に接続されていることを特徴とする回路基板。 - 【請求項８】 マトリックス状に並べて配置された多数
のバンプを有する半導体パッケージと；この半導体パッ
ケージが実装される実装面を有し、この実装面に、多数
のパッドがマトリックス状に並べて配置されるととも
に、内層に複数の信号配線層が配置された多層の回路基
板と；を備えており、 この回路基板のパッドに上記半導体パッケージのバンプ
を電気的に接続してなる回路モジュールにおいて、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記半導体パッケージと向かい合い、かつ、上記実
装面からの深さが異なる複数のパッド設置面を有する階
段状をなしており、これら各パッド設置面に、上記信号
配線層に電気的に接続されるパッドを配置するととも
に、 上記半導体パッケージは、上記回路基板の実装面と向か
い合う裏面に、上記凹部に対応する凸部を有し、この凸
部は、上記パッド設置面と向かい合う複数のバンプ設置
面を有する階段状をなすとともに、これらバンプ設置面
および上記パッケージ基材の裏面に上記バンプを配置し
たことを特徴とする回路モジュール。 - 【請求項９】 マトリックス状に並べて配置された多数
のバンプを有する回路部品と；この回路部品が実装され
る実装面を有し、この実装面に、多数のパッドがマトリ
ックス状に並べて配置されるとともに、内層に複数の信
号配線層が配置された多層の回路基板と；を備えてお
り、 この回路基板のパッドに上記回路部品のバンプを電気的
に接続してなる回路モジュールにおいて、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記回路部品と向かい合う底部にパッド設置面を有
し、このパッド設置面に、上記信号配線層のうちの一部
の信号配線層に電気的に接続されるパッドと、残りの信
号配線層にスルーホールを介して接続されるパッドとを
配置したことを特徴とする回路モジュール。 - 【請求項１０】 箱状をなす筐体と；この筐体の内部に
収容された回路モジュールと；を備え、 この回路モジュールは、マトリックス状に並べて配置さ
れた多数のバンプを有する回路部品と；この回路部品が
実装される実装面を有し、この実装面に、多数のパッド
がマトリックス状に並べて配置されるとともに、内層に
複数の信号配線層が配置された多層の回路基板と；を含
み、この回路基板のパッドに上記回路部品のバンプを電
気的に接続してなる電子機器において、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記回路部品と向かい合い、かつ、上記実装面から
の深さが異なる複数のパッド設置面を有する階段状をな
しており、これら各パッド設置面に、上記信号配線層に
電気的に接続されるパッドを配置したことを特徴とする
電子機器。 - 【請求項１１】 箱状をなす筐体と；この筐体の内部に
収容された回路モジュールと；を備え、 この回路モジュールは、マトリックス状に並べて配置さ
れた多数のバンプを有する半導体パッケージと；この半
導体パッケージが実装される実装面を有し、この実装面
に、多数のパッドがマトリックス状に並べて配置される
とともに、内層に複数の信号配線層が配置された多層の
回路基板と；を含み、この回路基板のパッドに上記半導
体パッケージのバンプを電気的に接続してなる電子機器
において、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記半導体パッケージと向かい合い、かつ、上記実
装面からの深さが異なる複数のパッド設置面を有する階
段状をなしており、これら各パッド設置面に、上記信号
配線層に電気的に接続されるパッドを配置するととも
に、 上記半導体パッケージは、上記回路基板の実装面と向か
い合う裏面に、上記凹部に対応する凸部を有し、この凸
部は、上記パッド設置面と向かい合う複数のバンプ設置
面を有する階段状をなすとともに、これらバンプ設置面
および上記パッケージ基材の裏面に上記バンプを配置し
たことを特徴とする電子機器。 - 【請求項１２】 箱状をなす筐体と；この筐体の内部に
収容された回路モジュールと；を備え、 この回路モジュールは、マトリックス状に並べて配置さ
れた多数のバンプを有する回路部品と；この回路部品が
実装される実装面を有し、この実装面に、多数のパッド
がマトリックス状に並べて配置されるとともに、内層に
複数の信号配線層が配置された多層の回路基板と；を含
み、この回路基板のパッドに上記回路部品のバンプを電
気的に接続してなる電子機器において、 上記回路基板は、上記実装面に凹部を有し、この凹部
は、上記回路部品と向かい合う底部にパッド設置面を有
し、このパッド設置面に、上記信号配線層のうちの一部
の信号配線層に電気的に接続されるパッドと、残りの信
号配線層にスルーホールを介して接続されるパッドとを
配置したことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8345199A JPH10189656A (ja) | 1996-12-25 | 1996-12-25 | 回路モジュールおよびこの回路モジュールに用いる回路基板、ならびに回路モジュールを搭載した電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8345199A JPH10189656A (ja) | 1996-12-25 | 1996-12-25 | 回路モジュールおよびこの回路モジュールに用いる回路基板、ならびに回路モジュールを搭載した電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189656A true JPH10189656A (ja) | 1998-07-21 |
Family
ID=18374976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8345199A Pending JPH10189656A (ja) | 1996-12-25 | 1996-12-25 | 回路モジュールおよびこの回路モジュールに用いる回路基板、ならびに回路モジュールを搭載した電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1049162A3 (en) * | 1999-04-27 | 2001-06-27 | Nec Corporation | Interconnection structure of a multilayer circuit board for electrical connection to a semiconductor package and manufacturing method thereof |
| JPWO2016114358A1 (ja) * | 2015-01-16 | 2017-08-17 | 株式会社村田製作所 | 基板、基板の製造方法及び弾性波装置 |
-
1996
- 1996-12-25 JP JP8345199A patent/JPH10189656A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1049162A3 (en) * | 1999-04-27 | 2001-06-27 | Nec Corporation | Interconnection structure of a multilayer circuit board for electrical connection to a semiconductor package and manufacturing method thereof |
| JPWO2016114358A1 (ja) * | 2015-01-16 | 2017-08-17 | 株式会社村田製作所 | 基板、基板の製造方法及び弾性波装置 |
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