JPH10187472A - Data processing system - Google Patents
Data processing systemInfo
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- JPH10187472A JPH10187472A JP8339563A JP33956396A JPH10187472A JP H10187472 A JPH10187472 A JP H10187472A JP 8339563 A JP8339563 A JP 8339563A JP 33956396 A JP33956396 A JP 33956396A JP H10187472 A JPH10187472 A JP H10187472A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、データ処理システ
ムに係り、特に、同じ構成の複数個のプロセッサエレメ
ントと、各プロセッサエレメントからの起動コマンドに
対して応答データを出力する応答装置とを共通バスに接
続したデータ処理システムにおいて、該複数個のプロセ
ッサエレメントの内の、例えば、一方をマスタ装置と
し、他方をスレーブ装置とし、該マスタ装置とスレーブ
装置を“対”にしたペアプロセッサエレメントが存在す
るシステムでの、前記ペアプロセッサエレメントのマス
タ装置とスレーブ装置間での同期動作の確認手段に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data processing system and, more particularly, to a common bus that includes a plurality of processor elements having the same configuration and a response device that outputs response data in response to a start command from each processor element. In a data processing system connected to a plurality of processor elements, for example, there is a pair processor element in which one is a master device, the other is a slave device, and the master device and the slave device are paired. The present invention relates to means for confirming a synchronous operation between a master device and a slave device of the pair processor element in a system.
【0002】[0002]
【従来の技術】図6は、従来のデータ処理システムを説
明する図である。本図に示されているような、例えば、
中央処理装置(CPU) と、入出力部と、バス制御部とから
構成される複数個のプロセッサエレメント(PE) 1と、該
プロセッサエレメント(PE) 1からの起動コマンドに対し
て応答データを出力する応答装置{例えば、メモリコン
トローラ(MC) 2}とを共通バス 3に接続したデータ処理
システムにおいて、該複数個のプロセッサエレメント(P
E)の内の、例えば、一方をマスタ装置 1a とし、他方を
スレーブ装置 1b とし、該マスタ装置 1a とスレーブ装
置 1b を“対”にしたペアプロセッサエレメント(ペア
PE)が1つ、又は複数個存在するデータ処理システム
の場合、従来の各ペアプロセッサエレメント(ペアP
E)のマスタ装置 1a とスレーブ装置 1b が同期動作を
していることを確認する手段は、図6に示されているよ
うに、各ペアプロセッサエレメント (ペアPE)のマス
タ装置 1a とスレーブ装置 1b の出力バス間に、同期確
認用の、例えば、バスデータを比較する比較器 4を設け
て、該比較器 4でマスタ装置 1a とスレーブ装置 1b か
ら出力されているバスデータの不一致を検出したとき、
該同期動作を停止させるか、図示されていない上位のホ
ストに割り込みを行い、障害復旧処理を依頼していた。2. Description of the Related Art FIG. 6 is a diagram for explaining a conventional data processing system. As shown in this figure, for example,
A plurality of processor elements (PE) 1 including a central processing unit (CPU), an input / output unit, and a bus control unit, and output response data to a start command from the processor element (PE) 1 In a data processing system in which a responding device (for example, a memory controller (MC) 2) is connected to a common bus 3, the plurality of processor elements (P
One or a plurality of pair processor elements (pair PEs) in which one is the master device 1a and the other is the slave device 1b, and the master device 1a and the slave device 1b are “paired”. In the case of existing data processing systems, each conventional pair processor element (pair P
As shown in FIG. 6, the means for confirming that the master device 1a and the slave device 1b of E) are operating synchronously includes a master device 1a and a slave device 1b of each pair processor element (pair PE). For example, when a comparator 4 for comparing bus data for synchronization confirmation is provided between output buses, and the comparator 4 detects a mismatch between the bus data output from the master device 1a and the slave device 1b. ,
The synchronous operation is stopped or an upper-level host (not shown) is interrupted to request a failure recovery process.
【0003】[0003]
【発明が解決しようとする課題】従って、従来のデータ
処理システムでは、ペアプロセッサエレメント(ペアP
E)を構成しているマスタ装置 1a とスレーブ装置 1b
間での同期動作を確認するためには、共通バス 3上のデ
ータを比較する比較器 4を、各プロセッサエレメント(P
E) 1とは別に設ける必要があり、“対”を構成するペア
プロセッサエレメント(ペアPE)が増加する毎に、該
比較器 4を追加していくことになり、ハードウェア量が
増加するという問題があった。Accordingly, in a conventional data processing system, a pair processor element (pair P
Master device 1a and slave device 1b constituting E)
In order to confirm the synchronization operation between the processors, the comparator 4 that compares the data on the common bus 3 is connected to each processor element (P
E) It is necessary to provide the comparator 4 in addition to 1. Each time the number of pair processor elements (pair PEs) constituting a “pair” increases, the comparator 4 is added, and the amount of hardware increases. There was a problem.
【0004】又、マスタ装置 1a とスレーブ装置 1b の
出力バスを迂回させて、比較器 4に接続する必要があ
り、該出力バスのプリント基板上の配線領域が増加する
と共に、該迂回接続による出力バス長の増加に伴い、各
プロセッサエレメント(PE) 1の動作周波数が制限されて
くる危険があるという問題があった。In addition, it is necessary to bypass the output buses of the master device 1a and the slave device 1b and connect them to the comparator 4, which increases the wiring area of the output bus on the printed circuit board and increases the output by the bypass connection. As the bus length increases, there is a problem that the operating frequency of each processor element (PE) 1 may be restricted.
【0005】又、複数個のプロセッサエレメント(PE) 1
からなるデータ処理システムで、各プロセッサエレメン
ト(PE) 1が、“対”となったプロセッサエレメント(PE)
1間で同期動作をしている状態から、各プロセッサエレ
メント(PE) 1が単独に動作をする、マルチプロセッサシ
ステムに構成を変更する際、上記比較器 4での比較手段
を抑止する必要があり、各プロセッサエレメント(PE) 1
のペアプロセッサエレメント(ペアPE)を構成してい
るマスタ装置 1a とスレーブ装置 1b からの対応する比
較器 4に対する抑止制御が必要になるという問題があっ
た。A plurality of processor elements (PE) 1
In the data processing system, each processor element (PE) 1 is a “paired” processor element (PE)
When changing the configuration to a multiprocessor system in which each processor element (PE) 1 operates independently from a state in which synchronization is performed between 1s, it is necessary to suppress the comparison means in the comparator 4 described above. , Each processor element (PE) 1
There is a problem that it is necessary to control the corresponding comparator 4 from the master device 1a and the slave device 1b constituting the pair processor element (pair PE).
【0006】本発明は上記従来の欠点に鑑み、プロセッ
サエレメント(PE)の外に特別なハードウェアを設けるこ
となく、出力バス長を増加させることなく同期動作を確
認することができ、又、簡単な制御で各プロセッサエレ
メント(PE)が単独で動作するマルチプロセッサシステム
を構築することができるデータ処理システムを提供する
ことを目的とするものである。In view of the above-mentioned conventional disadvantages, the present invention can confirm the synchronous operation without providing any special hardware outside the processor element (PE) and without increasing the output bus length. It is an object of the present invention to provide a data processing system capable of constructing a multiprocessor system in which each processor element (PE) operates independently under a simple control.
【0007】[0007]
【課題を解決するための手段】上記の問題点は下記の如
くに構成したデータ処理システムによって解決される。The above-mentioned problems are solved by a data processing system configured as follows.
【0008】(1) 同じ構成の複数個のプロセッサエレメ
ント(PE) 1と、各プロセッサエレメント(PE) 1からの起
動コマンドに対して応答データを出力する応答装置{例
えば、メモリコントローラ(MC)}2 とを共通バス 3に接
続したデータ処理システムにおいて、該複数個のプロセ
ッサエレメント(PE) 1の内の、例えば、一方をマスタ装
置 1a とし、他方をスレーブ装置 1b とし、該マスタ装
置 1a とスレーブ装置1b を“対”にしたペアプロセッ
サエレメント (ペアPE)が1つ、又は複数個存在する
システムであって、前記ペアプロセッサエレメント(ペ
アPE)を構成しているマスタ装置 1a とスレーブ装置
1b 間で同期運転を行う際、マスタ装置 1a が上記共通
バス 3にデータを出力中は、スレーブ装置 1b はデータ
の出力を抑止して、上記マスタ装置1a が共通バス 3に
出力したデータを保持し、該保持したデータとスレーブ
装置1b が出力するデータと比較する比較手段 10 を備
えて、前記比較手段 10 で一致を判定することにより、
マスタ装置 1a とスレーブ装置 1b との間での同期運転
の維持を判定するように構成する。(1) A plurality of processor elements (PE) 1 having the same configuration and a response device that outputs response data in response to a start command from each processor element (PE) 1 (for example, a memory controller (MC)) For example, in a data processing system in which a plurality of processor elements (PE) 1 are connected to a common bus 3, one of the plurality of processor elements (PE) 1 is a master device 1 a, the other is a slave device 1 b, and the master device 1 a A system in which one or a plurality of pair processor elements (pair PEs) in which the device 1b is a "pair" exists, wherein a master device 1a and a slave device constituting the pair processor elements (pair PE) are provided.
During synchronous operation between 1b, while the master device 1a is outputting data to the common bus 3, the slave device 1b suppresses the data output and holds the data output by the master device 1a to the common bus 3. And a comparing unit 10 for comparing the held data with the data output from the slave device 1b.
The configuration is such that the maintenance of the synchronous operation between the master device 1a and the slave device 1b is determined.
【0009】(2) 同じ構成の複数個のプロセッサエレメ
ント(PE) 1と、各プロセッサエレメント(PE) 1からの起
動コマンドに対して応答データを出力する応答装置{例
えば、メモリコントローラ(MC)}2 とを共通バス 3に接
続したデータ処理システムにおいて、該複数個のプロセ
ッサエレメント(PE) 1の内の、例えば、一方をマスタ装
置 1a とし、他方をスレーブ装置 1b とし、該マスタ装
置 1a とスレーブ装置1b を“対”にしたペアプロセッ
サエレメント (ペアPE)が1つ、又は複数個存在する
システムであって、前記マスタ装置 1a とスレーブ装置
1b の内部で生成される信号(バスサイクル信号)
を、“対”を形成しているプロセッサエレメント(PE)同
士で専用の信号線で伝達する伝達手段と、各マスタ装
置 1a とスレーブ装置 1b のそれぞれで、上記伝達され
た信号が自己の信号と一致しているか否かを判定する判
定手段 11 とを備えて、前記判定手段 11 で一致を判定
することにより、マスタ装置 1a とスレーブ装置 1b と
の間の同期運転の維持を判定するように構成する。(2) A plurality of processor elements (PE) 1 having the same configuration and a response device that outputs response data in response to a start command from each processor element (PE) 1 (for example, a memory controller (MC)) For example, in a data processing system in which a plurality of processor elements (PE) 1 are connected to a common bus 3, one of the plurality of processor elements (PE) 1 is a master device 1 a, the other is a slave device 1 b, and the master device 1 a A system in which one or a plurality of pair processor elements (pairs PE) in which the device 1b is a “pair” exists, wherein the master device 1a and the slave device
Signal generated inside 1b (bus cycle signal)
Between the processor elements (PE) forming a “pair” via dedicated signal lines, and in each of the master device 1a and the slave device 1b, the transmitted signal is Determining means 11 for determining whether or not they match each other, wherein the determination means 11 determines the match to determine whether to maintain the synchronous operation between the master device 1a and the slave device 1b. I do.
【0010】(3) 上記 (1)項、又は (2)項に記載のデー
タ処理システムであって、前記共通バス 3に接続されて
いる応答装置(MC) 2からの応答を受信した以降の動作サ
イクルで、前記比較手段 10 による一致の判定を開始す
るように、又は、前記判定手段 11 による一致の判定を
行うように構成する。(3) The data processing system according to the above (1) or (2), wherein after receiving a response from the response device (MC) 2 connected to the common bus 3, In the operation cycle, the comparison means 10 starts the determination of the match or the determination means 11 determines the match.
【0011】(4) 上記 (1)項、又は (2)項に記載のデー
タ処理システムであって、前記共通バス 3に接続されて
いるプロセッサエレメント(PE) 1内に動作モード設定手
段 12 を設けて、前記動作モード設定手段 12 に所定の
動作モード (マルチプロセッサモード)を設定すること
により、それぞれのプロセッサエレメント(PE) 1が単独
でデータ処理を行うように構成する。(4) The data processing system according to the above (1) or (2), wherein the operation mode setting means 12 is provided in the processor element (PE) 1 connected to the common bus 3. By setting a predetermined operation mode (multiprocessor mode) in the operation mode setting means 12, each processor element (PE) 1 performs data processing independently.
【0012】このような構成とすることで、スレーブ装
置 1b に、上記出力バスのデータの比較動作を纏めるこ
とができ、ペアプロセッサエレメント(ペアPE)の増
加に伴う比較器を増設することなく、プロセッサエレメ
ント(PE) 1の出力バスに対する影響 (出力バス長の増
大、該出力バス長の増大に伴い動作周波数の制限) を無
くして、各ペアプロセッサエレメント(ペアPE)を構
成しているマスタ装置 1a とスレーブ装置 1b との間で
の同期運転をすることができる。With such a configuration, the operation of comparing the data on the output bus can be summarized in the slave device 1b, and the number of comparators accompanying the increase in the number of pair processor elements (pair PEs) can be increased. A master device that constitutes each pair processor element (pair PE) without the influence on the output bus of the processor element (PE) 1 (the increase in the output bus length and the limitation of the operating frequency due to the increase in the output bus length) Synchronous operation can be performed between the slave device 1a and the slave device 1b.
【0013】又、各プロセッサエレメント(PE) 1に設け
られている動作モード設定手段 (モードレジスタ、モー
ド設定ピン) 12に、所定の動作モード (マルチプロセッ
サモード) を設定するだけで、該当のプロセッサエレメ
ント(PE) 1を単独に動作させることができる。Further, by simply setting a predetermined operation mode (multiprocessor mode) in an operation mode setting means (mode register, mode setting pin) 12 provided in each processor element (PE) 1, the corresponding processor is set. Element (PE) 1 can be operated independently.
【0014】[0014]
【発明の実施の形態】以下本発明の実施例を図面によっ
て詳述する。図1は、本発明の一実施例を示した図であ
って、ペアプロセッサエレメント(ペアPE)の二重化
の構成例を示し、図2は、該入出力システムでの動作例
(リードアクセス時)の動作タイムチャート例を示し、
図3は、マルチプロセッサシステムの構成例を示し、図
4は、マルチプロセッサシステムの動作タイムチャート
の例を示し、図5は、起動コマンドとリプライコマンド
のフォーマット例を示している。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a diagram showing an embodiment of the present invention, showing an example of a duplex configuration of a pair processor element (pair PE). FIG. 2 is an example of operation in the input / output system (at the time of read access). An example of the operation time chart of
FIG. 3 shows a configuration example of the multiprocessor system, FIG. 4 shows an example of an operation time chart of the multiprocessor system, and FIG. 5 shows a format example of a start command and a reply command.
【0015】本実施の形態では、スプリット方式の共通
バス、即ち、マスタ装置 1a から相装置の1つであるメ
モリコントローラ(MC) 2の識別子(DID) を付加して共通
バス3に所定の起動コマンドを送出するとき、相手装置
{メモリコントローラ(MC)}2での受信を確認すること
なく、共通バス 3を解放して、次の処理に移ることを、
送受信装置間で繰り返すことで、該共通バス 3の使用効
率を向上させる例で説明するが、本発明のデータ処理シ
ステムは、これに限定されるものではなく、インタロッ
ク方式の共通バス、即ち、相手装置にコマンドを送出
し、相手装置からの応答を確認する迄、該共通バス 3を
解放することができない方式に適用しても良いことは言
う迄もないことである。In this embodiment, the split system common bus, that is, the master device 1a adds an identifier (DID) of the memory controller (MC) 2, which is one of the phase devices, to the common bus 3 for a predetermined activation. When sending a command, release the common bus 3 without confirming reception at the partner device {memory controller (MC)} 2 and proceed to the next process.
An example will be described in which the use efficiency of the common bus 3 is improved by repeating between the transmitting and receiving devices. However, the data processing system of the present invention is not limited to this, and an interlocking common bus, that is, It goes without saying that the present invention may be applied to a system in which the common bus 3 cannot be released until a command is transmitted to the partner device and a response from the partner device is confirmed.
【0016】又、本実施の形態では、同じ構成の複数個
のプロセッサエレメント(PE) 1と、各プロセッサエレメ
ント(PE) 1からの起動コマンドに対して応答データを出
力する応答装置の1つであるメモリコントローラ(MC) 2
とを共通バス 3に接続したデータ処理システムにおい
て、該複数個のプロセッサエレメント(PE) 1の内の、例
えば、一方をマスタ装置 1a とし、他方をスレーブ装置
1b とし、該マスタ装置1a とスレーブ装置 1b を
“対”にしたペアプロセッサエレメント (ペアPE)が
1つ、又は複数個存在するシステムであって、前記ペア
プロセッサエレメント(ペアPE)を構成しているマス
タ装置 1a とスレーブ装置 1b 間で同期運転を行う際、
マスタ装置 1a が上記共通バス 3にデータを出力中は、
スレーブ装置 1b はデータの出力を抑止して、上記マス
タ装置 1a が共通バス 3に出力したデータを保持し、該
保持したデータとスレーブ装置 1b が出力するデータと
比較するバスデータ比較判定部 10 、各マスタ装置 1a
とスレーブ装置 1b の内部で生成される信号(バスサイ
クル信号)を、“対”を形成しているプロセッサエレ
メント同士で専用の信号線で伝達する伝達手段と、各
マスタ装置 1a とスレーブ装置 1b のそれぞれで、受信
した信号が自己の信号と一致しているか否かを判定する
内部生成信号比較判定部 11 、前記共通バス 3に接続さ
れている応答装置(MC) 2からの、例えば、最初の応答を
受信した以降の動作サイクルで、前記内部生成信号比較
判定部 11 による一致の判定と、前記バスデータ比較判
定部 10 による一致の判定を開始する手段、及び、前記
共通バス 3に接続されているプロセッサエレメント(PE)
1内に動作モードを設定するモードレジスタ (又は、モ
ード設定ピン) 12を設けて、前記モードレジスタ (又
は、モード設定ピン) 12に所定の動作モード (マルチプ
ロセッサモード) に設定することにより、それぞれのプ
ロセッサエレメント(PE) 1が単独でデータ処理を行う手
段が、本実施の形態に必要な手段である。尚、全図を通
して同じ符号は同じ対象物を示し、請求項に記載の比較
手段は上記バスデータ比較判定部 10 に対応し、判定手
段は上記内部生成信号比較判定部 11 に対応し、動作モ
ード設定手段は上記モードレジスタ (又は、モード設定
ピン) 12に対応し、第1のプロセッサエレメントはマス
タ装置 1a に対応し、第2のプロセッサエレメントはス
レーブ装置 1b に対応している。Further, in the present embodiment, a plurality of processor elements (PE) 1 having the same configuration and one of response devices which output response data to a start command from each processor element (PE) 1 are provided. A memory controller (MC) 2
In the data processing system connected to the common bus 3, for example, one of the plurality of processor elements (PE) 1 is defined as a master device 1 a and the other
1b, a system in which one or a plurality of pair processor elements (pair PEs) in which the master device 1a and the slave device 1b are “paired” exists, and constitutes the pair processor element (pair PE). When performing synchronous operation between the master device 1a and the slave device 1b
While the master device 1a is outputting data to the common bus 3,
The slave device 1b suppresses the output of data, holds the data output by the master device 1a to the common bus 3, and compares the held data with the data output by the slave device 1b. Each master device 1a
Means for transmitting a signal (bus cycle signal) generated inside the slave device 1b between the processor elements forming a “pair” via a dedicated signal line, and a transmission device for each master device 1a and the slave device 1b. In each case, the internally generated signal comparison determination unit 11 that determines whether the received signal matches its own signal, from the response device (MC) 2 connected to the common bus 3, for example, the first In the operation cycle after the response is received, means for starting the determination of a match by the internally generated signal comparison / determination section 11 and the determination of a match by the bus data comparison / determination section 10 are connected to the common bus 3. Processor element (PE)
A mode register (or a mode setting pin) 12 for setting an operation mode is provided in 1 and a predetermined operation mode (multiprocessor mode) is set in the mode register (or a mode setting pin) 12 so that The means by which the processor element (PE) 1 performs data processing independently is a means necessary for the present embodiment. Note that the same reference numerals throughout the drawings denote the same object, the comparing means described in the claims corresponds to the bus data comparing and determining section 10, the determining means corresponds to the internally generated signal comparing and determining section 11, and the operation mode The setting means corresponds to the mode register (or mode setting pin) 12, the first processor element corresponds to the master device 1a, and the second processor element corresponds to the slave device 1b.
【0017】以下、図1〜図5によって、本発明のデー
タ処理システムの構成と動作を説明する。図1は、二重
化システムの構成例を示しており、共通バス 3に接続さ
れている1つ、又は図示されていない複数個のプロセッ
サエレメント(PE) 1の内の、例えば、一方をマスタ装置
1a とし、他方をスレーブ装置 1b とし、該マスタ装置
1a とスレーブ装置 1b を“対”にしたペアプロセッサ
エレメント (ペアPE)を構成し、中身が同じ構成とな
っているが、上記第1のプロセッサエレメントとマスタ
装置 1a との対応と、上記第2のプロセッサエレメント
とスレーブ装置 1bとの対応は、一例であって、これに
限定されるものではない。そして、以下の動作は中央処
理装置(CPU) からの二重線で示した内部バスを介した指
示で行われる。The configuration and operation of the data processing system according to the present invention will be described below with reference to FIGS. FIG. 1 shows an example of the configuration of a duplex system, in which one of a plurality of processor elements (PE) 1 connected to a common bus 3 or a plurality of unillustrated processor elements (PE) 1 is, for example, a master device.
1a, the other as slave device 1b, and the master device
A pair processor element (pair PE) in which the slave processor 1a and the slave device 1b are "paired" is formed, and the contents are the same. The correspondence between the first processor element and the master device 1a and the second processor element The correspondence between the processor element and the slave device 1b is merely an example, and the present invention is not limited to this. The following operations are performed by instructions from a central processing unit (CPU) via an internal bus indicated by a double line.
【0018】又、本実施の形態では、リードアクセスを
例にして説明するが、図2は、二重化動作時での該リー
ドアクセス時の動作タイムチャートを示している。該リ
ードアクセスでは、上記スプリット方式の共通バスを使
用する場合、マスタ装置 1aが共通バス 3を獲得して、
起動コマンドをリードアクセス対象の主記憶装置(MM)
を制御するメモリコントローラ(MC) 2に送出したとき、
該起動コマンドの送出元の識別子(ID)を該メモリコント
ローラ(MC) 2に保持させ、該メモリコントローラ(MC) 2
からのリプライコマンドに基づいて、上記起動コマン
ドで要求されたリードデータが、上記起動コマンド
を発行した要求元の識別子(ID)に基づいて、該マスタ装
置 1a とスレーブ装置 1b の入力バッファ 14 に格納さ
れることで、該リードアクセスの同期動作が完了する。In this embodiment, a read access will be described as an example. FIG. 2 shows an operation time chart at the time of the read access in the duplex operation. In the read access, when using the split-type common bus, the master device 1a acquires the common bus 3 and
Main memory (MM) for read access to the start command
Sent to the memory controller (MC) 2 that controls
The memory controller (MC) 2 stores the identifier (ID) of the transmission source of the start command in the memory controller (MC) 2.
The read data requested by the start command is stored in the input buffer 14 of the master device 1a and the slave device 1b based on the identifier (ID) of the request source that issued the start command based on the reply command from Then, the synchronous operation of the read access is completed.
【0019】以下、具体的に二重化動作時のリードアク
セスを説明する。先ず、中央処理装置(CPU) からモード
レジスタ 12 に二重化システムであることを指示するモ
ードデータが設定される。該モードレジスタ 12 は後述
するように、所定のモード設定ピンであっても良い。
又、該モードレジスタ 12 には、電源投入時等におい
て、デフオルト値として、二重化システムであることを
示すモードデータが設定されるようにしておいても良
い。Hereinafter, the read access during the duplex operation will be specifically described. First, mode data indicating that the system is a duplex system is set in the mode register 12 from the central processing unit (CPU). The mode register 12 may be a predetermined mode setting pin as described later.
The mode register 12 may be set so that mode data indicating a duplex system is set as a default value when the power is turned on.
【0020】次に、共通バス 3に接続されている各プロ
セッサエレメント(PE) 1は、共通バス 3の図示されてい
ないバス要求(BR)線を監視して、バス所有権獲得を判断
する。Next, each processor element (PE) 1 connected to the common bus 3 monitors a bus request (BR) line (not shown) of the common bus 3 to determine acquisition of bus ownership.
【0021】即ち、各プロセッサエレメント(PE) 1に
は、該共通バス 3に接続されている全てのプロセッサエ
レメント(PE) 1等の全ての装置モジュールのバス要求(B
R)線が接続されており、そのバス要求(BR)線を解析する
バスアービタ (分散バスアービタ) を備えていて、該バ
ス要求(BR)線の状態に基づいて、自分が該共通バス 3を
使用できると判断したとき、該共通バス 3を図2(a) の
タイミング (フェーズ)で獲得し、他のプロセッサエレ
メント(PE) 1等、該共通バス 3に接続されている全ての
装置モジュールにバス要求(BR)を伝達する。このとき、
相手装置、本例では、例えば、メモリコントローラ(MC)
2は、共通バス 3を獲得したマスタ装置 1a の識別子(I
D)を認識して保持する。このようなバス獲得動作は分散
アービトレーションと呼ばれている。That is, each processor element (PE) 1 has a bus request (B) for all device modules such as all processor elements (PE) 1 connected to the common bus 3.
R) line is connected, and a bus arbiter (distributed bus arbiter) for analyzing the bus request (BR) line is provided, and the user uses the common bus 3 based on the state of the bus request (BR) line. When it is determined that the common bus 3 can be obtained, the common bus 3 is acquired at the timing (phase) shown in FIG. 2 (a), and the bus is transmitted to all the device modules connected to the common bus 3 such as another processor element (PE) 1. Communicates the request (BR). At this time,
The partner device, in this example, for example, a memory controller (MC)
2 is the identifier of the master device 1a that has acquired the common bus 3 (I
Recognize and hold D). Such a bus acquisition operation is called distributed arbitration.
【0022】図2(b) のフェーズは、ペアプロセッサエ
レメント (ペアPE) を構成しているマスタ装置 1a の
起動コマンドのフェーズであり、マスタ装置 1a の出
力バッファ 15 に中央処理装置(CPU) から格納されてい
た起動コマンドがゲート 17bを介して共通バス 3に出
力される。The phase shown in FIG. 2B is a phase of a start command of the master device 1a constituting the pair processor element (pair PE), and is sent from the central processing unit (CPU) to the output buffer 15 of the master device 1a. The stored start command is output to the common bus 3 via the gate 17b.
【0023】このとき、スレーブ装置 1b のゲート 17b
は閉塞され、共通バス 3上には、該スレーブ装置 1b の
出力バッファ 15 に格納されている起動コマンドは出
力されない。図5(a) は、該起動コマンドのフォーマ
ット例を示しており、該起動コマンドが出力されたと
き、該起動コマンドのデスティネーションID(DID),転
送サイズ (8バイトデータ/16バイトデータ),コマ
ンドの種類(タイプ:リード/ライト等),アクセスア
ドレス(物理アドレス)等が有効となる。At this time, the gate 17b of the slave device 1b
Is closed, and the start command stored in the output buffer 15 of the slave device 1b is not output on the common bus 3. FIG. 5A shows an example of the format of the start command. When the start command is output, the destination ID (DID) of the start command, the transfer size (8-byte data / 16-byte data), The command type (type: read / write, etc.), access address (physical address), and the like are valid.
【0024】このフェーズにおいて、バスサイクル生成
部 13 で生成されたバスサイクル信号を、伝達手段
でペアプロセッサエレメント(ペアPE)を構成してい
る相手装置に伝達し、内部生成信号比較判定部 11 で、
マスタ装置 1a とスレーブ装置 1b のそれぞれにおい
て、相互に比較判定し、異常 (不一致) を検知すると、
同期動作を停止するか、又は、図示されていない上位装
置に通知する。In this phase, the bus cycle signal generated by the bus cycle generation unit 13 is transmitted to the partner device forming the pair processor element (pair PE) by the transmission means, and the internally generated signal comparison determination unit 11 transmits the bus cycle signal. ,
When each of the master device 1a and the slave device 1b compares and determines each other and detects an abnormality (mismatch),
The synchronization operation is stopped or a higher-level device (not shown) is notified.
【0025】このとき、上記スプリット方式により共通
バス 3を使用しているので、このフェーズ(b) におい
て、バスの状態(TG)を "SC&E"として、上記起動コマン
ドを一つ送出後は、該共通バス 3を解放することを指
示する。At this time, since the common bus 3 is used by the split method, the bus state (TG) is set to "SC &E" in this phase (b), and after one of the start commands is transmitted, Indicates that common bus 3 is to be released.
【0026】次に、図2(c) のフェーズで、スレーブ装
置 1b は入力バッファ 14 に、マスタ装置 1a から共通
バス 3上に出力されたバスデータ (起動コマンド) を
格納し、スレーブ装置 1b の出力バッファ 15 に格納さ
れているバスデータ (起動コマンド) を格納している
比較バッファ 16 と、上記入力バッファ 14 の内容とを
バスデータ比較判定部 10 で比較し、異常 (不一致) を
検知すると、同期動作を停止するか、又は、図示されて
いない上位装置に通知する。Next, in the phase shown in FIG. 2C, the slave device 1b stores the bus data (start command) output from the master device 1a onto the common bus 3 in the input buffer 14, and the slave device 1b The bus data comparison / determination unit 10 compares the comparison buffer 16 storing the bus data (start command) stored in the output buffer 15 with the contents of the input buffer 14 and detects an abnormality (mismatch). The synchronization operation is stopped or a higher-level device (not shown) is notified.
【0027】図2(d) のフェーズで、上記分散アービト
レションにより、バス所有権獲得と判断し、上記起動コ
マンドのアドレス(例えば、該起動コマンドの DI
D) で選択された装置、本例ではメモリコントローラ(M
C) 2は、バス要求信号(BR)を設定する。In the phase of FIG. 2D, it is determined that the bus ownership is acquired by the distributed arbitration, and the address of the start command (for example, DI of the start command)
D), the memory controller (M
C) 2 sets the bus request signal (BR).
【0028】図2(e) のフェーズは、図5(b) にフォー
マット例を示したリプライコマンドのフェーズであ
り、上記起動コマンドのアドレスで選択されたメモリ
コントローラ(MC) 2は、起動コマンドを受信したと
き、該起動コマンドの発行元の識別子(ID)を、上記共
通バス 3のバス要求(BR)線を見て記憶しておき、上記リ
プライコマンドのデスティネーションID(DID) として
使用する。このとき、本発明のデータ処理システムで
は、該起動コマンドの発行元のマスタ装置 1a と、相
手装置であるスレーブ装置 1b とは、同じ識別子(ID)で
あり、該リプライコマンドのデスティネーションID(D
ID) を持つ装置として、マスタ装置 1a とスレーブ装置
1b の両方が選択される。このとき、バスの状態(TG)は
"MC&S"として、リプライコマンドを送出したフェー
ズの次のフェーズでデータを送出する為のフェーズを獲
得することを指示する。The phase of FIG. 2E is a phase of a reply command whose format is shown in FIG. 5B, and the memory controller (MC) 2 selected by the address of the start command transmits the start command. When received, the identifier (ID) of the issuer of the start command is stored by looking at the bus request (BR) line of the common bus 3 and used as the destination ID (DID) of the reply command. At this time, in the data processing system of the present invention, the master device 1a that issues the start command and the slave device 1b that is the partner device have the same identifier (ID), and the destination ID (D
Master device 1a and slave device
1b Both are selected. At this time, the bus status (TG) is
As "MC &S", it is instructed to acquire a phase for transmitting data in the phase following the phase in which the reply command is transmitted.
【0029】図2(f) のフェーズは、共通バス 3を介し
て、他の装置からのリード/ライト等のサービスを要求
された装置(リプライヤ)、本例では上記メモリコント
ローラ(MC) 2は、リードデータをドライブする。又、こ
のフェーズ(f) で、マスタ装置 1a とスレーブ装置 1b
は、上記メモリコントローラ(MC) 2がドライブしている
リードデータの入力バッファ 14 への格納タイミングを
設定する。このとき、バスの状態(TG)を "CE&E"とし
て、データを共通バス 3に送出した後、バスを解放する
ことを指示する。In the phase shown in FIG. 2 (f), a device (replier) requested to perform a service such as read / write from another device via the common bus 3, in this example, the memory controller (MC) 2 Drive the read data. In this phase (f), the master device 1a and the slave device 1b
Sets the storage timing of the read data driven by the memory controller (MC) 2 in the input buffer 14. At this time, the bus state (TG) is set to "CE &E", and after transmitting data to the common bus 3, an instruction is given to release the bus.
【0030】そして、図2(g) のフェーズで、マスタ装
置 1a とスレーブ装置 1b はリプライヤである上記メモ
リコントローラ(MC) 2がドライブしていたリードデータ
を上記格納タイミングで入力バッファ 14 に格納する。Then, in the phase of FIG. 2 (g), the master device 1a and the slave device 1b store the read data, which was driven by the memory controller (MC) 2 as a reply, in the input buffer 14 at the storage timing. .
【0031】このようにして、マスタ装置 1a とスレー
ブ装置 1b との間で、リードアクセスによる同期動作が
実行される。尚、上記図2(b) のフェーズで行われる内
部生成信号比較と、図2(c) で行われる共通バス 3のバ
スデータ (起動コマンド) の比較は、当該データ処理
システムの初期化時での図示されていないリセットタイ
ミングの違いなどによる同期ズレに対する対処として、
例えば、当該データ処理システムが同期動作をはじめ
て、最初の上記起動コマンドに対するリプライコマンド
のリプライデータが双方の装置 (マスタ装置 1a とスレ
ーブ装置 1b)に返ってきたタイミング以降での動作サイ
クルで上記比較を開始するようにしても良い。In this manner, a synchronous operation by read access is performed between the master device 1a and the slave device 1b. The comparison between the internally generated signal performed in the phase of FIG. 2 (b) and the comparison of the bus data (start command) of the common bus 3 performed in FIG. 2 (c) is performed when the data processing system is initialized. As a countermeasure against synchronization deviation due to differences in reset timing not shown in
For example, when the data processing system starts synchronous operation, the above comparison is performed in the operation cycle after the timing when the reply data of the reply command for the first start command is returned to both devices (master device 1a and slave device 1b). You may make it start.
【0032】又、上記実施の形態では前述のようにスプ
リット方式の共通バス 3を使用して同期動作を行ってい
るので、図2に示したタイムチャートに示されているよ
うに、フェーズ (a)〜(c) と、フェーズ(d) 〜(g) との
間の空き期間は、他のペアプロセッサエレメント (ペア
PE) 等の他の装置モジュールが使用でき、該共通バス
3の有効使用が可能となることを示しているが、本発明
のデータ処理システムでは、該スプリット方式の共通バ
ス 3の使用に限定されるものではなく、前述のインター
ロック方式の共通バスを使用したデータ処理システムに
も適用できることは言う迄もないことである。In the above-described embodiment, since the synchronous operation is performed by using the split-type common bus 3 as described above, the phase (a) is used as shown in the time chart of FIG. ) To (c) and phases (d) to (g) can be used by other device modules such as another pair processor element (pair PE) and the common bus.
3 shows that the effective use of the common bus 3 is possible. However, the data processing system of the present invention is not limited to the use of the common bus 3 of the split system, but uses the common bus of the interlock system described above. It is needless to say that the present invention can be applied to the data processing system described above.
【0033】以上のように、本発明のデータ処理システ
ムでは、二重化同期動作をする、例えば、マスタ装置 1
a とスレーブ装置 1b とで構成されるペアプロセッサエ
レメント (ペアPE) のスレーブ装置 1b に二重化比較
のチェック手段を纏めることで、ペアプロセッサエレメ
ント (ペアPE) の複数接続を容易にすることができ
る。又、複数有するのはペアプロセッサエレメント (ペ
アPE)のみで、アクセス対象のメモリコントローラ(M
C) 2は、共通バス 3に接続されたペアプロセッサエレメ
ント (ペアPE) の識別子(ID)との違いを認識するだけ
で良い。As described above, in the data processing system according to the present invention, for example, the master device 1 performs a duplex synchronous operation.
By combining means for checking duplicate comparison in the slave device 1b of the pair processor element (pair PE) composed of the slave processor 1a and the slave device 1b, multiple connections of the pair processor element (pair PE) can be facilitated. Further, only a pair processor element (pair PE) has a plurality of memory controllers (M
C) 2 only needs to recognize the difference from the identifier (ID) of the pair processor element (pair PE) connected to the common bus 3.
【0034】次に、図3は、マルチプロセッサシステム
の構成例を示し、図4は、該マルチプロセッサシステム
での動作をメモリへのリードアクセスとした時のタイム
チャートを示している。Next, FIG. 3 shows a configuration example of a multiprocessor system, and FIG. 4 shows a time chart when the operation in the multiprocessor system is read access to a memory.
【0035】先ず、各プロセッサエレメント(PE) 1内の
動作モード設定手段、例えば、図示のモードレジスタ 1
2 とか、図示されていないモード設定ピン、その他の手
段にマルチプロセッサモードが設定される。本実施の形
態では、上記モードレジスタ12 で説明するが、これに
限定されるものではないことは言うまでないことであ
る。First, the operation mode setting means in each processor element (PE) 1, for example, the mode register 1 shown in FIG.
2 or a multiprocessor mode is set to a mode setting pin (not shown) or other means. In the present embodiment, the mode register 12 will be described, but it is needless to say that the present invention is not limited to this.
【0036】そして、共通バス 3に接続されている各装
置、即ち、プロセッサエレメント(PE) 1とメモリコント
ローラ(MC) 2のバス要求信号(BR)によりバス所有権の獲
得と判断したプロセッサエレメント(PE) 1は、図4(a)
のフェーズでバス要求(BR)を設定し、各プロセッサエレ
メント(PE) 1等、共通バス 3上に接続されている全ての
装置モジュールに伝達する。Each device connected to the common bus 3, that is, the processor element (PE) 1 and the processor element (PE) that has determined to acquire the bus ownership by the bus request signal (BR) of the memory controller (MC) 2 PE) 1 is shown in Fig. 4 (a)
In this phase, a bus request (BR) is set and transmitted to all device modules connected on the common bus 3, such as each processor element (PE) 1.
【0037】図4(b) のフェーズは、プロセッサエレメ
ント(PE) 1の起動コマンドのフェーズであり、共通バ
ス 3を獲得したプロセッサエレメント(PE) 1の出力バッ
ファ15 に格納されていた起動コマンドがゲート 17b
を介して共通バス 3上に送出される。このとき、図5
(a) に示されている起動コマンドのデスティネーショ
ンID(DID),データサイズ, 起動コマンドの種別 (タイ
プ),アドレス等が有効となる。又、このフェーズでは、
上記マルチプロセッサシステムの場合、上記モードレジ
スタ 12 に設定されたマルチプロセッサモードのデータ
に基づいて、内部生成信号比較判定部 11 の動作は抑止
され、動作しない。The phase of FIG. 4B is a phase of a start command of the processor element (PE) 1, in which the start command stored in the output buffer 15 of the processor element (PE) 1 that has acquired the common bus 3 is transmitted. Gate 17b
Via the common bus 3. At this time, FIG.
The destination ID (DID), data size, start command type (type), address, etc. of the start command shown in (a) are valid. Also, in this phase,
In the case of the multiprocessor system, the operation of the internally generated signal comparison / judgment unit 11 is suppressed based on the multiprocessor mode data set in the mode register 12 and does not operate.
【0038】図4(c) のフェーズでも、該マルチプロセ
ッサシステムの場合、同様にして、バスデータ比較判定
部 10 の動作は抑止され、動作しない。図4(d) のフェ
ーズで、前述の分散アービトレーションにより、バス所
有権獲得と判断し、上記起動コマンドのアドレス (例
えば、DID)で選択されたメモリコントローラ(MC) 2は、
バス要求(BR)を設定し、各プロセッサエレメント(PE) 1
等、該共通バス 3に接続されている全ての装置モジュー
ルに伝達する。Also in the phase of FIG. 4C, in the case of the multiprocessor system, the operation of the bus data comparison judging unit 10 is similarly suppressed and does not operate. In the phase of FIG. 4 (d), the memory controller (MC) 2 selected by the address (for example, DID) of the start command is determined to have acquired the bus ownership by the distributed arbitration described above.
Set the bus request (BR) and set each processor element (PE) 1
And so on to all the device modules connected to the common bus 3.
【0039】図4(e) のフェーズはリプライコマンドの
フェーズである。該リプライコマンドのフォーマット
は、図5(b) に示されている。ここで、 "リプライ" は
該リプライコマンドの種別を示している。The phase shown in FIG. 4E is a reply command phase. The format of the reply command is shown in FIG. Here, "reply" indicates the type of the reply command.
【0040】上記起動コマンドのアドレス (例えば、
DID)で選択されたメモリコントローラ(MC) 2は、該起動
コマンドを受信したとき、上記共通バス 3のバス要求
(BR)に基づいて、該起動コマンドの発行元のプロセッ
サエレメント(PE) 1の識別子(ID)を記憶しておき、上記
リプライコマンドを発行するときのデスティネーショ
ンID(DID) として使用する。このとき、マルチプロセッ
サシステムの場合、起動コマンドの発行元の識別子(I
D)、即ち、デスティネーションID(DID) は、一つのプロ
セッサエレメント(PE) 1に対して1つの識別子(ID)が割
り当てられる。The address of the start command (for example,
When the memory controller (MC) 2 selected by (DID) receives the start command, the memory controller (MC) 2
Based on (BR), the identifier (ID) of the processor element (PE) 1 that issued the activation command is stored and used as a destination ID (DID) when issuing the reply command. At this time, in the case of a multiprocessor system, the identifier (I
In D), that is, in the destination ID (DID), one identifier (ID) is assigned to one processor element (PE) 1.
【0041】図4(f) のフェーズでは、リプライヤ、本
例では、メモリコントローラ(MC) 2は、リードデータを
ドライブする。又、このフェーズ(f) では、起動コマン
ドを送出したプロセッサエレメント(PE) 1は、上記メ
モリコントローラ(MC) 2がドライブしているリードデー
タの、入力バッファ 14 への格納タイミングを送出す
る。In the phase shown in FIG. 4F, the replyer, in this example, the memory controller (MC) 2 drives the read data. Further, in this phase (f), the processor element (PE) 1 which has transmitted the start command transmits the timing of storing the read data driven by the memory controller (MC) 2 in the input buffer 14.
【0042】そして、図4(g) のフェーズで、該プロセ
ッサエレメント(PE) 1は、メモリコントローラ(MC) 2が
ドライブしていたリードデータを入力バッファ 14 に格
納する。4 (g), the processor element (PE) 1 stores the read data driven by the memory controller (MC) 2 in the input buffer 14.
【0043】このようにして、各プロセッサエレメント
(PE) 1が、自己の獲得したバスタイミングを使用して、
単独に、リード, ライト等のアクセス動作を実行するこ
とができる。尚、図4でのバス状態(TG)は、図2の場合
と同じことを指示している。Thus, each processor element
(PE) 1 uses its own acquired bus timing,
Access operations such as read and write can be executed independently. Note that the bus state (TG) in FIG. 4 indicates the same as in the case of FIG.
【0044】以上のように、本発明のデータ処理システ
ムでは、各プロセッサエレメント(PE) 1内のモードレジ
スタ 12 に所定の動作モード、例えば、マルチプロセッ
サモードを設定することで、各プロセッサエレメント(P
E) 1は、独立して動作することができるようになる。即
ち、データ処理システムの構成を変更することなく、動
作モードを変更するだけで、容易に異なるデータ処理シ
ステムとして動作させることができる。又、プロセッサ
エレメント(PE) 1を増設する場合、複数有するのはプロ
セッサエレメント(PE) 1のみであり、メモリコントロー
ラ(MC) 2は共通バス 3上に接続されたプロセッサエレメ
ント(PE) 1の識別子(ID)との違いを認識するだけで良
い。As described above, in the data processing system of the present invention, a predetermined operation mode, for example, a multiprocessor mode is set in the mode register 12 in each processor element (PE) 1 so that each processor element (P
E) 1 will be able to operate independently. That is, it is possible to easily operate as a different data processing system simply by changing the operation mode without changing the configuration of the data processing system. When the processor element (PE) 1 is added, only the processor element (PE) 1 has a plurality, and the memory controller (MC) 2 has the identifier of the processor element (PE) 1 connected to the common bus 3. It is only necessary to recognize the difference from (ID).
【0045】このように、本発明のデータ処理システム
は、同じ構成のプロセッサエレメント(PE)を共通バスに
複数個接続したデータ処理システムにおいて、該複数個
のプロセッサエレメント(PE)の内の、例えば、一方をマ
スタ装置とし、他方をスレーブ装置とし、該マスタ装置
とスレーブ装置を“対”にしたペアプロセッサエレメン
ト (ペアPE)が1つ、又は複数個存在するシステムで
あって、前記ペアプロセッサエレメント(ペアPE)を
構成している、前記マスタ装置とスレーブ装置間で同期
運転を行う際、マスタ装置が上記共通バスにデータを出
力中は、スレーブ装置はデータの出力を抑止して、上記
マスタ装置が共通バスに出力したデータを保持し、該保
持したデータとスレーブ装置が出力するデータと比較す
る比較手段を備えて、前記比較手段で一致を判定するこ
とにより、同期運転の維持を判定するように構成し、動
作モードを変更するだけで、マルチプロセッサシステム
としても動作できるようにしたところに特徴がある。As described above, according to the data processing system of the present invention, in a data processing system in which a plurality of processor elements (PE) having the same configuration are connected to a common bus, for example, of the plurality of processor elements (PE), A system in which one or a plurality of pair processor elements (pairs PE) in which one is a master device and the other is a slave device, and the master device and the slave device are “paired”. When performing a synchronous operation between the master device and the slave device constituting the (pair PE), while the master device is outputting data to the common bus, the slave device suppresses the data output and outputs the data to the master device. A device for holding data output to the common bus by the device, and comparing the held data with data output by the slave device, It is characterized in that it is configured to determine the maintenance of the synchronous operation by determining the coincidence by the comparing means, and it is also possible to operate as a multiprocessor system only by changing the operation mode.
【0046】[0046]
【発明の効果】以上、詳細に説明したように、本発明の
データ処理システムによれば、例えば、スレーブ装置 1
b に、バスデータの比較動作を纏めることができ、ペア
プロセッサエレメント(ペアPE)の増加に伴う比較器
を増設することなく、プロセッサエレメント(PE) 1の出
力バスに対する影響 (出力バス長の増大、該出力バス長
の増大に伴い動作周波数の制限) を無くして、各ペアプ
ロセッサエレメント(ペアPE)での同期運転をするこ
とがてきる。As described above, according to the data processing system of the present invention, for example, the slave device 1
b, the comparison operation of the bus data can be summarized, and the effect on the output bus of the processor element (PE) 1 can be increased without increasing the number of comparators due to the increase of the pair processor element (pair PE). , The operating frequency is limited by the increase of the output bus length), and the synchronous operation in each pair processor element (pair PE) can be performed.
【0047】又、各プロセッサエレメント(PE) 1に設け
られている動作モード設定手段 (モードレジスタ、モー
ド設定ピン) 12に、所定の動作モード (マルチプロセッ
サモード) を設定するだけで、該当のプロセッサエレメ
ント(PE) 1を単独に動作させることができる。The operation mode setting means (mode register, mode setting pin) 12 provided in each processor element (PE) 1 is simply set to a predetermined operation mode (multiprocessor mode). Element (PE) 1 can be operated independently.
【図1】本発明の一実施例を示した図FIG. 1 shows an embodiment of the present invention.
【図2】二重化システムの動作タイムチャート例を示し
た図FIG. 2 is a diagram showing an example of an operation time chart of a redundant system.
【図3】マルチプロセッサシステムの構成例を示した図FIG. 3 is a diagram illustrating a configuration example of a multiprocessor system;
【図4】マルチプロセッサシステムの動作タイムチャー
ト例を示した図FIG. 4 is a diagram showing an example of an operation time chart of a multiprocessor system.
【図5】起動コマンドとリプライコマンドのフォーマッ
ト例を示した図FIG. 5 is a diagram showing a format example of a start command and a reply command.
【図6】従来のデータ処理システムを説明する図FIG. 6 is a diagram illustrating a conventional data processing system.
1 プロセッサエレメント(PE) 1a マスタ装置、第1のプロセッサエレメント 1b スレーブ装置、第2のプロセッサエレメント 2 メモリコントローラ(MC) 3 共通バス 4 比較器 10 比較手段、バスデータ比較判定部 11 判定手段、内部生成信号比較判定部 12 動作モード設定手段、モードレジスタ 13 バスサイクル生成部 14 入力バッファ 15 出力バッフ
ァ 16 比較バッファ 17a,17b ゲート バスサイクル信号 バス制御信号の伝達手段 起動コマンド リプライコマンド1 Processor element (PE) 1a Master device, 1st processor element 1b Slave device, 2nd processor element 2 Memory controller (MC) 3 Common bus 4 Comparator 10 Comparison means, bus data comparison / judgment unit 11 Judgment means, internal Generated signal comparison / determination section 12 Operation mode setting means, mode register 13 Bus cycle generation section 14 Input buffer 15 Output buffer 16 Comparison buffer 17a, 17b Gate Bus cycle signal Bus control signal transmission means Start command Reply command
───────────────────────────────────────────────────── フロントページの続き (72)発明者 船木 淳 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 篠原 聡 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Atsushi Funaki 4-1-1, Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Prefecture Inside Fujitsu Limited (72) Inventor Satoshi Shinohara 4-1-1, Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Prefecture No. 1 Inside Fujitsu Limited
Claims (4)
と、各プロセッサエレメントからの起動コマンドに対し
て応答データを出力する応答装置とを共通バスに接続し
たデータ処理システムにおいて、該複数個のプロセッサ
エレメントの内の一方を第1のプロセッサエレメントと
し、他方を第2のプロセッサエレメントとし、該第1の
プロセッサエレメントと第2のプロセッサエレメントを
“対”にしたペアプロセッサエレメントが存在するシス
テムであって、 前記ペアプロセッサエレメントの第1のプロセッサエレ
メントと第2のプロセッサエレメント間で同期運転を行
う際、第1のプロセッサエレメントが上記共通バスにデ
ータを出力中は、第2のプロセッサエレメントはデータ
の出力を抑止して、上記第1のプロセッサエレメントが
共通バスに出力したデータを保持し、該保持したデータ
と第2のプロセッサエレメントが出力するデータと比較
する比較手段を備えて、 前記比較手段で一致を判定することにより、第1のプロ
セッサエレメントと第2のプロセッサエレメントとの間
での同期運転の維持を判定することを特徴とするデータ
処理システム。In a data processing system, a plurality of processor elements having the same configuration and a response device for outputting response data to a start command from each processor element are connected to a common bus. Is a first processor element, the other is a second processor element, and there is a pair processor element in which the first processor element and the second processor element are paired. When performing the synchronous operation between the first processor element and the second processor element of the paired processor element, the second processor element outputs the data while the first processor element is outputting data to the common bus. And the first processor element is shared. A comparing unit that holds the data output to the communication bus and compares the held data with the data output by the second processor element; A data processing system for determining whether to maintain synchronous operation with a second processor element.
と、各プロセッサエレメントからの起動コマンドに対し
て応答データを出力する応答装置とを共通バスに接続し
たデータ処理システムにおいて、該複数個のプロセッサ
エレメントの内の一方を第1のプロセッサエレメントと
し、他方を第2のプロセッサエレメントとし、該第1の
プロセッサエレメントと第2のプロセッサエレメントを
“対”にしたペアプロセッサエレメントが存在するシス
テムであって、 前記第1のプロセッサエレメントと第2のプロセッサエ
レメントの内部で生成される信号を、“対”を形成して
いるプロセッサエレメント同士で専用の信号線で伝達す
る伝達手段と、 前記第1のプロセッサエレメントと第2のプロセッサエ
レメントのそれぞれで、上記伝達された信号が自己の信
号と一致しているか否かを判定する判定手段とを備え
て、 前記判定手段で一致を判定することにより、第1のプロ
セッサエレメントと第2のプロセッサエレメントとの間
の同期運転の維持を判定することを特徴とするデータ処
理システム。2. A data processing system in which a plurality of processor elements having the same configuration and a response device for outputting response data to a start command from each processor element are connected to a common bus. Is a first processor element, the other is a second processor element, and there is a pair processor element in which the first processor element and the second processor element are paired. Transmitting means for transmitting a signal generated inside the first processor element and the second processor element through a dedicated signal line between the processor elements forming a “pair”; and the first processor element. And in each of the second processor elements, Determining means for determining whether or not the signal matches its own signal; and determining the match by the determining means, whereby the synchronous operation between the first processor element and the second processor element is performed. A data processing system for determining whether to maintain the data.
理システムであって、前記共通バスに接続されている応
答装置からの応答を受信した以降の動作サイクルで、前
記比較手段による一致の判定を開始すること、又は前記
判定手段による一致の判定を行うことを特徴とするデー
タ処理システム。3. The data processing system according to claim 1, wherein said comparison means determines whether or not said data is received by said comparison means in an operation cycle after receiving a response from a response device connected to said common bus. A data processing system, which starts the determination of (i) or performs determination of a match by the determination means.
理システムであって、前記共通バスに接続されているプ
ロセッサエレメント内に動作モード設定手段を設けて、 前記動作モード設定手段に所定の動作モードを設定する
ことにより、それぞれのプロセッサエレメントが単独で
データ処理を行うことを特徴とするデータ処理システ
ム。4. The data processing system according to claim 1, wherein an operation mode setting means is provided in a processor element connected to said common bus, and A data processing system characterized in that each of the processor elements performs data processing independently by setting the operation mode of (1).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8339563A JPH10187472A (en) | 1996-12-19 | 1996-12-19 | Data processing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8339563A JPH10187472A (en) | 1996-12-19 | 1996-12-19 | Data processing system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10187472A true JPH10187472A (en) | 1998-07-21 |
Family
ID=18328661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8339563A Pending JPH10187472A (en) | 1996-12-19 | 1996-12-19 | Data processing system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10187472A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008518305A (en) * | 2004-10-25 | 2008-05-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Driving mode switching method and driving mode switching apparatus in a computer system having at least two processing units |
US7519856B2 (en) | 2004-12-21 | 2009-04-14 | Nec Corporation | Fault tolerant system and controller, operation method, and operation program used in the fault tolerant system |
-
1996
- 1996-12-19 JP JP8339563A patent/JPH10187472A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008518305A (en) * | 2004-10-25 | 2008-05-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Driving mode switching method and driving mode switching apparatus in a computer system having at least two processing units |
US7519856B2 (en) | 2004-12-21 | 2009-04-14 | Nec Corporation | Fault tolerant system and controller, operation method, and operation program used in the fault tolerant system |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030715 |