JPH10187420A - Division and square root extraction arithmetic unit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To achieve the acceleration of arithmetic in SRT division/square root extraction arithmetic and to reduce circuit scale. SOLUTION: A quotient digit selector circuit (QSL) 1009 and a partial remainder high-order digit prediction circuit (REL) 1010 are provided by synthesizing logics based on a quotient selection/partial remainder high-order digit prediction table. A partial remainder high-order digit determination circuit (REM) 1011 generates the high-order three digits of partial remainder based on the high-order two digits of partial remainder from the REL 1010, one bit of sum and one bit of carry from a conservative adder (CSA) 1008. The QSL 1009 generates high-order four digits of partial remainder based on high-order three digits of partial remainder from the REM 1011, one bit of sum and one bit of carry from the CSA 1008 so that a quotient digit can be found. The REL 1010 generates high-order four digits of partial remainder from the REM 1011, one bit of sum and one bit of carry from the CSA 1008 and finds the predictive value of high-order two digits of partial remainder based on these generated four digits, one digit of divided/partial root extracted value and the quotient digit from the QSL 1009.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、SRT法を用いた除
算/開平器に係り、特に、演算の高速化と回路の小規模
化を図った除算器、並びに、演算の高速化と除算器との
回路の共通化が可能な開平器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a divider / square rooter using the SRT method, and more particularly, to a divider which achieves a high-speed operation and a small circuit, and a high-speed operation and a divider. The invention relates to a square rooter that can share a circuit with the square rooter.

【０００２】[0002]

【従来の技術】SRT法により除算、開平は以下の手順で
計算される。図１(a)にSRT法による除算、図１(b)にSRT
法による開平演算の処理フローを示す。除算について
は、まず部分剰余に被除数Xが代入される。部分剰余を
参照し、商デジット選択回路101によって商デジットが
選択される。商デジットは-1,0,1のいずれかで、部分剰
余は選択された商デジットの値に応じて除数Dとの部分
剰余計算103が行われる。商デジットが-1，1のとき、そ
れぞれ部分剰余Rと除数Dとの加算、減算を行い、その結
果を1ビット右シフトして次ステップの部分剰余R'とす
る。商デジットが0のとき、部分剰余と0との加算を行
い、その結果を1ビット右シフトして次ステップの部分
剰余R'とする。並行して商デジット値-1を含まない商へ
の変換、すなわち商計算102が行われる。部分剰余計算
に用いられる加算器は桁上げ保存加算器(Carry Save Ad
der:CSA)である。求められた部分剰余上位数ビットに対
して桁上げ伝搬加算(Carry PropagationAdder:CPA)104
を行い、次ステップの商デジット選択回路の入力とす
る。桁上げ伝搬のビット数は商デジット選択規則により
異なるが、通常3〜4ビットである。上記動作を繰り返す
ことで商が求められる。2. Description of the Related Art Division and square root are calculated by the SRT method in the following procedure. Fig. 1 (a) shows the division by the SRT method, and Fig. 1 (b) shows the SRT method.
2 shows a processing flow of a square root operation by a method. For the division, first, the dividend X is substituted into the partial remainder. The quotient digit is selected by the quotient digit selection circuit 101 with reference to the partial remainder. The quotient digit is one of -1, 0, and 1, and the partial remainder is subjected to a partial remainder calculation 103 with the divisor D according to the value of the selected quotient digit. When the quotient digit is -1, 1, the addition and subtraction of the partial remainder R and the divisor D are performed, and the result is right-shifted by one bit to obtain the partial remainder R 'of the next step. When the quotient digit is 0, the partial remainder and 0 are added, and the result is right-shifted by one bit to obtain a partial remainder R ′ in the next step. In parallel, conversion to a quotient not including the quotient digit value-1, ie, quotient calculation 102, is performed. The adder used for the partial remainder calculation is a carry save adder (Carry Save Ad).
der: CSA). Carry Propagation Adder (CPA) 104 for the upper bits of the obtained partial remainder 104
Is performed as an input to the quotient digit selection circuit in the next step. The number of bits for carry propagation depends on the quotient digit selection rule, but is usually 3 to 4 bits. The quotient is obtained by repeating the above operation.

【０００３】開平演算については、除数Dの代りに部分
開平値を用いて部分剰余計算107が行われる。開平演算
では部分開平値計算回路106で部分開平値が求まってか
ら部分剰余計算を行う。除算では商計算と部分剰余計算
を同時に行うのに対し、開平演算では部分開平値が求ま
ってから部分剰余計算を行う。図１(b)では省略してい
るが、除算の商計算と同様に、開平値を求める開平計算
と部分剰余計算は同時に行うものとする。尚、以後、開
平演算における除算の商、除数をそれぞれ開平値、部分
開平値と呼び、区別する。SRT開平回路は部分開平値を
求める回路を付加すればSRT除算回路と共通化できる。
開平演算の商デジット選択回路105で求められる開平値
デジットは、以後、除算と同じ商デジットと呼ぶことに
する。In the square root operation, a partial remainder calculation 107 is performed using a partial square root value instead of the divisor D. In the square root calculation, a partial square root calculation is performed by the partial square root calculation circuit 106, and then a partial remainder calculation is performed. In the division, the quotient calculation and the partial remainder calculation are performed at the same time, whereas in the square root calculation, the partial square root calculation is performed and then the partial remainder calculation is performed. Although omitted in FIG. 1 (b), the square root calculation for obtaining the square root and the partial remainder calculation are performed simultaneously, as in the quotient calculation of the division. Hereinafter, the quotient and divisor of the division in the square root calculation will be referred to as the square root value and the partial square root value, respectively, to distinguish them. The SRT square root circuit can be shared with the SRT divider circuit by adding a circuit for calculating a partial square root value.
The square root digit obtained by the quotient digit selection circuit 105 in the square root operation will be hereinafter referred to as the same quotient digit as the division.

【０００４】次に、文献(William M. McAllister, Dan
Zurus, "An NMOS 64b Floating-Point Chip Set", Proc
eeding of the ISSCC 86, February 1986，G.Matsubara
et.al.,“30-ns 55-b Shared Radix 2 Division and S
quare Root Using a Self-Timed Circuit”,Proceeding
of the 12th IEEE Computer Arithmetic Symp.,July19
95)を参考にして従来例を説明する。図２に従来例にお
けるSRT除算処理フローを示す。図１(a)の処理フローで
は商デジットが選択された後、その商デジットq(1,0,-
1)に従ってCSAによる部分剰余と除数Dの加減算(-D,0,+
D)が行われる。そしてCPAによる部分剰余の桁上げ伝搬
が行われる。図２の処理フローでは商デジットの選択結
果を得る前に、部分剰余と除数(-D,0,+D)の加減算202と
部分剰余の桁上げ伝搬203をすべて同時に計算させてお
く。得られた商デジットq(1,0,-1)の結果から一つの部
分剰余を選択する。商デジット選択と部分剰余計算を並
列化することで大幅に性能が向上する。Next, a literature (William M. McAllister, Dan
Zurus, "An NMOS 64b Floating-Point Chip Set", Proc
eeding of the ISSCC 86, February 1986, G. Matsubara
et.al., “30-ns 55-b Shared Radix 2 Division and S
quare Root Using a Self-Timed Circuit ”, Proceeding
of the 12th IEEE Computer Arithmetic Symp., July 19
A conventional example will be described with reference to 95). FIG. 2 shows an SRT division processing flow in a conventional example. In the processing flow of FIG. 1A, after a quotient digit is selected, the quotient digit q (1,0,-
1) Addition and subtraction of partial remainder and divisor D by CSA (-D, 0, +
D) is performed. Then, carry propagation of the partial remainder by CPA is performed. In the processing flow of FIG. 2, before obtaining the quotient digit selection result, the addition and subtraction 202 of the partial remainder and the divisor (-D, 0, + D) and the carry propagation 203 of the partial remainder are all calculated simultaneously. One partial remainder is selected from the result of the obtained quotient digit q (1,0, -1). Parallelizing quotient digit selection and partial remainder computation can significantly improve performance.

【０００５】[0005]

【発明が解決しようとする課題】図２のSRT除算処理フ
ローに従った回路を構成すると、図１(a)の処理フロー
に従った回路に対し高速に演算することが可能である
が、商デジットパターン(-1,0,1)に相当する数のCSAとC
PAを持つことになるので回路規模が大きいことが問題で
ある。本発明の目的はSRT除算において図１のSRT除算処
理フローに対し高速化を達成しつつ、図２に対して回路
規模を削減することにある。さらに本発明の他の目的
は、SRT開平演算においてもSRT除算と共通の回路を用い
て回路規模を削減し、かつ除算と同等の処理時間で演算
することである。When a circuit according to the SRT division processing flow of FIG. 2 is configured, it is possible to perform a high-speed operation with respect to the circuit according to the processing flow of FIG. Number of CSA and C corresponding to digit pattern (-1,0,1)
The problem is that the circuit scale is large because it has a PA. An object of the present invention is to reduce the circuit scale in FIG. 2 while achieving a higher speed in the SRT division processing flow of FIG. 1 in the SRT division. Still another object of the present invention is to reduce the circuit scale by using a circuit common to the SRT division in the SRT square root operation and to perform the operation in the same processing time as the division.

【０００６】[0006]

【課題を解決するための手段】上記目的を達成するた
め、本発明は、計算機システムのＳＲＴ方式による基数
２の除算・開平演算器において、部分剰余計算を行う桁
上げ保存加算手段と、部分剰余上位桁決定手段と、商デ
ジット選択手段と、部分剰余上位桁予測手段を備え、前
記部分剰余上位桁決定手段は、前記部分剰余上位桁予測
手段から出力される部分剰余上位２桁と、前記桁上げ保
存加算手段から出力される和１ビットとキャリー１ビッ
トに基づき部分剰余上位３桁を生成し、前記商デジット
選択手段は、前記部分剰余上位桁決定手段から出力され
る部分剰余上位３桁と、前記桁上げ保存加算手段から出
力される和１ビットとキャリー１ビットに基づき部分剰
余上位４桁を生成し、該生成した部分剰余上位４桁に基
づき商デジットを求め、出力し、前記部分剰余上位桁予
測手段は、前記部分剰余上位桁決定手段から出力される
部分剰余上位３桁と前記桁上げ保存加算手段から出力さ
れる和１ビットとキャリー１ビットに基づき部分剰余上
位４桁を生成し、該生成した部分剰余上位４桁と、除数
または部分開平値１桁と、商デジット選択手段からの商
デジットに基づき部分剰余上位２桁の予測値を求め、出
力するようにしている。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a radix-2 division / square root arithmetic unit using the SRT method of a computer system, which carries carry-save addition means for performing partial remainder calculation, Upper digit determining means, quotient digit selecting means, and partial remainder upper digit predicting means, wherein the partial remainder upper digit determining means comprises: a partial remainder upper two digits output from the partial remainder upper digit predicting means; The upper three digits of the partial remainder are generated based on one bit of the sum and one bit of the carry output from the carry-save and adder, and the quotient digit selector outputs the upper three digits of the partial remainder output from the upper part of the partial remainder determiner. , Generating the upper 4 digits of the partial remainder based on the 1 bit of the sum and the 1 bit of the carry output from the carry save adding means, and obtaining the quotient digit based on the 4 upper digits of the generated partial remainder. , And outputs the partial remainder upper digit predicting means based on the partial upper 3 digits output from the partial remainder upper digit determining means, the sum 1 bit output from the carry save adding means, and the carry 1 bit. Generates the upper four digits of the remainder and calculates and outputs the predicted value of the upper two digits of the partial remainder based on the generated upper four digits of the partial remainder, one digit of the divisor or partial square root, and the quotient digit from the quotient digit selection means. Like that.

【０００７】また、計算機システムのＳＲＴ方式による
基数２の除算・開平演算器において、部分剰余計算を行
う桁上げ保存加算手段と、部分剰余上位桁決定手段と、
商デジット選択手段と、部分剰余上位桁予測手段を備
え、前記部分剰余上位桁決定手段は、前記部分剰余上位
桁予測手段から出力される部分剰余上位２桁と、前記桁
上げ保存加算手段から出力される和１ビットとキャリー
１ビットに基づき部分剰余上位３桁を生成し、前記商デ
ジット選択手段は、前記部分剰余上位桁決定手段から出
力される部分剰余上位３桁と、前記桁上げ保存加算手段
から出力される和１ビットとキャリー１ビットに基づき
部分剰余上位４桁を生成し、該生成した部分剰余上位４
桁に基づき商デジットを求め、出力し、前記部分剰余上
位桁予測手段は、前記部分剰余上位桁決定手段から出力
される部分剰余上位３桁と前記桁上げ保存加算手段から
出力される和１ビットとキャリー１ビットに基づき部分
剰余上位４桁を生成し、該生成した部分剰余上位４桁
と、除数または部分開平値１桁に基づき部分剰余上位２
桁の予測値を求め、出力し、前記商デジット選択手段と
前記部分剰余上位桁予測手段は、それぞれの処理を並行
して実行するようにしている。Further, in a radix-2 division / square root arithmetic unit according to the SRT method of the computer system, a carry save adding means for performing a partial remainder calculation, a partial remainder upper digit determining means,
Quotient digit selection means and partial remainder upper digit prediction means, wherein the partial remainder upper digit determination means outputs the partial remainder upper two digits output from the partial remainder upper digit prediction means and an output from the carry save addition means. And the quotient digit selection means generates the partial remainder upper three digits output from the partial remainder upper digit determination means and the carry save addition. Means for generating the upper 4 digits of the partial remainder based on 1 bit of the sum and 1 bit of the carry output from the means, and
A quotient digit is obtained based on the digit, and the quotient digit is obtained and output. The partial remainder upper digit predicting means includes a partial remainder upper three digits output from the partial remainder upper digit determination means and a sum 1 bit output from the carry save addition means. And the upper four digits of the partial remainder based on the carry and one bit, and the upper four digits of the generated partial remainder and the upper two digits of the partial remainder based on one digit of the divisor or partial square root.
A digit prediction value is obtained and output, and the quotient digit selection means and the partial remainder upper digit prediction means execute respective processes in parallel.

【０００８】また、開平演算における商デジット１桁ま
でを定めて初期値設定する手段を設けるようにしてい
る。また、開平演算における商デジット２桁までを定め
て初期値設定する手段を設けるようにしている。また、
前記部分剰余計算を行う桁上げ保存加算手段と、前記部
分剰余上位桁決定手段と、前記商デジット選択手段と、
前記部分剰余上位桁予測手段からなるステージを複数ス
テージ設け、１サイクルに複数桁の商デジットを決定す
るようにしている。In addition, means for setting up to one digit of the quotient digit in the square root calculation and setting an initial value is provided. Further, a means for setting up to two digits of the quotient digit in the square root calculation and setting an initial value is provided. Also,
Carry-save addition means for performing the partial remainder calculation, the partial remainder upper digit determination means, the quotient digit selection means,
A plurality of stages consisting of the partial remainder upper digit prediction means are provided, and a quotient digit of a plurality of digits is determined in one cycle.

【０００９】[0009]

【発明の実施の形態】まず、本発明におけるSRT除算処
理フローおよびSRT開平演算処理フローについて、その
概略を説明する。図３のSRT除算処理フローは、図１のS
RT除算処理フローの場合より高速になり、図２のSRT除
算処理フローの場合より回路規模を削減する。商デジッ
ト選択回路302で商デジットが選択され、その商デジッ
トに従って、CSAによる除数Dとの部分剰余計算304と商
計算305を行う。部分剰余上位桁予測回路303は次ステッ
プの部分剰余上位数ビットを予測するもので、部分剰余
と除数を入力とし、商デジット選択回路と並行して計算
される。CSA 304 による部分剰余計算の結果と部分剰余
上位桁予測回路303による予測の部分剰余から部分剰余
上位桁決定回路301において次ステップの上位桁の部分
剰余が決定され、商デジット選択回路と部分剰余上位桁
予測回路の入力となる。以後上記動作を繰り返す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First, an outline of an SRT division processing flow and an SRT square root calculation processing flow in the present invention will be described. The SRT division process flow of FIG.
The speed is higher than in the case of the RT division processing flow, and the circuit scale is reduced as compared with the case of the SRT division processing flow in FIG. A quotient digit is selected by the quotient digit selection circuit 302, and a partial remainder calculation 304 and a quotient calculation 305 with the divisor D by CSA are performed according to the quotient digit. The partial remainder upper digit prediction circuit 303 predicts the upper bits of the partial remainder in the next step, and receives the partial remainder and the divisor as inputs and is calculated in parallel with the quotient digit selection circuit. From the result of the partial remainder calculation by the CSA 304 and the partial remainder of the prediction by the partial remainder upper digit prediction circuit 303, the partial remainder upper digit determination circuit 301 determines the partial remainder of the upper digit of the next step, and the quotient digit selection circuit and the partial remainder upper digit Input to digit prediction circuit. Thereafter, the above operation is repeated.

【００１０】図１のSRT除算処理フローに対する高速化
は以下の点である。すなわち、商デジット選択回路で商
デジットを選択すると同時に、部分剰余予測回路では部
分剰余を一部予測する。部分剰余決定回路は部分剰余予
測回路で予測した部分剰余に対し、CSAの出力により該
部分剰余を補正する回路であり、同ビット数のCPAより
高速である。つまり、図３のSRT除算処理フローは、図
１のSRT除算処理フローに対して商デジット選択102と部
分剰余計算103を同時に計算していることになる。The speeding up of the SRT division processing flow of FIG. 1 is as follows. That is, the quotient digit selection circuit selects the quotient digit, and the partial remainder prediction circuit partially predicts the partial remainder. The partial remainder determination circuit is a circuit that corrects the partial remainder predicted by the partial remainder prediction circuit with the output of the CSA, and is faster than the CPA having the same number of bits. In other words, the SRT division processing flow of FIG. 3 means that the quotient digit selection 102 and the partial remainder calculation 103 are simultaneously calculated with respect to the SRT division processing flow of FIG.

【００１１】図２のSRT除算処理フローに対する回路規
模の削減は以下の点である。すなわち、図２では、部分
剰余計算を行うCSA 202と桁上げ伝搬を行うCPA 203が３
組必要であったが、図３では、部分剰余上位桁決定回路
301、部分剰余上位桁予測回路303、部分剰余計算回路30
4は１組あればよい。つまり、図２では基数での商デジ
ットパターン数に相当するCSA，CPAが必要である。例え
ば、基数2{-1,0,1}では3組のCSA，CPAが必要であり、基
数4{-2,-1,0,1,2}では5組のCSA，CPAを用いる。ところ
が、図３では必要となるCSA,CPAの数は商デジットパタ
ーン数には依存しないため、図２に対し回路規模の削減
が可能である。The reduction of the circuit scale for the SRT division processing flow of FIG. 2 is as follows. That is, in FIG. 2, CSA 202 that performs partial remainder calculation and CPA 203 that performs carry propagation are 3
FIG. 3 shows a partial remainder upper digit determining circuit.
301, partial remainder upper digit prediction circuit 303, partial remainder calculation circuit 30
4 only needs to be one set. That is, in FIG. 2, CSA and CPA corresponding to the number of quotient digit patterns in radix are required. For example, radix 2 {-1,0,1} requires three pairs of CSA and CPA, and radix 4 {-2, -1,0,1,2} uses five pairs of CSA and CPA. However, in FIG. 3, the required number of CSAs and CPAs does not depend on the number of quotient digit patterns, so that the circuit scale can be reduced as compared with FIG.

【００１２】SRT開平演算処理フローは、図４の構成と
なる。SRT開平演算では除数の代わりに部分開平値を用
いる。除数は商デジットに対して不変であるが部分開平
値は商デジットにより変化する。このため部分開平値計
算回路404は商デジット選択403により選択された商デジ
ット値に従って部分開平値計算を行う。部分剰余上位桁
予測回路405は部分開平値の特定ビットを参照するた
め、部分開平値計算結果が出るまで待たなければならな
い。そこで開平初期値設定回路401で開平演算の部分剰
余初期値を適当な値に設定することにより、部分剰余上
位桁予測回路405において上記部分開平値の特定ビット
は商デジットに非依存の一定値となる。従って、除算と
同様に商デジット選択と並行して部分剰余上位桁予測演
算を行うことができる。上記以外は除算と同様のフロー
で計算される。The SRT square root calculation processing flow has the configuration shown in FIG. In the SRT square root operation, a partial square root value is used instead of the divisor. The divisor is invariant to the quotient digit, but the partial square root varies with the quotient digit. Therefore, the partial square root calculation circuit 404 performs partial square root calculation according to the quotient digit value selected by the quotient digit selection 403. Since the partial remainder upper digit prediction circuit 405 refers to the specific bit of the partial square root value, it has to wait until the partial square root calculation result is obtained. Therefore, by setting the partial remainder initial value of the square root calculation to an appropriate value in the square root initial value setting circuit 401, the specific bits of the partial square root value in the partial remainder upper digit prediction circuit 405 are set to a constant value independent of the quotient digit. Become. Therefore, similar to the division, the partial remainder upper digit prediction operation can be performed in parallel with the quotient digit selection. Other than the above, the calculation is performed in the same flow as the division.

【００１３】次に、本発明で用いるSRT除算、SRT開平演
算のアルゴリズムを説明する。SRT法では、部分剰余を
桁上げ保存加算器(Carry Save Adder : CSA)で演算し、
キャリーセーブフォーマット (Carry Save Format)で結
果を保持する。図５に桁上げ保存加算器の構成図を示
す。部分剰余Rは和si(Sum)とキャリーci(Carry)で記述
され、二つの和{0,1,2}として表わされる。除数/部分開
平値diとの和si'とキャリーci'を各桁で独立に計算す
る。桁上げ保存回路は1ビットの全加算器と等しい。Next, the algorithm of SRT division and SRT square root calculation used in the present invention will be described. In the SRT method, the partial remainder is calculated by a carry save adder (CSA),
Hold the result in Carry Save Format. FIG. 5 shows a configuration diagram of the carry save adder. The partial remainder R is described by a sum si (Sum) and a carry ci (Carry), and is represented as two sums {0, 1, 2}. The sum si 'and carry ci' of the divisor / partial square root di are calculated independently for each digit. The carry save circuit is equivalent to a 1-bit full adder.

【００１４】図６に部分剰余R、 除数/部分開平値D、
商/開平値Qの各ビット名称を示す（“/”は“または”
を表わす）。本発明では浮動小数点除算・開平演算の仮
数部について述べる。左端のビットは符号ビットであ
る。si，ciは、それぞれキャリーセーブフォーマットの
和、キャリーである。部分剰余Rにおいて、r-1, r0, r1
以外はキャリーセーブフォーマットである。例えば、r2
は(s2, c2)、 r3は(s3, c3)により表わされる。除数/部
分開平値D, 商/開平値Qは符号が正であることからd-1=
0, q-1=0に固定である。更に除数/部分開平値Dは［1/2,
1) (“［1/2, 1)”は“1/2 <= D <1”と等しい)である
ためd0=0である。以後、部分剰余R, 除数/部分開平値D,
商/開平値Qは図６の表記を用いる。FIG. 6 shows a partial remainder R, a divisor / partial square root D,
Indicates each bit name of quotient / square root Q ("/" is "or"
Represents). In the present invention, the mantissa part of the floating-point division / square root operation will be described. The leftmost bit is a sign bit. si and ci are the sum and carry of the carry save format, respectively. In the partial remainder R, r-1, r0, r1
Other than the carry save format. For example, r2
Is represented by (s2, c2), and r3 is represented by (s3, c3). Since the divisor / partial square root D and the quotient / square root Q are positive, d-1 =
It is fixed at 0, q-1 = 0. Furthermore, the divisor / partial square root D is [1/2,
1) (“[1/2, 1)” is equal to “1/2 <= D <1”), so that d0 = 0. Hereafter, partial remainder R, divisor / partial square root D,
The notation of FIG. 6 is used for the quotient / the square root price Q.

【００１５】除算と開平演算の部分剰余は数１のように
表わされる。The partial remainders of the division and the square root operation are expressed as in Equation 1.

【００１６】[0016]

【数１】 (Equation 1)

【００１７】開平演算は除算における除数Dを部分開平
値Qi+(qi+1×2^-(i+2)) (「^」はべき乗を表わす)で置
き換えることにより除算と同様の演算となり、回路の共
通化が行える。開平演算の部分開平値Di+2は除算の除数
Dに相当するもので、開平値Qiと区別して扱う。数１で
の×2乗算は左1ビットシフトにより行う。SRT法では、
部分剰余は上位数ビットのみ桁上げ伝搬が行われ、その
部分剰余の値から商デジットが選択される。商デジット
選択論理は様々なものがあるが、本発明では上位3ビッ
トの部分剰余とキャリーセーブフォーマットの４ビット
目の和とキャリーにより商デジットを選択するものとす
る。数１より各ステップで部分剰余と商デジットが求ま
っていく。全ステップが終了すると、商/開平値が得ら
れる。商デジットには-1を含むので、商/開平値，部分
開平値は-1を含まない0,1のみの数に変換する必要があ
るが、演算終了後に変換するのではなく、商デジットが
求まる度にOn-the-flyで変換する。On-the-fly変換とは
Qi(positive)とQi-2^-i (negative)の二進表現を保持し
ておき商デジット-1を桁伝搬せずに変換させる方式であ
る。開平演算はOn-the-flyで変換された部分開平値を用
いて部分剰余を求める点が、除数を用いる除算と異な
る。初期値はi=0のときR0=X(被除数/被開平値)，q0=1
(除算)，q0=0，q1=1(開平)である。除算では被除数Xは
［1/2, 1)、除数Dは［1/2,1)と正規化されている。開平
演算では被開平値Xは［1/4,1)とする。開平値は指数部
が偶数となるよう仮数部を1ビットシフトして調整す
る。The square root operation is the same operation as the division by replacing the divisor D in the division with the partial squared value Qi + (qi + 1 × 2 ^-(i + 2)) ("^" represents a power). Can be shared. Partial square root value of square root operation Di + 2 is divisor of division
It is equivalent to D and is treated separately from the square root Qi. The × 2 multiplication in Equation 1 is performed by shifting one bit to the left. In the SRT method,
For the partial remainder, carry propagation is performed only for the upper few bits, and a quotient digit is selected from the value of the partial remainder. There are various quotient digit selection logics. In the present invention, the quotient digit is selected based on the sum of the upper three bits of the partial remainder, the fourth bit of the carry save format, and the carry. From Equation 1, the partial remainder and the quotient digit are obtained at each step. When all steps are completed, the quotient / root price is obtained. Since the quotient digit contains -1, the quotient / square root and partial square root need to be converted to only 0 and 1 numbers that do not include -1. Convert on-the-fly each time you find it. What is On-the-fly conversion?
In this method, the binary representation of Qi (positive) and Qi-2 ^ -i (negative) is retained and quotient digit-1 is converted without digit propagation. The square root operation is different from the division using a divisor in that a partial remainder is obtained using a partial square root value converted on-the-fly. Initial value is R0 = X (dividend / square root value) when i = 0, q0 = 1
(Division), q0 = 0, q1 = 1 (square root). In the division, the dividend X is normalized to [1/2, 1) and the divisor D is normalized to [1/2, 1). In the square root operation, the square root value X is [1/4, 1). The square root is adjusted by shifting the mantissa by one bit so that the exponent is even.

【００１８】本発明では次ステップの部分剰余の上位2
ビットを予測するのが特徴である。部分剰余上位桁予測
表に従って上位桁の予測を行うが、以下に部分剰余上位
桁予測表の作成方法を示す。4ビットの部分剰余Rと除数
/部分開平値Dから商デジットqと次ステップの部分剰余
上位2ビットを求める対応表を図７に示す。図７は部分
剰余Rの上位4ビット(r-1, r0, r1, r2)、除数/部分開平
値Dを入力とし、次ステップの部分剰余上位3ビット(r-
1', r0', r1')を出力する。＃は１または2のいづれか、
％は0または1のいづれかを示す。部分剰余Rの桁上げ伝
搬は商デジットを決めるのに最低限必要な上位3ビット
(r-1, r0, r1)のみ行っている。4ビット目r2はキャリー
セーブフォーマットである。除数/部分開平値Dの範囲は
条件より［1/2,1)で、上から4ビット目のd2(小数点第二
位)のみ参照している。According to the present invention, the upper two
The feature is to predict bits. The prediction of the upper digit is performed according to the partial remainder upper digit prediction table. A method of creating the partial remainder upper digit prediction table will be described below. 4-bit partial remainder R and divisor
FIG. 7 shows a correspondence table for calculating the quotient digit q and the upper 2 bits of the partial remainder in the next step from the partial square root D. In FIG. 7, the upper 4 bits (r-1, r0, r1, r2) of the partial remainder R and the divisor / partial square root D are input, and the upper 3 bits (r−
1 ', r0', r1 '). # Is either 1 or 2
% Indicates either 0 or 1. Carry propagation of partial remainder R is the least significant 3 bits required to determine quotient digit
(r-1, r0, r1) only. The fourth bit r2 is a carry save format. The range of the divisor / partial square root D is [1/2, 1) according to the condition, and only d4 (the second decimal place) of the fourth bit from the top is referenced.

【００１９】図７の作成法の例を図８に示す。図８は部
分剰余Rが1102の場合である。商デジットq=-1なので数
１より、図示のように除数/部分開平値Dと部分剰余Rと
の和をとり、更に３ビット桁上げ伝搬と1ビット左シフ
トを行うと、図８より除数/部分開平値Dが0011*、0010*
のときそれぞれ00#、00%となる。*はドントケアであ
る。例として、(1.1)は次のようにして次ステップの部
分剰余を定める。部分剰余Rは1102*、除数/部分開平値D
は0011*なので、(1.1)ではそれぞれR=11020，D=00110と
した。部分剰余Rと除数/部分開平値Dの桁上げ保存加算
を行うと、キャリーセーブフォーマットではS=11110，C
=00100となる（Cの空欄は0とした)。キャリーセーブフ
ォーマットのS，Cに対し、上位3ビット桁上げ伝搬と1ビ
ット左シフトを行うと、次ステップの部分剰余は001と
なる。同様に(1.2)の結果は002なので、(1.1)，(1.2)よ
り、除数/部分開平値Dが0011*のとき次ステップの部分
剰余は00#となる。(2.1)、(2.2)より除数/部分開平値D
が0010*のとき次ステップの部分剰余は00%となる。同様
にして部分剰余Rの4ビット全ての組み合わせについて行
えば、図７が得られる。FIG. 8 shows an example of the creation method of FIG. FIG. 8 shows a case where the partial remainder R is 1102. Since the quotient digit q = −1, the sum of the divisor / partial square root value D and the partial remainder R is obtained from Equation 1 as shown in the figure, and further 3 bits carry propagation and 1 bit left shift are performed. / Partial square root value D is 0011 *, 0010 *
In this case, 00 # and 00%, respectively. * Is don't care. As an example, (1.1) determines the partial remainder of the next step as follows. Partial remainder R is 1102 *, divisor / partial square root D
Is 0011 *, so in (1.1), R = 11020 and D = 00110, respectively. Carry save addition of partial remainder R and divisor / partial square root D gives S = 11110, C in carry save format
= 00100 (blank C is 0). When carry propagation and upper left shift of 1 bit are performed on S and C of the carry save format, the partial remainder of the next step becomes 001. Similarly, the result of (1.2) is 002, so from (1.1) and (1.2), when the divisor / partial square root value D is 0011 *, the partial remainder of the next step is 00 #. Divisor / partial square root D from (2.1) and (2.2)
Is 0010 *, the partial remainder in the next step is 00%. FIG. 7 is obtained by performing the same procedure for all the four bits of the partial remainder R.

【００２０】図７から図９の商選択/部分剰余上位桁予
測表が得られる。図９では部分剰余上位4ビット(r-1,r
0,r1,r2)、除数/部分開平値上位4ビット目d2を入力と
し、商デジットq(qabs, qsign)、次ステップの部分剰余
上位2ビット(r-1', r0')を出力する。ここでの次ステッ
プの部分剰余は図７の3ビットのうち確定している上位2
ビットとし、既に桁上げ伝搬が行われているものであ
る。計算機シミュレーションの結果から、部分剰余の上
位3ビットがr-1=1，r0=0，r1=0となる確率が0%であった
ため、商デジットq、次ステップの部分剰余r-1，r0をド
ントケアとした。図９の商選択/部分剰余上位桁予測表
を用いると、部分剰余と除数/部分開平値から商デジッ
トと次ステップの部分剰余上位2ビットを予測すること
ができる。図９の商選択/部分剰余上位桁予測表は、該
表に基づいて論理合成することもしくは、該表をメモリ
にマッピングすることにより実現される。The quotient selection / partial remainder upper digit prediction tables shown in FIGS. 7 to 9 are obtained. In FIG. 9, the upper 4 bits (r-1, r
0, r1, r2), input the divisor / partial square root upper fourth bit d2, and output the quotient digit q (qabs, qsign) and the upper two bits (r-1 ', r0') of the partial remainder of the next step . Here, the partial remainder of the next step is the upper two
This is a bit that has already been carried. From the results of the computer simulation, the probability that the upper 3 bits of the partial remainder become r-1 = 1, r0 = 0, and r1 = 0 was 0%, so the quotient digit q and the partial remainders r-1 and r0 of the next step Was don't care. Using the quotient selection / partial remainder high-order digit prediction table in FIG. 9, the quotient digit and the partial remainder high-order two bits of the next step can be predicted from the partial remainder and the divisor / partial square root value. The quotient selection / partial remainder upper digit prediction table of FIG. 9 is realized by performing logical synthesis based on the table or mapping the table to a memory.

【００２１】次に、本発明の第一の実施例の全体構成図
を図１０に示す。本実施例の除算開平演算器は、部分剰
余和レジスタ1001、部分剰余キャリーレジスタ1002、部
分剰余上位桁レジスタ1003、positionレジスタ1004、po
sitiveレジスタ1005、negativeレジスタ1006、除数レジ
スタ1007、部分剰余計算回路CSA 1008、商デジット選択
回路QSL 1009、部分剰余上位桁予測回路REL 1010、部分
剰余上位桁決定回路REM 1011、開平初期値設定回路SRI
1012、商/開平値生成回路OQD 1013、除数/部分開平値生
成回路DSF 1014から構成されている。本発明では開平初
期値設定回路SRIについては二つの実施例を挙げる。開
平初期値設定回路SRI第一の実施例を用いた全体構成図
が図１０である。部分剰余和レジスタ1001、部分剰余キ
ャリーレジスタ1002は、部分剰余におけるキャリーセー
ブフォーマットの和成分、キャリー成分を保持する。部
分剰余上位桁レジスタ1003は、部分剰余上位桁予測回路
の出力である2ビットの部分剰余を保持する。position
レジスタ1004、positiveレジスタ1005、negativeレジス
タ1006は、それぞれ計算しているビット位置、そのposi
tion値での商/開平値のpositive値、negative値を保持
する。除数レジスタ1007は、除数を保持する。部分剰余
計算回路CSAでは、部分剰余の和成分、キャリー成分の
加算を行う。商デジット選択回路QSL(Quotient Selecti
on Logic)では、図９の商選択/部分剰余上位桁予測表に
従って商デジット選択を行う。部分剰余上位桁予測回路
REL(Remainder Expectation Logic)では、図９の商選択
/部分剰余上位桁予測表に従って部分剰余上位2ビットを
予測する。部分剰余上位桁決定回路REM(REMainder uppe
r)では、予測した部分剰余上位２ビットとCSAの出力か
ら部分剰余上位3ビットを決定する。商/開平値生成回路
OQD(On-the-fly Quotient Decoder)は、商デジット選択
回路QSL出力の商デジットからOn-the-fly変換により商/
開平値を生成する。除数/部分開平値生成回路DSF(Divid
er Square root Formation)では、部分剰余計算回路CSA
の入力となる除数/部分開平値を生成する。商/開平値、
部分開平値は、position値、 positive値、negative値
から計算される。開平初期値設定回路SRI(Square Root
Initialization)では、開平演算で商デジット選択回路Q
SLを用いるための開平演算の初期値を設定する。Next, FIG. 10 shows an overall configuration diagram of the first embodiment of the present invention. The division square root arithmetic unit of this embodiment includes a partial remainder sum register 1001, a partial remainder carry register 1002, a partial remainder upper digit register 1003, a position register 1004, po
sitive register 1005, negative register 1006, divisor register 1007, partial remainder calculation circuit CSA 1008, quotient digit selection circuit QSL 1009, partial remainder upper digit prediction circuit REL 1010, partial remainder upper digit determination circuit REM 1011, square root initial value setting circuit SRI
1012, a quotient / square root value generation circuit OQD 1013, and a divisor / partial square root value generation circuit DSF 1014. In the present invention, the square root initial value setting circuit SRI has two embodiments. FIG. 10 is an overall configuration diagram using the first embodiment of the square root extraction value setting circuit SRI. The partial remainder sum register 1001 and the partial remainder carry register 1002 hold the sum component and the carry component of the carry save format in the partial remainder. The partial remainder upper digit register 1003 holds a 2-bit partial remainder output from the partial remainder upper digit prediction circuit. position
The register 1004, the positive register 1005, and the negative register 1006 store the bit position being calculated,
Holds the positive value and negative value of the quotient / square root value at the option value. The divisor register 1007 holds the divisor. In the partial remainder calculation circuit CSA, a sum component and a carry component of the partial remainder are added. QSL (Quotient Selecti)
in Logic), quotient digit selection is performed according to the quotient selection / partial remainder upper digit prediction table in FIG. Partial remainder upper digit prediction circuit
REL (Remainder Expectation Logic)
/ Predict the upper 2 bits of the partial remainder according to the partial remainder upper digit prediction table. Partial remainder upper digit determination circuit REM (REMainder uppe
In r), the upper 3 bits of the partial remainder are determined from the predicted upper 2 bits of the partial remainder and the output of the CSA. Quotient / Square root generation circuit
OQD (On-the-fly Quotient Decoder) converts the quotient digit output from the quotient digit selection circuit QSL
Generate the square root. Divisor / partial square root generation circuit DSF (Divid
er Square root Formation) in the partial remainder calculation circuit CSA
Generate the divisor / partial square root as input to. Quotient / square root,
The partial square root value is calculated from the position value, positive value, and negative value. Square root initial value setting circuit SRI (Square Root
Initialization), the quotient digit selection circuit Q
Set the initial value of the square root operation for using SL.

【００２２】次に本発明の実施例の個別ブロックの説明
に移る。部分剰余計算回路CSAは図５の各ビットの桁上
げ保存回路により実現される。部分剰余上位桁決定回路
REM(REMainder Upper)では、予測した2ビットの部分剰
余(r-1, r0)とCSAの和(sum)1ビット、キャリー(carry)1
ビットを入力とし3ビットの部分剰余(r-1',r0',r1')を
生成する。部分剰余上位桁決定回路REMの構成図を図１
１に示す。図１１から明らかなように3ビットのCPA(Car
ry Propagation Adder)に比べ、回路規模は小さくかつ
高速に演算できる。なお、図に示されたMUX(multiplexe
r)の動作を図の左側のMUXを例にとり説明すると、sum,c
arryを入力とするANDゲートの出力が“１”のときは、M
UXは、r-1,r0を入力とするEXORの出力を選択し、“０”
のときは、MUXは、r-1を選択する。以降の図においても
同様である。Next, the description will proceed to the individual blocks of the embodiment of the present invention. The partial remainder calculation circuit CSA is realized by the carry storage circuit of each bit in FIG. Partial remainder upper digit determination circuit
In REM (REMainder Upper), the sum of the predicted 2-bit partial remainder (r-1, r0) and CSA (sum) is 1 bit, and the carry (carry) 1
Inputs the bits and generates a 3-bit partial remainder (r-1 ', r0', r1 '). FIG. 1 is a configuration diagram of a partial remainder upper digit determination circuit REM.
It is shown in FIG. As is clear from FIG. 11, the 3-bit CPA (Car
Compared with ry Propagation Adder), the circuit scale is small and high-speed operation can be performed. The MUX (multiplexed) shown in the figure
The operation of r) will be described using the MUX on the left side of the figure as an example.
When the output of the AND gate having arry as input is “1”, M
UX selects the output of EXOR with r-1, r0 as input, and “0”
In the case of, the MUX selects r-1. The same applies to the following figures.

【００２３】商/開平値生成回路OQDは商デジットのOn-t
he-fly変換を行い、商/開平値を定める。商/開平値生成
回路OQDの構成図を図１２に示す。(a)はpositive値Mi、
negative値Niを用いた計算方法である。商デジットが求
まる度に逐次Mi、Niを求めていく。position値Piを用い
るとMi，Niは(b)のように表される。(b)をもとにした構
成図が(c)である。Pi［n］，Mi［n］，Ni［n］はそれぞ
れiステップのnビット目のposition値、positive値、ne
gative値を表す。商デジット選択回路QSLにより定まる
商デジットqのqsign, qabsをマルチプレクサの選択信号
とする。The quotient / square root value generation circuit OQD is a quotient digit On-t
He-fly conversion is performed to determine the quotient / the square root. FIG. 12 shows a configuration diagram of the quotient / square root value generation circuit OQD. (a) is the positive value Mi,
This is a calculation method using the negative value Ni. Every time a quotient digit is determined, Mi and Ni are determined sequentially. Using the position value Pi, Mi and Ni are expressed as shown in (b). The configuration diagram based on (b) is (c). Pi [n], Mi [n], and Ni [n] are the position value, positive value, and ne of the nth bit of the i step, respectively.
Represents a gative value. The qsign and qabs of the quotient digit q determined by the quotient digit selection circuit QSL are used as multiplexer selection signals.

【００２４】部分剰余を計算するために除数/部分開平
値を計算する回路が除数/部分開平値生成回路DSF(Divid
er Square root Formation)である。除数/部分開平値生
成回路DSFの構成図を図１３に示す。まず、除算に関し
ては、商デジットq=-1のときは部分剰余 Rと除数Dを加
算するため、Dを出力する。q=0のときは0を加算するた
め、商デジットqのqabsとのアンドをとり0を出力する。
q=1のときは-Dを加算するために除数Dの反転 ~Dを出力
する。-Dの加算は2の補数による演算なのでCSAの末尾に
キャリー信号を与える。開平演算では、q=0のときは除
算と同様に0を出力するが、q=-1，１では除数D，反転 ~
Dの代わりにそれぞれMi+2^-(i+2) ，Ni+2^-(i+1)+2^-(i
+2) を選択する。これらは商/開平値生成回路OQDのposi
tion、positive、negative信号により生成される。ここ
で、sqrt:1，div:0は、開平のときは１が入力され、除
算のときは０が入力されることを示す。A circuit for calculating a divisor / partial square root to calculate a partial remainder is a divisor / partial square root generation circuit DSF (Divid
er Square root Formation). FIG. 13 shows a configuration diagram of the divisor / partial square root value generation circuit DSF. First, regarding division, when the quotient digit q = -1, D is output to add the partial remainder R and the divisor D. When q = 0, 0 is added, and the quotient digit q is ANDed with qabs and 0 is output.
When q = 1, the inverted ~ D of the divisor D is output to add -D. Since the addition of -D is an operation using two's complement, a carry signal is given at the end of CSA. In the square root operation, when q = 0, 0 is output in the same way as division, but when q = -1, 1, the divisor D, inversion ~
Mi + 2 ^-(i + 2) and Ni + 2 ^-(i + 1) +2 ^-(i
Select +2). These are posi of quotient / square root generation circuit OQD
It is generated by the action, positive, and negative signals. Here, sqrt: 1 and div: 0 indicate that 1 is input during square root extraction and 0 is input during division.

【００２５】商デジット選択回路QSLは商デジットqを選
択する回路である。桁上げ伝搬された部分剰余3ビット
と4ビット目のキャリーセーブフォーマットのsum，carr
yを入力とし、図９の商選択/部分剰余上位桁予測表に従
って商デジットを選択する。商デジット選択回路QSLは
図９の商選択/部分剰余上位桁予測表に基づいて論理合
成することにより実現される。商デジットは三種(-1，
０，１)で2ビットで表現する。qabs=1，qsign=0のとき
商デジット-1、 qabs=0，qsign=0のとき商デジット0、q
abs=1，qsign=1のとき商デジット1である。除数/部分開
平値Dが［1/2,1)の範囲でなければならない。The quotient digit selection circuit QSL is a circuit for selecting the quotient digit q. Carry save format sum, carr of the 3rd and 4th bits of the carry-propagated partial remainder
y is input and a quotient digit is selected according to the quotient selection / partial remainder upper digit prediction table of FIG. The quotient digit selection circuit QSL is realized by performing logic synthesis based on the quotient selection / partial remainder upper digit prediction table in FIG. There are three types of quotient digits (-1,
0, 1) is expressed by 2 bits. When qabs = 1, qsign = 0, quotient digit -1, When qabs = 0, qsign = 0, quotient digit 0, q
The quotient digit is 1 when abs = 1 and qsign = 1. The divisor / partial square root D must be in the range [1 / 2,1).

【００２６】部分剰余上位桁予測回路RELは次ステップ
の部分剰余上位桁を予測する回路である。桁上げ伝搬さ
れた部分剰余3ビットと4ビット目のキャリーセーブフォ
ーマットのsum，carry、除数/部分開平値d2ビットを入
力とし、図９の商選択/部分剰余上位桁予測表に従っ
て、次ステップの部分剰余上位2ビット(r-1,r0)を予測
する。部分剰余上位桁予測回路RELは、図９の商選択/部
分剰余上位桁予測表に基づいて論理合成することにより
実現される。商デジット選択回路と同様に、除数/部分
開平値Dが［1/2,1)の範囲でなければならない。また、
部分剰余上位桁予測回路RELは同期回路だけではなく、
非同期回路にも使用することができる。The partial remainder upper digit prediction circuit REL is a circuit for predicting a partial remainder upper digit in the next step. The carry-propagated 3 bits of the partial remainder and the sum and carry of the 4th carry save format and the divisor / partial square root value d2 bits are input, and according to the quotient selection / partial remainder upper digit prediction table of FIG. Predict the upper two bits (r-1, r0) of the partial remainder. The partial remainder upper digit prediction circuit REL is realized by performing logic synthesis based on the quotient selection / partial remainder upper digit prediction table in FIG. As with the quotient digit selection circuit, the divisor / partial square root D must be in the range [1 / 2,1). Also,
The partial remainder upper digit prediction circuit REL is not only a synchronous circuit,
It can also be used for asynchronous circuits.

【００２７】開平初期値設定回路SRIは開平演算の初期
部分剰余を定めるブロックである。先に述べたように、
開平演算では、除算の除数Dを部分開平値で置き換える
必要がある。商デジット選択回路QSL、部分剰余上位桁
予測回路RELではDの範囲が［1/2,1)であることが前提条
件なので、部分開平値が［1/2,1)を満たすよう開平初期
値設定回路SRIで初期値を定める。開平初期値設定回路S
RIには二つの実施例がある。第一の実施例では部分開平
値Dの範囲が［1/2,1)となるよう開平の部分剰余初期値
を定める。第二の実施例では部分開平値Dの範囲が［1/
2,1)であるだけでなく、部分剰余上位桁予測回路RELに
おいて参照する部分開平値d2ビットを定数にするよう開
平の部分剰余初期値を定める。The square root initial value setting circuit SRI is a block for determining the initial partial remainder of the square root operation. As mentioned earlier,
In the square root operation, it is necessary to replace the divisor D in the division with a partial square root. Since the quotient digit selection circuit QSL and the partial remainder upper digit prediction circuit REL require that the range of D be [1 / 2,1), the square root initial value should be such that the partial square root value satisfies [1 / 2,1). The initial value is determined by the setting circuit SRI. Square root initial value setting circuit S
RI has two embodiments. In the first embodiment, the initial value of the partial remainder of the square root is determined so that the range of the partial square root D is [1/2, 1). In the second embodiment, the range of the partial square root D is [1 /
In addition to (2, 1), the initial value of the square root is determined so that the partial square root value d2 bit referred to in the partial remainder upper digit prediction circuit REL is a constant.

【００２８】図１０の本発明の第一の実施例は開平初期
値設定回路SRIの第一の実施例を用いたものである。図
１０の部分剰余上位桁予測回路RELにおいて参照する部
分開平値d2ビットは商デジットによって変わるので、商
デジットの結果に従って除数/部分開平値生成回路DSF出
力の部分開平値から得られる。従って、図１０では、商
デジット選択(QSL)→部分開平値生成(DSF)→部分剰余上
位桁予測(REL)の順に演算が行われる。第一の実施例で
は以下に示す数2のように開平値Q1を定める。The first embodiment of the present invention shown in FIG. 10 uses the first embodiment of the square root initial value setting circuit SRI. Since the partial square root d2 bit referred in the partial remainder upper digit prediction circuit REL in FIG. 10 changes depending on the quotient digit, it is obtained from the partial square root of the output of the divisor / partial square root generation circuit DSF according to the result of the quotient digit. Therefore, in FIG. 10, the calculation is performed in the order of quotient digit selection (QSL) → partial square root generation (DSF) → partial remainder upper digit prediction (REL). In the first embodiment, the square root value Q1 is determined as in the following Expression 2.

【００２９】[0029]

【数２】 (Equation 2)

【００３０】商デジットq0=0, q1=1、開平値Q0=0とする
と、開平値Q1=0.1である。開平値Qの範囲は［1/2,1)な
のでq2は1または0である。このときD3=Q1+q2×2^-3より
［1/2,1)を満たすので、商デジット選択回路QSL、部分
剰余上位桁予測回路RELで演算を行うことができる。そ
こで開平初期値設定回路SRIでは商デジットq0=0, q1=
1、開平値Q0=0となるよう初期部分剰余R1を定める。部
分剰余初期値R1を数３に示す。Assuming that quotient digits q0 = 0, q1 = 1 and square root value Q0 = 0, square root value Q1 = 0.1. Since the range of the square root value Q is [1/2, 1), q2 is 1 or 0. At this time, since [1/2, 1) is satisfied from D3 = Q1 + q2 × 2 ^ -3, the operation can be performed by the quotient digit selection circuit QSL and the partial remainder upper digit prediction circuit REL. Therefore, the square root initial value setting circuit SRI uses the quotient digit q0 = 0, q1 =
1. The initial partial remainder R1 is determined so that the square root value Q0 = 0. Equation 3 shows the partial remainder initial value R1.

【００３１】[0031]

【数３】 (Equation 3)

【００３２】第一の実施例ではR1 を部分剰余初期値と
して計算する。図１４(a)に開平初期値設定回路SRIでの
計算方法、(b)SRI回路の構成図を示す。被開平値Xの範
囲は［1/4,1)よりXは00.11*，00.10*，00.01*(*はドン
トケア)のいずれかである。このXに対し数３により求ま
るR1はそれぞれ01.0*, 00.1*, 00.0*となる。In the first embodiment, R1 is calculated as a partial remainder initial value. FIG. 14A shows a calculation method in the square root initial value setting circuit SRI, and FIG. 14B shows a configuration diagram of the SRI circuit. From [1 / 4,1), the range of the square root X is any one of 00.11 *, 00.10 *, and 00.01 * (* is don't care). R1 obtained from Equation 3 for this X is 01.0 *, 00.1 *, and 00.0 *, respectively.

【００３３】ドントケア部は不変である。図１４(a)は
上記アルゴリズムを真理値表にしたものである。(b)は
(a)の真理値表をもとにした構成図である。図１４では
データ幅を54ビットとした。ここで、［54:0］は0ビッ
ト目〜54ビット目を意味し、［54］は54ビット目を意味
する。(b)の構成図において、MUXの右側の入力は、0〜5
3ビット目の54ビット入力であり、左側の入力は、0〜51
ビット目の最下位桁の０ビット目のさらに下位に0を入
れ（1'b0は１ビットの0を表わす）、最上位桁の51ビッ
ト目のさらに上位にout［0］を入れ54ビットとしたもの
である。このことは、後述の図１５についても同様であ
る。The don't care section is unchanged. FIG. 14A is a diagram in which the above algorithm is converted into a truth table. (b) is
FIG. 4 is a configuration diagram based on the truth table of FIG. In FIG. 14, the data width is set to 54 bits. Here, [54: 0] means the 0th to 54th bits, and [54] means the 54th bit. In the configuration diagram of (b), the inputs on the right side of MUX are 0 to 5
The third bit is a 54-bit input, and the left input is 0 to 51
0 is put in the lower bit of the 0th bit of the least significant digit of the bit (1'b0 represents 1 bit of 0), out [0] is put in the upper bit of the 51st bit of the most significant digit, and 54 bits are added. It was done. This is the same for FIG. 15 described later.

【００３４】次に第二の実施例を示す。部分剰余上位桁
予測回路RELでは除数/部分開平値Dのd2ビットを参照す
るが、第二の実施例での開平初期値設定回路SRIではd2
ビットを商デジットに依存せず定数にすることができる
ので、部分剰余上位桁予測回路と商デジット選択回路を
並行して実行できる。第二の実施例での開平初期値設定
回路SRIの部分剰余Rを数４に示す。Next, a second embodiment will be described. The partial remainder upper digit prediction circuit REL refers to the d2 bit of the divisor / partial square root value D, but the square root initial value setting circuit SRI in the second embodiment uses d2
Since the bits can be made constant without depending on the quotient digit, the partial remainder upper digit prediction circuit and the quotient digit selection circuit can be executed in parallel. Equation 4 shows the partial remainder R of the square root initial value setting circuit SRI in the second embodiment.

【００３５】[0035]

【数４】 (Equation 4)

【００３６】第二の実施例では、部分開平値のd2を一定
値にするためにR2を部分剰余初期値として計算する。開
平値Qの範囲は［1/2,1)なので商デジットq0=0， q1=1，
q2=0または1である。D4=Q2+q3×2^-4より、商デジットq
2と部分開平値のd2ビットは等しい。開平の部分剰余R2<
0では商デジットq3が-1となるので、q2すなわちd2信号
が変化する。開平の部分剰余R2>=0とすると、商デジッ
トq3は1または0であり、q2すなわちd2信号は変化しな
い。R3以降はd2信号に影響を与えないので、R2>=0を満
たすよう部分剰余の初期化を行う。第二の実施例ではR2
を部分剰余初期値として計算する。図１５(a)に開平初
期値設定回路SRIでの計算方法、(b)SRI回路の構成図を
示す。［1/4,1)を満たす被開平値Xに対し、R2>=0となる
ようにq2，d2を定める。図１５(a)は上記アルゴリズム
を真理値表にしたものである。(b)は(a)の真理値表をも
とにした構成図である。In the second embodiment, R2 is calculated as a partial remainder initial value in order to make d2 of the partial square root value constant. The range of the square root Q is [1 / 2,1), so the quotient digit q0 = 0, q1 = 1,
q2 = 0 or 1. From D4 = Q2 + q3 × 2 ^ -4, quotient digit q
2 and the d2 bit of the partial square root are equal. Kaiping partial remainder R2 <
Since quotient digit q3 becomes -1 at 0, q2, that is, d2 signal changes. Assuming that the square root partial remainder R2> = 0, the quotient digit q3 is 1 or 0, and the q2, that is, the d2 signal does not change. Since R3 and thereafter do not affect the d2 signal, the partial remainder is initialized so as to satisfy R2> = 0. In the second embodiment, R2
Is calculated as a partial remainder initial value. FIG. 15A shows a calculation method in the square root initial value setting circuit SRI, and FIG. 15B shows a configuration diagram of the SRI circuit. Q2 and d2 are determined so that R2> = 0 for the square root X that satisfies [1/4, 1). FIG. 15A is a diagram in which the above algorithm is converted into a truth table. (b) is a configuration diagram based on the truth table of (a).

【００３７】部分剰余上位桁予測回路RELは開平初期値
設定回路SRIの第一、第二の実施例では以下のように構
成が異なる。第一の実施例では図１０のように除数/部
分開平値生成回路DSFからの出力である除数/部分開平値
d2ビットを参照する。除算では除数D、開平演算ではq=+
1のときMi+2^-(i+2) 、 q=-1のときNi+2^-(i+1)+2^-(i+
2) の小数点第2位をd2とする。QSLの真理値表よりq=0の
ときはd2はドントケアとなるのでq=-1と同様の値をd2と
する。ここで、q=+1には2^-(i+2) 項、q=-1には2^-(i+
1)+2^-(i+2) 項があるがd2に影響を与えないため、商/
開平値生成回路OQD出力のpositive(Mi)，negative(Ni)
の小数点第2位をd2としてもよい。The partial remainder upper digit prediction circuit REL differs from the first and second embodiments of the square root initial value setting circuit SRI in the following configuration. In the first embodiment, as shown in FIG. 10, the divisor / partial square root value output from the divisor / partial square root generation circuit DSF is used.
Refers to d2 bit. Divide D for division, q = + for square root
When 1, Mi + 2 ^-(i + 2), when q = -1, Ni + 2 ^-(i + 1) +2 ^-(i +
2) Let d2 be the second decimal place. According to the truth table of the QSL, when q = 0, d2 is don't care, so the same value as q = -1 is set as d2. Here, 2 ^-(i + 2) term for q = + 1 and 2 ^-(i +
1) +2 ^-(i + 2) term, but does not affect d2.
Square root value generation circuit OQD output positive (Mi), negative (Ni)
May be d2 at the second decimal place.

【００３８】第二の実施例では、d2が商デジット非依存
の定数となるため、除数/部分開平値生成回路DSFの出力
は不要となる。更に、商デジットを参照しないことから
商デジット選択回路QSLと平行して実行することができ
高速化がはかれる。演算終了後は、部分剰余は和とキャ
リーの形で保持されているので、丸めの計算のためには
和とキャリーを加算しなければならない。ビット長のCP
Aが必要となるが、除算/開平器の中に持たせるか、ある
いは他のモジュール(例えばMACモジュール)と共通化し
て持たさなければならない。また、指数部演算回路、正
規化回路、丸め回路に関しても別に回路を持つ必要があ
る。なお、開平初期値設定回路SRIは同期回路だけでは
なく、非同期回路にも使用することができる。In the second embodiment, the output of the divisor / partial square root value generation circuit DSF is unnecessary because d2 is a constant independent of the quotient digit. Further, since the quotient digit is not referred to, it can be executed in parallel with the quotient digit selection circuit QSL, and the speed can be increased. After the operation is completed, the partial remainder is held in the form of a sum and a carry, so that the sum and the carry must be added for the rounding calculation. Bit length CP
A is required, but it must be included in the divider / square root or shared with other modules (for example, the MAC module). Further, it is necessary to have separate circuits for the exponent operation circuit, the normalization circuit, and the rounding circuit. The square root initial value setting circuit SRI can be used not only for a synchronous circuit but also for an asynchronous circuit.

【００３９】本発明の第二の実施例の全体構成図を図１
６に示す。本実施例の除算開平演算器は、部分剰余和レ
ジスタ1601、部分剰余キャリーレジスタ1602、部分剰余
上位桁レジスタ1603、positionレジスタ1604、positive
レジスタ1605、negativeレジスタ1606、除数レジスタ16
07、部分剰余計算回路CSA 1608、商デジット選択回路QS
L 1609、部分剰余上位桁予測回路REL 1610、部分剰余上
位桁決定回路REM 1611、開平初期値設定回路SRI 1612、
商/開平値生成回路OQD 1613、除数/部分開平値生成回路
DSF 1614から構成されている。本実施例では開平初期値
設定回路SRIの第二の実施例を用いている。部分剰余上
位桁予測回路RELは、商デジット選択回路QSLの商デジッ
トを参照せずに部分剰余上位桁を予測するので、商デジ
ット選択回路QSLと同時に独立して演算を行うことがで
きる。他のブロックは第一の実施例と同じブロックで同
じ機能を有する。第一、第二の実施例では1ステージ構
成であったが、複数ステージ構成とし、1サイクルに複
数桁の商デジットを決定することが可能である。FIG. 1 is an overall configuration diagram of a second embodiment of the present invention.
6 is shown. The division square root arithmetic unit of this embodiment includes a partial remainder sum register 1601, a partial remainder carry register 1602, a partial remainder upper digit register 1603, a position register 1604, and a positive register.
Register 1605, negative register 1606, divisor register 16
07, partial remainder calculation circuit CSA 1608, quotient digit selection circuit QS
L1609, partial remainder upper digit prediction circuit REL 1610, partial remainder upper digit determination circuit REM 1611, square root initial value setting circuit SRI 1612,
OQD 1613, quotient / square root generation circuit, divisor / partial square root generation circuit
Consists of DSF 1614. This embodiment uses the second embodiment of the square root initial value setting circuit SRI. Since the partial remainder upper digit prediction circuit REL predicts the partial remainder upper digit without referring to the quotient digit of the quotient digit selection circuit QSL, the partial remainder upper digit prediction circuit REL can independently perform the operation simultaneously with the quotient digit selection circuit QSL. The other blocks are the same as the first embodiment and have the same functions. Although the first and second embodiments have a single-stage configuration, a multiple-stage configuration can be used to determine a quotient digit of a plurality of digits in one cycle.

【００４０】第三の実施例は第二の実施例を複数ステー
ジ構成にしたものである。第三の実施例の全体構成図を
図１７に示す。第一、第二の実施例では1ステージ構成
であったが、本実施例では、3ステージ構成とし、1サイ
クルに３bitの商デジットを決定する。全てのレジスタ
と開平初期値設定回路SRIはステージ数に無関係に一
つ、他のブロックはステージ数だけ必要となる。The third embodiment is a modification of the second embodiment with a plurality of stages. FIG. 17 shows an overall configuration diagram of the third embodiment. Although the first and second embodiments have a one-stage configuration, this embodiment has a three-stage configuration and determines a 3-bit quotient digit in one cycle. One of all registers and the square root initial value setting circuit SRI is required irrespective of the number of stages, and the other blocks are required by the number of stages.

【００４１】[0041]

【発明の効果】本発明の部分剰余上位桁予測回路RELに
より、商パターン三種 (-1,0,1)についてそれぞれ演算
器を持つオーバーラップ方式に対して演算時間を増やす
こと無く回路規模を削減できる。本発明の開平初期値設
定回路SRIを用いることで開平演算にも部分剰余上位桁
予測回路RELが使用でき、除算器と回路の共通化ができ
る。開平初期値設定回路SRIの第一の実施例では部分剰
余上位桁予測回路RELは商デジット選択回路QSLと並行し
て実行できないが、開平初期値設定回路SRIの第二の実
施例を用いると部分剰余上位桁予測回路RELは商デジッ
ト選択回路QSLと並行して実行できるため、除算器と共
通の回路を用いながら同程度の時間で開平演算が可能で
あり、正確には、開平演算は開平初期値設定回路SRIで
予め商デジットを求めているため、除算より短いステッ
プ数で結果を求めることができる。本発明は単精度、倍
精度双方で演算が可能である。部分剰余上位桁レジスタ
を除く全てのレジスタ、部分剰余計算回路CSA、開平初
期値設定回路SRI、商/開平値生成回路OQD、除数/部分開
平値生成回路DSFは倍精度のビット幅を持ち、単精度演
算ではそれぞれの回路で上位桁から必要な桁数のみ（下
位側はドントケアとする）で演算する。本発明の部分剰
余上位桁予測回路REL、開平初期値設定回路SRIは同期回
路だけでなく、非同期回路にも適用可能である。According to the partial remainder upper digit prediction circuit REL of the present invention, the circuit scale can be reduced without increasing the operation time with respect to the overlap method having an arithmetic unit for each of the three quotient patterns (-1, 0, 1). it can. By using the square root initial value setting circuit SRI of the present invention, the partial remainder upper digit prediction circuit REL can be used for the square root calculation, and the circuit can be shared with the divider. In the first embodiment of the square root initial value setting circuit SRI, the partial remainder upper digit prediction circuit REL cannot be executed in parallel with the quotient digit selection circuit QSL, but if the second embodiment of the square root initial value setting circuit SRI is used, Since the remainder upper digit prediction circuit REL can be executed in parallel with the quotient digit selection circuit QSL, the square root operation can be performed in about the same time while using a common circuit with the divider. Since the quotient digit is obtained in advance by the value setting circuit SRI, the result can be obtained with a shorter number of steps than the division. In the present invention, calculations can be performed in both single precision and double precision. All registers except the partial remainder upper digit register, the partial remainder calculation circuit CSA, the square root initial value setting circuit SRI, the quotient / square root value generation circuit OQD, and the divisor / partial square root value generation circuit DSF have a double-precision bit width. In the precision calculation, each circuit calculates only the required number of digits from the upper digit (the lower bit is a don't care). The partial remainder upper digit prediction circuit REL and the square root initial value setting circuit SRI of the present invention can be applied not only to a synchronous circuit but also to an asynchronous circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図１】SRT除算/SRT開平演算処理フローを示す図であ
る。FIG. 1 is a diagram showing an SRT division / SRT square root operation processing flow.

【図２】SRT除算の第一の従来例を示す図である。FIG. 2 is a diagram showing a first conventional example of SRT division.

【図３】部分剰余桁上げ予測を行うSRT除算の例を示す
図である。FIG. 3 is a diagram illustrating an example of SRT division for performing partial remainder carry prediction.

【図４】部分剰余桁上げ予測を行うSRT開平演算の例を
示す図である。FIG. 4 is a diagram illustrating an example of an SRT square root operation for performing partial remainder carry prediction.

【図５】桁上げ保存加算器CSAの構成図である。FIG. 5 is a configuration diagram of a carry save adder CSA.

【図６】部分剰余、除数/部分開平値、商/開平値のビッ
ト名称を示す図である。FIG. 6 is a diagram showing bit names of a partial remainder, a divisor / partial square root, and a quotient / root square.

【図７】部分剰余、除数/部分開平値対応表を示す図で
ある。FIG. 7 is a diagram showing a partial remainder, divisor / partial square root correspondence table.

【図８】部分剰余、除数/部分開平値対応表(図７)作成
の例を示す図である。8 is a diagram showing an example of creating a partial remainder, divisor / partial square root correspondence table (FIG. 7).

【図９】商選択/部分剰余上位桁予測表を示す図であ
る。FIG. 9 is a diagram showing a quotient selection / partial remainder upper digit prediction table.

【図１０】本発明第一の実施例の全体構成図である。FIG. 10 is an overall configuration diagram of the first embodiment of the present invention.

【図１１】部分剰余上位桁決定回路REM回路を示す図で
ある。FIG. 11 is a diagram showing a partial remainder upper digit determination circuit REM circuit;

【図１２】商/開平値生成回路OQD回路を示す図である。FIG. 12 is a diagram illustrating a quotient / square root value generation circuit OQD circuit;

【図１３】除数/部分開平値生成回路DSF回路を示す図で
ある。FIG. 13 is a diagram illustrating a divisor / partial square root value generation circuit DSF circuit;

【図１４】開平初期値設定回路SRI回路の第一の実施例
を示す図である。FIG. 14 is a diagram illustrating a first embodiment of a square root initial value setting circuit SRI circuit;

【図１５】開平初期値設定回路SRI回路の第二の実施例
を示す図である。FIG. 15 is a diagram illustrating a second embodiment of the square root initial value setting circuit SRI circuit;

【図１６】本発明第二の実施例の全体構成図である。FIG. 16 is an overall configuration diagram of a second embodiment of the present invention.

【図１７】本発明第三の実施例の全体構成図である。FIG. 17 is an overall configuration diagram of a third embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１００１、１６０１ 部分剰余和レジスタ １００２、１６０２ 部分剰余キャリーレジスタ １００３、１６０３ 部分剰余上位桁レジスタ １００４、１６０４ positionレジスタ １００５、１６０５ positiveレジスタ １００６、１６０６ negativeレジスタ １００７、１６０７ 除数レジスタ １００８、１６０８ 部分剰余計算回路 １００９、１６０９ 商デジット選択回路 １０１０、１６１０ 部分剰余上位桁予測回路 １０１１、１６１１ 部分剰余上位桁決定回路 １０１２、１６１２ 開平初期値設定回路 １０１３、１６１３ 商/開平値生成回路 １０１４、１６１４ 除数/部分開平値生成回路 1001, 1601 partial remainder sum register 1002, 1602 partial remainder carry register 1003, 1603 partial remainder upper digit register 1004, 1604 position register 1005, 1605 positive register 1006, 1606 negative register 1007, 1607 divisor register 1008, 1608 partial remainder calculation circuit 1009 1609, quotient digit selection circuit 1010, 1610 partial remainder upper digit prediction circuit 1011, 1611 partial remainder upper digit determination circuit 1012, 1612 square root initial value setting circuit 1013, 1613 quotient / square root value generation circuit 1014, 1614 divisor / partial square root value generation circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 戸塚 米太郎 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Yonetaro Totsuka 1-280 Higashi Koigakubo, Kokubunji-shi, Tokyo Inside Central Research Laboratory, Hitachi, Ltd.

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 計算機システムのＳＲＴ方式による基数
２の除算・開平演算器において、 部分剰余計算を行う桁上げ保存加算手段と、 部分剰余上位桁決定手段と、 商デジット選択手段と、 部分剰余上位桁予測手段を備え、 前記部分剰余上位桁決定手段は、前記部分剰余上位桁予
測手段から出力される部分剰余上位２桁と、前記桁上げ
保存加算手段から出力される和１ビットとキャリー１ビ
ットに基づき部分剰余上位３桁を生成し、 前記商デジット選択手段は、前記部分剰余上位桁決定手
段から出力される部分剰余上位３桁と、前記桁上げ保存
加算手段から出力される和１ビットとキャリー１ビット
に基づき部分剰余上位４桁を生成し、該生成した部分剰
余上位４桁に基づき商デジットを求め、出力し、 前記部分剰余上位桁予測手段は、前記部分剰余上位桁決
定手段から出力される部分剰余上位３桁と前記桁上げ保
存加算手段から出力される和１ビットとキャリー１ビッ
トに基づき部分剰余上位４桁を生成し、該生成した部分
剰余上位４桁と、除数または部分開平値１桁と、商デジ
ット選択手段からの商デジットに基づき部分剰余上位２
桁の予測値を求め、出力することを特徴とする除算・開
平演算器。1. A radix-2 division / square root unit according to the SRT method of a computer system, a carry-save addition unit for performing a partial remainder calculation, a partial remainder upper digit determination unit, a quotient digit selection unit, a partial remainder upper unit. Digit prediction means, wherein the partial remainder upper digit determination means comprises: a partial remainder upper two digits output from the partial remainder upper digit prediction means; a 1 bit sum and a carry 1 bit output from the carry save addition means. The quotient digit selection means generates the partial upper three digits output from the partial remainder upper digit determination means, and the sum 1 bit output from the carry save addition means. The upper 4 digits of the partial remainder are generated based on the carry 1 bit, the quotient digit is obtained based on the upper 4 digits of the generated partial remainder, and the quotient digit is output. The upper four digits of the partial remainder are generated on the basis of the upper three digits of the partial remainder output from the upper part of the partial remainder determining means, the one bit of the sum output from the carry save addition means and the one bit of the carry, and Based on 4 digits, 1 digit of divisor or partial square root, and quotient digit from quotient digit selection means, upper 2 partial remainders
A division / square root computing unit that calculates and outputs a digit prediction value. 【請求項２】 計算機システムのＳＲＴ方式による基数
２の除算・開平演算器において、 部分剰余計算を行う桁上げ保存加算手段と、 部分剰余上位桁決定手段と、 商デジット選択手段と、 部分剰余上位桁予測手段を備え、 前記部分剰余上位桁決定手段は、前記部分剰余上位桁予
測手段から出力される部分剰余上位２桁と、前記桁上げ
保存加算手段から出力される和１ビットとキャリー１ビ
ットに基づき部分剰余上位３桁を生成し、 前記商デジット選択手段は、前記部分剰余上位桁決定手
段から出力される部分剰余上位３桁と、前記桁上げ保存
加算手段から出力される和１ビットとキャリー１ビット
に基づき部分剰余上位４桁を生成し、該生成した部分剰
余上位４桁に基づき商デジットを求め、出力し、 前記部分剰余上位桁予測手段は、前記部分剰余上位桁決
定手段から出力される部分剰余上位３桁と前記桁上げ保
存加算手段から出力される和１ビットとキャリー１ビッ
トに基づき部分剰余上位４桁を生成し、該生成した部分
剰余上位４桁と、除数または部分開平値１桁に基づき部
分剰余上位２桁の予測値を求め、出力し、 前記商デジット選択手段と前記部分剰余上位桁予測手段
は、それぞれの処理を並行して実行することを特徴とす
る除算・開平演算器。2. A radix-2 division / square root unit according to the SRT method of a computer system, a carry-save addition unit for performing a partial remainder calculation, a partial remainder upper digit determination unit, a quotient digit selection unit, a partial remainder upper unit. Digit prediction means, wherein the partial remainder upper digit determination means comprises: a partial remainder upper two digits output from the partial remainder upper digit prediction means; a 1 bit sum and a carry 1 bit output from the carry save addition means. The quotient digit selection means generates the partial upper three digits output from the partial remainder upper digit determination means, and the sum 1 bit output from the carry save addition means. The upper 4 digits of the partial remainder are generated based on the carry 1 bit, the quotient digit is obtained based on the upper 4 digits of the generated partial remainder, and the quotient digit is output. The upper four digits of the partial remainder are generated on the basis of the upper three digits of the partial remainder output from the upper part of the partial remainder determining means, the one bit sum and the one bit of the carry output from the carry save addition means, and the generated upper bits of the partial remainder are generated. Based on four digits and one digit of the divisor or partial square root, a prediction value of the upper two digits of the partial remainder is obtained and output, and the quotient digit selection means and the partial remainder upper digit prediction means execute respective processes in parallel A division / square root calculator. 【請求項３】 請求項１記載の除算・開平演算器におい
て、 開平演算における商デジット１桁までを定めて初期値設
定する手段を設けることを特徴とする除算・開平演算
器。3. The division / square root arithmetic unit according to claim 1, further comprising means for setting up to one digit of a quotient digit in the square root operation and setting an initial value. 【請求項４】 請求項２記載の除算・開平演算器におい
て、 開平演算における商デジット２桁までを定めて初期値設
定する手段を設けることを特徴とする除算・開平演算
器。4. A division / square root operation unit according to claim 2, further comprising means for setting up to two digits of a quotient digit in the square root operation and setting an initial value. 【請求項５】 請求項３または請求項４記載の除算・開
平演算器において、 前記部分剰余計算を行う桁上げ保存加算手段と、前記部
分剰余上位桁決定手段と、前記商デジット選択手段と、
前記部分剰余上位桁予測手段からなるステージを複数ス
テージ設け、 １サイクルに複数桁の商デジットを決定することを特徴
とする除算・開平演算器。5. The division / square root arithmetic unit according to claim 3, wherein the carry save addition means for performing the partial remainder calculation, the partial remainder upper digit determination means, and the quotient digit selection means,
A division / square root operation unit, wherein a plurality of stages comprising the partial remainder upper digit prediction means are provided, and a quotient digit of a plurality of digits is determined in one cycle.