JPH10187413A

JPH10187413A - 制御装置および方法

Info

Publication number: JPH10187413A
Application number: JP8347092A
Authority: JP
Inventors: Mutsuhiro Omori; 睦弘大森
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-12-26
Filing date: 1996-12-26
Publication date: 1998-07-21

Abstract

(57)【要約】【課題】後段の処理回路へのデータの転送を潤滑に行
うようにする。【解決手段】例えば入出力部２からのデータが第１次
ＦＩＦＯメモリ２１を介してマルチプレクサ２２および
制御回路２３に供給される。制御回路２３は、第２次Ｆ
ＩＦＯメモリ２４に記憶されているデータ量が所定の量
以上である場合、マルチプレクサ２２からデータが出力
されないようにするとともに、供給されたデータをメイ
ンメモリ３に記憶させる。一方、制御回路２３は、第２
次ＦＩＦＯメモリ２４に記憶されているデータ量が所定
の量より少なく、かつ、メインメモリ３に、制御回路２
３からのデータが記憶されている場合、そのデータを読
み出し、マルチプレクサ２２を介して第２次ＦＩＦＯメ
モリ２４に供給する。第２次ＦＩＦＯメモリ２４は、描
画回路２０からの要求に対応して、そのデータをＦＩＦ
Ｏの順番で描画回路２０に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、制御装置および方
法に関し、特に、第１の回路から第２の回路へデータを
供給するときに、そのデータを一時的に記憶し、第２の
回路の処理速度に応じて、記憶しているデータを第２の
回路に出力する制御装置および方法に関する。

【０００２】

【従来の技術】半導体技術の進歩に伴い、所謂コンピュ
ータなどの演算装置が普及している。

【０００３】このような演算装置に他の回路（装置）を
接続し、その回路にデータを処理させる場合、演算装置
とその回路との処理速度や入出力処理の速度の差を吸収
するために、例えばＦＩＦＯ（First-In First-Out）メ
モリが、演算装置とその回路の間に設けられることがあ
る。

【０００４】図５は、そのような演算装置と回路を有す
る描画装置の構成例を示している。

【０００５】演算装置８１のメインプロセッサ１は、メ
インメモリ３に記憶されているグラフィックスデータ
や、入出力部２に供給されたグラフィックスデータを、
入力ＦＩＦＯメモリ４１に出力するように、入出力部２
およびメインメモリ３を制御する。

【０００６】なお、このとき、データの転送にＤＭＡ
（Direct Memory Access）が利用されると、データは、
メインプロセッサ１を介さずに直接、入出力部２または
メインメモリ３から入力ＦＩＦＯメモリ４１に出力され
る。

【０００７】入力ＦＩＦＯメモリ４１は、供給されたデ
ータを記憶し、描画回路２０の要求に応じて、そのデー
タをＦＩＦＯの順番で描画回路２０に順次出力する。

【０００８】描画回路２０は、入力ＦＩＦＯメモリ４１
より供給されたグラフィクスデータに対応して描画処理
を行い、ビデオ信号を出力する。このとき、描画回路２
０は、処理の進行に応じて入力ＦＩＦＯメモリ４１から
グラフィクスデータを読み出し、データを順次処理して
いく。

【０００９】このようにして、グラフィクスデータが、
入力ＦＩＦＯメモリ４１に一旦記憶された後、描画回路
２０の処理状況に応じて、描画回路２０に順次供給され
ていく。

【００１０】このような装置においては、描画回路２０
の処理速度が一時的に遅くなって、入力ＦＩＦＯメモリ
４１に記憶されているグラフィックスデータが多くな
り、残りの（空の）記憶容量が少なくなった場合、デー
タを入力ＦＩＦＯメモリ４１から溢れさせないようにす
るために例えば割り込みを発生してＤＭＡ（即ち、入力
ＦＩＦＯメモリ４１へのデータの供給）を中断させるこ
とが多い。

【００１１】

【発明が解決しようとする課題】しかしながら、転送す
るデータ量が多くなると、入力ＦＩＦＯメモリ４１への
データの供給が中断される頻度が多くなり、演算装置８
１における応用プログラムの処理が中断され、装置全体
の処理速度が低下するという問題を有している。

【００１２】さらに、このような描画回路２０において
は、予め作成されているテクスチャを描画することがあ
る。このような場合、描画回路２０は、テクスチャの種
類の数に応じたデータ量のテクスチャデータを記憶して
いる。

【００１３】しかしながら、このようなテクスチャデー
タは、描画速度を高速にするために、バンド幅の大きい
メモリに記憶される必要があるので、記憶しておくテク
スチャの種類を多くすると、バンド幅が大きく、かつ、
大容量のメモリが必要となり、コストを低減することが
困難であるという問題を有している。

【００１４】本発明は、そのような状況に鑑みてなされ
たもので、例えばＦＩＦＯメモリに所定の量のデータが
保持されると、供給されてきたデータを所定の記憶部
（例えば、メインメモリ３）に書き込み、その後、ＦＩ
ＦＯメモリに保持されているデータが所定の量より少な
い量になると、所定の記憶部よりデータを読み出し、後
段の処理回路に出力するようにして、後段の処理回路へ
のデータの転送を潤滑に行うようにするとともに、後段
の処理回路において記憶されているデータの一部を一時
的に所定の記憶部に記憶させることにより、例えば、多
くの種類のテクスチャを利用することができるようにす
るものである。

【００１５】

【課題を解決するための手段】請求項１に記載の制御装
置は、所定の回路より供給されたデータを所定の記憶部
に書き込むとともに、所定の記憶部からデータを読み出
すメモリ制御手段と、所定の回路より供給されたデータ
およびメモリ制御手段により所定の記憶部から読み出さ
れたデータのいずれかを選択する選択手段と、選択手段
により選択されたデータを保持し、ＦＩＦＯの順序で出
力する記憶手段とを備え、メモリ制御手段は、記憶手段
に所定の量のデータが保持されているか、または、所定
の記憶部にデータが保持されている場合、所定の回路よ
り供給されたデータを所定の記憶部に書き込み、所定の
記憶部にデータが保持されている場合、記憶手段に保持
されているデータが所定の量より少ない量であると、所
定の記憶部よりデータを読み出し、選択手段は、所定の
記憶部にデータが保持されている場合、メモリ制御手段
により読み出されたデータを選択することを特徴とす
る。

【００１６】請求項９に記載の制御方法は、第１の記憶
部に所定の量のデータが保持されているか、または、第
２の記憶部にデータが保持されている場合、所定の回路
より供給されたデータを第２の記憶部に書き込むステッ
プと、第２の記憶部にデータが保持されている場合、第
２の記憶部に保持されているデータを選択し、第２の記
憶部にデータが保持されていない場合、所定の回路より
供給されたデータを選択するステップと、選択したデー
タを第１の記憶部において保持し、ＦＩＦＯの順序で出
力するステップとを備えることを特徴とする。

【００１７】請求項１に記載の制御装置においては、メ
モリ制御手段は、記憶手段に所定の量のデータが保持さ
れているか、または、所定の記憶部にデータが保持され
ている場合、所定の回路より供給されたデータを所定の
記憶部に書き込み、所定の記憶部にデータが保持されて
いる場合、記憶手段に保持されているデータが所定の量
より少ない量であると、所定の記憶部よりデータを読み
出し、選択手段は、所定の記憶部にデータが保持されて
いる場合、メモリ制御手段により読み出されたデータを
選択し、記憶手段は、選択手段により選択されたデータ
を保持し、ＦＩＦＯの順序で出力する。

【００１８】請求項９に記載の制御方法においては、第
１の記憶部に所定の量のデータが保持されているか、ま
たは、第２の記憶部にデータが保持されている場合、所
定の回路より供給されたデータを第２の記憶部に書き込
み、第２の記憶部にデータが保持されている場合、第２
の記憶部に保持されているデータを選択し、第２の記憶
部にデータが保持されていない場合、所定の回路より供
給されたデータを選択し、選択したデータを第１の記憶
部において保持し、ＦＩＦＯの順序で出力する。

【００１９】

【発明の実施の形態】図１は、本発明の制御装置を応用
した描画装置の一実施の形態の構成を示している。メイ
ンプロセッサ１は、入出力部２を介して供給されるグラ
フィックスデータ、または、メインメモリ３（第２の記
憶部）に記憶されているグラフィックスデータをデータ
退避回路１４に出力するようになされている。

【００２０】なお、このグラフィックスデータは、例え
ば、２次元の図形（ポリゴン）を貼り合わせて表現され
る３次元の物体などのデータであり、所定の応用プログ
ラムに従って生成される。

【００２１】データ退避回路１４は、供給されたデータ
を内蔵の記憶部（後述の第２次ＦＩＦＯメモリ２４）に
記憶し、描画回路２０からの要求に対応して、そのデー
タをＦＩＦＯの順番で描画回路２０のジオメトリ演算部
４（処理手段）に出力するとともに、その記憶部に所定
の量のデータが記憶されていると、供給されたデータ
を、内蔵の記憶部に記憶せずに、バス１５を介してメイ
ンメモリ３に記憶させ、その記憶部に記憶されているデ
ータの量が所定の量より少なくなると、メインメモリ３
よりデータを読み出し、そのデータをその記憶部に記憶
するようになされている。

【００２２】図２は、データ退避回路１４の構成例を示
している。第１次ＦＩＦＯメモリ２１（第２の記憶手
段）は、バス１５を介して供給されるデータを記憶し、
所定の転送速度で、そのデータをマルチプレクサ２２
（選択手段）および制御回路２３（メモリ制御手段）に
出力するようになされている。

【００２３】マルチプレクサ２２は、制御回路２３から
の制御信号に応じて、第１次ＦＩＦＯメモリ２１からの
データおよび制御回路２３からのデータのいずれかを第
２次ＦＩＦＯメモリ２４（記憶手段、第１の記憶部）に
出力するようになされている。

【００２４】第２次ＦＩＦＯメモリ２４は、マルチプレ
クサ２２より供給されたデータを記憶し、描画回路２０
からの要求に対応して、そのデータをＦＩＦＯの順番で
描画回路２０のジオメトリ演算部４に出力するようにな
されている。

【００２５】制御回路２３は、第２次ＦＩＦＯメモリ２
４およびメインメモリ３に記憶させたデータの量に応じ
て、第１次ＦＩＦＯメモリ２１からのデータまたは制御
回路２３からのデータが第２次ＦＩＦＯメモリ２４に供
給されるようにマルチプレクサ２２を制御するととも
に、第２次ＦＩＦＯメモリ２４に記憶されているデータ
量に応じて、第１次ＦＩＦＯメモリ２１より供給された
データを、バス１５を介してメインメモリ３に記憶させ
る。

【００２６】また、制御回路２３は、テクスチャバッフ
ァ９より供給されたテクスチャデータをメインメモリ３
に記憶させる。

【００２７】図１の描画回路２０は、データ退避回路１
４より供給されたグラフィックスデータから、そのポリ
ゴンに対応するビデオ信号を生成し、出力するようにな
されている。

【００２８】描画回路２０のジオメトリ演算部４は、供
給されたグラフィックスデータに対して座標変換、クリ
ッピング処理、ライティング処理などを行い、処理後の
グラフィックスデータ（ポリゴンレンダリングデータ）
として、ポリゴンの各頂点に対応する、座標Ｘ，Ｙ，
Ｚ、赤色、緑色、青色にそれぞれ対応する輝度値Ｃｒ，
Ｃｇ，Ｃｂ、描画する画素の輝度値とディスプレイバッ
ファ１０に記憶されている画素の輝度値を混ぜ合わせる
割合を表すブレンド係数α、テクスチャ座標Ｓ，Ｔ，
Ｑ、および、フォグ係数Ｆを、ＤＤＡセットアップ部５
に出力するようになされている。

【００２９】なお、テクスチャ座標として、同次座標系
であるＳ，Ｔ，Ｑが出力されるが、Ｓ／Ｑ，Ｔ／Ｑにテ
クスチャサイズをそれぞれ乗じたものが、実際のテクス
チャ座標として利用される。また、フォグ係数Ｆは、例
えばＺが大きく、その点における表示を、霧がかかった
ように表現するときに、所定のフォグカラーを混合する
度合いを示す係数である。

【００３０】ＤＤＡセットアップ部５は、供給されたポ
リゴンの各頂点のポリゴンレンダリングデータＸ，Ｙ，
Ｚ，Ｃｒ，Ｃｇ，Ｃｂ，α，Ｓ，Ｔ，Ｑ，Ｆから、Ｘ方
向に対するポリゴンレンダリングデータの変分（ΔＺ／
ΔＸ，ΔＣｒ／ΔＸ，ΔＣｇ／ΔＸ，ΔＣｂ／ΔＸ，Δ
α／ΔＸ，ΔＳ／ΔＸ，ΔＴ／ΔＸ，ΔＱ／ΔＸ，ΔＦ
／ΔＸ）を算出するとともに、Ｙ方向に対するポリゴン
レンダリングデータの変分（ΔＺ／ΔＹ，ΔＣｒ／Δ
Ｙ，ΔＣｇ／ΔＹ，ΔＣｂ／ΔＹ，Δα／ΔＹ，ΔＳ／
ΔＹ，ΔＴ／ΔＹ，ΔＱ／ΔＹ，ΔＦ／ΔＹ）を算出す
る。

【００３１】また、ＤＤＡセットアップ部５は、３角形
（ポリゴン）の頂点の座標より３角形の形状の種類の判
別を行うとともに、描画開始点（レンダリング開始点）
における各ポリゴンレンダリングデータの初期値を算出
するようになされている。

【００３２】さらに、ＤＤＡセットアップ部５は、３角
形のポリゴンの描画開始点に最も近いスパン（Ｘ方向に
配列している画素の列）のＹ方向の座標に、ポリゴンの
描画開始点の座標を移動させた後、その座標に対応する
各ポリゴンレンダリングデータの初期値を算出し、Ｘ方
向の各変分とともにＤＤＡ部６に出力するようになされ
ている。

【００３３】ＤＤＡ部６は、ＤＤＡ（Digital Differen
tial Analyzer）演算を行い、ＤＤＡセットアップ５よ
り供給された、各ポリゴンレンダリングデータのＸ方向
の変分と、各ポリゴンレンダリングデータの初期値か
ら、まず、そのスパンの開始点の画素に対応する各ポリ
ゴンレンダリングデータの値を算出し、次に、そのスパ
ンの各画素に対応する座標Ｘ，Ｙと、その座標における
ポリゴンレンダリングデータＺ，Ｃｒ，Ｃｇ，Ｃｂ，
α，Ｓ，Ｔ，Ｑ，Ｆの値を順次算出し、テクスチャプロ
セッサ７に出力するようになされている。

【００３４】テクスチャプロセッサ７は、テクスチャバ
ッファ９（第３の記憶手段）からテクスチャデータを読
み出し、供給されたテクスチャ座標Ｓ，ＴをＱで除算
し、テクスチャサイズで乗算して実際のテクスチャ座標
を算出するとともに、読み出したテクスチャデータか
ら、実際のテクスチャ座標Ｓ，Ｔに対応したテクスチャ
アドレスにおける輝度値と、テクスチャデータの混合比
を表す係数（テクスチャのα値）を算出し、その係数に
対応して、ＤＤＡ部６より供給された輝度値と、テクス
チャに対応する輝度値を混合するようになされている。

【００３５】さらに、テクスチャプロセッサ７は、フォ
グ係数Ｆに対応して所定のフォグカラーを混合し、生成
された輝度値を、ＤＤＡ部６より供給された座標Ｘ，Ｙ
の画素に対応する輝度値として、座標Ｘ，Ｙ，Ｚおよび
ブレンド係数αとともにメモリインタフェース８に出力
するようになされている。

【００３６】なお、テクスチャバッファ９は、ＭＩＰＭ
ＡＰなどの各レベルに対応したテクスチャデータを記憶
している。

【００３７】メモリインタフェース８は、Ｚバッファ１
１のＺ値を参照し、供給された画素が、以前に描画した
ものより手前にある場合、供給された座標Ｚで、Ｚバッ
ファ１１のＺ値を更新するとともに、供給された輝度値
を、ディスプレイバッファ１０における、その座標
（Ｘ，Ｙ）に対応するアドレスに書き込むようになされ
ている。

【００３８】なお、メモリインタフェース８は、αブレ
ンドを行うように設定されている場合、供給されたブレ
ンド係数αに対応して、ディスプレイバッファ１０に記
憶されている輝度値と、供給された輝度値を混合して、
生成された輝度値をディスプレイバッファ１０に書き込
む。

【００３９】また、メモリインタフェース８は、テクス
チャバッファ９に記憶されているテクスチャデータの使
用頻度を計算し、使用頻度の低いものをデータ退避回路
１４に出力させるようになされている。

【００４０】ＣＲＴ制御部１２は、所定の水平および垂
直同期信号に同期して表示アドレスを発生し、メモリイ
ンタフェース８を制御して、その表示アドレスに対応す
る輝度値を、所定の数毎にまとめて転送させ、内蔵する
ＦＩＦＯ部（図示せず）にそれらの値を一旦記憶し、所
定の間隔でそのデータのインデックス値をＲＡＭＤＡＣ
１３に出力するようになされている。

【００４１】ＲＡＭＤＡＣ１３は、図示せぬＲＡＭ部と
ＤＡＣ（Digital/Analog Converter）部を有し、インデ
ックス値に対応した輝度値をＲＡＭ部に予め記憶してお
り、ＣＲＴ制御部１２より供給されたインデックス値に
対応する輝度値を、ＲＡＭ部からＤＡＣ部に供給し、Ｄ
ＡＣ部において、その輝度値（ＲＧＢ値）をＤ／Ａ変換
し、アナログのビデオ信号（ＲＧＢ信号）を所定の装置
（図示せず）に出力するようになされている。

【００４２】次に、図１の描画装置の動作について説明
する。

【００４３】メインプロセッサ１は、所定の応用プログ
ラムに従って、入出力部２を介して供給されるグラフィ
ックスデータ、または、メインメモリ３に記憶されてい
るグラフィックスデータを、バス１５を介してデータ退
避回路１４に出力する。

【００４４】データ退避回路１４の第１次ＦＩＦＯメモ
リ２１は、バス１５を介して供給されるデータを記憶
し、所定の転送速度で、そのデータをマルチプレクサ２
２および制御回路２３に出力する。このように第１次Ｆ
ＩＦＯメモリ２１を設けることにより、データのパケッ
トサイズを調整することができるので、メインメモリ３
へのデータのバースト転送が可能となる。

【００４５】なお、マルチプレクサ２２は、第２次ＦＩ
ＦＯメモリ２４およびメインメモリ３にそれぞれ記憶さ
れているデータ量に対応して、第１次ＦＩＦＯメモリ２
１または制御回路２３からのデータを第２次ＦＩＦＯメ
モリ２４に出力するか、第１次ＦＩＦＯメモリ２１と制
御回路２３のいずれからのデータも出力しないように制
御回路２３により適宜設定されている。

【００４６】即ち、制御回路２３は、第２次ＦＩＦＯメ
モリ２４を参照して、第２次ＦＩＦＯメモリ２４に記憶
されているデータ量が所定の量以上である場合、マルチ
プレクサ２２を制御して、マルチプレクサ２２から第２
次ＦＩＦＯメモリ２４にデータが供給されないようにし
ている。

【００４７】この場合、第１次ＦＩＦＯメモリ２１から
出力されたデータは、バス１５を介してメインメモリ３
に記憶される。なお、制御回路２３は、メインメモリ３
の所定の記憶領域がリングバッファとなるようにアドレ
ッシングを行い、データを記憶させる。このようにリン
グバッファ状にデータを記憶することにより、記憶した
データをＦＩＦＯの順序で読み出すことが簡単になる。

【００４８】また、制御回路２３は、第２次ＦＩＦＯメ
モリ２４に記憶されているデータ量が所定の量より少な
い量であり（即ち、第２次ＦＩＦＯメモリ２４の記憶領
域に所定の量の空き領域が確保され）、かつ、メインメ
モリ３に、制御回路２３からのデータが記憶されていな
い場合、マルチプレクサ２２を制御して、第１次ＦＩＦ
Ｏメモリ２１からのデータが第２次ＦＩＦＯメモリ２４
に供給されるようにする。

【００４９】この場合、第１次ＦＩＦＯメモリ２１から
出力されたデータは、マルチプレクサ２２を介して第２
次ＦＩＦＯメモリ２４に供給される。

【００５０】一方、第２次ＦＩＦＯメモリ２４に記憶さ
れているデータ量が所定の量より少なく、かつ、メイン
メモリ３に、制御回路２３からのデータが記憶されてい
る場合、制御回路２３は、マルチプレクサ２２を制御し
て、制御回路２３からのデータが第２次ＦＩＦＯメモリ
２４に供給されるようにする。

【００５１】なお、このとき第１次ＦＩＦＯメモリ２１
からデータが供給された場合、そのデータはメインメモ
リ３に記憶される。

【００５２】第２次ＦＩＦＯメモリ２４は、上述のよう
にマルチプレクサ２２より供給されたデータを記憶し、
描画回路２０からの要求に対応して、そのデータをＦＩ
ＦＯの順番で描画回路２０のジオメトリ演算部４に出力
する。

【００５３】描画回路２０のジオメトリ演算部４は、第
２次ＦＩＦＯメモリ２４にデータの要求を適宜行い、供
給されたグラフィックスデータに対して座標変換、クリ
ッピング処理、ライティング処理などを行い、ポリゴン
の各頂点に対応する、座標Ｘ，Ｙ，Ｚ、輝度値Ｃｒ，Ｃ
ｇ，Ｃｂ、ブレンド係数α、テクスチャ座標Ｓ，Ｔ，
Ｑ、および、フォグ係数Ｆを、ＤＤＡセットアップ部５
に出力する。

【００５４】次に、レンダリング回路２０のＤＤＡセッ
トアップ部５は、レンダリングの前処理として、まず、
３角形のポリゴンの形状の判別を行う。このとき、ＤＤ
Ａセットアップ部５は、３つの頂点のうち、Ｙ方向の座
標値が最も小さい頂点を頂点Ａとし、Ｙ方向の座標値が
最も大きい頂点を頂点Ｃとし、残りの頂点を頂点Ｂとす
る。なお、３つの頂点のうち、Ｙ方向の座標値が最も小
さい頂点が２つある場合、ＤＤＡセットアップ部５は、
それらの２つの頂点のうちのいずれか一方を頂点Ａと
し、他方を頂点Ｂとする。

【００５５】また、ＤＤＡセットアップ部５は、ポリゴ
ン内の各画素におけるポリゴンレンダリングデータＸ，
Ｙ，Ｚ，Ｒ，Ｇ，Ｂ，α，Ｓ，Ｔ，Ｑ，Ｆの値を補間演
算により算出するときに利用されるＸ方向およびＹ方向
に対するポリゴンレンダリングデータの変分を、ポリゴ
ンの３頂点のポリゴンレンダリングデータからそれぞれ
算出する。

【００５６】各変分を算出した後、ＤＤＡセットアップ
部５は、図３に示すように、頂点Ａに最も近いスパン１
０１に対応するＹ方向の座標値Ｙ₀と同一の座標値を有
する辺ＡＣ上の点（Ｘ₀，Ｙ₀）に、ポリゴンの描画開始
点を一時的に移動させた後、その座標値に対応する各ポ
リゴンレンダリングデータの値を補間演算により算出
し、それらのデータを、Ｘ方向の各変分とともにＤＤＡ
部６に出力する。さらに、その後、ＤＤＡセットアップ
部５は、各スパンに対応する辺ＡＣ上の点における各ポ
リゴンレンダリングデータの値を補間演算により算出し
ていき、それらのデータをＤＤＡ部６に順次出力してい
く。なお、図３の各画素は、その画素の左下角の座標値
で代表されている。

【００５７】そして、ＤＤＡ部６は、ＤＤＡ演算を行
い、ＤＤＡセットアップ部５より供給されたデータに対
応するスパンのレンダリング処理を行い、レンダリング
処理後の各画素に対応するポリゴンレンダリングデータ
をテクスチャプロセッサ７に順次出力する。

【００５８】テクスチャプロセッサ７は、テクスチャバ
ッファ９からテクスチャデータを読み出し、そのデータ
を利用して、ＤＤＡ部６より供給されたテクスチャ座標
値を、実際のテクスチャ座標値に変換し、実際のテクス
チャ座標値Ｓ，Ｔに対応したテクスチャアドレスにおけ
る輝度値と、テクスチャデータの混合比を表す係数（テ
クスチャのα値）を算出し、その係数に対応して、ＤＤ
Ａ部６より供給された輝度値と、テクスチャに対応する
輝度値を混合する。

【００５９】さらに、テクスチャプロセッサ７は、テク
スチャのα値に対応して混合された輝度値に、フォグ係
数Ｆに対応して所定のフォグカラーを混合し、生成され
た輝度値を、ＤＤＡ部６より供給された座標値Ｘ，Ｙの
画素に対応する輝度値として、座標値Ｘ，Ｙ，Ｚおよび
ブレンド係数αとともにメモリインタフェース８に出力
する。

【００６０】そして、メモリインタフェース８は、Ｚバ
ッファ１１のＺ値を読み出し、テクスチャプロセッサ７
より供給された画素が以前に描画したものより手前（視
点側）にあるか否かを判断し、供給された画素が以前に
描画したものより手前にある場合、供給された座標値Ｚ
で、Ｚバッファ１１のＺ値を更新するとともに、供給さ
れた輝度値を、ディスプレイバッファ１０における、そ
の座標に対応するアドレスに書き込む。

【００６１】一方、供給された画素が以前に描画したも
のより後ろにある場合、メモリインタフェース８は、供
給されたデータを破棄する。

【００６２】なお、αブレンドを行うように設定されて
いる場合、メモリインタフェース８は、テクスチャプロ
セッサ７より供給されたブレンド係数αに対応して、デ
ィスプレイバッファ１０に記憶されている輝度値と、供
給された輝度値を、α：（１−α）の割合で混合して、
生成した輝度値をディスプレイバッファ１０に書き込
む。

【００６３】そして、ディスプレイバッファ１０に書き
込まれた輝度値は、ＣＲＴ制御部１２により水平および
垂直同期信号に同期して発生される表示アドレスに対応
して、ＣＲＴ制御部１２にメモリインタフェース８を介
して転送され、ＣＲＴ制御部１２のＦＩＦＯ部に一旦記
憶される。そして、その輝度値に対応するインデックス
値が、所定の間隔でＲＡＭＤＡＣ１３に出力され、ＲＡ
ＭＤＡＣ１３から、そのインデックス値に対応した輝度
値をＤ／Ａ変換したアナログビデオ信号（ＲＧＢ信号）
が所定の装置（図示せず）に出力される。

【００６４】以上のようにして、データ退避回路１４に
より一時的にグラフィックスデータをメインメモリ３に
退避させながら、描画回路２０で、グラフィクスデータ
に対して描画処理が行われる。このようにすることによ
り、入出力部２またはメインメモリ３からのデータが、
滞ることなく描画回路２０に供給される。

【００６５】なお、図１の描画装置においては、一時的
にグラフィックスデータをメインメモリ３に退避させて
いるが、図４に示すように、所定の拡張メモリ３１をデ
ータ退避回路１４に接続し、その拡張メモリ３１にグラ
フィックスデータを一時的に記憶させるようにしてもよ
い。

【００６６】次に、テクスチャバッファ９に記憶されて
いるテクスチャデータの退避を行う際の動作について説
明する。

【００６７】メモリインタフェース８は、ＣＲＴ制御部
１２が発生する垂直同期信号をカウントし、各テクスチ
ャデータが利用させる時間間隔（垂直同期信号のカウン
ト数）から、そのテクスチャデータの使用頻度を計算
し、使用頻度の低いものを、テクスチャバッファ９を制
御して、データ退避回路１４の制御回路２３に出力させ
る。

【００６８】データ退避回路１４の制御回路２３は、テ
クスチャバッファ９からテクスチャデータが供給される
と、そのデータを、バス１５を介してメインメモリ３に
記憶させる。

【００６９】そして、他の回路（図示せず）より、新た
なテクスチャデータが、テクスチャバッファ９に記憶さ
れる。なお、このとき、メインメモリ３に退避している
データを、再度テクスチャバッファ９に記憶させるよう
にしてもよい。

【００７０】このようにして使用頻度が低いテクスチャ
データを退避させることにより、高価なテクスチャバッ
ファ９を有効に利用することができる。

【００７１】なお、上述のメインプロセッサ１により、
描画回路２０のテクスチャデータを、例えばメインメモ
リ３などに退避させたり、使用していないデータを消去
して記憶領域を他のデータに提供するようにしてもよい
が、その場合、メインプロセッサ１が、テクスチャデー
タを記憶しているメモリにアクセスするために時間がか
かる。

【００７２】また、本発明は、上記の描画装置に限定さ
れるものではなく、他の処理装置にも応用することがで
きる。

【００７３】

【発明の効果】以上のごとく、請求項１に記載の制御装
置および請求項８に記載の制御方法によれば、第１の記
憶部に所定の量のデータが保持されているか、または、
第２の記憶部にデータが保持されている場合、所定の回
路より供給されたデータを第２の記憶部に書き込み、第
２の記憶部にデータが保持されている場合、第２の記憶
部に保持されているデータを選択し、第２の記憶部にデ
ータが保持されていない場合、所定の回路より供給され
たデータを選択し、選択したデータを第１の記憶部にお
いて保持し、ＦＩＦＯの順序で出力するようにしたの
で、後段の処理回路へのデータの転送を潤滑に行うこと
ができる。また、後段の処理回路において記憶されてい
るデータの一部を一時的に上記第２の記憶部に記憶させ
ることにより、例えば、多くの種類のテクスチャを利用
することができる。

【図面の簡単な説明】

【図１】本発明の制御装置を応用した描画装置の構成を
示すブロック図である。

【図２】図１のデータ退避回路１４の構成例を示すブロ
ック図である。

【図３】ポリゴンの一例を示す図である。

【図４】拡張メモリ３１を設けた構成例を示すブロック
図である。

【図５】描画装置の一構成例を示すブロック図である。

【符号の説明】

１メインプロセッサ，２入出力部，３メイン
メモリ，９テクスチャバッファ，１４データ退
避回路，２０描画回路，２１第１次ＦＩＦＯメ
モリ，２２マルチプレクサ，２３制御回路，
２４第２次ＦＩＦＯメモリ，３１拡張メモリ

Claims

【特許請求の範囲】

【請求項１】所定の回路より供給されたデータを所定
の記憶部に書き込むとともに、前記所定の記憶部から前
記データを読み出すメモリ制御手段と、所定の回路より供給されたデータおよび前記メモリ制御
手段により前記所定の記憶部から読み出されたデータの
いずれかを選択する選択手段と、前記選択手段により選択されたデータを保持し、ＦＩＦ
Ｏの順序で出力する記憶手段とを備え、前記メモリ制御手段は、前記記憶手段に所定の量のデー
タが保持されているか、または、前記所定の記憶部にデ
ータが保持されている場合、所定の回路より供給された
データを前記所定の記憶部に書き込み、前記所定の記憶
部にデータが保持されている場合、前記記憶手段に保持
されているデータが前記所定の量より少ない量である
と、前記所定の記憶部より前記データを読み出し、前記選択手段は、前記所定の記憶部にデータが保持され
ている場合、前記メモリ制御手段により読み出されたデ
ータを選択することを特徴とする制御装置。
【請求項２】前記メモリ制御手段は、前記所定の回路
および前記所定の記憶部が接続されているバスに接続さ
れていることを特徴とする請求項１に記載の制御装置。
【請求項３】前記所定の記憶部は、前記所定の回路お
よび前記メモリ制御手段が接続されているバスとは独立
に、前記メモリ制御手段に接続されていることを特徴と
する請求項１に記載の制御装置。
【請求項４】前記所定の記憶部は、リングバッファと
して使用されることを特徴とする請求項１に記載の制御
装置。
【請求項５】前記データは、グラフィクスデータであ
ることを特徴とする請求項１に記載の制御装置。
【請求項６】前記所定の回路より供給されたデータを
保持し、ＦＩＦＯの順序で前記メモリ制御手段および前
記選択手段に出力する第２の記憶手段をさらに備えるこ
とを特徴とする請求項１に記載の制御装置。
【請求項７】前記記憶手段が出力したデータを処理す
る処理手段と、前記処理手段において利用される第２のデータを記憶し
ている第３の記憶手段とをさらに備え、前記第３の記憶手段は、前記第２のデータを前記メモリ
制御手段に出力し、前記メモリ制御手段は、そのデータを前記所定の記憶部
に記憶させることを特徴とする請求項１に記載の制御装
置。
【請求項８】前記データは、グラフィクスデータであ
り、前記第２のデータは、テクスチャデータであることを特
徴とする請求項７に記載の制御装置。
【請求項９】第１の記憶部に所定の量のデータが保持
されているか、または、第２の記憶部にデータが保持さ
れている場合、所定の回路より供給されたデータを前記
第２の記憶部に書き込むステップと、前記第２の記憶部にデータが保持されている場合、前記
第２の記憶部に保持されているデータを選択し、前記第
２の記憶部に前記データが保持されていない場合、前記
所定の回路より供給されたデータを選択するステップ
と、選択したデータを前記第１の記憶部において保持し、Ｆ
ＩＦＯの順序で出力するステップとを備えることを特徴
とする制御方法。