JPH10178356A - Arithmetic processing unit and ratio station equipment using the same - Google Patents
Arithmetic processing unit and ratio station equipment using the sameInfo
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- JPH10178356A JPH10178356A JP9293191A JP29319197A JPH10178356A JP H10178356 A JPH10178356 A JP H10178356A JP 9293191 A JP9293191 A JP 9293191A JP 29319197 A JP29319197 A JP 29319197A JP H10178356 A JPH10178356 A JP H10178356A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、移動通信機器など
に組み込まれる演算処理装置、それを利用したDSP装
置、及び、そのDSP装置を組み込んだ無線局装置に関
し、特に、ビタビ復号の効率的処理を可能にしたもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an arithmetic processing device incorporated in a mobile communication device, a DSP device using the same, and a wireless station device incorporating the DSP device, and more particularly to an efficient Viterbi decoding process. Is made possible.
【0002】[0002]
【従来の技術】近年、ディジタル信号処理プロセッサ
(以下、DSPと略称する)は、移動体通信分野のディ
ジタル化の動きに合わせて、例えば、携帯電話等への機
器組み込み型プロセッサとして多用されている。移動無
線通信回線におけるデ−タ通信では、ビット誤りが頻繁
に発生するため、誤り訂正処理を行なう必要がある。誤
り訂正の手法には、入力ビットから生成された畳み込み
符号を、受信側でビタビ復号により復号する方法があ
り、この誤り訂正処理にDSPが使用される。2. Description of the Related Art In recent years, digital signal processors (hereinafter abbreviated as DSPs) have been widely used as equipment built-in processors in, for example, cellular phones in accordance with the digitization movement in the field of mobile communication. . In data communication on a mobile radio communication line, bit errors frequently occur, and therefore, it is necessary to perform error correction processing. As a method of error correction, there is a method of decoding a convolutional code generated from input bits by Viterbi decoding on a receiving side, and a DSP is used for this error correction processing.
【0003】ビタビ復号は、加算・比較・選択という単
純な処理の繰り返しと、最終的にデ−タを復号するトレ
−スバック操作とで畳み込み符号の最尤復号を実現す
る。以下に、ビタビ復号の処理を簡単に説明する。[0003] In Viterbi decoding, maximum likelihood decoding of a convolutional code is realized by repeating a simple process of addition, comparison and selection, and finally by a traceback operation for decoding data. Hereinafter, the Viterbi decoding process will be briefly described.
【0004】畳み込み符号は、入力ビットとそれに先行
する一定数のビットとのmod2加算により生成され、
入力ビット1ビットに対応して複数の符号化データが生
成される。この符号化データに影響を与える入力情報ビ
ット数のことを拘束長Kと云い、その数はmod2加算
に用いられるシフトレジスタの段数に等しい。[0004] A convolutional code is generated by mod2 addition of an input bit and a certain number of bits preceding it.
A plurality of encoded data are generated corresponding to one input bit. The number of input information bits that affect the encoded data is called a constraint length K, and the number is equal to the number of shift register stages used for mod2 addition.
【0005】この符号化データは、入力ビットと、先行
する(K−1)個の入力ビットの状態とで定まる。この
状態は、新たな情報ビットが入力することによって新た
な状態に移る(遷移する)が、遷移可能な状態は、新た
な入力ビットが0であるか1であるかによって決まって
しまう。この状態の数は、(K−1)個のビットのそれ
ぞれが1、0を取り得るから、2K-1個となる。[0005] The encoded data is determined by the input bits and the state of the preceding (K-1) input bits. This state shifts (transits) to a new state when a new information bit is input. However, the state in which transition is possible is determined by whether the new input bit is 0 or 1. The number of states is 2 K -1 because each of the (K-1) bits can take 1, 0.
【0006】ビタビ復号では、受信した符号化データ系
列を観測し、取り得る全ての状態遷移の中から、最も確
からしい状態を推定する。そのために、情報ビット1ビ
ットに対応する符号化デ−タ(受信デ−タ系列)を得る
ごとに、その時点での各状態へのパスの信号間距離(メ
トリック)を計算し、同一状態に達するパスのうち、メ
トリックの少ない方を生き残りパスとして残す操作を順
次繰り返す。In Viterbi decoding, a received encoded data sequence is observed, and the most probable state is estimated from all possible state transitions. For this purpose, every time encoded data (received data sequence) corresponding to one information bit is obtained, the signal distance (metric) of the path to each state at that time is calculated, and the same state is obtained. The operation of leaving the path with the smaller metric as the surviving path among the paths reached is sequentially repeated.
【0007】図17は、拘束長Kの畳み込み符号器にお
いて、ある時点における状態S[2n](nは正整数)に
対し、1つ前の時点の状態S[n]と状態S[n+2K-2]
とから状態遷移を表す2本のパスが延びている様子を示
している。例えばK=3の場合で云えば、n=1のと
き、S[2]、即ちS10の状態(先行する2ビットが
「1」「0」の順に入力した状態)に対して、S[1]、
即ちS01の状態、及びS[3]、即ちS11の状態からの
遷移が可能であり、また、n=2のとき、S[4]、即
ちS00の状態(下位2ビットの表す状態)に対して、S
[2]、即ちS10の状態、及びS[4]、即ちS00の状態
からの遷移が可能である。FIG. 17 shows a state S [n] and a state S [n + 2 K , which are one time earlier than state S [2n] (n is a positive integer) in a convolutional encoder having a constraint length K. -2 ]
2 shows that two paths representing state transitions are extended. For example, in the case of K = 3, when n = 1, S [2], that is, S [1] with respect to the state of S10 (state where the preceding two bits are input in the order of “1” and “0”) ],
That is, transition from the state of S01 and the state of S [3], that is, the state of S11 is possible, and when n = 2, the state of S [4], that is, the state of S00 (the state represented by the lower 2 bits) is obtained. And S
It is possible to make a transition from [2], ie, the state of S10, and S [4], ie, the state of S00.
【0008】パスメトリックaは、状態S[2n]に入力
するパスの出力シンボルと受信デ−タ系列との信号間距
離(ブランチメトリックx)と、1つ前の時点の状態S
[n]までの生き残りパスのブランチメトリックの総和で
あるパスメトリックAとの和である。The path metric a is a distance between signals (branch metric x) between the output symbol of the path input to the state S [2n] and the received data sequence, and the state S at the immediately preceding time.
This is the sum with the path metric A, which is the sum of the branch metrics of the surviving paths up to [n].
【0009】同様にパスメトリックbは、状態S[2n]
に入力するパスの出力シンボルと受信デ−タ系列との距
離(ブランチメトリックy)と、1つ前の時点の状態S
[n+2K-2]までの生き残りパスのブランチメトリック
の総和であるパスメトリックBとの和である。Similarly, the path metric b has the state S [2n].
, The distance (branch metric y) between the output symbol of the path input to and the received data sequence, and the state S at the immediately preceding time
This is the sum with the path metric B, which is the sum of the branch metrics of the surviving paths up to [n + 2 K-2 ].
【0010】こうして求めた、状態S[2n]に入力する
パスメトリックa、bを比較し、小さい方のパスを生き
残りパスとして選択する。The path metrics a and b input to the state S [2n] thus obtained are compared, and the smaller path is selected as the surviving path.
【0011】ビタビ復号では、このように、パスメトリ
ックを求めるための加算、パスメトリックの比較、パス
の選択の各処理を、各時点で2K-1個の状態に対して実
行する。In the Viterbi decoding, as described above, each processing of addition for obtaining a path metric, comparison of path metrics, and selection of a path is executed for 2 K -1 states at each time.
【0012】更に、パスの選択において、どちらのパス
を選択したかという履歴をパスセレクト信号PS[i]、
[i=0〜2K-1−1]として残しておく必要がある。こ
のとき、選ばれたパスの1つ前の状態の添え字(例えば
n)が、選ばれなかった他方のパスの1つ前の状態の添
え字(n+2K-2)よりも小さければ、PS[i]=0と
し、大きければ、PS[i]=1とする。図17の場合、
n<(n+2K-2)であるから、a≧bの時は状態S[n
+2K-2]が選択されて、PS[S2n]=1となり、a<b
の時は状態S[n]が選択されて、PS[S2n]=0とな
る。Further, in selecting a path, a history of which path is selected is stored in a path select signal PS [i],
It is necessary to keep it as [i = 0 to 2 K−1 −1]. At this time, if the suffix (eg, n) of the state immediately before the selected path is smaller than the suffix (n + 2 K−2 ) of the state immediately before the other path that was not selected, PS [i] = 0, and if larger, PS [i] = 1. In the case of FIG.
Since n <(n + 2 K−2 ), when a ≧ b, the state S [n
+2 K-2 ] is selected, PS [S2n] = 1, and a <b
At this time, the state S [n] is selected, and PS [S2n] = 0.
【0013】最終的に、トレ−スバックにより復号する
際に、このパスセレクト信号を基に生き残りパスをさか
のぼりながら、デ−タを復号していく。Finally, when decoding by traceback, data is decoded while tracing the surviving path based on this path select signal.
【0014】次に、図18を用いてトレ−スバックの処
理を簡単に説明する。図18は、ある時点における状態
S[2n](nは正整数)に対し、パスセレクト信号PS
[2n]を基に、1つ前の時点の状態S[n]または状態S
[n+2K-2]へパスをさかのぼる様子を示している。Next, traceback processing will be briefly described with reference to FIG. FIG. 18 shows the path select signal PS for a state S [2n] (n is a positive integer) at a certain point in time.
Based on [2n], the state S [n] or the state S at the previous time
This shows a state where the path is traced back to [n + 2 K-2 ].
【0015】一般に、状態S[i]とパスセレクト信号P
S[i]とを用いると、1つ前の状態は、S[i/2+PS
[i]×2K-2]で表せる。また、テ−ルビットで終端され
ている畳み込み符号を用いる場合には、パスセレクト信
号が0となるのは、1つ前の時点の復号データが0のと
きであり、パスセレクト信号が1となるのは、1つ前の
時点の復号データが1のときである。従って、このパス
セレクト信号を復号デ−タとすることができる。Generally, the state S [i] and the path select signal P
Using S [i], the previous state is S [i / 2 + PS
[i] × 2 K-2 ]. When a convolutional code terminated by tail bits is used, the path select signal becomes 0 when the immediately preceding decoded data is 0, and the path select signal becomes 1. Is when the decoded data at the previous time is 1. Therefore, this path select signal can be used as decoded data.
【0016】従来のビタビ復号用DSP内部の演算装置
は、図15に示すように、パスメトリック、パスセレク
ト信号、復号デ−タなどを記憶するデ−タメモリ1と、
デ−タメモリ1から読み出されたデ−タをシフトするバ
レルシフタ3と、デ−タメモリ1に接続してデ−タの供
給や演算結果の移送を行なう第1のバス2と、バレルシ
フタ3でシフトするときのシフトビット数を保持する第
1のレジスタ23と、算術論理演算を行なう算術論理演算
回路(以下、ALUと略称する)26と、ALU26の左側
入力の値を一時記憶する第1のラッチ24と、ALU26の
右側入力の値を一時記憶する第2のラッチ25と、演算結
果を一時記憶する第2のレジスタ27、28と、レジスタ27
またはレジスタ28からのデ−タ供給を行なう第2のバス
12とを備えている。As shown in FIG. 15, an arithmetic unit inside a conventional DSP for Viterbi decoding includes a data memory 1 for storing a path metric, a path select signal, decoded data, and the like.
A barrel shifter 3 for shifting data read from the data memory 1, a first bus 2 connected to the data memory 1 for supplying data and transferring operation results, and a shift by the barrel shifter 3. Register 23, which holds the number of bits to be shifted, an arithmetic and logic operation circuit (hereinafter abbreviated as ALU) 26 for performing an arithmetic and logic operation, and a first latch for temporarily storing the value of the left input of ALU 26. 24, a second latch 25 for temporarily storing the value of the right input of the ALU 26, second registers 27 and 28 for temporarily storing the operation result, and a register 27.
Or a second bus for supplying data from the register 28
It has 12 and.
【0017】バレルシフタ3のシフトビット数は、2の
補数体系で表され、正の数のときは右シフトとなり、負
の数の時は左シフトとなる。The number of shift bits of the barrel shifter 3 is expressed in a two's complement system. When the number is a positive number, the shift is to the right, and when the number is negative, the shift is to the left.
【0018】この演算装置により、テ−ルビットで終端
する畳み込み符号化が行なわれた符号化デ−タに対して
ビタビ復号を行なうときのトレ−スバック操作の動作に
ついて説明する。The operation of a trace-back operation when Viterbi decoding is performed on coded data that has been convolutionally coded and terminated with tail bits by this arithmetic unit will be described.
【0019】このときの条件は、畳み込み符号の拘束長
をK、符号化されている情報ビット数をn、デ−タメモ
リ1、第1のバス2、第2のバス12、第1のラッチ24、
第2のラッチ25、ALU26、第2のレジスタ27、28のビ
ット幅がそれぞれ2K-1ビットであるとする。The conditions at this time are as follows: the constraint length of the convolutional code is K, the number of encoded information bits is n, the data memory 1, the first bus 2, the second bus 12, and the first latch 24. ,
It is assumed that the bit width of each of the second latch 25, the ALU 26, and the second registers 27 and 28 is 2K -1 bits.
【0020】さらに、時点tのパスセレクト信号PSt
[i]、(t=0〜{(n−1)+(K−1)}、i=0
〜{2K-1−1})は、パスメモリPM[t]={PSt
[2K-1−1]、PSt[2K-1−2]、‥、PSt[1]、P
St[0]}のように1ワ−ドに詰めて、PM[t]、(t
=0〜{(n−1)+(K−1)})の形でデ−タメモ
リ1に格納されているものとする。Further, the path select signal PSt at time t
[i], (t = 0 to {(n-1) + (K-1)}, i = 0
~ {2 K-1 -1}) is the path memory PM [t] = {PSt
[2 K-1 -1], PSt [2 K-1 -2], ‥, PSt [1], P
St [0]} is packed into one word, and PM [t], (t
= 0 to {(n-1) + (K-1)}) in the data memory 1.
【0021】また、復号されたデ−タY[i]、(i=0
〜{n−1})は、1ビットを1ワ−ドとしてデ−タメ
モリ1に格納する。Also, the decoded data Y [i], (i = 0
.. {N-1}), one bit is stored in the data memory 1 as one word.
【0022】トレースバック操作では、データメモリ1
からPM[t]を読み出し、バレルシフタ3により、選択
するパスセレクト信号を最下位ビット(LSB)にシフ
トし、そのLSBを抜き出して復号データとする。この
シフト数は、選択された状態の2の補数により求める。
この畳み込み符号では、テ−ルビットで終端するように
設定されているため、状態0から始め、その前の時点の
状態は、[i/2+PS[i]×2K-2]を演算して求める。そ
して、得られた状態を基に、次のパスセレクト信号をL
SBにシフトするときのシフト数を決める。こうした手
順を繰り返すことにより、復号データ系列を得ることが
できる。In the traceback operation, the data memory 1
, PM [t] is read out, the path select signal to be selected is shifted to the least significant bit (LSB) by the barrel shifter 3, and the LSB is extracted to be decoded data. The number of shifts is determined by the 2's complement of the selected state.
In this convolutional code, since it is set to terminate at the tail bit, it starts from state 0, and the state at the time before that is calculated by [i / 2 + PS [i] × 2 K−2 ]. Ask. Then, based on the obtained state, the next path select signal is set to L.
Determine the number of shifts when shifting to SB. By repeating such a procedure, a decoded data sequence can be obtained.
【0023】次に、トレ−スバックの動作をステップに
分けて説明する。Next, the traceback operation will be described in steps.
【0024】ステップ1:状態0から始めるために、固
定値「0」を第2のラッチ25に格納する。ALU26は第
2のラッチ25の値をそのまま第2のレジスタ27に格納す
る。次のステップ2からステップ10については、iの
値を{(n−1)+(K−1)}から(K−1)までダ
ウンカウントしながらn回繰り返す。Step 1: A fixed value "0" is stored in the second latch 25 to start from the state 0. The ALU 26 stores the value of the second latch 25 in the second register 27 as it is. Steps 2 to 10 are repeated n times while counting down the value of i from {(n−1) + (K−1)} to (K−1).
【0025】ステップ2:第2のレジスタ27の値を、第
2のバス12を介して、第1のラッチ24に格納する。AL
U26で第1のラッチ24の値の2の補数を求め、第2のレ
ジスタ28に格納する。Step 2: The value of the second register 27 is stored in the first latch 24 via the second bus 12. AL
In U26, the two's complement of the value of the first latch 24 is obtained and stored in the second register 28.
【0026】ステップ3:第2のレジスタ28の値を、第
1のバス2を介して、第1のレジスタ23に格納する(次
のパスセレクト信号を選択するためのシフトビット数と
なる)。Step 3: The value of the second register 28 is stored in the first register 23 via the first bus 2 (the number of shift bits for selecting the next path select signal).
【0027】ステップ4:デ−タメモリ1よりパスメモ
リPM[i]を読み出し、バレルシフタ3で第1のレジス
タ23が指定するシフトビット数分だけシフトし、第2の
ラッチ25に格納する。ALU26は第2のラッチ25の値を
そのまま第2のレジスタ28に格納する(選択するパスセ
レクト信号が最下位ビット[LSB]に寄せられた)。 ステップ5:第2のレジスタ28の値を第2のバス12を介
して第1のラッチ24に格納し、固定値「1」を第2のラ
ッチ25に格納する。ALU26において第1のラッチ24と
第2のラッチ25との論理積を求め、第2のレジスタ28に
格納する(LSBのみが抜き出された)。Step 4: The path memory PM [i] is read from the data memory 1, shifted by the number of shift bits specified by the first register 23 by the barrel shifter 3, and stored in the second latch 25. The ALU 26 stores the value of the second latch 25 as it is in the second register 28 (the path select signal to be selected is shifted to the least significant bit [LSB]). Step 5: The value of the second register 28 is stored in the first latch 24 via the second bus 12, and the fixed value "1" is stored in the second latch 25. The ALU 26 calculates the logical product of the first latch 24 and the second latch 25 and stores the logical product in the second register 28 (only the LSB is extracted).
【0028】ステップ6:第2のレジスタ28の値を復号
デ−タY[i−(K−1)]としてデ−タメモリ1に格納
する(LSBが復号デ−タとなる)。Step 6: The value of the second register 28 is stored in the data memory 1 as decoded data Y [i- (K-1)] (LSB becomes the decoded data).
【0029】ステップ7:第1のレジスタ23に固定値
「K」を格納する。Step 7: The fixed value "K" is stored in the first register 23.
【0030】ステップ8:第2のレジスタ27の値を第2
のバス12を介して第1のラッチ24に格納し、第2のレジ
スタ28の値を第1のバス2を介してバレルシフタ3に出
力し、バレルシフタ3は、これを第1のレジスタ23が指
定するシフトビット数分だけシフトして、その出力を第
2のラッチ25に格納する。ALU26において第1のラッ
チ24と第2のラッチ25との論理和を求め、第2のレジス
タ28に格納する。Step 8: Change the value of the second register 27 to the second
, Stored in the first latch 24 via the bus 12, and outputs the value of the second register 28 to the barrel shifter 3 via the first bus 2, which is specified by the first register 23. The output is stored in the second latch 25. The ALU 26 calculates the logical sum of the first latch 24 and the second latch 25 and stores the result in the second register 28.
【0031】ステップ9:第1のレジスタ23に固定値
「−1」を格納する。Step 9: The fixed value "-1" is stored in the first register 23.
【0032】ステップ10:第2のレジスタ28の値をバ
レルシフタ3で第1のレジスタ23が指定するシフトビッ
ト数の分シフトした出力を第2のラッチ25に格納する。
ALU26は第2のラッチ25の値をそのまま第2のレジス
タ27に格納する(ステップ7〜10の処理で1つ前の状
態が算出される)。Step 10: The value obtained by shifting the value of the second register 28 by the number of shift bits specified by the first register 23 by the barrel shifter 3 is stored in the second latch 25.
The ALU 26 stores the value of the second latch 25 as it is in the second register 27 (the previous state is calculated by the processing of steps 7 to 10).
【0033】以上のように、従来の演算装置では、バレ
ルシフタ3とALU26とを組合せて演算することによ
り、nビットの情報ビットのビタビ復号におけるトレ−
スバック操作を(9n+1)ステップで行なうことがで
きる。As described above, in the conventional arithmetic unit, by performing the arithmetic operation by combining the barrel shifter 3 and the ALU 26, the trace in the Viterbi decoding of n information bits is performed.
The sub operation can be performed in (9n + 1) steps.
【0034】しかし、この従来の演算装置では、トレ−
スバック操作に要する実行ステップ数が多いという問題
があり、これを解決するための演算処理装置が、例えば
特開平6−112848号に開示されている。However, in this conventional arithmetic unit, the
There is a problem that the number of execution steps required for the back operation is large, and an arithmetic processing device for solving this problem is disclosed in, for example, JP-A-6-112848.
【0035】この装置は、図16に示すように、パスメ
トリック、パスセレクト信号などを記憶するデ−タメモ
リ1と、デ−タメモリ1に接続され、デ−タの供給や演
算結果の移送を行なうバス2と、デ−タメモリ1から読
み出したパスメモリデ−タの選択されたパスセレクト信
号を最上位ビット(MSB)にシフトするバレルシフタ
3と、バレルシフタ3の出力のMSBをシフト入力し、
またバス2を介してデ−タメモリ1からのデ−タロ−ド
またはデ−タメモリ1へのデ−タ格納を行なうシフトレ
ジスタ4と、シフトレジスタ4の予め定めた複数のビッ
ト位置の値を反転して、バレルシフタ3にシフトビット
数として与えるインバータ29とを備えている。This device, as shown in FIG. 16, is connected to a data memory 1 for storing a path metric, a path select signal and the like, and supplies data and transfers operation results. A bus 2; a barrel shifter 3 for shifting a selected path select signal of the path memory data read from the data memory 1 to the most significant bit (MSB); and a shift input of the MSB output from the barrel shifter 3.
Also, a shift register 4 for performing data loading from the data memory 1 or storing data in the data memory 1 via the bus 2, and inverting values of a plurality of predetermined bit positions of the shift register 4. In addition, an inverter 29 is provided to the barrel shifter 3 as a shift bit number.
【0036】なお、バレルシフタ3のシフトビット数は
2の補数体系で表され、正の数のとき右シフトとなり、
負の数の時左シフトとなる。また、シフトレジスタ4は
シフト入力側をMSBとする。Note that the number of shift bits of the barrel shifter 3 is represented by a two's complement system.
Negative numbers shift left. The shift register 4 has the MSB on the shift input side.
【0037】この演算装置により、テ−ルビットで終端
する畳み込み符号化が行なわれた符号化デ−タに対して
ビタビ復号を行なうときのトレ−スバック操作の動作に
ついて説明する。The operation of the traceback operation when Viterbi decoding is performed on coded data that has been subjected to convolutional coding terminated with tail bits by this arithmetic unit will be described.
【0038】このときの条件は、畳み込み符号の拘束長
をK、符号化されている情報ビット数をn、デ−タメモ
リ1、バス2、シフトレジスタ4のビット幅を2K-1ビ
ットとする。また、シフトレジスタ4のシフト入力には
バレルシフタ3の出力のMSBが入力し、インバ−タ29
はシフトレジスタ4の上位(K−1)ビットを反転し
て、その出力(K−1)ビットのMSBに「0」を付加
した計Kビットをバレルシフタ3のシフトビット数とし
て出力する。The conditions at this time are as follows: the constraint length of the convolutional code is K, the number of encoded information bits is n, and the bit width of the data memory 1, bus 2, and shift register 4 is 2 K -1 bits. . The MSB of the output of the barrel shifter 3 is input to the shift input of the shift register 4, and
Inverts the upper (K-1) bits of the shift register 4 and outputs K bits obtained by adding "0" to the MSB of the output (K-1) bits as the number of shift bits of the barrel shifter 3.
【0039】また、パスセレクト信号PSt[i]、(t
=0〜{(n−1)+(K−1)}、i=0〜{2K-1
−1})は、先と同様に、パスメモリPM[t]={PS
t[2K-1−1]、PSt[2K-1−2]、‥、PSt[1]、
PSt[0]}のように1ワ−ドに詰めて、PM[t]、
(t=0〜{(n−1)+(K−1)})の形でデ−タ
メモリ1に格納されており、また、復号されたデ−タY
[i]、(i=0〜{n−1})は、1ビットを1ワ−ド
としてデ−タメモリ1に格納するものとする。The path select signals PSt [i], (t
= 0 to {(n-1) + (K-1)}, i = 0 to {2 K-1
-1}) is, as before, the path memory PM [t] = {PS
t [2 K-1 -1], PSt [2 K-1 -2], ‥, PSt [1],
PSt [0]}, packed into one word, PM [t],
(T = 0 to {(n-1) + (K-1)}) and are stored in the data memory 1 and the decoded data Y
[i] and (i = 0 to {n-1}) are stored in the data memory 1 with one bit as one word.
【0040】トレースバック操作では、デ−タメモリ1
から読みだしたパスメモリを、バレルシフタ3でシフト
して、選択すべきパスセレクト信号をMSBに移し、こ
のパスセレクト信号をシフトレジスタ4に入力する。こ
のとき、シフトレジスタ4の上位(K−1)ビットは1
つ前の状態を表している。そのため、次のシフト数は、
この上位(K−1)ビットを反転することによって得る
ことができる。このシフト数をインバータ29で生成し、
次のパスメモリにおける選択すべきパスセレクト信号を
バレルシフタ3出力のMSBに移し、シフトレジスタ4
に入力する。In the traceback operation, the data memory 1
Is shifted by the barrel shifter 3, the path select signal to be selected is shifted to the MSB, and this path select signal is input to the shift register 4. At this time, the upper (K-1) bit of the shift register 4 is 1
This represents the previous state. So the next shift number is
It can be obtained by inverting this upper (K-1) bit. This shift number is generated by the inverter 29,
The path select signal to be selected in the next path memory is transferred to the MSB of the barrel shifter 3 output, and the shift register 4
To enter.
【0041】この繰り返しにより、シフトレジスタ4に
は、復号データとなる選択されたパスセレクト信号が順
次格納され、それが所定ビット数貯まるごとにデータメ
モリ1に格納される。As a result of this repetition, the selected path select signal serving as decoded data is sequentially stored in the shift register 4 and stored in the data memory 1 every time a predetermined number of bits are stored.
【0042】このトレ−スバックの動作をステップに分
けて説明する。The traceback operation will be described in steps.
【0043】ステップ1:状態0から始めるために、固
定値「0」をデータロードしてシフトレジスタ4に格納
する。Step 1: In order to start from the state 0, a fixed value "0" is loaded and stored in the shift register 4.
【0044】次のステップ2とステップ3について、i
の値を{(n−1)+(K−1)}から(K−1)まで
ダウンカウントしながらn回繰り返す。In the following steps 2 and 3, i
Is repeated n times while counting down from {(n-1) + (K-1)} to (K-1).
【0045】ステップ2:デ−タメモリ1よりパスメモ
リPM[i]を読み出し、バレルシフタ3でインバ−タ29
の出力のKビットが指定するシフトビット数の分だけシ
フトして、バレルシフタ3の出力のMSBをシフトレジ
スタ4にシフト入力する(この操作で、選択するパスセ
レクト信号が最上位ビット[MSB]に寄せられる。ここ
で、シフト入力後のシフトレジスタ4の上位[K−1]ビ
ットが1つ前の状態を示していることになる。さらに、
上位[K−1]ビットの反転が、次のパスセレクト信号を
選択するためのシフトビット数の基礎となっている)。Step 2: The path memory PM [i] is read from the data memory 1 and the barrel shifter 3 converts the path memory PM [i] into an inverter 29.
And shifts the MSB of the output of the barrel shifter 3 into the shift register 4 (by this operation, the selected path select signal becomes the most significant bit [MSB]). Here, the upper [K-1] bits of the shift register 4 after the shift input indicate the previous state.
The inversion of the upper [K-1] bits is the basis for the number of shift bits for selecting the next path select signal).
【0046】ステップ3:2K-1ビット分だけ復号され
るごとに1回、シフトレジスタ4の内容をデ−タメモリ
1に格納する(選択され、シフトレジスタ4に格納され
たパスセレクト信号が、復号デ−タとなっている。)。Step 3: The contents of the shift register 4 are stored in the data memory 1 once each time 2 K-1 bits are decoded (the path select signal selected and stored in the shift register 4 is This is decoded data.)
【0047】以上のように、この装置では、ステップ2
でパスセレクト信号の選択及び1つ前の状態の算出を行
なっており、nビットの情報ビットに対するビタビ復号
のトレ−スバックの処理を{n+(n/2K-1)+1}
ステップで実行することができる。As described above, in this apparatus, step 2
Selects the path select signal and calculates the previous state, and performs traceback processing of Viterbi decoding on n information bits {n + (n / 2K-1 ) +1}.
Can be performed in steps.
【0048】[0048]
【発明が解決しようとする課題】しかし、これらの従来
の演算処理装置では、デ−タメモリやバスのビット幅が
2K-1 ビット(Kは復号したい畳み込み符号の拘束長)
以上であることが要求されており、Kの値が大きくなる
と、それに合わせてデ−タパスのビット幅を大きくする
必要があるという問題を有している。However, in these conventional processors, the bit width of the data memory or bus is 2 K-1 bits (K is the constraint length of the convolutional code to be decoded).
This is required, and there is a problem that as the value of K increases, the bit width of the data path needs to be increased accordingly.
【0049】本発明は、こうした従来の問題点を解決す
るものであり、2K-1 の値がデ−タパスのビット幅より
大きい場合でも、ビタビ復号のトレ−スバック処理を高
速且つ効率的に実施できる演算処理装置を提供し、ま
た、その演算処理装置を用いたDSP、及び、そのDS
Pを組み込んだ無線局装置を提供することを目的として
いる。The present invention solves such a conventional problem. Even when the value of 2 K -1 is larger than the bit width of the data path, the traceback processing of Viterbi decoding can be performed quickly and efficiently. And a DSP using the arithmetic processing device, and a DS using the DSP.
An object is to provide a wireless station device incorporating P.
【0050】[0050]
【課題を解決するための手段】そこで、本発明の演算処
理装置では、データメモリに、同一時点のパスセレクト
信号を複数のグループに分割して格納し、このグループ
を読み出すためのアドレスを、アドレス発生手段の出力
するアドレスと、選択されたパスセレクト信号が順次入
力するシフトレジスタの特定のビット位置の値とを組み
合わせて生成している。Therefore, in an arithmetic processing unit according to the present invention, a path select signal at the same time is divided into a plurality of groups and stored in a data memory, and an address for reading this group is stored in an address. The address is generated by combining an address output from the generating means and a value of a specific bit position of the shift register to which the selected path select signal is sequentially input.
【0051】そのため、2K-1ビットより短いビット幅
でビタビ復号におけるトレースバック処理を行なうこと
ができ、高速且つ効率的な演算処理が可能である。Therefore, traceback processing in Viterbi decoding can be performed with a bit width shorter than 2 K−1 bits, and high-speed and efficient arithmetic processing can be performed.
【0052】[0052]
【発明の実施の形態】本発明の請求項1に記載の発明
は、パスセレクト信号を格納するデータメモリと、デー
タメモリから読み出されたデータをシフトするバレルシ
フタと、バレルシフタによりMSBにシフトされた1ビ
ットを入力するシフトレジスタと、シフトレジスタの特
定のビット位置のデータを変換してバレルシフタでのシ
フト数を生成するデータ変換手段とを具備する、ビタビ
復号処理を行なう演算処理装置において、データメモリ
に、同一時点のパスセレクト信号を複数のグループに分
割して格納し、データメモリのアドレスを出力するアド
レス発生手段と、アドレス発生手段から出力されたアド
レスとシフトレジスタの特定のビット位置の値とに基づ
いて、データメモリから読み出すべきグループのアドレ
スを生成するアドレス変換手段とを設けたものであり、
2K-1ビットより短いビット幅でビタビ復号におけるト
レースバック処理を行なうことができる。DESCRIPTION OF THE PREFERRED EMBODIMENTS According to the first aspect of the present invention, a data memory for storing a path select signal, a barrel shifter for shifting data read from the data memory, and a data shifted to the MSB by the barrel shifter are provided. An arithmetic processing apparatus for performing Viterbi decoding, comprising: a shift register for inputting one bit; and data conversion means for converting data at a specific bit position of the shift register to generate a shift number in a barrel shifter. Address generating means for dividing the path select signal at the same time into a plurality of groups and storing the divided signals, and outputting an address of the data memory; and an address output from the address generating means and a value of a specific bit position of the shift register. Address for generating a group address to be read from the data memory based on the Are those provided with conversion means,
Traceback processing in Viterbi decoding can be performed with a bit width shorter than 2 K-1 bits.
【0053】請求項2に記載の発明は、このグループ内
でパスセレクト信号の各々に付された添え字が連続する
ように、パスセレクト信号を複数のグループに分割し、
アドレス変換手段が、アドレス発生手段から出力された
アドレスとシフトレジスタの入力端のビットを含む所定
数のビット位置の値とを用いてそのグループのアドレス
を生成するようにしたものであり、例えばK=6の場
合、時点tにおける合計32ビットのパスセレクト信号
が、PSt[0]からPSt[15]までと、PSt[16]から
PSt[31]までの16ビット幅の2ワードの形態で格納
される。According to a second aspect of the present invention, the path select signal is divided into a plurality of groups so that the suffix added to each of the path select signals in the group is continuous.
The address conversion means generates an address of the group using the address output from the address generation means and the value of a predetermined number of bit positions including the bit at the input end of the shift register. In the case of = 6, the path select signal of a total of 32 bits at the time point t is stored in the form of two words having a 16-bit width from PSt [0] to PSt [15] and from PSt [16] to PSt [31]. Is done.
【0054】請求項3に記載の発明は、このときのデー
タ変換手段が、シフトレジスタの入力端のビットを除く
所定数のビット位置の値を反転してバレルシフタでのシ
フト数を生成するように構成したものであり、データメ
モリに格納されるパスセレクト信号の各ワードのビット
幅をnとするとき、シフトレジスタのMSBを除く上位
log2nビットが反転されてバレルシフタでのシフト
数が生成される。According to a third aspect of the present invention, the data conversion means at this time generates a shift number in the barrel shifter by inverting a value of a predetermined number of bit positions excluding a bit at an input terminal of the shift register. When the bit width of each word of the path select signal stored in the data memory is n, the upper log 2 n bits excluding the MSB of the shift register are inverted to generate the number of shifts in the barrel shifter. You.
【0055】請求項4に記載の発明は、グループ内でパ
スセレクト信号の各々に付された添え字が一定差を保つ
ように、パスセレクト信号を複数のグループに分割し、
アドレス変換手段が、アドレス発生手段から出力された
アドレスとシフトレジスタの入力端のビットを除くビッ
ト位置の値とを用いて、このグループのアドレスを生成
するように構成したものであり、例えばK=6の場合、
添え字が偶数のパスセレクト信号PSt[0]、PSt
[2]、‥、PSt[30]と、添え字が奇数のパスセレクト
信号PSt[1]、PSt[3]、‥、PSt[31]とのグルー
プに分割される。According to a fourth aspect of the present invention, the path select signal is divided into a plurality of groups so that the suffix assigned to each of the path select signals within the group keeps a constant difference.
The address conversion means is configured to generate the address of this group using the address output from the address generation means and the value of the bit position excluding the bit at the input end of the shift register. In the case of 6,
Path select signals PSt [0], PSt with even subscripts
[2], ‥, PSt [30] and the path select signals PSt [1], PSt [3], ‥, PSt [31] whose suffixes are odd.
【0056】請求項5に記載の発明は、このときのデー
タ変換手段が、シフトレジスタの入力端のビットを含む
所定数のビット位置の値を反転してバレルシフタでのシ
フト数を生成するように構成したものであり、シフトレ
ジスタのMSBを含む上位log2nビットが反転され
てバレルシフタでのシフト数が生成される。According to a fifth aspect of the present invention, the data conversion means at this time inverts the value of a predetermined number of bit positions including the bit at the input terminal of the shift register to generate the shift number in the barrel shifter. In this configuration, the upper log 2 n bits including the MSB of the shift register are inverted to generate the number of shifts in the barrel shifter.
【0057】請求項6に記載の発明は、このときのアド
レス変換手段が、このグループのアドレスの生成に必要
となるシフトレジスタからの値を、そのグループの1つ
前のグループがデータメモリから読み出される時期にシ
フトレジスタの所定のビット位置から得るように構成し
たものであり、こうすることにより、パイプライン構造
のトレースバック処理が可能となる。According to a sixth aspect of the present invention, the address conversion means at this time reads the value from the shift register necessary for generating the address of this group from the data memory in the immediately preceding group of the group. At this time, the data is obtained from a predetermined bit position of the shift register. This enables trace back processing of a pipeline structure.
【0058】請求項7に記載の発明は、ビタビ復号処理
における加算・比較・選択演算を行なうACS(Add,C
ompare,Select)演算手段を設け、ACS演算手段から
出力されたパスセレクト信号をシフトレジスタに順次格
納し、シフトレジスタにグループのパスセレクト信号が
格納された後、このパスセレクト信号をグループごとに
移送してデータメモリに格納するように構成したもので
あり、請求項2に記載したパスセレクト信号のグループ
を、トレースバック処理機構を利用して効率的に格納す
ることができる。According to a seventh aspect of the present invention, an ACS (Add, C
ompare, Select) operation means is provided, the path select signals output from the ACS operation means are sequentially stored in the shift register, and after the path select signals of the group are stored in the shift register, the path select signals are transferred for each group. Then, the group of path select signals described in claim 2 can be efficiently stored using a traceback processing mechanism.
【0059】請求項8に記載の発明は、ビタビ復号処理
における加算・比較・選択演算を行なうACS演算手段
を設け、ACS演算手段から出力されたパスセレクト信
号を前記シフトレジスタを含む複数のシフトレジスタに
順番に格納し、各シフトレジスタにグループのパスセレ
クト信号が格納された後、このパスセレクト信号をグル
ープごとに移送してデータメモリに格納するように構成
したものであり、請求項4に記載したパスセレクト信号
のグループを、トレースバック処理機構を利用して効率
的に格納することができる。According to the present invention, an ACS operation means for performing addition, comparison and selection operations in Viterbi decoding processing is provided, and a path select signal output from the ACS operation means is supplied to a plurality of shift registers including the shift register. 5. The method according to claim 4, wherein after sequentially storing the path select signal of the group in each shift register, the path select signal is transferred for each group and stored in the data memory. The group of the selected path select signals can be efficiently stored using the traceback processing mechanism.
【0060】請求項9に記載の発明は、ACS演算手段
に、複数の全加算器から成る加算手段を設け、その一部
の全加算器から出力されるキャリー信号の次段への伝搬
を制御可能にし、この加算手段を1または2以上の累積
加算器として使用できるようにしたものであり、ACS
演算用の加算器を一般の積和演算用の加算器に兼用する
ことができる。According to a ninth aspect of the present invention, the ACS operation means is provided with an addition means comprising a plurality of full adders, and controls propagation of a carry signal output from a part of the full adders to the next stage. Enabling the addition means to be used as one or more accumulators.
The arithmetic adder can be used also as a general product-sum arithmetic adder.
【0061】請求項10に記載の発明は、演算処理装置
と、積和演算部と、データの入出力を行なう入出力部
と、この演算処理装置、積和演算部及び入出力部を制御
する制御部とを備えるDSPにおいて、この演算処理装
置として、請求項1乃至9に記載の演算処理装置を設け
たものであり、積和演算部を有する通常のDSPの中
に、この演算処理装置を組み込み、ビタビ復号のトレー
スバック処理を効率的に行なうことのできるDSPを得
ることができる。According to a tenth aspect of the present invention, there is provided an arithmetic processing unit, a product-sum operation unit, an input / output unit for inputting / outputting data, and controlling the operation processing unit, the product-sum operation unit, and the input / output unit. A DSP having a control unit, wherein the arithmetic processing device according to any one of claims 1 to 9 is provided as the arithmetic processing device, and the arithmetic processing device is included in a normal DSP having a product-sum operation unit. It is possible to obtain a DSP that can efficiently perform traceback processing of built-in and Viterbi decoding.
【0062】請求項11に記載の発明は、信号の送信及
び受信を行なうアンテナ部と、アンテナ部からの受信信
号を受信する受信無線部と、送信信号をアンテナ部へ送
信する送信無線部と、受信信号を復調して復号化し、送
信信号を符号化して変調するベースバンド信号処理部
と、アンテナ部、受信無線部、送信無線部及びベースバ
ンド信号処理部を制御する制御部と、外部との信号の入
出力を行なう入出力部とを備える無線局装置において、
ベースバンド信号処理部に、ベースバンド信号処理部で
果たす機能の内の、少なくとも、受信信号の復号化を実
行するDSPを設け、このDSPに請求項1乃至9に記
載の演算処理装置を含ませたものであり、ビタビ復号の
トレースバック処理を効率的に行なうことのできる無線
局装置を得ることができる。[0062] According to the eleventh aspect of the present invention, there is provided an antenna unit for transmitting and receiving a signal, a reception radio unit for receiving a reception signal from the antenna unit, a transmission radio unit for transmitting a transmission signal to the antenna unit, A baseband signal processing unit that demodulates and decodes a received signal, encodes and modulates a transmission signal, a control unit that controls an antenna unit, a reception radio unit, a transmission radio unit, and a baseband signal processing unit; A radio station device having an input / output unit for inputting / outputting a signal,
The baseband signal processing unit is provided with at least a DSP that executes decoding of a received signal among functions performed by the baseband signal processing unit, and the DSP includes the arithmetic processing device according to claim 1. Thus, it is possible to obtain a wireless station device capable of efficiently performing a traceback process of Viterbi decoding.
【0063】請求項12に記載の発明は、このベースバ
ンド信号処理部が、CDMA通信方式の変調及び復調を
行なうようにしたものであり、CDMA通信を行なう無
線局装置を構成することができる。According to a twelfth aspect of the present invention, the baseband signal processing section performs modulation and demodulation in a CDMA communication system, and can constitute a radio station apparatus performing CDMA communication.
【0064】請求項13に記載の発明は、この無線局装
置の入出力部に、音声信号を電気信号に変換する手段と
電気信号を音声信号に変換する手段とを設けて、この入
出力部を通じて音声信号を入出力するようにしたもので
あり、この無線局装置を、効率的なビタビ復号処理を行
なう無線移動局として構成することができる。According to a thirteenth aspect of the present invention, the input / output section of the radio station apparatus is provided with means for converting an audio signal into an electric signal and means for converting the electric signal into an audio signal. The wireless station device is configured to input and output an audio signal through the wireless communication device, and can be configured as a wireless mobile station that performs efficient Viterbi decoding processing.
【0065】請求項14に記載の発明は、この無線局装
置を無線基地局としたものであり、効率的なビタビ復号
処理を行なう無線基地局を構成することができる。The invention according to claim 14 uses this wireless station apparatus as a wireless base station, and can constitute a wireless base station that performs efficient Viterbi decoding processing.
【0066】以下、本発明の実施の形態について図面を
用いて説明する。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
【0067】(第1の実施の形態)第1の実施形態の演
算処理装置は、図1に示すように、パスメトリック、パ
スセレクト信号などを記憶するデ−タメモリ1と、デ−
タメモリ1に接続され、デ−タの供給や演算結果の移送
等を行なうバス2と、デ−タメモリ1からバス2を介し
て読みだされたデ−タをシフトするバレルシフタ3と、
バレルシフタ3の出力のMSBをシフト入力し、また、
MSBをアドレス変換部7に出力するとともに、バス2
を介してデ−タメモリ1からのデ−タロ−ドまたはデ−
タメモリ1へのデ−タ格納を行なうシフトレジスタ4
と、シフトレジスタ4の予め定めた複数のビット位置の
値を反転して、バレルシフタ3にシフトビット数として
与えるデ−タ変換部5と、デ−タメモリ1に供給するア
ドレスを発生するアドレス発生部10と、アドレス発生部
10及びシフトレジスタ4から入力した値を変換して、デ
−タメモリ1のアドレスとして出力するアドレス変換部
7とを備えており、アドレス発生部10は、デ−タメモリ
1に供給するアドレスを記憶するアドレスレジスタ6
と、アドレスレジスタ6に加算するための増分値を記憶
する増分レジスタ9と、アドレスレジスタ6の値に増分
レジスタ9の値を加算してアドレスレジスタ6に格納す
る加算器8とを具備している。(First Embodiment) As shown in FIG. 1, an arithmetic processing unit according to a first embodiment includes a data memory 1 for storing a path metric, a path select signal, and the like, and
A bus 2 connected to the data memory 1 for supplying data and transferring operation results; a barrel shifter 3 for shifting data read from the data memory 1 via the bus 2;
The MSB of the output of the barrel shifter 3 is shifted in, and
The MSB is output to the address conversion unit 7 and the bus 2
Via the data memory 1 or the data load from the data memory 1.
Shift register 4 for storing data in data memory 1
A data conversion unit 5 that inverts the values of a plurality of predetermined bit positions of the shift register 4 and supplies the same to the barrel shifter 3 as the number of shift bits, and an address generation unit that generates an address to be supplied to the data memory 1 10 and address generator
And an address conversion unit 7 for converting a value input from the shift register 4 and outputting the converted value as an address of the data memory 1. The address generation unit 10 stores an address to be supplied to the data memory 1. Address register 6
And an increment register 9 for storing an increment value to be added to the address register 6, and an adder 8 for adding the value of the increment register 9 to the value of the address register 6 and storing the result in the address register 6. .
【0068】なお、バレルシフタ3のシフトビット数は
2の補数体系で表され、正の数のとき左シフトとなり、
負の数の時右シフトとなる。また、シフトレジスタ4は
シフト入力側を最上位ビット(MSB)とする。The number of shift bits of the barrel shifter 3 is represented by a two's complement system.
Negative numbers shift right. The shift register 4 sets the shift input side as the most significant bit (MSB).
【0069】次に、この実施形態の演算処理装置で、テ
−ルビットで終端された拘束長K=6の畳み込み符号を
ビタビ復号する際のトレ−スバック処理の動作について
図1、2、3、4、及び図5を参照しながら説明する。
ここでは、符号化されている情報ビット数をnとする。
また、デ−タメモリ1、バス2、バレルシフタ3、シフ
トレジスタ4、アドレスレジスタ6等のデ−タパスのビ
ット幅mは16ビット幅(m=16)であるとする。従
って、従来例とは異なり、2K-1(=32)の値はデ−
タパスのビット幅よりも大きくなっている。Next, the operation of the trace-back processing when the convolutional code with the constraint length K = 6 terminated by tail bits in the arithmetic processing unit of this embodiment is Viterbi-decoded will be described with reference to FIGS. 4 and FIG.
Here, the number of encoded information bits is n.
The bit width m of the data path of the data memory 1, the bus 2, the barrel shifter 3, the shift register 4, the address register 6, and the like is assumed to be 16 bits (m = 16). Therefore, unlike the conventional example, the value of 2K -1 (= 32) is
It is larger than the bit width of tapas.
【0070】データ変換部5は、図2に示すように、イ
ンバータ21を具備している。このデ−タ変換部5には、
シフトレジスタ4の上位5ビットからMSBを除く4ビ
ットが入力し、インバ−タ21が、この入力する4ビット
(log2m)の値を反転する。そして、インバ−タ21の出
力4ビットのMSBに1ビットの値「0」を付加した5
ビットの値が、バレルシフタ3にシフトビット数を表す
制御信号として出力される。The data converter 5 has an inverter 21 as shown in FIG. The data conversion unit 5 includes:
Four bits excluding the MSB from the upper five bits of the shift register 4 are input, and the inverter 21 inverts the value of the input four bits (log 2 m). Then, a 1-bit value "0" is added to the 4-bit MSB output from the inverter 21.
The bit value is output to the barrel shifter 3 as a control signal indicating the number of shift bits.
【0071】図4は、バレルシフタ3の動作仕様を説明
する図であり、バレルシフタ3は、デ−タ変換部5から
出力される5ビットの制御信号に従って、図4に示すよ
うに、入力信号をシフトして出力するシフト動作を行な
う。FIG. 4 is a diagram for explaining the operation specifications of the barrel shifter 3. The barrel shifter 3 converts the input signal according to the 5-bit control signal output from the data converter 5 as shown in FIG. A shift operation for shifting and outputting is performed.
【0072】アドレス変換部7は、図5に示す構成を備
えており、アドレスレジスタ6の出力16ビットと、シ
フトレジスタ4のMSBとが入力する。アドレス変換部
7は、アドレスレジスタ6の出力における上位15ビッ
トをそのままデ−タメモリ1に出力し、アドレスレジス
タ6の出力のLSBとシフトレジスタ4のMSBの値と
のいずれかを選択して、デ−タメモリ1に供給するアド
レスのLSBとして出力する。The address converter 7 has the configuration shown in FIG. 5, and receives the 16 bits output from the address register 6 and the MSB of the shift register 4. The address conversion unit 7 outputs the upper 15 bits of the output of the address register 6 to the data memory 1 as it is, selects one of the LSB of the output of the address register 6 and the value of the MSB of the shift register 4, and Output as the LSB of the address to be supplied to the data memory 1.
【0073】図3は16ビット幅のデ−タメモリ1にパ
スセレクト信号が格納されている様子を示している。時
点tのパスセレクト信号PSt[i]、(i=0〜31)
計32ビットは、図3(a)に示すように、16ビット
幅のデ−タメモリ1に2ワ−ドに詰めて格納されてい
る。即ち、アドレス「2t+0」にPSt[15:0]が
格納され、アドレス「2t+1」にPSt[31:16]
が格納されている。FIG. 3 shows a state where the path select signal is stored in the data memory 1 having a width of 16 bits. Path select signal PSt [i] at time point t (i = 0 to 31)
As shown in FIG. 3A, a total of 32 bits are stored in the 16-bit data memory 1 in two words. That is, PSt [15: 0] is stored at address “2t + 0”, and PSt [31:16] at address “2t + 1”.
Is stored.
【0074】ここで注目すべき点は、状態を表す数字i
の値を5ビットの2進数で表した場合、そのMSBが0
のとき(i=0〜15のとき)には、対応するPSt
[i]がデ−タメモリ1のアドレス「2t+0」に格納さ
れており、そのMSBが1のとき(i=16〜31のと
き)には、対応するPSt[i]がデ−タメモリ1のアド
レス「2t+1」に格納されていることである。この実
施形態のアドレス変換部7にシフトレジスタ4のMSB
が入力されるのは、このためである。以下で説明するよ
うに、トレ−スバック処理の過程で、シフトレジスタ4
の上位5ビットには状態を表す数字iが格納され、シフ
トレジスタ4のMSBが、アドレス「2t」の「+0」
か「+1」かを指定するアドレス情報を与える。The point to be noted here is the number i representing the state.
Is represented by a 5-bit binary number, its MSB is 0.
(I = 0 to 15), the corresponding PSt
[i] is stored at the address "2t + 0" of the data memory 1, and when its MSB is 1 (i = 16 to 31), the corresponding PSt [i] is the address of the data memory 1. This is stored in “2t + 1”. The MSB of the shift register 4 is added to the address conversion unit 7 of this embodiment.
Is input for this reason. As described below, during the traceback process, the shift register 4
Of the shift register 4 are stored in the upper 5 bits of the address “2t” and “+0” of the address “2t”.
Or "+1" is given.
【0075】また、復号されたデ−タY[j]、(j=0
〜{n−1})は、16ビットを1ワ−ドに詰め、デ−
タメモリ1に格納する。Also, the decoded data Y [j], (j = 0
~ {N-1}) packs 16 bits into one word,
Stored in the data memory 1.
【0076】トレースバック操作では、アドレス発生部
10が、アドレスレジスタ6に格納した値を出力した後、
その値に増分レジスタ9の増分値を加算してアドレスレ
ジスタ6に再格納する、という動作を繰り返すことによ
り、「2t+0」に相当するアドレスを順次出力する。
アドレス変換部7は、シフトレジスタ4のMSBが0の
ときは「2t+0」を、また、シフトレジスタ4のMS
Bが1のときは「2t+1」をアドレスとしてデータメ
モリ1に供給する。In the traceback operation, the address generation unit
After 10 outputs the value stored in the address register 6,
By repeating the operation of adding the increment value of the increment register 9 to that value and re-storing it in the address register 6, addresses corresponding to "2t + 0" are sequentially output.
When the MSB of the shift register 4 is 0, the address conversion unit 7 sets “2t + 0”.
When B is 1, "2t + 1" is supplied to the data memory 1 as an address.
【0077】データメモリ1は、アドレス変換部7から
出力されたアドレスによりパスメモリを読み出す。この
パスメモリはバレルシフタ3に入力し、バレルシフタ3
は、データ変換部5の制御信号に従って、読み出された
パスメモリの中の選択されたパスセレクト信号をMSB
にシフトする。そして、このMSBがシフトレジスタ4
に入力する。The data memory 1 reads the path memory based on the address output from the address conversion unit 7. This path memory is input to the barrel shifter 3, and the barrel shifter 3
, According to the control signal of the data conversion unit 5, converts the read path select signal in the read path memory into the MSB
Shift to The MSB is the shift register 4
To enter.
【0078】このときシフトレジスタ4に格納されてい
る上位5ビットは、1つ前の選択された状態を表してい
る。この上位5ビットの内、MSBは、次のアドレスに
おける「+0」または「+1」を指定するためにアドレ
ス変換部7に出力され、また、残りの4ビットは、デー
タ変換部5に出力されて反転される。この反転された4
ビットの値は、2ワードに分けて格納されたパスメモリ
の1つのワードにおいて、1つ前の選択された状態に対
応するパスセレクト信号をMSBにシフトするために必
要なシフト数を示している。At this time, the upper 5 bits stored in the shift register 4 indicate the previous selected state. Of the upper 5 bits, the MSB is output to the address converter 7 to designate “+0” or “+1” at the next address, and the remaining 4 bits are output to the data converter 5. Inverted. This inverted 4
The bit value indicates the number of shifts required to shift the path select signal corresponding to the immediately previous selected state to the MSB in one word of the path memory stored in two words. .
【0079】こうした手順を繰り返すことにより、シフ
トレジスタ4には、復号データとなる選択されたパスセ
レクト信号が順次格納され、それが所定ビット数貯まっ
た段階でデータメモリ1に移送される。By repeating such a procedure, the shift register 4 sequentially stores the selected path select signals to be decoded data, and transfers them to the data memory 1 when a predetermined number of bits are accumulated.
【0080】次に、トレ−スバックの動作をステップに
分けて説明する。Next, the traceback operation will be described in steps.
【0081】ステップ1:アドレスレジスタ6に、初期
値として「0」を格納する。Step 1: "0" is stored in the address register 6 as an initial value.
【0082】ステップ2:増分レジスタ9に、固定値
「2」を格納する。Step 2: The fixed value "2" is stored in the increment register 9.
【0083】ステップ3:状態0から始めるために、固
定値「0」をシフトレジスタ4にロードして格納する。Step 3: In order to start from the state 0, a fixed value "0" is loaded into the shift register 4 and stored.
【0084】次のステップ4とステップ5について、j
の値を{(n−1)+5}から5までダウンカウントし
ながらn回繰り返す。For the next steps 4 and 5, j
Is repeated n times while counting down from {(n-1) +5} to 5.
【0085】ステップ4:アドレス発生部10は、アドレ
スレジスタ6の値をアドレス変換部7に出力するととも
に、アドレスレジスタ6の値を、加算器8で増分レジス
タ9の値と加算して、アドレスレジスタ6に再格納し更
新する。アドレス変換部7は入力されたアドレスレジス
タ6の値の上位15ビットはそのままデ−タメモリ1に
出力するとともに、シフトレジスタ4のMSBの値を選
択して、デ−タメモリ1に供給するアドレスのLSBと
して出力する。デ−タメモリ1はアドレス変換部7から
出力されたアドレスよりパスメモリPM[i]を読み出
し、バス2を介してバレルシフタ3に出力する。バレル
シフタ3はデ−タ変換部5の出力の5ビットが指定する
シフトビット数の分だけシフトして、バレルシフタ3の
出力のMSBをシフトレジスタ4にシフト入力する(選
択するパスセレクト信号が最上位ビット[MSB]に寄せ
られた。ここで、シフト入力後のシフトレジスタ4の上
位[K−1]ビット(=5ビット)が1つ前の状態を示し
ていることになる。さらに、上位[K−1]ビットの反転
が、次のパスセレクト信号を選択するためのシフトビッ
ト数の基礎となっている。)。Step 4: The address generator 10 outputs the value of the address register 6 to the address converter 7 and adds the value of the address register 6 to the value of the increment register 9 by the adder 8 to obtain the address register. 6 and updated. The address converter 7 outputs the upper 15 bits of the input value of the address register 6 to the data memory 1 as it is, selects the value of the MSB of the shift register 4, and supplies the LSB of the address to be supplied to the data memory 1. Output as The data memory 1 reads the path memory PM [i] from the address output from the address conversion unit 7 and outputs it to the barrel shifter 3 via the bus 2. The barrel shifter 3 shifts by the number of shift bits specified by the 5 bits of the output of the data converter 5 and shifts the MSB of the output of the barrel shifter 3 into the shift register 4 (the path select signal to be selected is the highest order) The bit is shifted to the bit [MSB], where the upper [K-1] bits (= 5 bits) of the shift register 4 after the shift input indicate the immediately preceding state. K-1] bit inversion is the basis for the number of shift bits for selecting the next path select signal.)
【0086】ステップ5:16ビット分だけ復号される
ごとに1回、シフトレジスタ4の内容をデ−タメモリ1
に格納する。(選択され、シフトレジスタ4に格納され
たパスセレクト信号が、復号デ−タとなっている。) 以上のように、この実施形態の演算処理装置では、nビ
ットの情報ビットに対するビタビ復号のトレ−スバック
の処理を{n+(n/2K-1)+3}ステップで実行す
ることができる。このとき、ステップ4で、アドレス発
生部6とアドレス変換部7とがシフトレジスタ4の値に
応じたアドレスをデ−タメモリ1に供給するので、時点
tのパスセレクト信号PSt[i]が、図3に示すように
デ−タメモリ1の複数のワ−ドに分割されて格納されて
いる場合でも、効率的にトレ−スバック処理を行なうこ
とが可能になる。Step 5: The contents of the shift register 4 are stored in the data memory 1 once each time 16 bits are decoded.
To be stored. (The path select signal selected and stored in the shift register 4 is the decoded data.) As described above, in the arithmetic processing device of this embodiment, the training of the Viterbi decoding for n information bits is performed. The sub-back process can be executed in {n + (n / 2K -1 ) +3} steps. At this time, in step 4, the address generation unit 6 and the address conversion unit 7 supply an address corresponding to the value of the shift register 4 to the data memory 1, so that the path select signal PSt [i] at the time point t is shown in FIG. As shown in FIG. 3, even when the data is divided and stored in a plurality of words of the data memory 1, the traceback processing can be performed efficiently.
【0087】なお、これまでの説明では、シフトレジス
タ4の上位5ビットの内、MSBをアドレス変換部7に
出力し、残りの4ビットがデータ変換部5に出力する、
としているが、シフトレジスタ4の上位5ビットをアド
レス変換部7に出力し、アドレス変換部7が、その内の
MSBをアドレス変換部7に出力し、残りの4ビットの
反転を行ない、MSBに0を付加するように構成しても
よい。In the above description, of the upper 5 bits of shift register 4, the MSB is output to address converter 7 and the remaining 4 bits are output to data converter 5.
However, the upper 5 bits of the shift register 4 are output to the address converter 7, which outputs the MSB among them to the address converter 7, inverts the remaining 4 bits, and outputs You may comprise so that 0 may be added.
【0088】また、これまでの説明では、拘束長が6の
場合の具体例を示したが、拘束長がそれ以外の数であっ
ても、それに応じた変更を適宜施すことによって同様に
実施することができる。例えば、拘束長K=7のとき
は、図3(b)に示すように、時点tのパスセレクト信
号PSt[i]を4つのワードに分割してデ−タメモリ1
に格納する。この場合、シフトレジスタ4の上位6ビッ
トの内、上位2ビットをアドレスの特定に用い、残りの
4ビットを、次のパスセレクト信号を選択するためのシ
フトビット数の基礎に用いる。In the above description, a specific example in the case where the constraint length is 6 has been described. However, even if the constraint length is other than that, it is similarly implemented by making appropriate changes accordingly. be able to. For example, when the constraint length K = 7, as shown in FIG. 3B, the path select signal PSt [i] at the time point t is divided into four words and the data memory 1
To be stored. In this case, the upper two bits of the upper six bits of the shift register 4 are used for specifying the address, and the remaining four bits are used as the basis of the number of shift bits for selecting the next path select signal.
【0089】(第2の実施の形態)第2の実施形態の演
算処理装置は、パイプライン構造の演算処理に適した構
成を有している。(Second Embodiment) The arithmetic processing device of the second embodiment has a configuration suitable for arithmetic processing of a pipeline structure.
【0090】この装置は、図6に示す構成を備えてい
る。この装置の第1の実施形態(図1)との違いは、次
の3点にある。This device has the configuration shown in FIG. This device differs from the first embodiment (FIG. 1) in the following three points.
【0091】第1点は、デ−タ変換部5とシフトレジス
タ4との接続関係である。デ−タ変換部5に、第1の実
施形態と違って、シフトレジスタ4のMSBを含む上位
4(log2m)ビットが入力するように接続されている。The first point is the connection relationship between the data conversion unit 5 and the shift register 4. Unlike the first embodiment, the data conversion unit 5 is connected so that the upper 4 (log 2 m) bits including the MSB of the shift register 4 are input.
【0092】第2点は、アドレス変換部7とシフトレジ
スタ4との接続関係である。この実施形態では、アドレ
ス変換部7に、シフトレジスタ4のMSBではなく、M
SBから数えて4ビット目、即ちビット12の値が入力
するように接続されている。第3点は、デ−タメモリ1
に格納されたパスセレクト信号のビット配置であり、デ
ータメモリ1には、図7(a)に示すように、時点tの
パスセレクト信号PSt[i]、(i=0〜31)計32
ビットの内、PSt[i](i=偶数)がアドレス「2t
+0」に、PSt[i](i=奇数)がアドレス「2t+
1」に格納されている。The second point is a connection relationship between the address conversion unit 7 and the shift register 4. In this embodiment, not the MSB of the shift register 4 but the M
It is connected so that the fourth bit counted from SB, that is, the value of bit 12 is input. The third point is that the data memory 1
7A, the path select signal PSt [i] at the time t is stored in the data memory 1 (i = 0 to 31), as shown in FIG.
Out of the bits, PSt [i] (i = even number) indicates the address “2t
+0 ”, PSt [i] (i = odd number) is stored at address“ 2t +
1 ".
【0093】ここで注目すべき点は、状態を表す数字i
の値を5ビットの2進数で表したとき、そのMSBでな
く、LSBが0のとき(i=偶数のとき)は、対応する
PSt[i]がデ−タメモリ1のアドレス「2t+0」に
格納されており、そのLSBが1のとき(i=奇数のと
き)は、対応するPSt[i]がデ−タメモリ1のアドレ
ス「2t+1」に格納されていることである。この実施
形態において、シフトレジスタ4のMSBがアドレス変
換部7に入力されていないのは、このためである。The point to be noted here is the number i representing the state.
Is represented by a 5-bit binary number, when the LSB is 0 (i = even number) instead of its MSB, the corresponding PSt [i] is stored in the address "2t + 0" of the data memory 1. When the LSB is 1 (i = odd number), the corresponding PSt [i] is stored in the data memory 1 at the address "2t + 1". In this embodiment, the MSB of the shift register 4 is not input to the address conversion unit 7 for this reason.
【0094】また、シフトレジスタ4のMSBから数え
て、5ビット目ではなく、4ビット目のデータがアドレ
ス変換部7に入力するように接続されているのは、以下
の理由による。The reason why the data is connected so that the data of the fourth bit, not the fifth bit, counting from the MSB of the shift register 4 is input to the address conversion unit 7 is as follows.
【0095】この演算処理装置は、図8に示すように、
パイプライン構造による動作を行なう。例えば命令#1
においてサイクルn+1でシフト実行するには、予めサ
イクルnの先頭でデ−タメモリ1にアドレスを供給して
メモリアクセスを行なう必要がある。サイクルn+1で
シフト実行するデ−タが入っているデ−タメモリ1のア
ドレスのLSBは、サイクルnを実行した時点でシフト
レジスタ4のMSBから数えて5ビット目にシフトイン
される値であるから、サイクルnの先頭ではMSBから
数えて4ビット目に位置している。従って、シフトレジ
スタ4のMSBから数えて、5ビット目ではなく、4ビ
ット目がアドレス変換部7に接続されている。This arithmetic processing device, as shown in FIG.
The operation is performed by the pipeline structure. For example, instruction # 1
In order to execute the shift in the cycle n + 1, it is necessary to supply an address to the data memory 1 at the beginning of the cycle n to perform a memory access. The LSB of the address of the data memory 1 containing the data to be shifted in the cycle n + 1 is the value shifted into the fifth bit from the MSB of the shift register 4 when the cycle n is executed. , At the beginning of cycle n, is located at the fourth bit counting from the MSB. Therefore, the fourth bit, not the fifth bit, counted from the MSB of the shift register 4 is connected to the address conversion unit 7.
【0096】また、シフトレジスタ4に格納されている
上位5ビットは、1つ前の選択された状態を表してお
り、この内の上位4ビットを反転させた値は、パスセレ
クト信号を偶数と奇数とに分けて格納したパスメモリの
1つのワードにおいて、1つ前の選択された状態に対応
するパスセレクト信号をMSBにシフトするために必要
なシフト数を示している。The upper 5 bits stored in the shift register 4 indicate the previous selected state, and the value obtained by inverting the upper 4 bits in this state indicates that the path select signal is an even number. The number of shifts required to shift the path select signal corresponding to the immediately previous selected state to the MSB in one word of the path memory stored separately for odd numbers is shown.
【0097】また、復号されたデ−タY[j]、(j=0
〜{n−1})は、16ビットを1ワ−ドに詰め、デ−
タメモリ1に格納する。Further, the decoded data Y [j], (j = 0
~ {N-1}) packs 16 bits into one word,
Stored in the data memory 1.
【0098】この装置は、こうした構成を持つことによ
って、図8に示すようなパイプライン構造の演算処理を
行なう場合にも、第1の実施形態と同様の処理ステップ
によってトレ−スバック処理を行なうことが可能にな
る。With this configuration, this apparatus performs traceback processing in the same processing steps as in the first embodiment even when performing arithmetic processing of a pipeline structure as shown in FIG. Becomes possible.
【0099】次にトレ−スバックの動作をステップに分
けて説明する。Next, the traceback operation will be described in steps.
【0100】ステップ1:アドレスレジスタ6に、初期
値として「0」を格納する。Step 1: "0" is stored in the address register 6 as an initial value.
【0101】ステップ2:増分レジスタ9に、固定値
「2」を格納する。Step 2: The fixed value "2" is stored in the increment register 9.
【0102】ステップ3:状態0から始めるために、固
定値「0」をシフトレジスタ4に格納する。Step 3: To start from state 0, a fixed value "0" is stored in the shift register 4.
【0103】次のステップ4とステップ5について、j
の値を{(n−1)+5}から5までダウンカウントし
ながらn回繰り返す。In the next steps 4 and 5, j
Is repeated n times while counting down from {(n-1) +5} to 5.
【0104】ステップ4:アドレス発生部10は、アドレ
スレジスタ6の値をアドレス変換部7に出力するととも
に、アドレスレジスタ6の値を、加算器8で増分レジス
タ9の値と加算して、アドレスレジスタ6に再格納し更
新する。アドレス変換部7は入力されたアドレスレジス
タ6の値の上位15ビットはそのままデ−タメモリ1に
出力するとともに、シフトレジスタ4のMSBから4ビ
ット目の値を選択して、デ−タメモリ1に供給するアド
レスのLSBとして出力する。デ−タメモリ1はアドレ
ス変換部7から出力されたアドレスよりパスメモリPM
[i]を読み出し、内部のラッチ(図示せず)に格納す
る。Step 4: The address generator 10 outputs the value of the address register 6 to the address converter 7 and adds the value of the address register 6 to the value of the increment register 9 by the adder 8 to obtain the address register. 6 and updated. The address conversion unit 7 outputs the upper 15 bits of the input value of the address register 6 to the data memory 1 as it is, and selects the fourth bit value from the MSB of the shift register 4 and supplies it to the data memory 1. Is output as the LSB of the address to be processed. The data memory 1 stores the path memory PM based on the address output from the address conversion unit 7.
[i] is read and stored in an internal latch (not shown).
【0105】ステップ4’:デ−タメモリ1は、内部の
ラッチ(図示せず)の値をバス2を介してバレルシフタ
3に出力する。バレルシフタ3はデ−タ変換部5の出力
の5ビットが指定するシフトビット数の分だけシフトし
て、バレルシフタ3の出力のMSBをシフトレジスタ4
にシフト入力する(選択するパスセレクト信号が最上位
ビット[MSB]に寄せられた。ここで、シフト入力後の
シフトレジスタ4の上位[K−1]ビット(=5ビット)
が1つ前の状態を示していることになる。さらに、上位
[K−1]ビットの反転が、次のパスセレクト信号を選択
するためのシフトビット数の基礎となっている。)。Step 4 ': The data memory 1 outputs the value of the internal latch (not shown) to the barrel shifter 3 via the bus 2. The barrel shifter 3 shifts the MSB of the output of the barrel shifter 3 by the shift bit number designated by the 5 bits of the output of the data conversion section 5 and shifts the shift register 4
(The path select signal to be selected is shifted to the most significant bit [MSB]. Here, the upper [K-1] bits (= 5 bits) of the shift register 4 after the shift input are performed.
Indicates the previous state. In addition,
The inversion of [K-1] bits is the basis for the number of shift bits for selecting the next path select signal. ).
【0106】ステップ5:16ビット分だけ復号される
ごとに1回、シフトレジスタ4の内容をデ−タメモリ1
に格納する(選択され、シフトレジスタ4に格納された
パスセレクト信号が、復号デ−タとなっている。)。Step 5: The contents of the shift register 4 are stored in the data memory 1 once every time 16 bits are decoded.
(The path select signal selected and stored in the shift register 4 is decoded data.)
【0107】上記のステップ4とステップ4’とは、図
8のパイプライン構造におけるメモリアクセスのサイク
ルとシフト実行のサイクルとにそれぞれ対応するため、
見掛け上は1ステップで実行しているようにみえる。Steps 4 and 4 'correspond to a memory access cycle and a shift execution cycle in the pipeline structure of FIG. 8, respectively.
Apparently, it appears to be executing in one step.
【0108】以上のように、この実施形態の演算処理装
置では、パスセレクト信号PSt[i]、(i=0〜3
1)計32ビットを偶数と奇数とに分けてデ−タメモリ
1に格納しているので、演算処理をパイプライン実行す
る場合でも、読み出すべきパスメモリのワードを、1つ
前のサイクル時点で指定することが可能となり、第1の
実施形態と同様の処理ステップで、効率的にトレ−スバ
ックのパイプライン処理を行なうことができる。As described above, in the arithmetic processing unit of this embodiment, the path select signals PSt [i], (i = 0-3)
1) Since a total of 32 bits are stored in the data memory 1 evenly and oddly, the word of the path memory to be read is specified at the previous cycle even when the arithmetic processing is executed by pipeline. The traceback pipeline processing can be efficiently performed in the same processing steps as in the first embodiment.
【0109】なお、アドレス変換部7とシフトレジスタ
4との接続関係は、パイプライン構造の違いにより設計
変更が可能である。また、デ−タメモリ1に格納するパ
スセレクト信号のビット配置は、畳み込み符号の拘束長
Kの値に伴って変化し得る。例えば、拘束長K=7の場
合は、図7(b)に示すように、状態を表す数iの値の
下位2ビットが、格納されているアドレスを決定するよ
うに配置すればよい。この時、アドレス変換部7は、図
9に示すようにシフトレジスタ4の該当する2ビットの
値を入力してアドレス変換するように設計すればよい。The connection relationship between the address conversion unit 7 and the shift register 4 can be changed in design due to the difference in the pipeline structure. Also, the bit arrangement of the path select signal stored in the data memory 1 can change according to the value of the constraint length K of the convolutional code. For example, when the constraint length K = 7, as shown in FIG. 7B, the lower two bits of the value of the number i representing the state may be arranged so as to determine the stored address. At this time, the address conversion unit 7 may be designed so as to convert the address by inputting the corresponding 2-bit value of the shift register 4 as shown in FIG.
【0110】以上のように、この実施形態は、復号する
畳み込み符号の拘束長Kや演算処理装置のパイプライン
動作構造に適するように、さまざまに設計変更すること
が可能である。As described above, the design of this embodiment can be variously modified so as to be suitable for the constraint length K of the convolutional code to be decoded and the pipeline operation structure of the arithmetic processing unit.
【0111】(第3の実施の形態)第3の実施形態の演
算処理装置は、ビタビ復号におけるトレースバック処理
だけでなく、ACS(Add、Compare、Select)演算、即
ち加算・比較・選択演算を効率的に行なうことができ
る。(Third Embodiment) The arithmetic processing device according to the third embodiment performs not only traceback processing in Viterbi decoding but also ACS (Add, Compare, Select) operations, that is, addition, comparison, and selection operations. It can be performed efficiently.
【0112】この装置は、図10に示すように、第1の
実施形態(図1)と同じ1から10までの構成の他に、デ
−タメモリ1とともにビタビ復号処理におけるパスメト
リックの値を記憶するデ−タメモリ11と、ブランチメト
リックの値を記憶するレジスタファイル20と、デ−タメ
モリ1、11に記憶されたパスメトリックの値とレジスタ
ファイル20に記憶されたブランチメトリックの値とを用
いてビタビ復号処理におけるACS演算を行なうACS
演算部13と、デ−タメモリ1に接続してデータの伝送を
行なうバス12とを備えている。This device, as shown in FIG. 10, stores the value of the path metric in the Viterbi decoding process together with the data memory 1 in addition to the same configuration from 1 to 10 as in the first embodiment (FIG. 1). A data memory 11, a register file 20 for storing the value of the branch metric, and a viterbi using the value of the path metric stored in the data memories 1 and 11 and the value of the branch metric stored in the register file 20. ACS for performing an ACS operation in decoding processing
An arithmetic unit 13 and a bus 12 connected to the data memory 1 for data transmission are provided.
【0113】ACS演算部13は、図11に示すように、
バス2、12に出力されたパスメトリックの値とレジスタ
ファイル20から出力されるブランチメトリックの値とを
加算する加算器14、15と、加算器14、15のそれぞれから
出力される加算結果の大小比較を行ない、比較結果を表
す制御信号1ビットをシフトレジスタ4と後述するセレ
クタ19とに出力する比較器16と、加算器14、15のそれぞ
れから出力される加算結果を一時記憶するレジスタ17、
18と、比較器16が出力する制御信号に従って、レジスタ
17と18とに格納された2個の加算結果のうち、小さいほ
うの値を選択してバス2または12に出力するセレクタ19
とを具備している。As shown in FIG. 11, the ACS operation unit 13
Adders 14 and 15 for adding the value of the path metric output to the buses 2 and 12 and the value of the branch metric output from the register file 20, and the magnitude of the addition result output from each of the adders 14 and 15 A comparator 16 for performing comparison and outputting one bit of a control signal representing the comparison result to the shift register 4 and a selector 19 described later; a register 17 for temporarily storing the addition result output from each of the adders 14 and 15;
18 and the control signal output from the comparator 16
A selector 19 for selecting the smaller one of the two addition results stored in 17 and 18 and outputting the selected value to the bus 2 or 12
Is provided.
【0114】次に、この装置において、ACS演算を行
なう動作について説明する。Next, an operation of performing an ACS operation in this device will be described.
【0115】デ−タメモリ1には、図17に示すパスメ
トリックAの値を含むパスメトリックの値が格納されて
いる。デ−タメモリ11には、図17に示すパスメトリッ
クBの値を含むパスメトリックの値が格納されている。
レジスタファイル20にはブランチメトリックx、yの値
を含むブランチメトリックの値が格納されている。The data memory 1 stores path metric values including the value of the path metric A shown in FIG. The data memory 11 stores path metric values including the value of the path metric B shown in FIG.
The register file 20 stores the values of branch metrics including the values of branch metrics x and y.
【0116】ACS演算部13の加算器14は、デ−タメモ
リ1からバス2を介して読み出されたパスメトリックA
の値とレジスタファイル20から読み出されたブランチメ
トリックxの値とを加算して、加算結果を比較器16に出
力するとともに、レジスタ18に格納する。加算器15は、
デ−タメモリ11からバス12を介して読み出されたパスメ
トリックBの値とレジスタファイル20から読み出された
ブランチメトリックyの値とを加算して、加算結果を比
較器16に出力するとともに、レジスタ17に格納する。The adder 14 of the ACS operation unit 13 outputs the path metric A read from the data memory 1 via the bus 2.
Is added to the value of the branch metric x read from the register file 20, and the addition result is output to the comparator 16 and stored in the register 18. The adder 15
The value of the path metric B read from the data memory 11 via the bus 12 is added to the value of the branch metric y read from the register file 20, and the addition result is output to the comparator 16. Stored in register 17.
【0117】比較器16は、加算器14から出力された加算
結果の方が、他方の加算器15から出力された値よりも小
さい場合は「0」、加算器15から出力された加算結果の
方が、他方の加算器14から出力された値よりも小さい場
合は「1」となる制御信号1ビットをシフトレジスタ4
とセレクタ19とに出力する。The comparator 16 outputs “0” when the addition result output from the adder 14 is smaller than the value output from the other adder 15, and determines whether the addition result output from the adder 15 is “0”. Is smaller than the value output from the other adder 14, the control signal 1 bit which becomes "1" is
And selector 19.
【0118】セレクタ19は、この制御信号の値が「0」
の場合はレジスタ18を選択し、制御信号の値が「1」の
場合はレジスタ17を選択して、バス2または12を介し、
各レジスタに格納されている値をデ−タメモリ1または
11に格納する。The selector 19 sets the value of this control signal to “0”.
If the value of the control signal is "1", the register 18 is selected, and the register 17 is selected via the bus 2 or 12,
The value stored in each register is stored in data memory 1 or
Store it in 11.
【0119】シフトレジスタ4は、比較器16から出力さ
れる制御信号、即ちパスセレクト信号を1ビットずつシ
フトしながら格納する。The shift register 4 stores the control signal output from the comparator 16, that is, the path select signal while shifting it bit by bit.
【0120】以上がACS演算1回分の処理である。The above is the processing for one ACS operation.
【0121】例えば、復号する畳み込み符号の拘束長K
=6の場合は、以上の処理を32回繰り返せば、受信系
列1シンボル分のACS演算を行なうことができる。こ
のとき、前半の16回までは、セレクタ19はその出力を
デ−タメモリ1に格納する。また、シフトレジスタ4に
格納されたパスセレクト信号はバス2を介してデ−タメ
モリ1に格納する。次いで、後半の16回のACS演算
では、セレクタ19はその出力をバス12を介してデ−タメ
モリ11に格納する。シフトレジスタ16に格納された後半
のパスセレクト信号16ビットは、バス2を介してデ−
タメモリ1に格納する。For example, the constraint length K of the convolutional code to be decoded
In the case of = 6, if the above process is repeated 32 times, the ACS operation for one symbol of the received sequence can be performed. At this time, the selector 19 stores its output in the data memory 1 up to the first 16 times. The path select signal stored in the shift register 4 is stored in the data memory 1 via the bus 2. Next, in the last 16 ACS operations, the selector 19 stores its output in the data memory 11 via the bus 12. The 16 bits of the second half path select signal stored in the shift register 16 are
Stored in the data memory 1.
【0122】こうすることにより、パスセレクト信号
は、デ−タメモリ1に、図3(a)に示すように格納さ
れる。この受信系列1シンボル分のACS演算を、受信
系列nシンボル分繰り返す。As a result, the path select signal is stored in the data memory 1 as shown in FIG. The ACS operation for one symbol of the received sequence is repeated for n symbols of the received sequence.
【0123】この後、第1の実施形態に記述した手順に
従って、トレ−スバックの処理を行なえば、ビタビ復号
処理を行なうことができる。Thereafter, if traceback processing is performed according to the procedure described in the first embodiment, Viterbi decoding processing can be performed.
【0124】このように、この演算処理装置では、シフ
トレジスタ4が、ACS演算時に、ACS演算部13が出
力するパスセレクト信号を1ビットずつ順に記憶してい
くので、トレ−スバック処理のみならずACS演算処理
も効率的に行なうことができる。また、シフトレジスタ
4をACS演算時とトレ−スバック処理時とで兼用でき
るので、この演算処理装置をLSIで実現する場合に、
そのチップ面積を削減してコストの低減を図ることがで
きる。また、実行ステップが小さくなることによって動
作周波数を小さくできるので、演算処理装置全体の低消
費電力化を図ることができる。As described above, in this arithmetic processing device, the shift register 4 sequentially stores the path select signal output from the ACS arithmetic unit 13 bit by bit at the time of the ACS arithmetic operation. ACS calculation processing can also be performed efficiently. Further, since the shift register 4 can be used for both the ACS operation and the traceback processing, when this arithmetic processing device is realized by an LSI,
The cost can be reduced by reducing the chip area. In addition, since the operating frequency can be reduced by reducing the number of execution steps, the power consumption of the entire arithmetic processing unit can be reduced.
【0125】(第4の実施の形態)第4の実施形態の演
算処理装置は、ビタビ復号のACS演算により、図7
(a)のパスセレクタ信号の格納を可能にしたものであ
る。(Fourth Embodiment) The arithmetic processing unit according to the fourth embodiment uses the ACS operation of Viterbi decoding to execute the operation shown in FIG.
(A) enables storage of the path selector signal.
【0126】この装置は、図12に示すように、ACS
演算部13が出力するパスセレクト信号を格納する第2の
シフトレジスタ21を備えている。その他の構成は第3の
実施形態(図10)と変わりがない。As shown in FIG.
There is provided a second shift register 21 for storing the path select signal output from the operation unit 13. Other configurations are the same as those of the third embodiment (FIG. 10).
【0127】この装置は、パスセレクト信号を格納する
処理以外については、第3の実施形態と全く同じ動作を
行なう。パスセレクト信号を格納する処理は、次のよう
に行なわれる。This device performs exactly the same operation as the third embodiment except for the process of storing the path select signal. The process of storing the path select signal is performed as follows.
【0128】例えば、復号する畳み込み符号の拘束長K
=6の場合は、第3の実施形態で説明したACS演算の
動作を32回繰り返すが、この時、ACS演算部13が出
力するパスセレクト信号をシフトレジスタ4とシフトレ
ジスタ21とで交互に1ビットずつ格納していく。即ち偶
数回数の時はパスセレクト信号をシフトレジスタ4に格
納し、奇数回数時はシフトレジスタ21に格納する。32
回のACS演算が終了した後、最後にシフトレジスタ4
とシフトレジスタ21とに格納されたパスセレクト信号
を、順にバス2を介してデ−タメモリ1に格納する。For example, the constraint length K of the convolutional code to be decoded
In the case of = 6, the ACS operation described in the third embodiment is repeated 32 times. At this time, the path select signal output by the ACS operation unit 13 is alternately output by the shift register 4 and the shift register 21 to 1 Stores bit by bit. That is, the path select signal is stored in the shift register 4 when the number is an even number, and is stored in the shift register 21 when the number is an odd number. 32
After the ACS operations are completed, the shift register 4
And the path select signal stored in the shift register 21 are sequentially stored in the data memory 1 via the bus 2.
【0129】この時、パスセレクト信号は、図7(a)
に示すように格納される。従って、受信系列1シンボル
分のACS演算を、受信系列nシンボル分繰り返した
後、第2の実施形態に記述した手順に従って、トレ−ス
バックの処理を実行し、ビタビ復号処理を行なうことが
できる。At this time, the path select signal is as shown in FIG.
Is stored as shown in FIG. Therefore, after the ACS operation for one symbol of the received sequence is repeated for n symbols of the received sequence, traceback processing can be executed and Viterbi decoding can be performed in accordance with the procedure described in the second embodiment.
【0130】このように、この演算処理装置では、シフ
トレジスタ4とシフトレジスタ21とが、ACS演算時
に、ACS演算部13が出力するパスセレクト信号を1ビ
ットずつ交互に記憶していくので、第2の実施形態で示
したパイプライン構造を有するプロセッサにおいてもト
レ−スバック処理のみならずACS演算処理も効率的に
行なうことができる。As described above, in this arithmetic processing device, the shift register 4 and the shift register 21 alternately store the path select signal output by the ACS operation unit 13 bit by bit during the ACS operation. Even in the processor having the pipeline structure shown in the second embodiment, not only traceback processing but also ACS operation processing can be performed efficiently.
【0131】また、シフトレジスタ4をACS演算時と
トレ−スバック処理時とで兼用できるので、装置のLS
I化を図るときに、そのチップ面積を削減してコストを
低減することができる。また、実行ステップが小さくな
ることによって動作周波数を小さくできるので、演算処
理装置全体の低消費電力化を図ることができる。Further, the shift register 4 can be used for both the ACS operation and the traceback processing.
When achieving I, the chip area can be reduced and the cost can be reduced. In addition, since the operating frequency can be reduced by reducing the number of execution steps, the power consumption of the entire arithmetic processing unit can be reduced.
【0132】なお、この実施形態では、シフトレジスタ
4と21との2本を設けているが、シフトレジスタの本数
はさらに増やしてもよい。例えば、シフトレジスタを計
4本設けるように設計すれば、復号する畳み込み符号の
拘束長K=7の時のACS演算時に、パスセレクト信号
を4本のシフトレジスタに順次1ビットずつ格納してい
くようにして、最後にデ−タメモリ1に順に格納すれ
ば、パスセレクト信号は、図7(b)に示すように格納
される。In this embodiment, two shift registers 4 and 21 are provided, but the number of shift registers may be further increased. For example, if the shift register is designed to be provided with a total of four shift registers, the path select signal is sequentially stored one bit at a time in the four shift registers at the time of the ACS calculation when the constraint length K of the convolutional code to be decoded is K = 7. When the data is finally stored in the data memory 1 in order, the path select signal is stored as shown in FIG.
【0133】(第5の実施の形態)第5の実施形態の演
算処理装置は、第3及び第4の実施形態のACS演算部
における加算器を改善したものである。(Fifth Embodiment) The arithmetic processing device according to the fifth embodiment is obtained by improving the adder in the ACS operation unit according to the third and fourth embodiments.
【0134】この装置は、図13に示すように、ACS
演算部13が、32ビット幅の加算器22を備えており、4
つのデ−タの加算をそれぞれ上位側と下位側とで同時並
列的に実行する。従って、機能的には図11に示した構
成と同様の動作を行なうことができる。つまり16ビッ
トの加算器2個として動作させることができる。As shown in FIG.
The operation unit 13 includes an adder 22 having a 32-bit width.
The addition of two data is executed simultaneously and in parallel on the upper side and the lower side. Therefore, functionally, the same operation as the configuration shown in FIG. 11 can be performed. That is, it can be operated as two 16-bit adders.
【0135】この加算器22は、図14に示すように、内
部に32個の全加算器を具備し、全加算器のそれぞれ
が、対応するビット0〜31の加算を行なう。ビット0
の全加算器は、入力X[0]と入力Y[0]とを加算して、桁
上げなしの和0[0]とキャリー信号Ci[0]とを出力し、
ビット31の全加算器は、入力X[31]と入力Y[31]と前
段のキャリー信号Ci[30]とを加算して、桁上げなしの
和0[31]を出力し、また、ビット1〜30の全加算器
は、入力Xと入力Yと前段のキャリー信号Ciとを加算
して、桁上げなしの和0とキャリー信号Ciとを出力す
る。As shown in FIG. 14, this adder 22 includes 32 full adders therein, and each of the full adders adds corresponding bits 0 to 31. Bit 0
The adder adds the input X [0] and the input Y [0] to output a sum 0 [0] without carry and a carry signal Ci [0],
The full adder of bit 31 adds the input X [31], the input Y [31] and the carry signal Ci [30] of the preceding stage, and outputs a sum 0 [31] without carry. The full adders 1 to 30 add the input X, the input Y, and the carry signal Ci of the preceding stage, and output the sum 0 without carry and the carry signal Ci.
【0136】この内、ビット15の全加算器から出力さ
れたキャリー信号Co[15]だけは、AND回路に入力
し、このAND回路を介して、次段のビット16の全加
算器にキャリー信号Ci[15]として出力される。AND
回路には、制御部(図示せず)からの制御信号も入力し
ており、この制御信号により、キャリ−信号の次段への
伝搬を禁止できるように構成されている。Of these, only the carry signal Co [15] output from the full adder of bit 15 is input to the AND circuit, and is transmitted to the full adder of bit 16 of the next stage via this AND circuit. Output as Ci [15]. AND
A control signal from a control unit (not shown) is also input to the circuit, and the control signal is configured to prohibit the propagation of the carry signal to the next stage.
【0137】機能的には、ビット0〜15までの16ビ
ット分の全加算器が、図11における加算器14に相当
し、ビット16〜31までの16ビット分の全加算器
が、図11における加算器15に相当している。Functionally, a 16-bit full adder of bits 0 to 15 corresponds to the adder 14 in FIG. 11, and a 16-bit full adder of bits 16 to 31 corresponds to FIG. Corresponds to the adder 15.
【0138】ACS演算を行なうときは、AND回路に
入力する制御信号の値が0となり、ビット15の全加算
器から出力されたキャリ−信号の伝搬が禁止される。こ
のときには、第3または第4の実施形態と全く同じ動作
でビタビ復号を行なうことができる。When performing the ACS operation, the value of the control signal input to the AND circuit becomes 0, and the propagation of the carry signal output from the full adder of bit 15 is prohibited. At this time, Viterbi decoding can be performed by exactly the same operation as in the third or fourth embodiment.
【0139】また、この制御信号を1にした場合には、
加算器22は通常の32ビットの加算器として動作する。
通常、DSPには、積和演算用の累積加算器として32
ビット以上のビット幅の加算器が設けられているが、こ
の加算器22は、その累積加算器としても用いることがで
きる。When this control signal is set to 1,
The adder 22 operates as a normal 32-bit adder.
Normally, a DSP has 32 accumulators for a product-sum operation.
Although an adder having a bit width equal to or larger than a bit is provided, the adder 22 can also be used as its accumulator.
【0140】このように、この実施形態の演算処理装置
では、トレ−スバック処理のみならずACS演算処理も
効率的に行なうことができ、さらに、搭載されている加
算器22を、ビタビ復号用及び累積加算用に兼用すること
ができる。As described above, the arithmetic processing device according to this embodiment can efficiently perform not only traceback processing but also ACS arithmetic processing. It can also be used for cumulative addition.
【0141】そのため、演算処理装置をLSI化する場
合に、そのチップ面積を削減してコストを低減すること
ができる。Therefore, when the arithmetic processing unit is implemented as an LSI, the chip area can be reduced and the cost can be reduced.
【0142】(第6の実施の形態)第6の実施形態で
は、第1〜第5の実施形態の演算処理装置を持つDSP
について説明する。(Sixth Embodiment) In the sixth embodiment, a DSP having the arithmetic processing units of the first to fifth embodiments will be described.
Will be described.
【0143】DSPは、ディジタル信号処理専用の1チ
ップ・マイクロプロセッサであり、積和演算を高速に実
施できるハードウエア構成を備えているが、この実施形
態のDSPでは、図19に示すように、積和演算部62の
他に、第1〜第5の実施形態の演算処理装置61と、外部
とのデータの入出力を行なう入出力部63と、演算処理装
置61、積和演算部62及び入出力部63を制御する制御部64
とを1チップの中に設けている。The DSP is a one-chip microprocessor dedicated to digital signal processing and has a hardware configuration capable of performing a product-sum operation at high speed. In the DSP of this embodiment, as shown in FIG. In addition to the product-sum operation unit 62, the operation processing device 61 of the first to fifth embodiments, an input / output unit 63 that inputs and outputs data to and from the outside, an operation processing device 61, a product-sum operation unit 62, Control unit 64 that controls input / output unit 63
Are provided in one chip.
【0144】このDSP60は、制御部64の制御の基に演
算処理装置61が機能する場合には、ビタビ復号用のDS
Pとして動作し、バスのビット幅を大きくしなくても、
ビタビ復号のトレースバック処理を少ないステップ数
で、高速且つ効率的に行なうことができる。When the arithmetic processing unit 61 functions under the control of the control unit 64, the DSP 60 provides a DS for Viterbi decoding.
Acts as P, without increasing the bit width of the bus
Traceback processing for Viterbi decoding can be performed quickly and efficiently with a small number of steps.
【0145】また、制御部64の制御の基に積和演算部62
が機能する場合には、積和演算を高速で実行することが
でき、ディジタルフィルタやFFT(高速フーリエ変
換)演算器などにおける演算を効率的に処理することが
できる。The product-sum operation unit 62 is controlled by the control unit 64.
, The product-sum operation can be executed at high speed, and the operation in a digital filter, an FFT (Fast Fourier Transform) operation device, or the like can be efficiently processed.
【0146】このように、第1〜第5の実施形態の演算
処理装置は、通常のDSPの中に組み入れることが可能
である。As described above, the arithmetic processing units of the first to fifth embodiments can be incorporated in a normal DSP.
【0147】(第7の実施の形態)第7の実施形態で
は、ビタビ復号を行なうDSPが組み込まれた無線移動
局について説明する。(Seventh Embodiment) In a seventh embodiment, a description will be given of a radio mobile station incorporating a DSP for performing Viterbi decoding.
【0148】この無線移動局は、図20に示すように、
送受信共用のアンテナ部710と、受信部721及び送信部72
2から成る無線部720と、信号の変調及び復調と符号化及
び復号化とを行なうベースバンド処理部730と、音声を
放音するスピーカ751と、音声を入力するマイク752と、
送受信するデータを外部装置との間で入出力するデータ
入出力部753と、動作状態を表示する表示部754と、テン
キーなどの操作部755と、アンテナ部710、無線部720、
ベースバンド信号処理部730、表示部754及び操作部755
などを制御する制御部760とを備えている。This radio mobile station, as shown in FIG.
Antenna section 710 for transmission and reception, receiving section 721 and transmitting section 72
2, a baseband processing unit 730 that performs modulation and demodulation and encoding and decoding of signals, a speaker 751 that emits audio, and a microphone 752 that inputs audio,
A data input / output unit 753 for inputting / outputting data to be transmitted / received to / from an external device, a display unit 754 for displaying an operation state, an operation unit 755 such as a numeric keypad, an antenna unit 710, a radio unit 720,
Baseband signal processing unit 730, display unit 754, and operation unit 755
And a control unit 760 for controlling the operation.
【0149】また、ベースバンド信号処理部730は、受
信信号を復調する復調部731と、送信信号を変調する変
調部735と、1チップのDSP740とで構成され、DSP
740は、第1〜第5の実施形態の演算処理装置から成る
ビタビ復号部742と、送信信号を畳み込み符号化する畳
み込み符号化部743と、音声信号の符復号化を行なう音
声コーデック部744と、送受信のタイミングを計って受
信信号を復調部731からビタビ復号部742に、送信信号を
畳み込み符号化部743から変調部735に送るタイミング制
御部741とを、それぞれソフトウエアで形成している。The baseband signal processing section 730 includes a demodulation section 731 for demodulating a reception signal, a modulation section 735 for modulating a transmission signal, and a one-chip DSP 740.
Reference numeral 740 denotes a Viterbi decoding unit 742 including the arithmetic processing units according to the first to fifth embodiments, a convolution encoding unit 743 for convolutionally encoding a transmission signal, and an audio codec unit 744 for encoding and decoding an audio signal. A timing control unit 741 for transmitting a transmission signal from the demodulation unit 731 to the Viterbi decoding unit 742 and transmitting a transmission signal from the convolution encoding unit 743 to the modulation unit 735 by measuring transmission / reception timing is formed by software.
【0150】この無線移動局700の制御部760は、無線移
動局700全体の動作を制御し、例えば、操作部755から入
力した信号を表示部754に表示したり、操作部755から入
力した信号を受けて、発着呼の動作を行なうための制御
信号を、通信シーケンスに従って、アンテナ部710、無
線部720及びベースバンド信号処理部730などに出力す
る。The control section 760 of the radio mobile station 700 controls the operation of the entire radio mobile station 700. For example, a signal input from the operation section 755 is displayed on the display section 754, and a signal input from the operation section 755 is displayed. In response to this, control signals for performing the operation of the outgoing / incoming call are output to antenna section 710, radio section 720, baseband signal processing section 730, etc. according to the communication sequence.
【0151】無線移動局装置700から音声が送信される
場合には、マイク752から入力した音声信号がAD変換
され(図示なし)、DSP740のコーデック部744で符号
化され、その符号化データが畳み込み符号化部743に入
力する。また、データが送信される場合には、外部から
入力したデータがデータ入出力部753を介して畳み込み
符号化部743に入力する。畳み込み符号化部743は、入力
したデータを畳み込み符号化し、タイミング制御部741
に出力する。When voice is transmitted from radio mobile station apparatus 700, the voice signal input from microphone 752 is AD-converted (not shown), encoded by codec section 744 of DSP 740, and the encoded data is convolved. Input to encoding section 743. When data is transmitted, data input from the outside is input to the convolution encoding unit 743 via the data input / output unit 753. The convolution encoding unit 743 performs convolution encoding on the input data, and
Output to
【0152】タイミング制御部741は、入力したデータ
の並び替えや送信出力タイミングの調整を行なって、変
調部735に出力する。Timing control section 741 rearranges input data and adjusts transmission output timing, and outputs the result to modulation section 735.
【0153】変調部735に入力したデータは、デジタル
変調され、DA変換されて(図示なし)、無線部720の
送信部722に出力される。Data input to modulation section 735 is digitally modulated, D / A converted (not shown), and output to transmission section 722 of radio section 720.
【0154】送信部722は、これを無線信号に変換して
アンテナ部710に送り、アンテナから電波として送信さ
れる。[0154] Transmitting section 722 converts the signal into a radio signal and sends it to antenna section 710, which transmits the signal as a radio wave.
【0155】一方、受信時には、アンテナ部710で受信
された電波が、無線部720の受信部721で受信され、AD
変換されて、ベースバンド信号処理部730の復調部731に
出力される。復調部731で復調されたデータは、タイミ
ング制御部741でデータの並び替え等が行なわれた後、
ビタビ復号部742に入力し、ここで復号される。On the other hand, at the time of reception, the radio wave received by the antenna unit 710 is received by the reception unit 721 of the radio unit 720,
It is converted and output to demodulation section 731 of baseband signal processing section 730. The data demodulated by the demodulation unit 731 is subjected to data rearrangement and the like by the timing control unit 741,
The data is input to the Viterbi decoding unit 742, where it is decoded.
【0156】ビタビ復号部742で復号されたデータは、
音声通信時には、音声コーデック部744で音声復号化さ
れ、DA変換された後、スピーカ751から音声として出
力される。The data decoded by the Viterbi decoding unit 742 is
At the time of voice communication, voice is decoded by the voice codec unit 744, DA-converted, and then output from the speaker 751 as voice.
【0157】また、データ通信時には、ビタビ復号部74
2で復号されたデータは、データ入出力部753を介して外
部に出力される。At the time of data communication, the Viterbi decoding unit 74
The data decoded in 2 is output to the outside via the data input / output unit 753.
【0158】図21は、図20の無線移動局装置の構成
を一部変更し、変調部735に拡散部737を設け、また、復
調部731に逆拡散部733を設けたCDMA通信方式の無線
移動局装置を示している。この装置では、拡散部737及
び逆拡散部733を備えることにより、CDMA通信を行
なうことができる。FIG. 21 shows a CDMA radio communication system in which the configuration of the radio mobile station apparatus shown in FIG. 20 is partially changed, a spreading section 737 is provided in modulation section 735, and a despreading section 733 is provided in demodulation section 731. 2 illustrates a mobile station device. This device can perform CDMA communication by including the spreading unit 737 and the despreading unit 733.
【0159】このように、この無線移動局装置700は、
ビタビ復号部742、畳み込み符号化部743、音声コーデッ
ク部744及びタイミング制御部741の各部を1チップのD
SP740のソフトウエアで形成しているため、少ない部
品点数で組み立てることができる。また、このビタビ復
号部742を第1〜第5の実施形態の演算処理装置で形成
しているため、バスのビット幅を大きくする必要が無
い。それにも拘わらず、ビタビ復号のトレースバック処
理を少ないステップ数で、高速且つ効率的に行なうこと
ができる。As described above, this radio mobile station apparatus 700
Each part of the Viterbi decoder 742, the convolutional encoder 743, the audio codec 744, and the timing controller 741 is a D-chip of one chip.
Since it is formed by SP740 software, it can be assembled with a small number of parts. Further, since the Viterbi decoding unit 742 is formed by the arithmetic processing units of the first to fifth embodiments, it is not necessary to increase the bit width of the bus. Nevertheless, traceback processing of Viterbi decoding can be performed quickly and efficiently with a small number of steps.
【0160】なお、ここでは、復調部731及び変調部735
をDSP740と区別して示しているが、それらをDSP7
40のソフトウエアで構成することも可能である。Here, demodulation section 731 and modulation section 735
Are shown separately from the DSP740, but they are
It is also possible to configure with 40 softwares.
【0161】また、DSPとして、第6の実施形態のD
SPを使用し、畳み込み符号化部743、音声コーデック
部744及びタイミング制御部741をそれぞれ別の部品で構
成することも可能である。The DSP of the sixth embodiment is used as a DSP.
Using the SP, the convolutional encoding unit 743, the audio codec unit 744, and the timing control unit 741 can be configured by different components.
【0162】(第8の実施の形態)第8の実施形態で
は、ビタビ復号を行なうDSPが組み込まれた無線基地
局について説明する。(Eighth Embodiment) In an eighth embodiment, a description will be given of a radio base station incorporating a DSP for performing Viterbi decoding.
【0163】この無線基地局は、図22に示すように、
送信用アンテナ812及び受信用アンテナ811を持つアンテ
ナ部810と、受信部821及び送信部822から成る無線部820
と、信号の変調及び復調と符号化及び復号化とを行なう
ベースバンド信号処理部830と、送受信するデータを有
線回線との間で入出力するデータ入出力部853と、アン
テナ部810、無線部820、及びベースバンド信号処理部83
0などを制御する制御部860とを備えている。This radio base station, as shown in FIG.
An antenna unit 810 having a transmitting antenna 812 and a receiving antenna 811; and a wireless unit 820 including a receiving unit 821 and a transmitting unit 822.
And a baseband signal processing unit 830 for performing signal modulation and demodulation and encoding and decoding, a data input / output unit 853 for inputting / outputting data to be transmitted / received to / from a wired line, an antenna unit 810, and a radio unit. 820, and baseband signal processing unit 83
0 and the like.
【0164】また、ベースバンド信号処理部830は、受
信信号を復調する復調部831と、送信信号を変調する変
調部835と、1チップのDSP840とで構成され、DSP
840は、第1〜第5の実施形態の演算処理装置から成る
ビタビ復号部842と、送信信号を畳み込み符号化する畳
み込み符号化部843と、送受信のタイミングを計って受
信信号を復調部831からビタビ復号部842に、送信信号を
畳み込み符号化部843から変調部835に送るタイミング制
御部841とを、それぞれソフトウエアで形成している。The baseband signal processing section 830 includes a demodulation section 831 for demodulating a received signal, a modulation section 835 for modulating a transmission signal, and a one-chip DSP 840.
Reference numeral 840 denotes a Viterbi decoding unit 842 including the arithmetic processing units according to the first to fifth embodiments, a convolution encoding unit 843 that convolutionally encodes a transmission signal, and a demodulation unit 831 that measures a transmission / reception timing to measure a reception signal. The Viterbi decoding unit 842 is formed by software with a timing control unit 841 that sends a transmission signal from the convolutional encoding unit 843 to the modulation unit 835.
【0165】この無線基地局800では、制御部860の制御
の下に送信・受信の動作が行なわれ、有線回線から入力
したデータは、データ入出力部853を介して畳み込み符
号化部843に入力し、畳み込み符号化部843で畳み込み符
号化された後、タイミング制御部841に出力される。In this radio base station 800, transmission / reception operations are performed under the control of control section 860, and data input from a wired line is input to convolutional coding section 843 via data input / output section 853. Then, after being subjected to convolutional encoding by the convolutional encoder 843, it is output to the timing controller 841.
【0166】タイミング制御部841は、入力するデータ
の並び替えや送信出力タイミングを調整して、変調部83
5に出力し、変調部735でデジタル変調されたデータは、
DA変換された後、無線部820の送信部822で無線信号に
変換され、送信アンテナ812を通じて無線移動局に電波
で送信される。The timing control section 841 adjusts the rearrangement of input data and the transmission output timing, and
5 and digitally modulated by the modulator 735,
After the D / A conversion, the signal is converted into a radio signal by the transmission unit 822 of the radio unit 820 and transmitted to the radio mobile station via the transmission antenna 812 by radio waves.
【0167】一方、受信時には、受信アンテナ811で受
信された電波が、無線部820の受信部821で受信され、A
D変換されて、ベースバンド信号処理部830の復調部831
に出力される。そして、復調部831で復調されたデータ
は、タイミング制御部841でデータの並び替え等が行な
われて、ビタビ復号部842に入力し、そこで復号された
データは、データ入出力部853を介して有線回線に出力
される。On the other hand, at the time of reception, the radio wave received by the reception antenna 811 is received by the reception unit 821 of the radio unit 820,
D-converted, and the demodulation unit 831 of the baseband signal processing unit 830
Is output to Then, the data demodulated by the demodulation unit 831 is subjected to data rearrangement and the like in the timing control unit 841 and input to the Viterbi decoding unit 842, where the decoded data is transmitted through the data input / output unit 853. Output to the wired line.
【0168】図23は、図22の無線基地局装置の構成
を一部変更し、変調部835に拡散部837を設け、また、復
調部831に逆拡散部833を設けたCDMA通信方式の無線
基地局装置を示している。この装置では、拡散部837及
び逆拡散部833を備えることにより、CDMA通信を行
なうことができる。FIG. 23 shows a CDMA radio communication system in which the configuration of the radio base station apparatus shown in FIG. 22 is partially changed, a modulation section 835 is provided with a spreading section 837, and a demodulation section 831 is provided with a despreading section 833. 3 shows a base station device. This device can perform CDMA communication by including the spreading unit 837 and the despreading unit 833.
【0169】このように、この無線基地局装置800は、
ビタビ復号部842、畳み込み符号化部843、及びタイミン
グ制御部841の各部を1チップのDSP840のソフトウエ
アで形成しているため、少ない部品点数で組み立てるこ
とができる。また、このビタビ復号部842を第1〜第5
の実施形態の演算処理装置で形成しているため、バスの
ビット幅を大きくしなくても、ビタビ復号のトレースバ
ック処理を少ないステップ数で、高速且つ効率的に行な
うことができる。As described above, this radio base station apparatus 800
Since each part of the Viterbi decoding unit 842, the convolutional coding unit 843, and the timing control unit 841 is formed by one-chip DSP840 software, it can be assembled with a small number of parts. In addition, the Viterbi decoding unit 842 includes
Therefore, the traceback process of Viterbi decoding can be performed at high speed and efficiently with a small number of steps without increasing the bit width of the bus.
【0170】なお、ここでも、復調部831及び変調部835
をDSP840のソフトウエアで構成することが可能であ
り、また、DSPとして、第6の実施形態のDSPを使
用し、畳み込み符号化部843及びタイミング制御部841を
それぞれ別部品で構成することも可能である。Here, demodulation section 831 and modulation section 835 are also used.
Can be configured by the software of the DSP 840, and the DSP of the sixth embodiment can be used as the DSP, and the convolution encoding unit 843 and the timing control unit 841 can be configured by separate components. It is.
【0171】[0171]
【発明の効果】以上の説明から明らかなように、本発明
の演算処理装置は、データメモリやバスのビット幅を大
きくしなくとも、ビタビ復号のトレースバック処理を少
ないステップで、高速且つ効率的に行なうことができ
る。As is apparent from the above description, the arithmetic processing device of the present invention can perform traceback processing of Viterbi decoding in a small number of steps at high speed and efficiently without increasing the bit width of a data memory or a bus. Can be performed.
【0172】また、ACS演算で求めたパスセレクタ信
号をシフトレジスタに入力する装置では、回路規模の拡
大を抑えながら、ビタビ復号のACS演算処理とトレ−
スバック処理とを効率的に連携して実施することができ
る。In the device for inputting the path selector signal obtained by the ACS operation to the shift register, the ACS operation processing of Viterbi decoding and the trace
It is possible to efficiently cooperate with the subbag process.
【0173】また、ACS演算に用いる加算器を累積加
算用に兼用できるようにした装置は、回路の効率的利用
を可能にする。Further, the device in which the adder used for the ACS operation can be used also for the cumulative addition enables efficient use of the circuit.
【0174】こうした装置は、LSI化に際して、チッ
プ面積の低減が可能であり、コスト削減と低消費電力化
とを実現することができる。In such an apparatus, the chip area can be reduced when implementing an LSI, and cost reduction and low power consumption can be realized.
【0175】また、この演算処理装置を利用してDSP
を構成することができ、また、このDSPを誤り訂正の
ための回路として用いて、無線移動局装置や無線基地局
装置を構成することができる。これらの装置では、通信
時の信号処理において、ビタビ復号のトレースバック処
理を少ないステップで、高速かつ効率的に行なうことが
できる。Also, a DSP utilizing this arithmetic processing unit is used.
And the DSP can be used as a circuit for error correction to configure a radio mobile station apparatus and a radio base station apparatus. In these devices, in signal processing during communication, traceback processing of Viterbi decoding can be performed quickly and efficiently with few steps.
【図1】本発明の第1の実施形態における演算処理装置
の構成を示すブロック図、FIG. 1 is a block diagram showing a configuration of an arithmetic processing device according to a first embodiment of the present invention;
【図2】第1の実施形態の演算処理装置におけるデ−タ
変換部の構成を示す図、FIG. 2 is a diagram illustrating a configuration of a data conversion unit in the arithmetic processing device according to the first embodiment;
【図3】第1の実施形態の演算処理装置におけるデ−タ
メモリに格納されたデ−タの構造を示す図、FIG. 3 is a diagram showing a structure of data stored in a data memory in the arithmetic processing unit according to the first embodiment;
【図4】本発明の第1〜5の実施形態の演算処理装置に
おけるバレルシフタの動作を説明する図、FIG. 4 is a diagram for explaining the operation of a barrel shifter in the arithmetic processing units according to the first to fifth embodiments of the present invention;
【図5】第1の実施形態の演算処理装置におけるアドレ
ス変換部の構成を示す図、FIG. 5 is a diagram illustrating a configuration of an address conversion unit in the arithmetic processing device according to the first embodiment;
【図6】本発明の第2の実施形態における演算処理装置
の構成を示すブロック図、FIG. 6 is a block diagram illustrating a configuration of an arithmetic processing device according to a second embodiment of the present invention;
【図7】第2の実施形態の演算処理装置におけるデ−タ
メモリに格納されたデ−タの構造を示す図、FIG. 7 is a diagram showing a structure of data stored in a data memory in the arithmetic processing unit according to the second embodiment;
【図8】第2の実施形態の演算処理装置におけるパイプ
ライン動作を説明するタイミング図、FIG. 8 is a timing chart illustrating a pipeline operation in the arithmetic processing device according to the second embodiment;
【図9】第2の実施形態の演算処理装置におけるアドレ
ス変換部の構成を示す図、FIG. 9 is a diagram illustrating a configuration of an address conversion unit in an arithmetic processing device according to a second embodiment;
【図10】本発明の第3の実施形態における演算処理装
置の構成を示すブロック図、FIG. 10 is a block diagram illustrating a configuration of an arithmetic processing device according to a third embodiment of the present invention;
【図11】本発明の第3及び第4の実施形態における演
算処理装置のACS演算部の構成を示すブロック図、FIG. 11 is a block diagram illustrating a configuration of an ACS operation unit of the operation processing device according to the third and fourth embodiments of the present invention;
【図12】本発明の第4の実施形態における演算処理装
置の構成を示すブロック図、FIG. 12 is a block diagram illustrating a configuration of an arithmetic processing device according to a fourth embodiment of the present invention;
【図13】本発明の第5の実施形態における演算処理装
置のACS演算部の構成を示すブロック図、FIG. 13 is a block diagram illustrating a configuration of an ACS operation unit of an operation processing device according to a fifth embodiment of the present invention;
【図14】第5の実施形態の演算処理装置における加算
器の構成を示すブロック図、FIG. 14 is a block diagram illustrating a configuration of an adder in an arithmetic processing device according to a fifth embodiment;
【図15】従来の演算処理装置の構成を示すブロック
図、FIG. 15 is a block diagram illustrating a configuration of a conventional arithmetic processing device.
【図16】従来の他の演算処理装置の構成を示すブロッ
ク図、FIG. 16 is a block diagram showing a configuration of another conventional arithmetic processing device.
【図17】ビタビ復号における畳み込み符号器の状態遷
移のパスを示す状態遷移図(トレリス線図)、FIG. 17 is a state transition diagram (trellis diagram) showing paths of state transition of a convolutional encoder in Viterbi decoding;
【図18】ビタビ復号におけるトレ−スバック時にパス
をさかのぼる動作を示す状態遷移図(トレリス線図)、FIG. 18 is a state transition diagram (trellis diagram) showing an operation to trace a path at the time of traceback in Viterbi decoding;
【図19】本発明の第6の実施形態におけるDSPのブ
ロック図、FIG. 19 is a block diagram of a DSP according to a sixth embodiment of the present invention;
【図20】本発明の第7の実施形態における無線移動局
装置の構成を示すブロック図、FIG. 20 is a block diagram illustrating a configuration of a wireless mobile station device according to a seventh embodiment of the present invention;
【図21】第7の実施形態の無線移動局装置の他の構成
を示すブロック図、FIG. 21 is a block diagram showing another configuration of the wireless mobile station device according to the seventh embodiment;
【図22】本発明の第8の実施形態における無線基地局
装置の構成を示すブロック図、FIG. 22 is a block diagram illustrating a configuration of a wireless base station device according to an eighth embodiment of the present invention.
【図23】第8の実施形態の無線基地局装置の他の構成
を示すブロック図である。FIG. 23 is a block diagram illustrating another configuration of the wireless base station device according to the eighth embodiment.
1、11 データメモリ 2、12 バス 3 バレルシフタ 4、21 シフトレジスタ 5 データ変換部 6 アドレスレジスタ 7 アドレス変換部 8、14、15、22 加算器 9 増分レジスタ 10 アドレス発生部 13 ACS演算部 16 比較器 17、18 レジスタ 19 セレクタ 20 レジスタファイル 23 第1のレジスタ 24 第1のラッチ 25 第2のラッチ 26 ALU 27、28 第2のレジスタ 29 インバータ 60、740、830 DSP 61 演算処理装置 63 入出力部 64 制御部 700 無線移動局装置 710、810 アンテナ部 720、820 無線部 721、821 受信部 722、822 送信部 730、830 ベースバンド信号処理部 731、831 復調部 733、833 逆拡散部 735、835 変調部 737、837 拡散部 741、841 タイミング制御部 742、842 ビタビ復号部 743、843 畳み込み符号化部 744 音声コーデック部 751 スピーカ 752 マイク 753、853 データ入出力部 754 表示部 755 操作部 760、860 制御部 800 無線基地局装置 811 受信アンテナ 812 送信アンテナ 1, 11 data memory 2, 12 bus 3 barrel shifter 4, 21 shift register 5 data conversion unit 6 address register 7 address conversion unit 8, 14, 15, 22 adder 9 increment register 10 address generation unit 13 ACS operation unit 16 comparator 17, 18 registers 19 selector 20 register file 23 first register 24 first latch 25 second latch 26 ALU 27, 28 second register 29 inverter 60, 740, 830 DSP 61 arithmetic processing unit 63 input / output unit 64 Control unit 700 Wireless mobile station device 710, 810 Antenna unit 720, 820 Wireless unit 721, 821 Receiving unit 722, 822 Transmitting unit 730, 830 Baseband signal processing unit 731, 831 Demodulating unit 733, 833 Despreading unit 735, 835 Modulation Unit 737, 837 Spreading unit 741, 841 Timing control unit 742, 842 Viterbi decoding unit 743, 843 Convolutional coding unit 744 Audio codec unit 751 Speaker 752 Microphone 753, 853 Data input / output unit 754 Display Unit 755 Operation unit 760, 860 Control unit 800 Wireless base station device 811 Receiving antenna 812 Transmitting antenna
Claims (14)
リと、前記データメモリから読み出されたデータをシフ
トするバレルシフタと、前記バレルシフタによりMSB
にシフトされた1ビットを入力するシフトレジスタと、
前記シフトレジスタの特定のビット位置のデータを変換
して前記バレルシフタでのシフト数を生成するデータ変
換手段とを具備する、ビタビ復号処理を行なう演算処理
装置において、 前記データメモリに、同一時点のパスセレクト信号が複
数のグループに分割して格納され、 前記データメモリのアドレスを出力するアドレス発生手
段と、 前記アドレス発生手段から出力されたアドレスと前記シ
フトレジスタの特定のビット位置の値とに基づいて、前
記データメモリから読み出すべき前記グループのアドレ
スを生成するアドレス変換手段とを備えることを特徴と
する演算処理装置。1. A data memory for storing a path select signal, a barrel shifter for shifting data read from the data memory, and an MSB by the barrel shifter
A shift register for inputting one bit shifted to
A data conversion means for converting data at a specific bit position of the shift register to generate a shift number in the barrel shifter. An address generating means for outputting an address of the data memory, wherein the select signal is divided into a plurality of groups and stored based on an address outputted from the address generating means and a value of a specific bit position of the shift register An address conversion means for generating an address of the group to be read from the data memory.
の各々に付された添え字が連続するように、前記パスセ
レクト信号が複数のグループに分割されており、前記ア
ドレス変換手段が、前記アドレス発生手段から出力され
たアドレスと前記シフトレジスタの入力端のビットを含
む所定数のビット位置の値とを用いて前記グループのア
ドレスを生成することを特徴とする請求項1に記載の演
算処理装置。2. The path select signal is divided into a plurality of groups so that subscripts added to each of the path select signals in the group are continuous. 2. The arithmetic processing device according to claim 1, wherein the address of the group is generated using an address output from the means and a value of a predetermined number of bit positions including a bit at an input terminal of the shift register.
スタの入力端のビットを除く所定数のビット位置の値を
反転して前記バレルシフタでのシフト数を生成すること
を特徴とする請求項2に記載の演算処理装置。3. The data shift means according to claim 2, wherein said data converting means inverts a value of a predetermined number of bit positions excluding a bit at an input terminal of said shift register to generate a shift number in said barrel shifter. An arithmetic processing unit according to any one of the preceding claims.
の各々に付された添え字が一定差を保つように、前記パ
スセレクト信号が複数のグループに分割されており、前
記アドレス変換手段が、前記アドレス発生手段から出力
されたアドレスと前記シフトレジスタの入力端のビット
を除くビット位置の値とを用いて前記グループのアドレ
スを生成することを特徴とする請求項1に記載の演算処
理装置。4. The path select signal is divided into a plurality of groups so that a suffix added to each of the path select signals in the group keeps a constant difference, and the address conversion means includes: 2. The arithmetic processing device according to claim 1, wherein the address of the group is generated using an address output from the address generating means and a value of a bit position excluding a bit at an input terminal of the shift register.
スタの入力端のビットを含む所定数のビット位置の値を
反転して前記バレルシフタでのシフト数を生成すること
を特徴とする請求項4に記載の演算処理装置。5. The data conversion means according to claim 4, wherein said data conversion means inverts a value of a predetermined number of bit positions including a bit at an input terminal of said shift register to generate a shift number in said barrel shifter. An arithmetic processing unit according to any one of the preceding claims.
のアドレスの生成に必要となる前記シフトレジスタから
の値を、前記グループの1つ前のグループが前記データ
メモリから読み出される時期に前記シフトレジスタの所
定のビット位置から得ることを特徴とする請求項4に記
載の演算処理装置。6. The shift register according to claim 1, wherein said address conversion means reads a value from said shift register necessary for generating an address of said group at a time when a group immediately preceding said group is read from said data memory. The arithmetic processing device according to claim 4, wherein the arithmetic processing device obtains the data from a predetermined bit position.
択演算を行なうACS演算手段を具備し、前記ACS演
算手段から出力されたパスセレクト信号が前記シフトレ
ジスタに順次格納され、前記シフトレジスタに前記グル
ープのパスセレクト信号が格納された後、前記パスセレ
クト信号が前記グループごとに移送されて前記データメ
モリに格納されることを特徴とする請求項2に記載の演
算処理装置。7. An ACS operation means for performing addition / comparison / selection operation in Viterbi decoding processing, wherein path select signals output from said ACS operation means are sequentially stored in said shift register, and said group is stored in said shift register. The arithmetic processing device according to claim 2, wherein after the path select signal is stored, the path select signal is transferred for each group and stored in the data memory.
択演算を行なうACS演算手段を具備し、前記ACS演
算手段から出力されたパスセレクト信号が前記シフトレ
ジスタを含む複数のシフトレジスタに順番に格納され、
前記各シフトレジスタに前記グループのパスセレクト信
号が格納された後、前記パスセレクト信号が前記グルー
プごとに移送されて前記データメモリに格納されること
を特徴とする請求項4に記載の演算処理装置。8. An ACS operation means for performing addition / comparison / selection operation in Viterbi decoding processing, wherein a path select signal output from said ACS operation means is sequentially stored in a plurality of shift registers including said shift register. ,
The arithmetic processing device according to claim 4, wherein after the path select signal of the group is stored in each of the shift registers, the path select signal is transferred for each group and stored in the data memory. .
から成る加算手段を具備し、一部の前記全加算器から出
力されるキャリー信号の次段への伝搬を制御可能にし、
前記加算手段を1または2以上の累積加算器として使用
できるようにしたことを特徴とする請求項7または8に
記載の演算処理装置。9. The ACS operation means includes an addition means including a plurality of full adders, and enables control of propagation of a carry signal output from a part of the full adders to a next stage,
9. The arithmetic processing device according to claim 7, wherein said adding means can be used as one or more accumulators.
タの入出力を行なう入出力部と、前記演算処理装置、積
和演算部及び入出力部を制御する制御部とを備えるデジ
タル信号処理プロセッサであって、前記演算処理装置と
して、請求項1乃至9に記載の演算処理装置を具備する
ことを特徴とするデジタル信号処理プロセッサ。10. A digital signal comprising an arithmetic processing unit, a product-sum operation unit, an input / output unit for inputting / outputting data, and a control unit for controlling the operation processing unit, the product-sum operation unit, and the input / output unit. A digital signal processing processor, comprising: the arithmetic processing device according to claim 1 as the arithmetic processing device.
部と、アンテナ部からの受信信号を受信する受信無線部
と、送信信号をアンテナ部へ送信する送信無線部と、受
信信号を復調して復号化し、送信信号を符号化して変調
するベースバンド信号処理部と、前記アンテナ部、受信
無線部、送信無線部及びベースバンド信号処理部を制御
する制御部と、外部との信号の入出力を行なう入出力部
とを備える無線局装置において、 前記ベースバンド信号処理部が、前記ベースバンド信号
処理部で果たす機能の内の、少なくとも、受信信号の復
号化を実行するデジタル信号処理プロセッサを具備し、
前記デジタル信号処理プロセッサが請求項1乃至9に記
載の演算処理装置を含んでいることを特徴とする無線局
装置。11. An antenna unit for transmitting and receiving a signal, a radio reception unit for receiving a reception signal from the antenna unit, a radio transmission unit for transmitting a transmission signal to the antenna unit, and demodulation and decoding of the reception signal Baseband signal processing section for encoding and modulating a transmission signal, a control section for controlling the antenna section, reception radio section, transmission radio section and baseband signal processing section, and input and output of signals to and from the outside In the radio station device comprising an input and output unit, the baseband signal processing unit, of the functions performed by the baseband signal processing unit, at least, comprises a digital signal processing processor that performs decoding of the received signal,
A radio station apparatus, wherein the digital signal processor includes the arithmetic processing device according to claim 1.
MA通信方式の変調及び復調を行なうことを特徴とする
請求項11に記載の無線局装置。12. The baseband signal processing unit according to claim 1, wherein
The wireless station device according to claim 11, wherein modulation and demodulation of the MA communication system are performed.
に変換する手段と電気信号を音声信号に変換する手段と
を具備し、前記無線局装置が、前記入出力部を通じて音
声信号を入出力する無線移動局であることを特徴とする
請求項11または12に記載の無線局装置。13. An input / output unit comprising: means for converting an audio signal into an electric signal; and means for converting an electric signal into an audio signal, wherein the radio station apparatus receives the audio signal through the input / output unit. The radio station apparatus according to claim 11, wherein the radio station apparatus outputs a signal.
とを特徴とする請求項11または12に記載の無線局装
置。14. The radio station device according to claim 11, wherein the radio station device is a radio base station.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9293191A JPH10178356A (en) | 1996-10-15 | 1997-10-13 | Arithmetic processing unit and ratio station equipment using the same |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29120296 | 1996-10-15 | ||
JP8-291202 | 1996-10-15 | ||
JP9293191A JPH10178356A (en) | 1996-10-15 | 1997-10-13 | Arithmetic processing unit and ratio station equipment using the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10178356A true JPH10178356A (en) | 1998-06-30 |
Family
ID=26558444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9293191A Withdrawn JPH10178356A (en) | 1996-10-15 | 1997-10-13 | Arithmetic processing unit and ratio station equipment using the same |
Country Status (1)
Country | Link |
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JP (1) | JPH10178356A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7277507B2 (en) | 2003-07-25 | 2007-10-02 | Matsushita Electric Industrial Co., Ltd. | Viterbi decoder |
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1997
- 1997-10-13 JP JP9293191A patent/JPH10178356A/en not_active Withdrawn
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Legal Events
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---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040901 |
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A761 | Written withdrawal of application |
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