JPH10177544A - １次装置および２次装置に対するデータ・バスの許可を平等にする方法および装置 - Google Patents
１次装置および２次装置に対するデータ・バスの許可を平等にする方法および装置Info
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- JPH10177544A JPH10177544A JP9318190A JP31819097A JPH10177544A JP H10177544 A JPH10177544 A JP H10177544A JP 9318190 A JP9318190 A JP 9318190A JP 31819097 A JP31819097 A JP 31819097A JP H10177544 A JPH10177544 A JP H10177544A
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Abstract
(57)【要約】
【課題】 複数の１次装置および２次装置に対する１次
バスの使用許可を平等にする装置を提供する。 【解決手段】 この装置は、１次バスに接続された複数
の１次装置の間で１次バスの許可を調停する１次バス・
ブリッジと、２次バスに接続された複数の２次装置の間
で１次バスの許可を調停する２次バス・ブリッジとを含
む。また、１次装置および２次装置に対する１次バスの
使用許可を平等にする論理装置も提供される。
バスの使用許可を平等にする装置を提供する。 【解決手段】 この装置は、１次バスに接続された複数
の１次装置の間で１次バスの許可を調停する１次バス・
ブリッジと、２次バスに接続された複数の２次装置の間
で１次バスの許可を調停する２次バス・ブリッジとを含
む。また、１次装置および２次装置に対する１次バスの
使用許可を平等にする論理装置も提供される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、１次デー
タ・バスに接続された装置および２次データ・バスに接
続された装置に対する、１次データ・バスの使用許可に
関し、さらに詳細には、１次データ・バスおよび２次デ
ータ・バスに接続された両方の装置に対する１次データ
・バスの使用を平等に許可することに関する。
タ・バスに接続された装置および２次データ・バスに接
続された装置に対する、１次データ・バスの使用許可に
関し、さらに詳細には、１次データ・バスおよび２次デ
ータ・バスに接続された両方の装置に対する１次データ
・バスの使用を平等に許可することに関する。
【０００２】
【従来の技術】周辺機器まで含めた様々なコンピュータ
部品の間での通信は、通常はバスを介して行われる。所
与の任意のバス・サイクルにおいて、バスを通じて通信
することができるのは、ただ１つの装置（すなわちマス
タ装置）のみである。したがって、データのトランザク
ションを求める装置は、トランザクションに取りかかる
前にバスの許可をまず要求して受け取らなければならな
い。
部品の間での通信は、通常はバスを介して行われる。所
与の任意のバス・サイクルにおいて、バスを通じて通信
することができるのは、ただ１つの装置（すなわちマス
タ装置）のみである。したがって、データのトランザク
ションを求める装置は、トランザクションに取りかかる
前にバスの許可をまず要求して受け取らなければならな
い。
【０００３】従来のシステムでは、マスタ装置は、デー
タ・トランザクションが完了するまでバスを解放しな
い。ただし、場合によっては、マスタ装置がバスの制御
を放棄せざるをえないことがある。このような状況は、
別の装置がバスのマスタシップを要求したときに発生す
る可能性がある。バス・アービタは、要求中の装置にバ
スの許可を移す場合には、マスタ装置から許可をアサー
ト解除し、要求中の装置にマスタシップを付与すること
になる。この状況では、マスタ装置には、バスを解放す
る前に１サイクルだけが残される。
タ・トランザクションが完了するまでバスを解放しな
い。ただし、場合によっては、マスタ装置がバスの制御
を放棄せざるをえないことがある。このような状況は、
別の装置がバスのマスタシップを要求したときに発生す
る可能性がある。バス・アービタは、要求中の装置にバ
スの許可を移す場合には、マスタ装置から許可をアサー
ト解除し、要求中の装置にマスタシップを付与すること
になる。この状況では、マスタ装置には、バスを解放す
る前に１サイクルだけが残される。
【０００４】バスの有効利用を可能にするために開発さ
れた１つのシステムは、周辺構成部品相互接続（ＰＣ
Ｉ）システムである。ＰＣＩシステムでは、各装置が、
待ち時間タイマおよび所定の待ち時間値を有する。ＰＣ
Ｉシステムについての詳細な説明は、ＰＣＩ Ｌｏｃａ
ｌ Ｂｕｓ Ｓｐｅｃｉｆｉｃａｔｉｏｎ、Ｒｅｖｉｓ
ｉｏｎ ２．１、ＰＣＩ Ｓｐｅｃｉａｌ Ｉｎｔｅｒ
ｅｓｔ Ｇｒｏｕｐ、１９９５等に記載されている。た
だし、例示的なＰＣＩシステムを図１に示す。
れた１つのシステムは、周辺構成部品相互接続（ＰＣ
Ｉ）システムである。ＰＣＩシステムでは、各装置が、
待ち時間タイマおよび所定の待ち時間値を有する。ＰＣ
Ｉシステムについての詳細な説明は、ＰＣＩ Ｌｏｃａ
ｌ Ｂｕｓ Ｓｐｅｃｉｆｉｃａｔｉｏｎ、Ｒｅｖｉｓ
ｉｏｎ ２．１、ＰＣＩ Ｓｐｅｃｉａｌ Ｉｎｔｅｒ
ｅｓｔ Ｇｒｏｕｐ、１９９５等に記載されている。た
だし、例示的なＰＣＩシステムを図１に示す。
【０００５】例示的なＰＣＩシステムは、ローカル・バ
ス１０５によってシステム・メモリ１１０およびホスト
・ブリッジ１１５に接続されたプロセッサ１００を含
む。ホスト・ブリッジ１１５には、１次ＰＣＩバス１２
０によって装置１２５、１３０、１３５、１４０、およ
びＰＣＩ−ＰＣＩブリッジ１４５が接続される。装置１
５５、１６０、１６５、１７０は、２次ＰＣＩバス１５
０によってＰＣＩ−ＰＣＩブリッジ１４５に接続され
る。システム中の装置（すなわち装置１２５、１３０、
１３５、１４０、１５５、１６０、１６５、１７０）
は、グラフィックス・アダプタ、通信アダプタ、ネット
ワーク・アダプタ、コンパクト・ディスク・ドライブ、
フロッピィ・ディスク・ドライブ、ハード・ディスク・
ドライブなどのいずれかである。
ス１０５によってシステム・メモリ１１０およびホスト
・ブリッジ１１５に接続されたプロセッサ１００を含
む。ホスト・ブリッジ１１５には、１次ＰＣＩバス１２
０によって装置１２５、１３０、１３５、１４０、およ
びＰＣＩ−ＰＣＩブリッジ１４５が接続される。装置１
５５、１６０、１６５、１７０は、２次ＰＣＩバス１５
０によってＰＣＩ−ＰＣＩブリッジ１４５に接続され
る。システム中の装置（すなわち装置１２５、１３０、
１３５、１４０、１５５、１６０、１６５、１７０）
は、グラフィックス・アダプタ、通信アダプタ、ネット
ワーク・アダプタ、コンパクト・ディスク・ドライブ、
フロッピィ・ディスク・ドライブ、ハード・ディスク・
ドライブなどのいずれかである。
【０００６】ホスト・ブリッジ１１５は、装置１２５、
１３０、１３５、１４０、およびＰＣＩ−ＰＣＩブリッ
ジ１４５の間で、バス１２０のマスタシップをラウンド
・ロビン方式で調停する。同様に、ＰＣＩ−ＰＣＩブリ
ッジ１４５は、装置１５５、１６０、１６５、１７０の
間で、バス１５０のマスタシップをラウンド・ロビン方
式で調停する。例えば、１次バス１２０のマスタシップ
は反時計周りの順序で許可され、かつ装置１４０が現在
のマスタ装置であると想定すると、ＰＣＩ−ＰＣＩブリ
ッジ１４５および装置１２５の両方が同時に１次バス１
２０のマスタシップを要求した場合、バス１２０は装置
１２５に許可されてから、ＰＣＩ−ＰＣＩブリッジ１４
５に許可されることになる。ＰＣＩ−ＰＣＩブリッジ１
４５は、装置１５５、１６０、１６５、１７０のうち１
つが、１次バス１２０上の装置、あるいはプロセッサ１
００またはシステム・メモリ１１０のどちらかとのデー
タのトランザクションを求めるたびに、１次バス１２０
のマスタシップを要求する。
１３０、１３５、１４０、およびＰＣＩ−ＰＣＩブリッ
ジ１４５の間で、バス１２０のマスタシップをラウンド
・ロビン方式で調停する。同様に、ＰＣＩ−ＰＣＩブリ
ッジ１４５は、装置１５５、１６０、１６５、１７０の
間で、バス１５０のマスタシップをラウンド・ロビン方
式で調停する。例えば、１次バス１２０のマスタシップ
は反時計周りの順序で許可され、かつ装置１４０が現在
のマスタ装置であると想定すると、ＰＣＩ−ＰＣＩブリ
ッジ１４５および装置１２５の両方が同時に１次バス１
２０のマスタシップを要求した場合、バス１２０は装置
１２５に許可されてから、ＰＣＩ−ＰＣＩブリッジ１４
５に許可されることになる。ＰＣＩ−ＰＣＩブリッジ１
４５は、装置１５５、１６０、１６５、１７０のうち１
つが、１次バス１２０上の装置、あるいはプロセッサ１
００またはシステム・メモリ１１０のどちらかとのデー
タのトランザクションを求めるたびに、１次バス１２０
のマスタシップを要求する。
【０００７】前述のように、ＰＣＩ−ＰＣＩブリッジ１
４５を含めて各ＰＣＩ装置は、データ伝送が完了したか
どうかに関わらず、装置がバスのマスタシップを放棄し
なければならない時間を指定する待ち時間タイマを備え
る。もちろん、待ち時間が経過する前にデータ伝送が完
了した場合には、装置はその時点でマスタシップを放棄
することになる。いずれにせよ、マスタ装置がバスのマ
スタシップを放棄したときに、その調停方式における次
の要求中の装置がバスを許可され、したがって新しいマ
スタ装置になる。システム中の全ての装置が１次バス１
２０のマスタシップを連続して要求する場合（最悪の場
合のシナリオ）には、バス１２０に接続されたＰＣＩ−
ＰＣＩブリッジ１４５も含めた装置数をｎとすると、バ
ス１２０上の装置はｎ調停サイクルごとにバスのマスタ
シップを獲得することになる。ただし、２次バス１５０
上の装置は、ＰＣＩ−ＰＣＩブリッジ１４５がホスト・
ブリッジ１１５からバスを許可された時にしか、バス１
２０のマスタシップを持たない。つまり、ＰＣＩ−ＰＣ
Ｉブリッジ１４５は、バスのマスタシップを獲得するた
びごとに、装置１５５、１６０、１６５、１７０のうち
の異なる１つがバス１２０の所有権を得ることを可能に
する。その結果、２次バス１５０上の装置は、２次バス
１５０上の装置数をｍとすると、（ｎ×ｍ）調停サイク
ルごとに１次バス１２０の所有権を持つことになる。
４５を含めて各ＰＣＩ装置は、データ伝送が完了したか
どうかに関わらず、装置がバスのマスタシップを放棄し
なければならない時間を指定する待ち時間タイマを備え
る。もちろん、待ち時間が経過する前にデータ伝送が完
了した場合には、装置はその時点でマスタシップを放棄
することになる。いずれにせよ、マスタ装置がバスのマ
スタシップを放棄したときに、その調停方式における次
の要求中の装置がバスを許可され、したがって新しいマ
スタ装置になる。システム中の全ての装置が１次バス１
２０のマスタシップを連続して要求する場合（最悪の場
合のシナリオ）には、バス１２０に接続されたＰＣＩ−
ＰＣＩブリッジ１４５も含めた装置数をｎとすると、バ
ス１２０上の装置はｎ調停サイクルごとにバスのマスタ
シップを獲得することになる。ただし、２次バス１５０
上の装置は、ＰＣＩ−ＰＣＩブリッジ１４５がホスト・
ブリッジ１１５からバスを許可された時にしか、バス１
２０のマスタシップを持たない。つまり、ＰＣＩ−ＰＣ
Ｉブリッジ１４５は、バスのマスタシップを獲得するた
びごとに、装置１５５、１６０、１６５、１７０のうち
の異なる１つがバス１２０の所有権を得ることを可能に
する。その結果、２次バス１５０上の装置は、２次バス
１５０上の装置数をｍとすると、（ｎ×ｍ）調停サイク
ルごとに１次バス１２０の所有権を持つことになる。
【０００８】通信アダプタなどいくつかの装置は、固定
した待ち時間要件を有する。つまり、これらの装置は、
装置にバスが許可されるまで、固定した量のデータを一
時的に保持するバッファを備える。待ち時間要件を超え
ると（すなわち実際に装置にバスが許可される前にバッ
ファが満杯になると）、オーバーラン・エラーが発生す
る（すなわちバッファ中の既存データの上に新規データ
がコピーされる）。２次バス１５０に接続された装置で
は、１次バス１２０の許可が（ｎ×ｍ）調停サイクルご
とであるので、このエラーが発生する可能性が高い。こ
のエラーから回復するには、装置は、バッファ中のデー
タを送った装置にデータの再伝送を要求しなければなら
ない。さらに、データ・トランザクションの途中で１次
バス１２０を放棄せざるを得ない場合には、装置はトラ
ンザクション・サイクルを新規に開始しなければならな
いことがある。したがって、これはシステムのパフォー
マンスに悪影響を与える。
した待ち時間要件を有する。つまり、これらの装置は、
装置にバスが許可されるまで、固定した量のデータを一
時的に保持するバッファを備える。待ち時間要件を超え
ると（すなわち実際に装置にバスが許可される前にバッ
ファが満杯になると）、オーバーラン・エラーが発生す
る（すなわちバッファ中の既存データの上に新規データ
がコピーされる）。２次バス１５０に接続された装置で
は、１次バス１２０の許可が（ｎ×ｍ）調停サイクルご
とであるので、このエラーが発生する可能性が高い。こ
のエラーから回復するには、装置は、バッファ中のデー
タを送った装置にデータの再伝送を要求しなければなら
ない。さらに、データ・トランザクションの途中で１次
バス１２０を放棄せざるを得ない場合には、装置はトラ
ンザクション・サイクルを新規に開始しなければならな
いことがある。したがって、これはシステムのパフォー
マンスに悪影響を与える。
【０００９】さらに、既に述べたように、１次バス１２
０上の装置は、バス１５０上の装置よりも頻繁に１次バ
スの所有権を得る。したがって、２次バス１５０上の装
置のスループットは、１次バス１２０上の装置のそれよ
りもかなり低い。（スループットとは、ある一定時間内
に伝送されるデータ量のことである。）
０上の装置は、バス１５０上の装置よりも頻繁に１次バ
スの所有権を得る。したがって、２次バス１５０上の装
置のスループットは、１次バス１２０上の装置のそれよ
りもかなり低い。（スループットとは、ある一定時間内
に伝送されるデータ量のことである。）
【００１０】
【発明が解決しようとする課題】したがって、当技術分
野では、１次バス１２０上の装置と２次バス１５０上の
装置の間で１次バス１２０の所有権を平等にする装置お
よび方法が必要とされている。
野では、１次バス１２０上の装置と２次バス１５０上の
装置の間で１次バス１２０の所有権を平等にする装置お
よび方法が必要とされている。
【００１１】
【課題を解決するための手段】本発明は、当技術分野に
おけるこの必要に対処するものである。本発明は、複数
の１次装置および２次装置に対する１次バスの許可を平
等にする方法および装置を提供する。この装置は、１次
バスに接続された複数の１次装置の間で１次バスの許可
を調停する１次バス・ブリッジと、２次バスに接続され
た複数の２次装置の間で１次バスの許可を調停する２次
バス・ブリッジとを含む。１次装置および２次装置に対
する１次バスの許可を平等にするための論理装置が提供
される。
おけるこの必要に対処するものである。本発明は、複数
の１次装置および２次装置に対する１次バスの許可を平
等にする方法および装置を提供する。この装置は、１次
バスに接続された複数の１次装置の間で１次バスの許可
を調停する１次バス・ブリッジと、２次バスに接続され
た複数の２次装置の間で１次バスの許可を調停する２次
バス・ブリッジとを含む。１次装置および２次装置に対
する１次バスの許可を平等にするための論理装置が提供
される。
【００１２】
【発明の実施の形態】図２は、本発明を組み込んだコン
ピュータ・システムのブロック・ダイアグラムである。
このコンピュータ・システムは、ＩＢＭ Ｃｏｒｐｏｒ
ａｔｉｏｎ製のＲＳ／６０００システムなどのワークス
テーションの形をとることができるが、本発明はこれに
限定されるものではなく、基本的にどのようなコンピュ
ータ・システムにも適用することができる。
ピュータ・システムのブロック・ダイアグラムである。
このコンピュータ・システムは、ＩＢＭ Ｃｏｒｐｏｒ
ａｔｉｏｎ製のＲＳ／６０００システムなどのワークス
テーションの形をとることができるが、本発明はこれに
限定されるものではなく、基本的にどのようなコンピュ
ータ・システムにも適用することができる。
【００１３】それにも関わらず、図２は、図１に論理装
置１７５を追加したものである。論理装置１７５は、２
次バス１５０上の各装置ならびにＰＣＩ−ＰＣＩブリッ
ジ１４５およびホスト・ブリッジ１１５に接続される。
論理装置１７５は、ＰＣＩ−ＰＣＩブリッジ１４５が、
１次バス１２０のマスタシップを許可された後に、２次
バス１５０上の全ての要求中の装置がサービスを受ける
まで、確実にバスの制御を保持できるようにするだけに
使用される。したがって、これにより、１次バス１２０
上の装置ではｎ調停サイクルごと、かつ２次バス１５０
上の装置では（ｎ×ｍ）調停サイクルごとではなく、バ
ス１２０および１５０上の装置が（ｎ＋ｍ−１）調停サ
イクルごとにバス１２０に対してアクセス権を持つこと
が保証される。
置１７５を追加したものである。論理装置１７５は、２
次バス１５０上の各装置ならびにＰＣＩ−ＰＣＩブリッ
ジ１４５およびホスト・ブリッジ１１５に接続される。
論理装置１７５は、ＰＣＩ−ＰＣＩブリッジ１４５が、
１次バス１２０のマスタシップを許可された後に、２次
バス１５０上の全ての要求中の装置がサービスを受ける
まで、確実にバスの制御を保持できるようにするだけに
使用される。したがって、これにより、１次バス１２０
上の装置ではｎ調停サイクルごと、かつ２次バス１５０
上の装置では（ｎ×ｍ）調停サイクルごとではなく、バ
ス１２０および１５０上の装置が（ｎ＋ｍ−１）調停サ
イクルごとにバス１２０に対してアクセス権を持つこと
が保証される。
【００１４】図３は、本発明を組み込んだコンピュータ
・システムのさらに詳細なブロック・ダイアグラムであ
る。この図では、論理装置１７５は、互いに接続された
アービタ状態機械（ステート・マシン）３１０および制
御状態機械（ステート・マシン）３２０を含む。アービ
タ状態機械３１０はまた、２次バス１５０に接続された
各装置に対応するゲート要求線で、ＰＣＩ−ＰＣＩブリ
ッジ１４５に接続される。制御状態機械３２０は、装置
１５５、１６０、１６５、１７０の要求線に接続され
る。制御状態機械３２０はまた、メモリ肯定応答（ｍｅ
ｍａｃｋ）線およびメモリ要求（ｍｅｍｒｅｑ）線でホ
スト・ブリッジ１１５に接続される。ｍｅｍｒｅｑ線
は、プロセッサ１００が１次バス１２０にアクセスする
のを妨げるよう要求するためにアサートされる。プロセ
ッサ１００のバス１２０へのアクセスが妨げられた後
で、ホスト・ブリッジはｍｅｍａｃｋをアサートする。
・システムのさらに詳細なブロック・ダイアグラムであ
る。この図では、論理装置１７５は、互いに接続された
アービタ状態機械（ステート・マシン）３１０および制
御状態機械（ステート・マシン）３２０を含む。アービ
タ状態機械３１０はまた、２次バス１５０に接続された
各装置に対応するゲート要求線で、ＰＣＩ−ＰＣＩブリ
ッジ１４５に接続される。制御状態機械３２０は、装置
１５５、１６０、１６５、１７０の要求線に接続され
る。制御状態機械３２０はまた、メモリ肯定応答（ｍｅ
ｍａｃｋ）線およびメモリ要求（ｍｅｍｒｅｑ）線でホ
スト・ブリッジ１１５に接続される。ｍｅｍｒｅｑ線
は、プロセッサ１００が１次バス１２０にアクセスする
のを妨げるよう要求するためにアサートされる。プロセ
ッサ１００のバス１２０へのアクセスが妨げられた後
で、ホスト・ブリッジはｍｅｍａｃｋをアサートする。
【００１５】装置１２５、１３０、１３５、１４０、お
よび論理装置１７５は、それぞれ要求線および許可線で
ホスト・ブリッジ１１５に接続される。後で完全に開示
するように、制御状態機械３２０は、バス１２０の許可
を確保するために使用され、アービタ状態機械３１０
は、２次バス１５０上の要求中の装置のバス要求を制御
するために使用される。
よび論理装置１７５は、それぞれ要求線および許可線で
ホスト・ブリッジ１１５に接続される。後で完全に開示
するように、制御状態機械３２０は、バス１２０の許可
を確保するために使用され、アービタ状態機械３１０
は、２次バス１５０上の要求中の装置のバス要求を制御
するために使用される。
【００１６】図４は、制御状態機械３２０の状態ダイア
グラムである。ステップ４００で、制御状態機械３２０
は遊休状態、すなわち状態０である。このことは、図３
のホスト・ブリッジ１１５へのｍｅｍｒｅｑ信号および
ｒｅｑ信号（ｒｅｑ５で示す）がアサートされていない
ことを示す。ステップ４０５で、装置１５５、１６０、
１６５、１７０の中のいずれか１つが１次バス１２０を
要求したかどうかを判定する。要求していない場合は、
制御状態機械３２０は遊休状態に留まり、プロセスはス
テップ４００に戻る。要求した場合は、制御状態機械３
２０は、ｍｅｍｒｅｑ信号をアサートして状態１に移
る。ステップ４１５で、このｍｅｍｒｅｑ信号に応答し
てホスト・ブリッジ１１５がｍｅｍａｃｋ信号を制御状
態機械３２０に送ったかどうかを判定する。送っていな
い場合は、制御状態機械は状態２にならず、プロセスは
ステップ４１０に戻る。送った場合は、制御状態機械３
２０はｒｅｑ５信号をアサートして状態２に移る（ステ
ップ４２０）。ステップ４２５で、ホスト・ブリッジ１
１５がｇｎｔ５をアサートして、制御状態機械３２０に
バス１２０を許可したかどうかを判定する。許可してい
ない場合は、制御状態機械は状態２に留まる。許可した
場合は、制御状態機械３２０は状態３に移行する。状態
３で、制御状態機械３２０はアービタ状態機械３１０
に、それが１次バス１２０の所有権を持っていることを
通知する。アービタ状態機械３１０は、この通知を受け
ると、ゲートｒｅｑｘ（ｇｒｅｑｘ）を送る。ここでｘ
は、バス１２０の使用を許可されることになる要求中の
装置に対応する。バスが許可されると、装置はそのデー
タ・トランザクションを完了する。ステップ４３５で、
アービタ状態機械３１０が調停サークルをそっくり完了
したかどうかを判定する。完了していない場合は、制御
状態機械３２０は状態３に留まる。制御状態機械は、ア
ービタ状態機械３１０が遊休状態に戻るまで状態３に留
まることになる。これが起こった後は、制御状態機械３
２０は遊休すなわち状態０に戻り、ｍｅｍｒｅｑ信号お
よびｒｅｑ５信号をアサート解除する。
グラムである。ステップ４００で、制御状態機械３２０
は遊休状態、すなわち状態０である。このことは、図３
のホスト・ブリッジ１１５へのｍｅｍｒｅｑ信号および
ｒｅｑ信号（ｒｅｑ５で示す）がアサートされていない
ことを示す。ステップ４０５で、装置１５５、１６０、
１６５、１７０の中のいずれか１つが１次バス１２０を
要求したかどうかを判定する。要求していない場合は、
制御状態機械３２０は遊休状態に留まり、プロセスはス
テップ４００に戻る。要求した場合は、制御状態機械３
２０は、ｍｅｍｒｅｑ信号をアサートして状態１に移
る。ステップ４１５で、このｍｅｍｒｅｑ信号に応答し
てホスト・ブリッジ１１５がｍｅｍａｃｋ信号を制御状
態機械３２０に送ったかどうかを判定する。送っていな
い場合は、制御状態機械は状態２にならず、プロセスは
ステップ４１０に戻る。送った場合は、制御状態機械３
２０はｒｅｑ５信号をアサートして状態２に移る（ステ
ップ４２０）。ステップ４２５で、ホスト・ブリッジ１
１５がｇｎｔ５をアサートして、制御状態機械３２０に
バス１２０を許可したかどうかを判定する。許可してい
ない場合は、制御状態機械は状態２に留まる。許可した
場合は、制御状態機械３２０は状態３に移行する。状態
３で、制御状態機械３２０はアービタ状態機械３１０
に、それが１次バス１２０の所有権を持っていることを
通知する。アービタ状態機械３１０は、この通知を受け
ると、ゲートｒｅｑｘ（ｇｒｅｑｘ）を送る。ここでｘ
は、バス１２０の使用を許可されることになる要求中の
装置に対応する。バスが許可されると、装置はそのデー
タ・トランザクションを完了する。ステップ４３５で、
アービタ状態機械３１０が調停サークルをそっくり完了
したかどうかを判定する。完了していない場合は、制御
状態機械３２０は状態３に留まる。制御状態機械は、ア
ービタ状態機械３１０が遊休状態に戻るまで状態３に留
まることになる。これが起こった後は、制御状態機械３
２０は遊休すなわち状態０に戻り、ｍｅｍｒｅｑ信号お
よびｒｅｑ５信号をアサート解除する。
【００１７】図５は、アービタ状態機械３１０の状態ダ
イアグラムである。状態０で、アービタ状態機械３１０
は遊休状態にある。状態１、２、３、４は、それぞれ装
置１５５、１６０、１６５、１７０にバスを許可するこ
とに相当する。状態５を使用して、システム中の追加ブ
リッジにサービスすることができる。このブリッジは別
のＰＣＩブリッジ、業界標準アーキテクチャ（ＩＳＡ）
ブリッジ、拡張業界標準アーキテクチャ（ＥＩＳＡ）ブ
リッジ、またはＭｉｃｒｏ Ｃｈａｎｎｅｌブリッジで
よい。（Ｍｉｃｒｏ Ｃｈａｎｎｅｌは、Ｉｎｔｅｒｎ
ａｔｉｏｎａｌＢｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ
Ｃｏｒｐｏｒａｔｉｏｎの商標である）。
イアグラムである。状態０で、アービタ状態機械３１０
は遊休状態にある。状態１、２、３、４は、それぞれ装
置１５５、１６０、１６５、１７０にバスを許可するこ
とに相当する。状態５を使用して、システム中の追加ブ
リッジにサービスすることができる。このブリッジは別
のＰＣＩブリッジ、業界標準アーキテクチャ（ＩＳＡ）
ブリッジ、拡張業界標準アーキテクチャ（ＥＩＳＡ）ブ
リッジ、またはＭｉｃｒｏ Ｃｈａｎｎｅｌブリッジで
よい。（Ｍｉｃｒｏ Ｃｈａｎｎｅｌは、Ｉｎｔｅｒｎ
ａｔｉｏｎａｌＢｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ
Ｃｏｒｐｏｒａｔｉｏｎの商標である）。
【００１８】図示したように、アービタ状態機械３１０
は反時計周りに動作する。ただし、アービタ状態機械３
１０は、全ての装置がバスの使用を要求した場合にの
み、全ての状態を通過する。各状態が１つの装置に対応
することに留意されたい。例えば、装置１７０、１６
０、１６５が、この順序でバス１２０の使用を要求した
と想定する。制御状態機械３２０がバスを許可したとい
う通知があると、アービタ状態機械３１０は、ステップ
５００の状態０からステップ５２０の状態２に移る。状
態２で、アービタ状態機械３１０は、装置２へのゲート
要求、ｇｒｅｑ２信号をＰＣＩ−ＰＣＩブリッジ１４５
に送る。その後ＰＣＩ−ＰＣＩブリッジ１４５はバスを
装置２（すなわち装置１６０）に許可する。状態２にあ
る間には、装置１５５がバス１２０を使用したいとの希
望を表明しても、アービタ状態機械３１０は状態０を通
過しなければ状態２から状態１に移行することができな
いので、装置１５５は１次バスの次の調停サイクルまで
バスの使用を許されない。データ・トランザクション・
サイクルが終了した後、アービタ状態機械３１０はステ
ップ５３０で状態３に移って装置１６５にサービスし、
続いて状態４に移って装置１７０にサービスする。状態
４の後、アービタ状態機械３１０はステップ５００で状
態０に移る。アービタ状態機械３１０は、制御状態機械
３２０自体が遊休状態に戻るまで状態０に留まる。その
結果、これによって、アービタ状態機械３１０が、１次
バスの各調停サイクルごとに複数回、２次バス１５０上
の装置にサービスしないようになっている。
は反時計周りに動作する。ただし、アービタ状態機械３
１０は、全ての装置がバスの使用を要求した場合にの
み、全ての状態を通過する。各状態が１つの装置に対応
することに留意されたい。例えば、装置１７０、１６
０、１６５が、この順序でバス１２０の使用を要求した
と想定する。制御状態機械３２０がバスを許可したとい
う通知があると、アービタ状態機械３１０は、ステップ
５００の状態０からステップ５２０の状態２に移る。状
態２で、アービタ状態機械３１０は、装置２へのゲート
要求、ｇｒｅｑ２信号をＰＣＩ−ＰＣＩブリッジ１４５
に送る。その後ＰＣＩ−ＰＣＩブリッジ１４５はバスを
装置２（すなわち装置１６０）に許可する。状態２にあ
る間には、装置１５５がバス１２０を使用したいとの希
望を表明しても、アービタ状態機械３１０は状態０を通
過しなければ状態２から状態１に移行することができな
いので、装置１５５は１次バスの次の調停サイクルまで
バスの使用を許されない。データ・トランザクション・
サイクルが終了した後、アービタ状態機械３１０はステ
ップ５３０で状態３に移って装置１６５にサービスし、
続いて状態４に移って装置１７０にサービスする。状態
４の後、アービタ状態機械３１０はステップ５００で状
態０に移る。アービタ状態機械３１０は、制御状態機械
３２０自体が遊休状態に戻るまで状態０に留まる。その
結果、これによって、アービタ状態機械３１０が、１次
バスの各調停サイクルごとに複数回、２次バス１５０上
の装置にサービスしないようになっている。
【００１９】動作に際しては、２次バス１５０上の装置
は、１次バス１２０の使用を求めるとき、論理装置１７
５中の制御状態機械３２０に要求を送る。その結果、制
御状態機械３２０はホスト・ブリッジ１１５にｍｅｍｒ
ｅｑを送る。ホスト・ブリッジ１１５は、プロセッサ１
００が１次バス１２０にアクセスするのを妨げていると
き、制御状態機械３２０にｍｅｍａｃｋを送る。その時
点で、論理装置１７５はホスト・ブリッジ１１５に接続
された要求信号（ｒｅｑ５）をアサートして、１次バス
１２０へのアクセスを要求する。ホスト・ブリッジ１１
５は、論理装置１７５が１次バス１２０にアクセスする
番であると判定すると、論理装置１７５に接続された許
可信号（ｇｎｔ５）をアサートしてバスを許可する。制
御状態機械３２０は、許可信号を検出すると、それが現
在１次バス１２０の所有権を持っていることを、アービ
タ状態機械３１０に通知する。その後、アービタ状態機
械３１０は適当な調停要求レベルをＰＣＩ−ＰＣＩブリ
ッジ１４５に転送する。続いてＰＣＩ−ＰＣＩブリッジ
１４５は適当な装置にバス１２０を許可する。
は、１次バス１２０の使用を求めるとき、論理装置１７
５中の制御状態機械３２０に要求を送る。その結果、制
御状態機械３２０はホスト・ブリッジ１１５にｍｅｍｒ
ｅｑを送る。ホスト・ブリッジ１１５は、プロセッサ１
００が１次バス１２０にアクセスするのを妨げていると
き、制御状態機械３２０にｍｅｍａｃｋを送る。その時
点で、論理装置１７５はホスト・ブリッジ１１５に接続
された要求信号（ｒｅｑ５）をアサートして、１次バス
１２０へのアクセスを要求する。ホスト・ブリッジ１１
５は、論理装置１７５が１次バス１２０にアクセスする
番であると判定すると、論理装置１７５に接続された許
可信号（ｇｎｔ５）をアサートしてバスを許可する。制
御状態機械３２０は、許可信号を検出すると、それが現
在１次バス１２０の所有権を持っていることを、アービ
タ状態機械３１０に通知する。その後、アービタ状態機
械３１０は適当な調停要求レベルをＰＣＩ−ＰＣＩブリ
ッジ１４５に転送する。続いてＰＣＩ−ＰＣＩブリッジ
１４５は適当な装置にバス１２０を許可する。
【００２０】既に説明したように、論理装置１７５がバ
ス１２０の所有権を持っている間は、バス１５０に接続
された要求中の全ての装置は、バスにアクセスする機会
を持つことになる。要求中の各装置にバスの使用権を許
可した後、論理装置１７５はバスの所有権を放棄する。
ス１２０の所有権を持っている間は、バス１５０に接続
された要求中の全ての装置は、バスにアクセスする機会
を持つことになる。要求中の各装置にバスの使用権を許
可した後、論理装置１７５はバスの所有権を放棄する。
【００２１】１次バス１２０に追加ブリッジを接続する
例もある。例えば図６で、装置１８０はＩＳＡブリッジ
であり、おそらくはＩＳＡ装置（図示せず）を接続する
ＩＳＡバスを有する。ＩＳＡブリッジは、１次バス１２
０の所有権を持つことを求めるとき、ＩＳＡブリッジ要
求１８５を論理装置１７５に送ってその希望を示す。論
理装置１７５は、バスの所有権を獲得し、２次ＰＣＩバ
ス１５０に接続された要求中の全ての装置にバスの使用
権を許可すると、バスのマスタシップをＩＳＡブリッジ
１８０に渡す。
例もある。例えば図６で、装置１８０はＩＳＡブリッジ
であり、おそらくはＩＳＡ装置（図示せず）を接続する
ＩＳＡバスを有する。ＩＳＡブリッジは、１次バス１２
０の所有権を持つことを求めるとき、ＩＳＡブリッジ要
求１８５を論理装置１７５に送ってその希望を示す。論
理装置１７５は、バスの所有権を獲得し、２次ＰＣＩバ
ス１５０に接続された要求中の全ての装置にバスの使用
権を許可すると、バスのマスタシップをＩＳＡブリッジ
１８０に渡す。
【００２２】図７は、ＰＣＩ−ＰＣＩブリッジ１４５お
よびＩＳＡブリッジ１８０の両方にサービスするとき
の、制御状態機械３２０の状態を示すフロー・ダイアグ
ラムである。ステップ７００で、制御状態機械３２０は
遊休状態、すなわち状態０である。ステップ７０５で、
装置１５５、１６０、１６５、１７０、またはＩＳＡブ
リッジ１８０のうちのいずれか１つが１次バス１２０を
要求したかどうかを判定する。要求していない場合は、
制御状態機械３２０は遊休状態に留まり、プロセスはス
テップ７００に戻る。要求した場合は、制御状態機械は
ｍｅｍｒｅｑ信号をアサートして状態１に移る（ステッ
プ７１０）。ステップ７１５で、ホスト・ブリッジがｍ
ｅｍｒｅｑ信号を制御状態機械３２０に送ったかどうか
を判定する。送っていない場合は、制御状態機械３２０
は状態２に移らず、プロセスはステップ７１０に戻る。
送った場合は、制御状態機械３２０はｒｅｑ５信号をア
サートして状態２に移る（ステップ７２０）。ステップ
７２５で、ホスト・ブリッジが、ｇｎｔ５をアサートし
て制御状態機械３２０にバスを許可したかどうかを判定
する。許可していない場合は、制御状態機械は状態２に
留まる。許可した場合は、続いてステップ７３０で、２
次バス１５０上のいずれかの装置が１次バス１２０を要
求したかどうかを判定する。要求した場合には、制御状
態機械は状態５に移る（ステップ７３５）。要求してい
ない場合は、制御状態機械３２０はＩＳＡブリッジ１８
０によって、遊休状態から脱しているはずである。
よびＩＳＡブリッジ１８０の両方にサービスするとき
の、制御状態機械３２０の状態を示すフロー・ダイアグ
ラムである。ステップ７００で、制御状態機械３２０は
遊休状態、すなわち状態０である。ステップ７０５で、
装置１５５、１６０、１６５、１７０、またはＩＳＡブ
リッジ１８０のうちのいずれか１つが１次バス１２０を
要求したかどうかを判定する。要求していない場合は、
制御状態機械３２０は遊休状態に留まり、プロセスはス
テップ７００に戻る。要求した場合は、制御状態機械は
ｍｅｍｒｅｑ信号をアサートして状態１に移る（ステッ
プ７１０）。ステップ７１５で、ホスト・ブリッジがｍ
ｅｍｒｅｑ信号を制御状態機械３２０に送ったかどうか
を判定する。送っていない場合は、制御状態機械３２０
は状態２に移らず、プロセスはステップ７１０に戻る。
送った場合は、制御状態機械３２０はｒｅｑ５信号をア
サートして状態２に移る（ステップ７２０）。ステップ
７２５で、ホスト・ブリッジが、ｇｎｔ５をアサートし
て制御状態機械３２０にバスを許可したかどうかを判定
する。許可していない場合は、制御状態機械は状態２に
留まる。許可した場合は、続いてステップ７３０で、２
次バス１５０上のいずれかの装置が１次バス１２０を要
求したかどうかを判定する。要求した場合には、制御状
態機械は状態５に移る（ステップ７３５）。要求してい
ない場合は、制御状態機械３２０はＩＳＡブリッジ１８
０によって、遊休状態から脱しているはずである。
【００２３】状態５で、制御状態機械３２０はアービタ
状態機械３１０に、１次バス１２０の所有権を持ってい
ると通知する。ステップ７４０で、アービタ状態機械３
１０がその調停サークルをそっくり完了したかどうかを
判定する。完了していない場合は、制御状態機械３２０
は状態５に留まる。完了している場合は、ＩＳＡブリッ
ジ１８０に活動状態の要求線があるかどうかを判定する
（ステップ７４５）。ない場合は、制御状態機械３２０
は遊休状態に戻る。ある場合は、ステップ７５０で制御
状態機械３２０はバス１２０をＩＳＡブリッジ１８０に
許可して、状態６に移る。ステップ７５５で、ＩＳＡ要
求が除去されたかどうかを判定する。除去されていない
場合は、制御状態機械３２０は状態６に留まる。除去さ
れた場合は、制御状態機械３２０は遊休状態に戻る。
状態機械３１０に、１次バス１２０の所有権を持ってい
ると通知する。ステップ７４０で、アービタ状態機械３
１０がその調停サークルをそっくり完了したかどうかを
判定する。完了していない場合は、制御状態機械３２０
は状態５に留まる。完了している場合は、ＩＳＡブリッ
ジ１８０に活動状態の要求線があるかどうかを判定する
（ステップ７４５）。ない場合は、制御状態機械３２０
は遊休状態に戻る。ある場合は、ステップ７５０で制御
状態機械３２０はバス１２０をＩＳＡブリッジ１８０に
許可して、状態６に移る。ステップ７５５で、ＩＳＡ要
求が除去されたかどうかを判定する。除去されていない
場合は、制御状態機械３２０は状態６に留まる。除去さ
れた場合は、制御状態機械３２０は遊休状態に戻る。
【００２４】ステップ７３０で、２次バス１５０上の装
置が１次バス１２０の許可を要求していないと判定した
場合には、ＩＳＡブリッジ１８０が１次バス１２０を要
求したかどうかを判定する（ステップ７６０）。要求し
ていない場合は、制御状態機械３２０は遊休状態に戻
る。要求した場合は、制御状態機械３２０は状態３に移
る（ステップ７７０）。状態３で、制御状態機械３２０
はバス１２０をＩＳＡブリッジ１８０に許可する。制御
状態機械３２０は、ＩＳＡ要求がアサートされなくなる
まで、状態３に留まる（ステップ７８０）。ＩＳＡ要求
がアサートされなくなると、２次ＰＣＩバス１５０に接
続されたいずれかの装置が１次ＰＣＩバス１２０を要求
したかどうかを判定する（ステップ７９０）。要求して
いない場合は、制御状態機械は遊休状態に戻る。要求し
た場合は、制御状態機械３２０は状態４に移る（ステッ
プ８００）。状態４は前の段落で論じた状態５と同等で
ある。アービタ状態機械３１０が遊休状態に達するま
で、制御状態機械は状態４に留まる。それが起こると、
制御状態機械は遊休状態に戻る（ステップ８１０）。
置が１次バス１２０の許可を要求していないと判定した
場合には、ＩＳＡブリッジ１８０が１次バス１２０を要
求したかどうかを判定する（ステップ７６０）。要求し
ていない場合は、制御状態機械３２０は遊休状態に戻
る。要求した場合は、制御状態機械３２０は状態３に移
る（ステップ７７０）。状態３で、制御状態機械３２０
はバス１２０をＩＳＡブリッジ１８０に許可する。制御
状態機械３２０は、ＩＳＡ要求がアサートされなくなる
まで、状態３に留まる（ステップ７８０）。ＩＳＡ要求
がアサートされなくなると、２次ＰＣＩバス１５０に接
続されたいずれかの装置が１次ＰＣＩバス１２０を要求
したかどうかを判定する（ステップ７９０）。要求して
いない場合は、制御状態機械は遊休状態に戻る。要求し
た場合は、制御状態機械３２０は状態４に移る（ステッ
プ８００）。状態４は前の段落で論じた状態５と同等で
ある。アービタ状態機械３１０が遊休状態に達するま
で、制御状態機械は状態４に留まる。それが起こると、
制御状態機械は遊休状態に戻る（ステップ８１０）。
【００２５】要約すると、２次バス１５０上の装置にサ
ービスしている間に、ＩＳＡブリッジ１８０が１次バス
１２０に対する要求を発行した場合には、論理装置１７
５は、ＩＳＡブリッジ１８０にサービスしてからバス１
２０の所有権を放棄することになる。同様に、ＩＳＡブ
リッジ１８０にサービスしている間に、２次バス１５０
に接続された１つまたは全ての装置がバス１２０の許可
を要求した場合には、論理装置１７５は、これらの装置
にサービスしてからバス１２０の所有権を放棄すること
になる。上記の状況では、システムは、論理装置１７５
によって一度だけバス１２０を割り当てることに伴うオ
ーバヘッド（すなわちｍｅｍａｃｋをアサートする、ｍ
ｅｍｒｅｑを待機する、ｒｅｑ５およびｇｎｔ５がない
かどうか検査する、など）を受ける。したがって、シス
テムのパフォーマンスは大幅に向上する。
ービスしている間に、ＩＳＡブリッジ１８０が１次バス
１２０に対する要求を発行した場合には、論理装置１７
５は、ＩＳＡブリッジ１８０にサービスしてからバス１
２０の所有権を放棄することになる。同様に、ＩＳＡブ
リッジ１８０にサービスしている間に、２次バス１５０
に接続された１つまたは全ての装置がバス１２０の許可
を要求した場合には、論理装置１７５は、これらの装置
にサービスしてからバス１２０の所有権を放棄すること
になる。上記の状況では、システムは、論理装置１７５
によって一度だけバス１２０を割り当てることに伴うオ
ーバヘッド（すなわちｍｅｍａｃｋをアサートする、ｍ
ｅｍｒｅｑを待機する、ｒｅｑ５およびｇｎｔ５がない
かどうか検査する、など）を受ける。したがって、シス
テムのパフォーマンスは大幅に向上する。
【００２６】本発明を、特定の実施形態に関して上記に
十分に説明したが、その他の代替実施形態も当業者には
明らかであろう。例えば、アービタ状態機械３１０は、
反時計周りに装置にサービスしなくてもよい。レジスタ
に格納したコード化データを使用して、現在の各１次バ
ス調停サイクルの間にサービスされる各装置を追跡する
こともできる。例えば、コード化データの第１ビットが
第１装置に対応し、第２ビットが第２装置に対応し、以
下同様である。いずれかの装置にサービスする前に、コ
ード化データの全てのビットをゼロに初期設定すること
ができる。装置がサービスを受けると、その装置に対応
するビットが１に設定される。したがって、これによ
り、複数の装置がどのような順序でもバス１２０を求め
る要求を送ることができ、論理装置１７５がバスの制御
権を持っている限りは、現在の１次バス調停サイクルの
間、依然としてバス１２０を使用することができるよう
になる。現１次バス調停サイクルの間に要求中の全ての
装置が１度ずつサービスを受けた後、アービタ状態機械
３１０は遊休状態に戻ることができる。
十分に説明したが、その他の代替実施形態も当業者には
明らかであろう。例えば、アービタ状態機械３１０は、
反時計周りに装置にサービスしなくてもよい。レジスタ
に格納したコード化データを使用して、現在の各１次バ
ス調停サイクルの間にサービスされる各装置を追跡する
こともできる。例えば、コード化データの第１ビットが
第１装置に対応し、第２ビットが第２装置に対応し、以
下同様である。いずれかの装置にサービスする前に、コ
ード化データの全てのビットをゼロに初期設定すること
ができる。装置がサービスを受けると、その装置に対応
するビットが１に設定される。したがって、これによ
り、複数の装置がどのような順序でもバス１２０を求め
る要求を送ることができ、論理装置１７５がバスの制御
権を持っている限りは、現在の１次バス調停サイクルの
間、依然としてバス１２０を使用することができるよう
になる。現１次バス調停サイクルの間に要求中の全ての
装置が１度ずつサービスを受けた後、アービタ状態機械
３１０は遊休状態に戻ることができる。
【００２７】したがって、上記の説明は、添付の請求の
範囲によって定義される本発明の範囲を制限するもので
はないと理解されたい。
範囲によって定義される本発明の範囲を制限するもので
はないと理解されたい。
【００２８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２９】（１）複数の１次装置および複数の２次装
置に対するバスの許可を平等にする装置であって、第１
手段に接続された前記１次装置の間で前記バスの第１許
可を調停する第１手段と、第２手段に接続された前記２
次装置の間で前記バスの第２許可を調停する第２手段
と、前記第１手段および第２手段に接続された、前記第
１許可および第２許可を平等にする平等化手段とを含む
装置。 （２）前記平等化手段が、前記第１調停手段から前記バ
スのマスタシップを要求し受け取る制御手段と、前記バ
スを前記２次装置に許可する手段とを含むことを特徴と
する、上記（１）に記載の装置。 （３）前記バスの使用を求める全ての２次装置に前記バ
スが許可されてから、前記バスのマスタシップが前記第
１調停手段に戻ることを特徴とする、上記（２）に記載
の装置。 （４）前記バスのマスタシップを要求する前に、前記制
御手段が、前記バスへのプロセッサのアクセスが妨げら
れたという確認を要求し受け取ることを特徴とする、上
記（３）に記載の装置。 （５）前記許可手段が、前記第２調停手段が要求中の各
装置に前記バスを順番に許可することを要求する手段を
含むことを特徴とする、上記（４）に記載の装置。 （６）前記平等化手段に前記バスの許可を要求し、複数
の３次装置の間での前記バスの第３許可を調停する第３
調停手段をさらに含む、上記（５）に記載の装置。 （７）複数の１次装置および複数の２次装置に対するバ
スの許可を平等にする方法であって、前記１次装置の間
で前記バスの第１許可を調停する段階と、前記第２装置
の間で前記バスの第２許可を調停する段階と、前記第１
許可および第２許可を平等にする平等化段階とを含む方
法。 （８）前記平等化段階が、前記第１調停手段から前記バ
スのマスタシップを要求して受け取る段階と、前記バス
を前記２次装置に許可する段階とを含むことを特徴とす
る、上記（７）に記載の装置。 （９）前記バスのマスタシップが前記第１調停手段に戻
る前に、前記バスの使用を求める全ての２次装置に前記
バスを許可する段階をさらに含む、上記（８）に記載の
方法。 （１０）前記の要求し受け取る段階の前に、前記バスへ
のプロセッサのアクセスが妨げられたという確認を要求
し受け取る段階を含む、上記（９）に記載の方法。 （１１）前記許可段階が、前記第２調停手段が要求中の
各装置に前記バスを順番に許可することを要求する段階
を含むことを特徴とする、上記（１０）に記載の方法。 （１２）複数の３次装置の間で前記バスの第３許可を調
停する段階をさらに含み、前記第３許可を調停する前記
段階が、前記バスの許可を要求する段階を含むことを特
徴とする、上記（１１）に記載の方法。
置に対するバスの許可を平等にする装置であって、第１
手段に接続された前記１次装置の間で前記バスの第１許
可を調停する第１手段と、第２手段に接続された前記２
次装置の間で前記バスの第２許可を調停する第２手段
と、前記第１手段および第２手段に接続された、前記第
１許可および第２許可を平等にする平等化手段とを含む
装置。 （２）前記平等化手段が、前記第１調停手段から前記バ
スのマスタシップを要求し受け取る制御手段と、前記バ
スを前記２次装置に許可する手段とを含むことを特徴と
する、上記（１）に記載の装置。 （３）前記バスの使用を求める全ての２次装置に前記バ
スが許可されてから、前記バスのマスタシップが前記第
１調停手段に戻ることを特徴とする、上記（２）に記載
の装置。 （４）前記バスのマスタシップを要求する前に、前記制
御手段が、前記バスへのプロセッサのアクセスが妨げら
れたという確認を要求し受け取ることを特徴とする、上
記（３）に記載の装置。 （５）前記許可手段が、前記第２調停手段が要求中の各
装置に前記バスを順番に許可することを要求する手段を
含むことを特徴とする、上記（４）に記載の装置。 （６）前記平等化手段に前記バスの許可を要求し、複数
の３次装置の間での前記バスの第３許可を調停する第３
調停手段をさらに含む、上記（５）に記載の装置。 （７）複数の１次装置および複数の２次装置に対するバ
スの許可を平等にする方法であって、前記１次装置の間
で前記バスの第１許可を調停する段階と、前記第２装置
の間で前記バスの第２許可を調停する段階と、前記第１
許可および第２許可を平等にする平等化段階とを含む方
法。 （８）前記平等化段階が、前記第１調停手段から前記バ
スのマスタシップを要求して受け取る段階と、前記バス
を前記２次装置に許可する段階とを含むことを特徴とす
る、上記（７）に記載の装置。 （９）前記バスのマスタシップが前記第１調停手段に戻
る前に、前記バスの使用を求める全ての２次装置に前記
バスを許可する段階をさらに含む、上記（８）に記載の
方法。 （１０）前記の要求し受け取る段階の前に、前記バスへ
のプロセッサのアクセスが妨げられたという確認を要求
し受け取る段階を含む、上記（９）に記載の方法。 （１１）前記許可段階が、前記第２調停手段が要求中の
各装置に前記バスを順番に許可することを要求する段階
を含むことを特徴とする、上記（１０）に記載の方法。 （１２）複数の３次装置の間で前記バスの第３許可を調
停する段階をさらに含み、前記第３許可を調停する前記
段階が、前記バスの許可を要求する段階を含むことを特
徴とする、上記（１１）に記載の方法。
【図１】ＰＣＩシステムのブロック・ダイアグラムであ
る。
る。
【図２】本発明を組み込んだコンピュータ・システムの
ブロック・ダイアグラムである。
ブロック・ダイアグラムである。
【図３】本発明を組み込んだコンピュータ・システムの
さらに詳細なブロック・ダイアグラムである。
さらに詳細なブロック・ダイアグラムである。
【図４】本発明で使用する制御状態機械の状態ダイアグ
ラムである。
ラムである。
【図５】本発明で使用するアービタ状態機械の状態ダイ
アグラムである。
アグラムである。
【図６】本発明によってＰＣＩブリッジおよびＩＳＡブ
リッジを処理するコンピュータ・システムの詳細なブロ
ック・ダイアグラムである。
リッジを処理するコンピュータ・システムの詳細なブロ
ック・ダイアグラムである。
【図７】ＰＣＩブリッジをもＩＳＡブリッジをも処理す
る際の、制御状態機械の状態のフロー・ダイアグラムで
ある。
る際の、制御状態機械の状態のフロー・ダイアグラムで
ある。
１００ ＣＰＵ １０５ ローカル・バス １１０ システム・メモリ １１５ ホスト・ブリッジ １２０ １次ＰＣＩバス １２５ 装置 １３０ 装置 １３５ 装置 １４０ 装置 １４５ ＰＣＩ−ＰＣＩブリッジ １５０ ２次ＰＣＩバス １５５ 装置 １６０ 装置 １６５ 装置 １７０ 装置 １７５ 論理装置 ３１０ アービタ状態機械 ３２０ 制御状態機械
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アミット・スマンラル・シャー アメリカ合衆国78681 テキサス州ラウン ド・ロック ノース・フィールド 309 (72)発明者 ケニス・ランディー・ウォード アメリカ合衆国78729 テキサス州オース チン ローンサム・ドーブ・コーブ 7800
Claims (12)
- 【請求項１】複数の１次装置および複数の２次装置に対
するバスの許可を平等にする装置であって、 第１手段に接続された前記１次装置の間で前記バスの第
１許可を調停する第１手段と、 第２手段に接続された前記２次装置の間で前記バスの第
２許可を調停する第２手段と、 前記第１手段および第２手段に接続された、前記第１許
可および第２許可を平等にする平等化手段とを含む装
置。 - 【請求項２】前記平等化手段が、 前記第１調停手段から前記バスのマスタシップを要求し
受け取る制御手段と、 前記バスを前記２次装置に許可する手段とを含むことを
特徴とする、請求項１に記載の装置。 - 【請求項３】前記バスの使用を求める全ての２次装置に
前記バスが許可されてから、前記バスのマスタシップが
前記第１調停手段に戻ることを特徴とする、請求項２に
記載の装置。 - 【請求項４】前記バスのマスタシップを要求する前に、
前記制御手段が、前記バスへのプロセッサのアクセスが
妨げられたという確認を要求し受け取ることを特徴とす
る、請求項３に記載の装置。 - 【請求項５】前記許可手段が、前記第２調停手段が要求
中の各装置に前記バスを順番に許可することを要求する
手段を含むことを特徴とする、請求項４に記載の装置。 - 【請求項６】前記平等化手段に前記バスの許可を要求
し、複数の３次装置の間での前記バスの第３許可を調停
する第３調停手段をさらに含む、請求項５に記載の装
置。 - 【請求項７】複数の１次装置および複数の２次装置に対
するバスの許可を平等にする方法であって、 前記１次装置の間で前記バスの第１許可を調停する段階
と、 前記第２装置の間で前記バスの第２許可を調停する段階
と、 前記第１許可および第２許可を平等にする平等化段階と
を含む方法。 - 【請求項８】前記平等化段階が、 前記第１調停手段から前記バスのマスタシップを要求し
て受け取る段階と、 前記バスを前記２次装置に許可する段階とを含むことを
特徴とする、請求項７に記載の装置。 - 【請求項９】前記バスのマスタシップが前記第１調停手
段に戻る前に、前記バスの使用を求める全ての２次装置
に前記バスを許可する段階をさらに含む、請求項８に記
載の方法。 - 【請求項１０】前記の要求し受け取る段階の前に、前記
バスへのプロセッサのアクセスが妨げられたという確認
を要求し受け取る段階を含む、請求項９に記載の方法。 - 【請求項１１】前記許可段階が、前記第２調停手段が要
求中の各装置に前記バスを順番に許可することを要求す
る段階を含むことを特徴とする、請求項１０に記載の方
法。 - 【請求項１２】複数の３次装置の間で前記バスの第３許
可を調停する段階をさらに含み、前記第３許可を調停す
る前記段階が、前記バスの許可を要求する段階を含むこ
とを特徴とする、請求項１１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/762901 | 1996-12-10 | ||
| US08/762,901 US5805836A (en) | 1996-12-10 | 1996-12-10 | Method and apparatus for equalizing grants of a data bus to primary and secondary devices |
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|---|---|
| JPH10177544A true JPH10177544A (ja) | 1998-06-30 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7433989B2 (en) | 1999-07-05 | 2008-10-07 | Ricoh Company, Ltd. | Arbitration method of a bus bridge |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6021483A (en) * | 1997-03-17 | 2000-02-01 | International Business Machines Corporation | PCI-to-PCI bridges with a timer register for storing a delayed transaction latency |
| US6446151B1 (en) * | 1999-09-29 | 2002-09-03 | Agere Systems Guardian Corp. | Programmable time slot interface bus arbiter |
| CN100356355C (zh) * | 2003-08-01 | 2007-12-19 | 上海奇码数字信息有限公司 | 仲裁器和仲裁方法 |
| ATE329436T1 (de) * | 2003-12-11 | 2006-06-15 | Cit Alcatel | Methode für den schutz des anschlu es zwischen einer transportnetznabe und einem zentralen aufstellungsort/ pop |
| KR20050072541A (ko) * | 2004-01-07 | 2005-07-12 | 삼성전자주식회사 | 버스 할당 방법 및 장치 |
| KR100596982B1 (ko) * | 2004-12-15 | 2006-07-05 | 삼성전자주식회사 | 이중 계층 버스 구조, 이중 계층 버스 구조를 가진 시스템온 칩 시스템 및 시스템 온 칩 시스템의 버스 액세스 방법 |
| US20090037635A1 (en) * | 2006-03-17 | 2009-02-05 | Shanghai Magima Digital Information Co., Ltd. | Bus arbitration device |
| CN102004709B (zh) * | 2009-08-31 | 2013-09-25 | 国际商业机器公司 | 处理器局部总线到高级可扩展接口之间的总线桥及映射方法 |
| CN111478842A (zh) * | 2020-04-15 | 2020-07-31 | 联合华芯电子有限公司 | 一种高速数据传输***和方法 |
| CN111478841A (zh) * | 2020-04-15 | 2020-07-31 | 联合华芯电子有限公司 | 一种采用特殊编码方式的数据传输***和方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3983540A (en) * | 1975-09-08 | 1976-09-28 | Honeywell Inc. | Rapid bus priority resolution |
| JPS5553722A (en) * | 1978-10-17 | 1980-04-19 | Toshiba Corp | Priority control system |
| US4570220A (en) * | 1983-11-25 | 1986-02-11 | Intel Corporation | High speed parallel bus and data transfer method |
| US4654820A (en) * | 1983-11-30 | 1987-03-31 | At&T Bell Laboratories | Interrupt bus structure |
| US4633394A (en) * | 1984-04-24 | 1986-12-30 | International Business Machines Corp. | Distributed arbitration for multiple processors |
| US4621202A (en) * | 1984-11-13 | 1986-11-04 | Motorola, Inc. | Bi-directional bus isolation circuit |
| US4785394A (en) * | 1986-09-19 | 1988-11-15 | Datapoint Corporation | Fair arbitration technique for a split transaction bus in a multiprocessor computer system |
| EP0288648B1 (en) * | 1987-04-22 | 1992-07-08 | International Business Machines Corporation | Adapter bus switch for improving the availability of a control unit |
| US4924380A (en) * | 1988-06-20 | 1990-05-08 | Modular Computer Systems, Inc. (Florida Corporation) | Dual rotating priority arbitration method for a multiprocessor memory bus |
| US5175822A (en) * | 1989-06-19 | 1992-12-29 | International Business Machines Corporation | Apparatus and method for assigning addresses to scsi supported peripheral devices |
| DE69030640T2 (de) * | 1989-11-03 | 1997-11-06 | Compaq Computer Corp | Multiprozessorarbitrierung in für Einzelprozessor bestimmten Arbitrierungsschemas |
| US5146596A (en) * | 1990-01-29 | 1992-09-08 | Unisys Corporation | Multiprocessor multifunction arbitration system with two levels of bus access including priority and normal requests |
| US5420989A (en) * | 1991-06-12 | 1995-05-30 | Cyrix Corporation | Coprocessor interface supporting I/O or memory mapped communications |
| EP0559408B1 (en) * | 1992-03-04 | 1998-08-26 | Motorola, Inc. | A method and apparatus for performing bus arbitration using an arbiter in a data processing system |
| US5450551A (en) * | 1993-05-28 | 1995-09-12 | International Business Machines Corporation | System direct memory access (DMA) support logic for PCI based computer system |
| US5475850A (en) * | 1993-06-21 | 1995-12-12 | Intel Corporation | Multistate microprocessor bus arbitration signals |
| JPH07200432A (ja) * | 1993-12-17 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | データ通信方法及びシステム連結装置 |
| US5555383A (en) * | 1994-11-07 | 1996-09-10 | International Business Machines Corporation | Peripheral component interconnect bus system having latency and shadow timers |
| US5737494A (en) * | 1994-12-08 | 1998-04-07 | Tech-Metrics International, Inc. | Assessment methods and apparatus for an organizational process or system |
-
1996
- 1996-12-10 US US08/762,901 patent/US5805836A/en not_active Expired - Fee Related
-
1997
- 1997-07-08 TW TW086109622A patent/TW342475B/zh active
- 1997-08-27 KR KR1019970041382A patent/KR100237983B1/ko not_active IP Right Cessation
- 1997-11-08 CN CNB97122269XA patent/CN1133939C/zh not_active Expired - Fee Related
- 1997-11-19 JP JP9318190A patent/JPH10177544A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7433989B2 (en) | 1999-07-05 | 2008-10-07 | Ricoh Company, Ltd. | Arbitration method of a bus bridge |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1184973A (zh) | 1998-06-17 |
| CN1133939C (zh) | 2004-01-07 |
| US5805836A (en) | 1998-09-08 |
| TW342475B (en) | 1998-10-11 |
| KR100237983B1 (ko) | 2000-01-15 |
| KR19980063425A (ko) | 1998-10-07 |
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|---|---|---|---|
| RD14 | Notification of resignation of power of sub attorney |
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