JPH10173161A - Manufacturing method of amplifying type solid-state image pickup element - Google Patents
Manufacturing method of amplifying type solid-state image pickup elementInfo
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- JPH10173161A JPH10173161A JP8328633A JP32863396A JPH10173161A JP H10173161 A JPH10173161 A JP H10173161A JP 8328633 A JP8328633 A JP 8328633A JP 32863396 A JP32863396 A JP 32863396A JP H10173161 A JPH10173161 A JP H10173161A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、増幅型固体撮像素
子の製法に係わる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an amplification type solid-state imaging device.
【０００２】[0002]
【従来の技術】近年、固体撮像素子の高解像度化の要求
に従って、画素毎に光信号電荷を増幅する増幅型固体撮
像素子が開発されている。この増幅型固体撮像素子は、
画素毎にＭＯＳ型トランジスタを備え、画素に光電変換
された電荷を蓄積し、この電荷をトランジスタの電流変
調として取り出す一種の信号変換を行うものを指してい
る。2. Description of the Related Art In recent years, in accordance with a demand for higher resolution of a solid-state imaging device, an amplification type solid-state imaging device for amplifying an optical signal charge for each pixel has been developed. This amplification type solid-state imaging device
This refers to a type of signal conversion in which a MOS transistor is provided for each pixel, and the photoelectrically converted charge is accumulated in the pixel, and the charge is extracted as current modulation of the transistor.
【０００３】[0003]
【発明が解決しようとする課題】図７〜図９は、増幅型
固体撮像素子の一例を示す。但し、図７は平面図、図８
は信号線、垂直選択線、コンタクトバッファ層、ドレイ
ン電源線を省略した画素ＭＯＳトランジスタのみの平面
図、図９は図８のＣ−Ｃ線上の断面図を示す。この増幅
型固体撮像素子５１は、第１導電型例えばｐ型のシリコ
ン半導体基板５２上に第２導電型即ちｎ型の半導体領
域、即ちオーバーフローバリア領域５３及びｐ型の半導
体ウエル領域５４が形成され、さらにチャネルを構成す
るｐ型の電荷蓄積ウエル領域、いわゆるセンサウエル領
域８０が形成され、このｐ型のセンサウエル領域８０上
にＳｉＯ2 等によるゲート絶縁膜５５を介して光を透過
しうるリング状のゲート電極５６が形成され、そのリン
グ状のゲート電極５６の中心孔及び外周に対応するｐ型
半導体ウエル領域５４にゲート電極５６をマスクとする
セルフアラインにてそれぞれｎ型のソース領域５７及び
ドレイン領域５８が形成され、ここに１画素となるＭＯ
Ｓ型トランジスタ（以下画素ＭＯＳトランジスタと称す
る）５９が構成される。リング状のゲート電極５６は、
光をできるだけ吸収しないように薄いか、透明の材料が
選ばれ、この例では薄膜の多結晶シリコンが用いられ
る。FIGS. 7 to 9 show an example of an amplification type solid-state imaging device. 7 is a plan view and FIG.
9 is a plan view of only a pixel MOS transistor from which a signal line, a vertical selection line, a contact buffer layer, and a drain power supply line are omitted, and FIG. 9 is a cross-sectional view taken along line CC of FIG. In the amplification type solid-state imaging device 51, a second conductivity type, that is, an n-type semiconductor region, that is, an overflow barrier region 53 and a p-type semiconductor well region 54 are formed on a first conductivity type, for example, a p-type silicon semiconductor substrate 52. Further, a p-type charge storage well region, that is, a so-called sensor well region 80 which forms a channel is formed, and a ring capable of transmitting light through the gate insulating film 55 made of SiO 2 or the like is formed on the p-type sensor well region 80. A gate electrode 56 is formed. An n-type source region 57 and a n-type source region 57 are formed in a p-type semiconductor well region 54 corresponding to the center hole and the outer periphery of the ring-shaped gate electrode 56 by self-alignment using the gate electrode 56 as a mask. A drain region 58 is formed, and an MO that forms one pixel is formed here.
An S-type transistor (hereinafter, referred to as a pixel MOS transistor) 59 is configured. The ring-shaped gate electrode 56 is
A thin or transparent material is selected so as not to absorb light as much as possible. In this example, a thin film of polycrystalline silicon is used.
【０００４】この画素ＭＯＳトランジスタ５９が、図７
及び図８に示すように、複数個のマトリックス状に配列
され、各列に対応する画素ＭＯＳトランジスタ５９のソ
ース領域５７が垂直方向に沿って形成された例えば第１
層Ａｌによる共通の信号線６１に接続され、この信号線
６１と直行するように画素ＭＯＳトランジスタ５９の各
行間に対応する位置に例えば第２層Ａｌによる垂直選択
線６２が水平方向に沿って形成される。The pixel MOS transistor 59 is arranged as shown in FIG.
As shown in FIG. 8, for example, a first region in which a plurality of source regions 57 of pixel MOS transistors 59 corresponding to each column are formed along a vertical direction,
A vertical selection line 62 made of, for example, a second layer Al is formed along a horizontal direction at a position corresponding to a space between the rows of the pixel MOS transistors 59 so as to be connected to a common signal line 61 made of the layer Al and perpendicular to the signal line 61. Is done.
【０００５】そして、水平方向に隣り合う２つの画素Ｍ
ＯＳトランジスタ５９のリング状のゲート電極５６にそ
れぞれまたがり、且つ対応する垂直選択線６２に延長す
るように例えば多結晶シリコンからなる配線層、即ちＵ
字型のコンタクトバッファ層６３が形成され、このコン
タクトバッファ層６３の両側がそれぞれ２つの画素ＭＯ
Ｓトランジスタ、即ちそのゲート電極５６に電気的に接
続されると共に、中間部が垂直選択線６２に電気的に接
続される。[0005] Two horizontally adjacent pixels M
A wiring layer made of, for example, polycrystalline silicon, ie, U, extends over each of the ring-shaped gate electrodes 56 of the OS transistor 59 and extends to the corresponding vertical selection line 62.
The contact buffer layer 63 is formed in the shape of a letter.
It is electrically connected to the S transistor, that is, its gate electrode 56, and its middle part is electrically connected to the vertical selection line 62.
【０００６】さらに、コンタクトバッファ層６３にまた
がらない画素ＭＯＳトランジスタ５９間に、ドレイン領
域５８に接続した例えば第１層Ａｌによるドレイン電源
線６４が形成される。６５はドレイン領域５８とドレイ
ン電源線６４とのコンタクト部、６６はソース領域５７
と信号線６１とのコンタクト部、６７はコンタクトバッ
ファ層６３と垂直選択線６２とのコンタクト部である。Further, a drain power supply line 64 made of, for example, a first layer Al connected to the drain region 58 is formed between the pixel MOS transistors 59 not extending over the contact buffer layer 63. 65 is a contact portion between the drain region 58 and the drain power supply line 64, and 66 is a source region 57
And a signal line 61, and 67 is a contact portion between the contact buffer layer 63 and the vertical selection line 62.
【０００７】そして、この増幅型固体撮像素子５１にお
いては、画素ＭＯＳトランジスタ５９の部分を示す図９
に示すように、ｐ型半導体ウエル領域５４内のドレイン
領域５８より深い位置において、ドレイン領域５８と同
導電型の即ちｎ型のチャネルストップ領域７１を形成
し、本例ではチャネルストップ領域７１がゲート電極５
６を取り囲むようにドレイン領域５８の全域下に形成さ
れる。このチャネルストップ領域７１が形成されること
によって形成されたポテンシャルバリアによって、隣接
する画素ＭＯＳトランジスタへのブルーミングの発生を
阻止し、画素に蓄積する信号電荷量を充分に確保できる
利点を有するものである。In the amplification type solid-state image pickup device 51, FIG.
As shown in FIG. 5, at the position deeper than the drain region 58 in the p-type semiconductor well region 54, a channel stop region 71 of the same conductivity type as the drain region 58, that is, an n-type channel stop region is formed. Electrode 5
6 is formed under the entire region of the drain region 58 so as to surround the drain region 6. The potential barrier formed by the formation of the channel stop region 71 has the advantage that blooming in the adjacent pixel MOS transistor is prevented and the signal charge amount accumulated in the pixel can be sufficiently secured. .
【０００８】即ち、上述のチャネルストップ領域７１が
形成されていない場合には、図１２の画素ＭＯＳトラン
ジスタの電荷蓄積状態におけるポテンシャルのシュミレ
ーションで示すように、チャネルストップとしてのドレ
イン部分のポテンシャルバリアがドレイン領域の表面以
外では全く形成されておらず、また、オーバーフローバ
リア領域のポテンシャルバリアも拡散電位程度であり、
ほとんど形成されていない。このため、蓄積された信号
電荷が隣接する画素ＭＯＳトランジスタ側に漏れ出ると
いうブルーミングが起こり易く、画素に蓄積する信号電
荷量も増幅型固体撮像素子としては不十分なものであっ
た。That is, when the above-described channel stop region 71 is not formed, the potential barrier of the drain portion serving as the channel stop is changed to the drain as shown by the potential simulation in the charge accumulation state of the pixel MOS transistor in FIG. It is not formed at all except on the surface of the region, and the potential barrier of the overflow barrier region is about the diffusion potential,
Almost not formed. For this reason, blooming in which the accumulated signal charges leak to the adjacent pixel MOS transistor side is likely to occur, and the amount of signal charges accumulated in the pixel is insufficient for an amplification type solid-state imaging device.
【０００９】これに対し、チャネルストップ領域７１を
有する場合には図１１のポテンシャルのシュミレーショ
ンで示すように、チャネルストップ領域７１によってド
レイン領域５８以外の領域、即ちドレイン領域直下の領
域でもポテンシャルバリアが形成され、ゲート電極５６
下に蓄積された信号電荷はこのチャネルストップ領域７
１のポテンシャルバリアによって隣接する画素ＭＯＳト
ランジスタに流れず、ブルーミングの発生が阻止され
る。また、このチャネルストップ領域７１によるポテン
シャルバリアにより、信号電荷量が増加し、出力電圧、
ダイナミックレンジの増加が図れる。On the other hand, when the channel stop region 71 is provided, a potential barrier is formed in the region other than the drain region 58, that is, in the region immediately below the drain region by the channel stop region 71, as shown by the potential simulation in FIG. And the gate electrode 56
The signal charge accumulated below is generated in the channel stop region 7.
The one potential barrier does not flow to the adjacent pixel MOS transistor, thereby preventing blooming. In addition, the potential barrier due to the channel stop region 71 increases the amount of signal charges, and increases the output voltage,
The dynamic range can be increased.
【００１０】図１２で示すチャネルストップ領域７１の
ない場合、光電変換によって生じた正孔、電子のうちの
電子は、オーバーフローバリア領域に蓄積され、オーバ
ーフローバリア領域のポテンシャルを変調させてしまう
が、図１１のチャネルストップ領域７１を有する場合
は、電子はこのチャネルストップ領域７１を通じてドレ
イン領域５８に吸収される。従って、オーバーフローバ
リア領域５３及びセンサウエル領域８０のポテンシャル
が電子によって変調されることがない。When the channel stop region 71 shown in FIG. 12 is not provided, electrons out of holes and electrons generated by photoelectric conversion are accumulated in the overflow barrier region and modulate the potential of the overflow barrier region. If there are eleven channel stop regions 71, electrons are absorbed into the drain region 58 through the channel stop regions 71. Therefore, the potentials of the overflow barrier region 53 and the sensor well region 80 are not modulated by the electrons.
【００１１】この画素ＭＯＳトランジスタ５９では、図
１０に示すように、リング状のゲート電極５６を透過し
た光が電子・正孔を発生し、このうちの正孔ｈが信号電
荷としてリング状のゲート電極５６下のｐ型のセンサウ
エル領域８０に蓄積される。垂直選択線６２を通してリ
ング状のゲート電極５６に高い電圧が印加され、画素Ｍ
ＯＳトランジスタ５９がオンすると、ドレイン電流Ｉｄ
が表面のチャネルに流れ、このドレイン電流Ｉｄが信号
電荷ｈにより変化を受けるので、このドレイン電流Ｉｄ
を信号線６１を通して出力し、その変化量を信号出力と
する。図１０において、６０は層間絶縁層である。In the pixel MOS transistor 59, as shown in FIG. 10, the light transmitted through the ring-shaped gate electrode 56 generates electrons and holes, and the holes h are used as signal charges in the ring-shaped gate electrode 56. It is accumulated in the p-type sensor well region 80 below the electrode 56. A high voltage is applied to the ring-shaped gate electrode 56 through the vertical selection line 62, and the pixel M
When the OS transistor 59 is turned on, the drain current Id
Flows through the surface channel, and the drain current Id is changed by the signal charge h.
Is output through a signal line 61, and the amount of change is defined as a signal output. In FIG. 10, reference numeral 60 denotes an interlayer insulating layer.
【００１２】次に、この増幅型固体撮像素子５１の製法
の例を示す。図１３Ａに示すように、ｐ型シリコン基板
５２上にｎ型のオーバーフローバリア領域５３、ｐ型半
導体ウエル領域５４、さらにチャネルを構成するｐ型の
電荷蓄積ウエル領域、いわゆるセンサウエル領域８０を
順次形成した後、ｐ型のセンサウエル領域８０の表面に
ゲート絶縁膜２５を例えばＣＶＤ法により被着形成す
る。ここで、ｐ型半導体基板５２、ｐ型半導体ウエル領
域５４及びｐ型センサウエル領域８０の不純物濃度関係
は、センサウエル領域８０が最も高く、次いでｐ型半導
体基板５２、ｐ型半導体ウエル領域５４の順に低くなっ
ている。Next, an example of a method of manufacturing the amplification type solid-state imaging device 51 will be described. As shown in FIG. 13A, an n-type overflow barrier region 53, a p-type semiconductor well region 54, and a p-type charge accumulation well region forming a channel, that is, a sensor well region 80 are sequentially formed on a p-type silicon substrate 52. After that, the gate insulating film 25 is formed on the surface of the p-type sensor well region 80 by, for example, a CVD method. Here, the impurity concentration relationship between the p-type semiconductor substrate 52, the p-type semiconductor well region 54, and the p-type sensor well region 80 is highest in the sensor well region 80, and then in the p-type semiconductor substrate 52 and the p-type semiconductor well region 54. It is getting lower in order.
【００１３】次に、図１３Ｂに示すように、ゲート絶縁
膜５５上にその後形成されるドレイン領域の直下の部分
に対応する位置に開口８１を有する第１のフォトレジス
トマスク８２を形成し、このフォトレジストマスク８２
を介してｎ型不純物８３をイオン注入し、ｐ型ウエル領
域５４内にｎ型のチャネルストップ領域７１を形成す
る。Next, as shown in FIG. 13B, a first photoresist mask 82 having an opening 81 is formed on the gate insulating film 55 at a position corresponding to a portion immediately below a drain region to be subsequently formed. Photoresist mask 82
An n-type impurity 83 is ion-implanted through the substrate to form an n-type channel stop region 71 in the p-type well region 54.
【００１４】次に、図１４Ｃに示すように、第１のフォ
トレジストマスク８２を除去した後、ゲート絶縁膜５５
上にゲート電極となる薄い多結晶シリコン層５６を例え
ばＣＶＤ法にて形成し、この多結晶シリコン層５６上に
ゲート電極に対応するパターンを有する第２のフォトレ
ジストマスク８４を形成する。Next, as shown in FIG. 14C, after removing the first photoresist mask 82, the gate insulating film 55 is removed.
A thin polysilicon layer 56 serving as a gate electrode is formed thereon by, for example, a CVD method, and a second photoresist mask 84 having a pattern corresponding to the gate electrode is formed on the polysilicon layer 56.
【００１５】次に、図１４Ｄに示すように、この第２の
フォトレジストマスク８４を介して多結晶シリコン層７
２を選択的にエッチング除去して、多結晶シリコン層７
２によるゲート電極５６を形成し、この第２のフォトレ
ジストマスク８４及びゲート電極５６をマスクにして、
ｎ型不純物８５をイオン注入してセルフアラインにて、
ｐ型のセンサウエル領域８０内にｎ型のソース領域５７
及びドレイン領域５８を形成する。このようにして、ド
レイン領域５８直下にチャネルストップ領域７１が形成
された画素ＭＯＳトランジスタ５９が作成される。Next, as shown in FIG. 14D, the polysilicon layer 7 is
2 is selectively removed by etching to remove the polycrystalline silicon layer 7.
2, a gate electrode 56 is formed, and the second photoresist mask 84 and the gate electrode 56 are used as masks.
n-type impurity 85 is ion-implanted and self-aligned,
The n-type source region 57 is provided in the p-type sensor well region 80.
And a drain region 58 are formed. Thus, the pixel MOS transistor 59 having the channel stop region 71 formed immediately below the drain region 58 is formed.
【００１６】この後は、図１５に示すように、ゲート電
極５６上の絶縁膜に開口したコンタクト孔（図示せず）
を通して隣接する２つのゲート電極５６に接続するよう
に、ゲート電極５６と同材料、本例では多結晶シリコン
によるコンタクトバッファ層（いわゆる画素間配線層）
６３を形成し、互いにゲート電極５６同士が接続された
目的の画素ＭＯＳトランジスタ５９を得る。Thereafter, as shown in FIG. 15, a contact hole (not shown) opened in the insulating film on the gate electrode 56.
Through a contact buffer layer (so-called inter-pixel wiring layer) made of the same material as the gate electrode 56, in this example, polycrystalline silicon so as to be connected to two adjacent gate electrodes 56 through
63 are formed, and a target pixel MOS transistor 59 in which the gate electrodes 56 are connected to each other is obtained.
【００１７】しかし、この製法により形成した画素ＭＯ
Ｓトランジスタ５９においては、それぞれ第１のフォト
レジストマスク８２及び第２のフォトレジストマスク８
４を用いて、チャネルストップ領域７１及びゲート電極
５６、ソース領域５７、ドレイン領域５８を形成してい
るため、チャネルストップ領域７１とゲート電極５６、
ドレイン領域５８との合わせ精度が問題となる。第１の
フォトレジストマスク８２と第２のフォトレジスト８４
との間に、若干のマスクずれが生じている場合には、図
１６に示すように、チャネルストップ領域７１とゲート
電極５６、ドレイン領域５８との合わせ精度が悪くな
る。このように合わせ精度が悪い場合、画素サイズが縮
小しドレイン線幅が微細化したときの隣接画素へのブル
ーミングが生じやすいという問題があり、もしくはリセ
ット動作に必要な基板電圧（Ｖsub ）値が大きくなりす
ぎるという問題があった。However, the pixel MO formed by this manufacturing method
In the S transistor 59, the first photoresist mask 82 and the second photoresist mask 8
4, the channel stop region 71 and the gate electrode 56, the source region 57, and the drain region 58 are formed.
The accuracy of alignment with the drain region 58 becomes a problem. First photoresist mask 82 and second photoresist 84
In the case where a slight mask shift occurs between these steps, the alignment accuracy of the channel stop region 71 with the gate electrode 56 and the drain region 58 deteriorates as shown in FIG. When the alignment accuracy is poor as described above, there is a problem that blooming is likely to occur in adjacent pixels when the pixel size is reduced and the drain line width is reduced, or the substrate voltage ( Vsub ) value required for the reset operation is reduced. There was a problem that it became too large.
【００１８】一方、ドレイン領域とチャネルストップ領
域とをセルフアライン的に形成するために、例えば図１
７に示す比較例の増幅型固体撮像素子９１のように、ド
レイン領域５８及びソース領域５７の直下にドレイン領
域及びソース領域と同導電型の即ちｎ型のチャネルスト
ップ領域７１，７１′を形成して増幅型固体撮像素子９
１を構成することもできる。７１はドレイン領域５８直
下のチャネルストップ領域、７１′はソース領域５７直
下のチャネルストップ領域である。その他の構成は、先
に図７〜図９に示した例の増幅型固体撮像素子５１と同
様である。この場合には、次のように増幅型固体撮像素
子９１を製造する。On the other hand, in order to form the drain region and the channel stop region in a self-aligned manner, for example, FIG.
7, an n-type channel stop region 71, 71 'of the same conductivity type as the drain region and the source region is formed immediately below the drain region 58 and the source region 57, as in the amplification type solid-state imaging device 91 of the comparative example shown in FIG. Amplifying solid-state imaging device 9
1 can also be configured. Reference numeral 71 denotes a channel stop region immediately below the drain region 58, and reference numeral 71 'denotes a channel stop region immediately below the source region 57. Other configurations are the same as those of the amplification type solid-state imaging device 51 of the example shown in FIGS. In this case, the amplification type solid-state imaging device 91 is manufactured as follows.
【００１９】まず、図１８Ａに示すように、ｐ型シリコ
ン基板５２上にｎ型のオーバーフローバリア領域５３、
ｐ型半導体ウエル領域５４を順次形成し、さらにチャネ
ルを構成するｐ型の電荷蓄積ウエル領域、いわゆるセン
サウエル領域８０を形成し、この上にＳｉＯ2 等による
ゲート絶縁膜５５及びゲート電極となる薄い多結晶シリ
コン層７２を順次形成する。First, as shown in FIG. 18A, an n-type overflow barrier region 53 is formed on a p-type silicon substrate 52.
A p-type semiconductor well region 54 is sequentially formed, and a p-type charge storage well region, a so-called sensor well region 80, which forms a channel is formed thereon. A gate insulating film 55 of SiO 2 or the like and a thin film serving as a gate electrode are formed thereon. A polycrystalline silicon layer 72 is formed sequentially.
【００２０】次に、図１８Ｂに示すように、多結晶シリ
コン層７２上に画素のゲート電極に対応する開口８１の
パターンを有するフォトレジストマスク８６を形成す
る。そして、このフォトレジストマスク８６を用いて多
結晶シリコン層７２を選択エッチングして多結晶シリコ
ン層７２によるゲート電極５６を形成する。Next, as shown in FIG. 18B, a photoresist mask 86 having a pattern of an opening 81 corresponding to a gate electrode of a pixel is formed on the polycrystalline silicon layer 72. Then, the polysilicon layer 72 is selectively etched using the photoresist mask 86 to form the gate electrode 56 of the polysilicon layer 72.
【００２１】次に、図１９Ｃに示すように、同じフォト
レジストマスク８６を用いて、第１のｎ型不純物イオン
注入８３を行い、ｎ型のソース領域５７及びドレイン領
域５８を形成し、次いで、同じくフォトレジストマスク
８６を用いて第２のｎ型不純物イオン注入８５を行い、
ｐ型半導体ウエル領域５４内のドレイン領域５８及びソ
ース領域５７直下に対応する所定深さ位置にｎ型イオン
注入領域７１及び７１′を形成する。ドレイン領域５８
直下に対応するｎ型イオン注入領域７１がチャネルスト
ップ領域として作用する。第１のイオン注入８３と第２
のイオン注入８５とは、どちらを先にしても良い。Next, as shown in FIG. 19C, a first n-type impurity ion implantation 83 is performed using the same photoresist mask 86 to form an n-type source region 57 and a drain region 58. Similarly, a second n-type impurity ion implantation 85 is performed using the photoresist mask 86,
N-type ion-implanted regions 71 and 71 ′ are formed at predetermined depths in the p-type semiconductor well region 54 immediately below the drain region 58 and the source region 57. Drain region 58
The n-type ion implantation region 71 immediately below serves as a channel stop region. First ion implantation 83 and second ion implantation 83
The ion implantation 85 may be performed first.
【００２２】次に、図１９Ｄに示すように、ゲート電極
５６上の絶縁膜に開口したコンタクト孔（図示せず）を
通して隣接する２つのゲート電極５６に接続するよう
に、ゲート電極５６と同材料、本例では多結晶シリコン
によるコンタクトバッファ層（いわゆる画素間配線層）
６３を形成し、互いにゲート電極５６同士が接続された
目的の画素ＭＯＳトランジスタ５９を得る。このように
して、目的の増幅型固体撮像素子９１を得ることができ
る。Next, as shown in FIG. 19D, the same material as the gate electrode 56 is connected to two adjacent gate electrodes 56 through a contact hole (not shown) opened in the insulating film on the gate electrode 56. In this example, a contact buffer layer made of polycrystalline silicon (so-called inter-pixel wiring layer)
63 are formed, and a target pixel MOS transistor 59 in which the gate electrodes 56 are connected to each other is obtained. Thus, the intended amplification type solid-state imaging device 91 can be obtained.
【００２３】この製法によれば、１つのフォトレジスト
マスク８６を用いて、ゲート電極５６と、チャネルを構
成するセンサウエル領域８０、ソース領域５７及びドレ
イン領域５８と、更にソース領域５７及びドレイン領域
５８直下のｎ型イオン注入領域７１及び７１′とがセル
ファライン的に形成される。従って、ソース領域５７及
びドレイン領域５８の直下に対応する位置に精度良くｎ
型イオン注入領域７１′及びチャネルストップ領域７１
を形成することができる。同時にマスク工程も図１３及
び図１４に示した製造工程の場合に比べて１つ省略する
ことができ、製造工程の簡素化が図れる。According to this manufacturing method, using one photoresist mask 86, the gate electrode 56, the sensor well region 80, the source region 57 and the drain region 58 constituting the channel, and the source region 57 and the drain region 58 The n-type ion implantation regions 71 and 71 'immediately below are formed in a self-aligned manner. Therefore, n is precisely placed at a position directly below the source region 57 and the drain region 58.
-Type ion implantation region 71 'and channel stop region 71
Can be formed. At the same time, one mask step can be omitted as compared with the case of the manufacturing steps shown in FIGS. 13 and 14, and the manufacturing steps can be simplified.
【００２４】しかしながら、この製法では、ソース領域
５７の下にもチャネルストップ領域７１が形成されるこ
とにより、前述の合わせずれの場合と同様に、画素ＭＯ
Ｓトランジスタ５９に蓄積された電荷をリセットする際
に必要とする基板電圧（Ｖsub ）値が大きくなるという
問題があった。However, in this manufacturing method, since the channel stop region 71 is also formed below the source region 57, similar to the case of the misalignment described above, the pixel MO
There has been a problem that the substrate voltage (V sub ) value required for resetting the charge stored in the S transistor 59 becomes large.
【００２５】上述した問題の解決のために、本発明にお
いては、ドレイン領域下のみにセルフアラインでチャネ
ルストップ領域を形成して画素の特性が均一化され良好
な画像が得られる増幅型固体撮像素子の製法を提供する
ものである。In order to solve the above-mentioned problem, according to the present invention, an amplifying solid-state image pickup device in which a channel stop region is formed in a self-aligned manner only under a drain region to make pixel characteristics uniform and obtain a good image. Is provided.
【００２６】[0026]
【課題を解決するための手段】本発明の増幅型固体撮像
素子の製法は、画素トランジスタのゲート電極を形成し
た後、これの上の第１のレジストマスクを介してイオン
注入で半導体領域にソース領域及びドレイン領域を形成
した後、第１のレジストマスクを残してソース領域を覆
う第２のレジストマスクを形成し、これら第１及び第２
のレジストマスクを介してイオン注入でドレイン領域直
下にチャネルストップ領域を形成する。According to a method of manufacturing an amplification type solid-state imaging device of the present invention, after a gate electrode of a pixel transistor is formed, a source is introduced into a semiconductor region by ion implantation through a first resist mask on the gate electrode. After forming the region and the drain region, a second resist mask covering the source region is formed while leaving the first resist mask, and the first and second resist masks are formed.
A channel stop region is formed immediately below the drain region by ion implantation through the above resist mask.
【００２７】上述の本発明製法によれば、第１のレジス
トマスクを残してソース領域を覆う第２のレジストマス
クを形成してからチャネルストップ領域を形成するイオ
ン注入を行うことにより、ドレイン直下にチャネルスト
ップ領域が形成され、ソース領域直下にはチャネルスト
ップ領域は形成されない。また、ゲート電極上の第１の
レジストマスクを残してチャネルストップ領域が形成さ
れるので、第１のレジストマスクにより先に形成された
ゲート電極及びドレイン領域と、チャネルストップ領域
とのセルフアライメントがなされる。According to the above-described method of the present invention, the ion implantation for forming the channel stop region is performed after forming the second resist mask covering the source region while leaving the first resist mask. A channel stop region is formed, and no channel stop region is formed immediately below the source region. Further, since the channel stop region is formed while leaving the first resist mask on the gate electrode, self-alignment between the gate electrode and the drain region previously formed by the first resist mask and the channel stop region is performed. You.
【００２８】[0028]
【発明の実施の形態】本発明に係る増幅型固体撮像素子
の製法は、画素トランジスタのゲート電極を形成した
後、このゲート電極上の第１のレジストマスクを介して
イオン注入で半導体領域にソース領域及びドレイン領域
を形成する工程と、第１のレジストマスクを残してソー
ス領域を覆う第２のレジストマスクを形成する工程と、
第１及び第２のレジストマスクを介してイオン注入でド
レイン領域直下にチャネルストップ領域を形成する工程
とを有する。DESCRIPTION OF THE PREFERRED EMBODIMENTS In a method of manufacturing an amplification type solid-state imaging device according to the present invention, after a gate electrode of a pixel transistor is formed, a source is implanted into a semiconductor region by ion implantation through a first resist mask on the gate electrode. Forming a region and a drain region; forming a second resist mask covering the source region while leaving the first resist mask;
Forming a channel stop region immediately below the drain region by ion implantation through the first and second resist masks.
【００２９】以下、図面を参照して本発明に係る増幅型
固体撮像素子の製法の実施例について説明する。図１〜
図３は、本発明製法で得られる増幅型固体撮像素子の構
成例を示す。但し、図１は平面図、図２は信号線、垂直
選択線、コンタクトバッファ層、ドレイン電源線を省略
した画素ＭＯＳトランジスタのみの平面図、図３は図２
のＢ−Ｂ線上の断面図を示す。An embodiment of a method for manufacturing an amplification type solid-state imaging device according to the present invention will be described below with reference to the drawings. Figure 1
FIG. 3 shows a configuration example of an amplification type solid-state imaging device obtained by the manufacturing method of the present invention. However, FIG. 1 is a plan view, FIG. 2 is a plan view of only a pixel MOS transistor in which a signal line, a vertical selection line, a contact buffer layer, and a drain power supply line are omitted, and FIG.
2 shows a cross-sectional view of FIG.
【００３０】本例の増幅型固体撮像素子２１は、図１〜
図３に示すように、前述の図７〜図９と同様に、第１導
電型例えばｐ型のシリコン半導体基板２２上に第２導電
型即ちｎ型の半導体領域、即ちオーバーフローバリア領
域２３及びｐ型の半導体ウエル領域２４が形成され、さ
らにチャネルを構成するｐ型の電荷蓄積ウエル領域、い
わゆるセンサウエル領域５０を形成し、このｐ型のセン
サウエル領域５０上にＳｉＯ2 等によるゲート絶縁膜２
５を介して光を透過しうるリング状のゲート電極２６が
形成され、そのリング状のゲート電極２６の中心孔及び
外周に対応するｐ型のセンサウエル領域５０にゲート電
極２６をマスクとするセルフアラインにてそれぞれｎ型
のソース領域２７及びドレイン領域２８が形成され、こ
こに１画素となる画素ＭＯＳトランジスタ２９が構成さ
れる。リング状のゲート電極２６は、光をできるだけ吸
収しないように薄いか、透明の材料が選ばれ、この例で
は薄膜の多結晶シリコンが用いられる。The amplification type solid-state imaging device 21 of the present embodiment is shown in FIGS.
As shown in FIG. 3, similarly to FIGS. 7 to 9 described above, a second conductivity type, that is, an n-type semiconductor region, that is, an overflow barrier region 23 and a p-type semiconductor region 22 are formed on a first conductivity type, for example, a p-type silicon semiconductor substrate 22. A semiconductor well region 24 is formed, and a p-type charge accumulation well region forming a channel, a so-called sensor well region 50 is formed. On the p-type sensor well region 50, a gate insulating film 2 of SiO 2 or the like is formed.
5, a ring-shaped gate electrode 26 through which light can pass is formed, and a p-type sensor well region 50 corresponding to the center hole and the outer periphery of the ring-shaped gate electrode 26 is formed using the gate electrode 26 as a mask. An n-type source region 27 and a drain region 28 are respectively formed by the alignment, and a pixel MOS transistor 29 to be one pixel is formed here. The ring-shaped gate electrode 26 is made of a thin or transparent material so as to absorb light as little as possible. In this example, a thin-film polycrystalline silicon is used.
【００３１】この画素ＭＯＳトランジスタ２９が、図１
及び図２に示すように、複数個のマトリックス状に配列
され、各列に対応する画素ＭＯＳトランジスタ２９のソ
ース領域２７が垂直方向に沿って形成された例えば第１
層Ａｌによる共通の信号線３１に接続され、この信号線
３１と直行するように画素ＭＯＳトランジスタ２９の各
行間に対応する位置に例えば第２層Ａｌによる垂直選択
線３２が水平方向に沿って形成される。This pixel MOS transistor 29 corresponds to FIG.
As shown in FIG. 2, for example, a first region in which a plurality of source regions 27 of the pixel MOS transistors 29 corresponding to each column are formed along the vertical direction,
A vertical selection line 32 made of, for example, a second layer Al is formed along the horizontal direction at a position connected to a common signal line 31 formed of the layer Al and corresponding to a space between the rows of the pixel MOS transistors 29 so as to be orthogonal to the signal line 31. Is done.
【００３２】そして、水平方向に隣り合う２つの画素Ｍ
ＯＳトランジスタ２９のリング状のゲート電極２６にそ
れぞれまたがり、且つ対応する垂直選択線３２に延長す
るように例えば多結晶シリコンからなる配線層、即ちＵ
字型のコンタクトバッファ層３３が形成され、このコン
タクトバッファ層３３の両側がそれぞれ２つの画素ＭＯ
Ｓトランジスタ２９、即ちそのゲート電極２６に電気的
に接続されると共に、中間部が垂直選択線３２に電気的
に接続される。Then, two horizontally adjacent pixels M
A wiring layer made of, for example, polycrystalline silicon, ie, U, extends over the ring-shaped gate electrode 26 of the OS transistor 29 and extends to the corresponding vertical selection line 32.
The contact buffer layer 33 is formed in the shape of a letter.
The S transistor 29, that is, the gate electrode 26 thereof, is electrically connected, and the middle portion is electrically connected to the vertical selection line 32.
【００３３】さらに、コンタクトバッファ層３３にまた
がらない画素ＭＯＳトランジスタ２９間に、ドレイン領
域２８に接続した例えば第１層Ａｌによるドレイン電源
線３４が形成される。３５はドレイン領域２８とドレイ
ン電源線３４とのコンタクト部、３６はソース領域２７
と信号線３１とのコンタクト部、３７はコンタクトバッ
ファ層３３と垂直選択線３２とのコンタクト部である。Further, a drain power supply line 34 made of, for example, a first layer Al connected to the drain region 28 is formed between the pixel MOS transistors 29 that do not extend over the contact buffer layer 33. 35 is a contact portion between the drain region 28 and the drain power supply line 34, 36 is a source region 27
Is a contact part between the contact buffer layer 33 and the vertical selection line 32.
【００３４】この画素ＭＯＳトランジスタ２９では、リ
ング状のゲート電極２６を透過した光が電子・正孔を発
生し、このうちの正孔が信号電荷としてリング状のゲー
ト電極２６下のｐ半導体ウエル領域２４に蓄積される。
垂直選択線３２を通してリング状のゲート電極２６に高
い電圧が印加され、画素ＭＯＳトランジスタ２９がオン
すると、ドレイン電流が表面のチャネルに流れ、このド
レイン電流が信号電荷により変化を受けるので、このド
レイン電流を信号線３１を通して出力し、その変化量を
信号出力とする。In the pixel MOS transistor 29, light transmitted through the ring-shaped gate electrode 26 generates electrons and holes, and the holes are used as signal charges to serve as p-type semiconductor well regions below the ring-shaped gate electrode 26. 24.
When a high voltage is applied to the ring-shaped gate electrode 26 through the vertical selection line 32 and the pixel MOS transistor 29 is turned on, a drain current flows to a channel on the surface, and the drain current is changed by a signal charge. Is output through the signal line 31, and the amount of change is defined as a signal output.
【００３５】そして、この増幅型固体撮像素子２１にお
いては、画素ＭＯＳトランジスタ２９の部分を示す図３
に示すように、ｐ型半導体ウエル領域２４内のドレイン
領域２８より深い位置において、ドレイン領域２８と同
導電型の即ちｎ型のチャネルストップ領域４１を形成
し、本例ではチャネルストップ領域４１がゲート電極２
６を取り囲むようにドレイン領域２８の全域下に形成さ
れる。このチャネルストップ領域４１が形成されること
によって形成されたポテンシャルバリアによって、前述
と同様に、隣接する画素ＭＯＳトランジスタへのブルー
ミングの発生を阻止し、画素に蓄積する信号電荷量を充
分に確保できる利点を有するものである。In the amplification type solid-state image pickup device 21, the pixel MOS transistor 29 is shown in FIG.
As shown in FIG. 5, a channel stop region 41 of the same conductivity type as the drain region 28, that is, an n-type channel stop region 41 is formed at a position deeper than the drain region 28 in the p-type semiconductor well region 24. Electrode 2
6 is formed below the entire region of the drain region 28 so as to surround the drain region 6. By the potential barrier formed by the formation of the channel stop region 41, the blooming of the adjacent pixel MOS transistor can be prevented and the amount of signal charges accumulated in the pixel can be sufficiently secured, as described above. It has.
【００３６】次に、図４〜図６を用いて、上述の増幅型
固体撮像素子２１の製法例を説明する。まず、図４Ａに
示すように、ｐ型シリコン基板２２上にｎ型のオーバー
フローバリア領域２３、ｐ型半導体ウエル領域２４、さ
らにチャネルを構成するｐ型の電荷蓄積ウエル領域、い
わゆるセンサウエル領域５０を順次形成した後、ｐ型の
センサウエル領域５０の表面にゲート絶縁膜２５を例え
ばＣＶＤ法により被着形成する。さらに、ゲート絶縁膜
２５の上にゲート電極となる薄い多結晶シリコン層４６
を形成する。ここで、ｐ型半導体基板２２、ｐ型半導体
ウエル領域２４及びｐ型センサウエル領域５０の不純物
濃度関係は、センサウエル領域５０が最も高く、次いで
ｐ型半導体基板２２、ｐ型半導体ウエル領域２４の順に
低くなっている。Next, an example of a method of manufacturing the above-described amplification type solid-state imaging device 21 will be described with reference to FIGS. First, as shown in FIG. 4A, an n-type overflow barrier region 23, a p-type semiconductor well region 24, and a p-type charge storage well region, that is, a sensor well region 50, which forms a channel, are formed on a p-type silicon substrate 22. After the sequential formation, a gate insulating film 25 is formed on the surface of the p-type sensor well region 50 by, for example, a CVD method. Further, a thin polycrystalline silicon layer 46 serving as a gate electrode is formed on the gate insulating film 25.
To form Here, regarding the impurity concentration relationship between the p-type semiconductor substrate 22, the p-type semiconductor well region 24, and the p-type sensor well region 50, the sensor well region 50 has the highest impurity concentration, followed by the p-type semiconductor substrate 22, the p-type semiconductor well region 24. It is getting lower in order.
【００３７】次に、図４Ｂに示すように、多結晶シリコ
ン層４６上に画素のゲート電極に対応するパターンを有
する第１のフォトレジストマスク４４を形成する。この
第１のフォトレジストマスク４４は、後の第２のフォト
レジストマスクのパターン化の際に残るようにレジスト
材料を選定する。好ましくは、未反応のレジストを固め
るために紫外線を照射して完全に硬化させる。そして、
この第１のフォトレジストマスク４４を用いて多結晶シ
リコン層４６を選択エッチングして多結晶シリコン層４
６によるゲート電極２６を形成する。Next, as shown in FIG. 4B, a first photoresist mask 44 having a pattern corresponding to the gate electrode of the pixel is formed on the polycrystalline silicon layer 46. The resist material is selected so that the first photoresist mask 44 remains when the second photoresist mask is patterned later. Preferably, ultraviolet rays are irradiated to harden the unreacted resist, and the resist is completely cured. And
The polycrystalline silicon layer 46 is selectively etched using the first photoresist mask 44 to form the polycrystalline silicon layer 4.
6, a gate electrode 26 is formed.
【００３８】次に、図５Ｃに示すように、同じ第１のフ
ォトレジストマスク４４を用いて、第１のｎ型不純物イ
オン注入４５を行い、ゲート電極２６とセルフアライン
されたｎ型のソース領域２７及びドレイン領域２８を形
成する。Next, as shown in FIG. 5C, a first n-type impurity ion implantation 45 is performed by using the same first photoresist mask 44, and an n-type source region self-aligned with the gate electrode 26 is formed. 27 and a drain region 28 are formed.
【００３９】次に、図５Ｄに示すように、第１のフォト
レジストマスク４４を残したまま、ソース領域２７上に
ソース領域２７を覆うように第２のフォトレジストマス
ク４７を形成する。このとき第１のフォトレジストマス
ク４４が残るように、例えばレジストの現像液等の条件
を選定することもできる。Next, as shown in FIG. 5D, a second photoresist mask 47 is formed on the source region 27 so as to cover the source region 27 while leaving the first photoresist mask 44. At this time, for example, conditions such as a resist developing solution can be selected so that the first photoresist mask 44 remains.
【００４０】次に、図６Ｅに示すように、第１のフォト
レジストマスク４４及び第２のフォトレジストマスク４
７を介して、第２のｎ型不純物イオン注入４８を行い、
ｐ型半導体ウエル領域２４内のドレイン領域２８直下に
対応する所定深さ位置にチャネルストップ領域４１を形
成する。Next, as shown in FIG. 6E, the first photoresist mask 44 and the second photoresist mask 4
7, a second n-type impurity ion implantation 48 is performed,
A channel stop region 41 is formed at a predetermined depth position in the p-type semiconductor well region 24 directly below the drain region 28.
【００４１】その後は、図６Ｆに示すように、ゲート電
極２６上の絶縁膜に開口したコンタクト孔（図示せず）
を通して隣接する２つのゲート電極２６に接続するよう
に、ゲート電極２６と同材料、本例では多結晶シリコン
層によるコンタクトバッファ層３３を形成し、互いにゲ
ート電極２６同士が接続された目的の画素ＭＯＳトラン
ジスタ２９を得る。Thereafter, as shown in FIG. 6F, a contact hole (not shown) opened in the insulating film on the gate electrode 26.
A contact buffer layer 33 of the same material as the gate electrode 26, in this example, a polycrystalline silicon layer is formed so as to be connected to two adjacent gate electrodes 26 through the gate electrode 26, and a target pixel MOS in which the gate electrodes 26 are connected to each other is formed. The transistor 29 is obtained.
【００４２】このようにして、目的の増幅型固体撮像素
子２１を得ることができる。上述の製法によれば、ｎ型
のチャネルストップ領域４１をソース領域２７下には形
成せず、かつドレイン領域２８下にゲート電極２６と合
わせずれを起こすことなくセルフアラインで形成するこ
とができる。Thus, the intended amplification type solid-state imaging device 21 can be obtained. According to the above-described manufacturing method, the n-type channel stop region 41 can be formed below the source region 27 and self-aligned below the drain region 28 without causing misalignment with the gate electrode 26.
【００４３】これにより画素ＭＯＳトランジスタ２９の
リニアリティ特性が良好となり、また各画素のポテンシ
ャル分布も均一化され、画素特性のバラツキが低減され
る。また、ソース領域２７下にはチャネルストップ領域
４１が形成されないため、画素のリセットに要する基板
電圧が上昇することがない。As a result, the linearity characteristics of the pixel MOS transistor 29 are improved, the potential distribution of each pixel is made uniform, and variations in pixel characteristics are reduced. Further, since the channel stop region 41 is not formed under the source region 27, the substrate voltage required for resetting the pixel does not increase.
【００４４】上述の例では、リング状のゲート部直下の
基板表面にｐ型のセンサウエル領域が形成された増幅型
固体撮像素子に本発明製法を適用した例であったが、セ
ンサウエル領域をｐ型半導体ウエル領域で形成するよう
にした構成の増幅型固体撮像素子にも、同様に本発明製
法を適用することができる。In the above-described example, the manufacturing method of the present invention is applied to the amplification type solid-state imaging device in which the p-type sensor well region is formed on the substrate surface immediately below the ring-shaped gate portion. The manufacturing method of the present invention can be similarly applied to an amplification type solid-state imaging device configured to be formed in a p-type semiconductor well region.
【００４５】本発明の増幅型固体撮像素子は、上述の例
に限定されるものではなく、本発明の要旨を逸脱しない
範囲でその他様々な構成が取り得る。The amplification type solid-state imaging device of the present invention is not limited to the above-described example, and may take various other configurations without departing from the gist of the present invention.
【００４６】[0046]
【発明の効果】上述の本発明による増幅型固体撮像素子
の製法によれば、ゲート電極並びにソース領域及びドレ
イン領域の形成に用いた第１のレジストマスクを残し、
ソース領域を覆う第２のレジストマスクを形成した後、
これら第１及び第２のレジストマスクを介してチャネル
ストップ領域を形成するイオン注入を行うことにより、
ゲート電極並びにドレイン領域と、チャネルストップ領
域との間にマスク合わせによるずれを生じることがな
く、セルフアラインで形成することができる。従って、
合わせずれに起因する画素ＭＯＳトランジスタの特性の
バラツキを回避して、均一な画素のポテンシャルプロフ
ァイルを形成することができる。According to the above-described method of manufacturing an amplification type solid-state imaging device according to the present invention, the first resist mask used for forming the gate electrode and the source and drain regions is left.
After forming a second resist mask covering the source region,
By performing ion implantation for forming a channel stop region through the first and second resist masks,
The gate electrode and the drain region and the channel stop region can be formed in a self-aligned manner without a shift due to mask alignment. Therefore,
It is possible to form a uniform pixel potential profile while avoiding variations in the characteristics of the pixel MOS transistors due to misalignment.
【００４７】また、第２のレジストマスクにより、チャ
ネルストップ領域がソース領域下には形成されない。チ
ャネルストップ領域がソース領域下には形成されないこ
とにより、画素ＭＯＳトランジスタのリセットのための
基板電圧が大きくなることがなく、良好な画素のリセッ
ト特性を得ることができる。Further, the channel stop region is not formed under the source region due to the second resist mask. Since the channel stop region is not formed below the source region, the substrate voltage for resetting the pixel MOS transistor does not increase, and excellent reset characteristics of the pixel can be obtained.
【００４８】従って本発明製法により、良好な画素のリ
セット特性を有し、また画素の特性のバラツキがなく、
良好な画像が得られる増幅型固体撮像素子を製造するこ
とができる。Therefore, according to the method of the present invention, the pixel has good reset characteristics, and there is no variation in pixel characteristics.
It is possible to manufacture an amplification type solid-state imaging device capable of obtaining a good image.
【図１】本発明製法に適用する増幅型固体撮像素子の概
略構成図（一部を斜視図とする断面図）である。FIG. 1 is a schematic configuration diagram (a cross-sectional view partially showing a perspective view) of an amplification type solid-state imaging device applied to a manufacturing method of the present invention.
【図２】図１の固体撮像素子の画素ＭＯＳトランジスタ
のみを示した平面図である。FIG. 2 is a plan view showing only a pixel MOS transistor of the solid-state imaging device of FIG. 1;
【図３】図２のＢ−Ｂ線上の断面図である。FIG. 3 is a sectional view taken on line BB of FIG. 2;
【図４】Ａ、Ｂ 本発明製法の実施例の製造工程図であ
る。4A and 4B are manufacturing process diagrams of an example of the manufacturing method of the present invention.
【図５】Ｃ、Ｄ 本発明製法の実施例の製造工程図であ
る。FIGS. 5C and 5D are manufacturing process diagrams of an example of the manufacturing method of the present invention.
【図６】Ｅ、Ｆ 本発明製法の実施例の製造工程図であ
る。FIGS. 6A and 6B are production process diagrams of an example of the production method of the present invention.
【図７】増幅型固体撮像素子の第一比較例の概略構成図
（一部を斜視図とする断面図）である。FIG. 7 is a schematic configuration diagram (a cross-sectional view partially showing a perspective view) of a first comparative example of the amplification type solid-state imaging device.
【図８】図７の固体撮像素子の画素ＭＯＳトランジスタ
のみを示した平面図である。8 is a plan view showing only pixel MOS transistors of the solid-state imaging device of FIG. 7;
【図９】図８のＣ−Ｃ線上の断面図である。9 is a cross-sectional view taken along line CC of FIG.
【図１０】画素ＭＯＳトランジスタの動作を説明する図
である。FIG. 10 is a diagram illustrating the operation of a pixel MOS transistor.
【図１１】図７の増幅型固体撮像素子の画素ＭＯＳトラ
ンジスタのポテンシャル図である。FIG. 11 is a potential diagram of a pixel MOS transistor of the amplification type solid-state imaging device in FIG. 7;
【図１２】ドレイン領域下にチャネルストップ領域を有
さない増幅型固体撮像素子の画素ＭＯＳトランジスタの
ポテンシャル図である。FIG. 12 is a potential diagram of a pixel MOS transistor of an amplification type solid-state imaging device having no channel stop region below a drain region.
【図１３】Ａ、Ｂ 第１比較例の増幅型固体撮像素子の
製法の製造工程図である。13A and 13B are manufacturing process diagrams of a method for manufacturing the amplification type solid-state imaging device of the first comparative example.
【図１４】Ｃ、Ｄ 第１比較例の増幅型固体撮像素子の
製法の製造工程図である。FIGS. 14A and 14B are manufacturing process diagrams of a method of manufacturing the amplification type solid-state imaging device of the first comparative example.
【図１５】第１比較例の増幅型固体撮像素子の製法の製
造工程図である。FIG. 15 is a manufacturing process diagram of a method for manufacturing the amplification type solid-state imaging device of the first comparative example.
【図１６】合わせ精度が悪い状態を示す図である。FIG. 16 is a diagram showing a state where alignment accuracy is poor.
【図１７】増幅型固体撮像素子の第２比較例の概略構成
図（一部を斜視図とする断面図）である。FIG. 17 is a schematic configuration diagram (a cross-sectional view partially showing a perspective view) of a second comparative example of the amplification type solid-state imaging device.
【図１８】Ａ、Ｂ 第２比較例の増幅型固体撮像素子の
製法の製造工程図である。18A and 18B are manufacturing process diagrams of a method for manufacturing an amplification type solid-state imaging device according to a second comparative example.
【図１９】Ｃ、Ｄ 第２比較例の増幅型固体撮像素子の
製法の製造工程図である。FIGS. 19A and 19B are manufacturing process diagrams of a method for manufacturing the amplification type solid-state imaging device of the second comparative example.
２１ 増幅型固体撮像素子、２２ ｐ型半導体基板、２
３ ｎ型オーバーフローバリア領域、２４ ｐ型半導体
ウエル領域、２５ ゲート絶縁膜、２６ ゲート電極、
２７ ソース領域、２８ ドレイン領域、２９ 画素Ｍ
ＯＳトランジスタ、３１ 信号線、３２ 垂直選択線、
３３ コンタクトバッファ層、３４ ドレイン電源線、
３５ ドレインコンタクト部、３６ ソースコンタクト
部、３７ゲートコンタクト部、４１ チャネルストップ
領域、４４ 第１のフォトレジストマスク、４５ 第１
のｎ型不純物注入、４６ 多結晶シリコン層、４７ 第
２のフォトレジストマスク、４８ 第２のｎ型不純物注
入、５０ センサウエル領域、５１，９１ 増幅型固体
撮像素子、５２ ｐ型半導体基板、５３ ｎ型オーバー
フローバリア領域、５４ ｐ型半導体ウエル領域、５５
ゲート絶縁膜、５６ ゲート電極、５７ ソース領
域、５８ ドレイン領域、５９ 画素ＭＯＳトランジス
タ、６０ 層間絶縁層、６１ 信号線、６２ 垂直選択
線、６３ コンタクトバッファ層、６４ ドレイン電源
線、６５ ドレインコンタクト部、６６ ソースコンタ
クト部、６７ ゲートコンタクト部、７１，７１′ チ
ャネルストップ領域、７２ 多結晶シリコン層、８０
センサウエル領域、８１ 開口、８２ 第１のフォトレ
ジストマスク、８３ 第１のｎ型不純物注入、８４ 第
２のフォトレジストマスク、８５ 第２のｎ型不純物注
入、８６ フォトレジストマスク、Ｉｄ ドレイン電
流、ｈ 正孔21 amplifying solid-state imaging device, 22 p-type semiconductor substrate, 2
3 n-type overflow barrier region, 24 p-type semiconductor well region, 25 gate insulating film, 26 gate electrode,
27 source region, 28 drain region, 29 pixels M
OS transistor, 31 signal line, 32 vertical select line,
33 contact buffer layer, 34 drain power line,
35 drain contact portion, 36 source contact portion, 37 gate contact portion, 41 channel stop region, 44 first photoresist mask, 45 first
N-type impurity implantation, 46 polycrystalline silicon layer, 47 second photoresist mask, 48 second n-type impurity implantation, 50 sensor well region, 51, 91 amplification type solid-state imaging device, 52 p-type semiconductor substrate, 53 n-type overflow barrier region, 54 p-type semiconductor well region, 55
Gate insulating film, 56 gate electrode, 57 source region, 58 drain region, 59 pixel MOS transistor, 60 interlayer insulating layer, 61 signal line, 62 vertical select line, 63 contact buffer layer, 64 drain power line, 65 drain contact portion, 66 source contact portion, 67 gate contact portion, 71, 71 'channel stop region, 72 polycrystalline silicon layer, 80
Sensor well region, 81 opening, 82 first photoresist mask, 83 first n-type impurity implantation, 84 second photoresist mask, 85 second n-type impurity implantation, 86 photoresist mask, Id drain current, h hole
Claims (1)
た後、該ゲート電極上の第１のレジストマスクを介して
イオン注入で半導体領域にソース領域及びドレイン領域
を形成する工程と、 上記第１のレジストマスクを残して上記ソース領域を覆
う第２のレジストマスクを形成する工程と、 上記第１及び第２のレジストマスクを介してイオン注入
で上記ドレイン領域直下にチャネルストップ領域を形成
する工程とを有することを特徴とする増幅型固体撮像素
子の製法。Forming a source region and a drain region in a semiconductor region by ion implantation through a first resist mask on the gate electrode after forming a gate electrode of the pixel transistor; Forming a second resist mask covering the source region while leaving a mask; and forming a channel stop region immediately below the drain region by ion implantation through the first and second resist masks. A method for producing an amplification-type solid-state imaging device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328633A JPH10173161A (en) | 1996-12-09 | 1996-12-09 | Manufacturing method of amplifying type solid-state image pickup element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328633A JPH10173161A (en) | 1996-12-09 | 1996-12-09 | Manufacturing method of amplifying type solid-state image pickup element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173161A true JPH10173161A (en) | 1998-06-26 |
Family
ID=18212451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8328633A Pending JPH10173161A (en) | 1996-12-09 | 1996-12-09 | Manufacturing method of amplifying type solid-state image pickup element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173161A (en) |
-
1996
- 1996-12-09 JP JP8328633A patent/JPH10173161A/en active Pending
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