JPH10171549A - Ｐｌｌクロックドライバ装置及びｌｓｉ装置 - Google Patents
Ｐｌｌクロックドライバ装置及びｌｓｉ装置Info
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- JPH10171549A JPH10171549A JP8325310A JP32531096A JPH10171549A JP H10171549 A JPH10171549 A JP H10171549A JP 8325310 A JP8325310 A JP 8325310A JP 32531096 A JP32531096 A JP 32531096A JP H10171549 A JPH10171549 A JP H10171549A
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- Japan
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- clock
- clock signal
- circuit
- pll
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Abstract
(57)【要約】
【課題】 システム動作時にクロック位相の調整を自動
的に行うことができるので、精度の高いクロックスキュ
ー調整を容易に行うことができる。 【解決手段】 クロック制御ブロック２〜４を、制御レ
ジスタ６と、制御レジスタ６に設定された値に基づい
て、外部から入力されるクロック信号１００の位相を調
整してクロック信号を出力するＰＬＬ回路７と、ＰＬＬ
回路７から出力されるクロック信号を入力し、外部へ２
つのクロック信号１０１，１０２を出力するとともに、
スキュー調整回路８へクロック信号を出力するクロック
ドライバ９と、クロックドライバ９から出力されるクロ
ック信号と外部から入力されるスキュー調整用クロック
信号１０３の位相を比較して制御レジスタ６に設定する
スキュー調整回路８とから構成する。
的に行うことができるので、精度の高いクロックスキュ
ー調整を容易に行うことができる。 【解決手段】 クロック制御ブロック２〜４を、制御レ
ジスタ６と、制御レジスタ６に設定された値に基づい
て、外部から入力されるクロック信号１００の位相を調
整してクロック信号を出力するＰＬＬ回路７と、ＰＬＬ
回路７から出力されるクロック信号を入力し、外部へ２
つのクロック信号１０１，１０２を出力するとともに、
スキュー調整回路８へクロック信号を出力するクロック
ドライバ９と、クロックドライバ９から出力されるクロ
ック信号と外部から入力されるスキュー調整用クロック
信号１０３の位相を比較して制御レジスタ６に設定する
スキュー調整回路８とから構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬクロックド
ライバ装置及びＬＳＩ装置に係り、詳しくは、コンピュ
ータシステムにおけるＰＬＬクロックドライバ装置やＬ
ＳＩ装置のクロックスキューを調整する方式に適用する
ことができ、特に、システム動作時にクロック位相の調
整を自動的に行って、精度の高いクロックスキュー調整
を容易に行うことができるＰＬＬクロックドライバ装置
及びＬＳＩ装置に関する。
ライバ装置及びＬＳＩ装置に係り、詳しくは、コンピュ
ータシステムにおけるＰＬＬクロックドライバ装置やＬ
ＳＩ装置のクロックスキューを調整する方式に適用する
ことができ、特に、システム動作時にクロック位相の調
整を自動的に行って、精度の高いクロックスキュー調整
を容易に行うことができるＰＬＬクロックドライバ装置
及びＬＳＩ装置に関する。
【０００２】
【従来の技術】コンピュータシステムにおいては、複数
のＬＳＩ装置をクロック同期で使用する場合、ＬＳＩ装
置のクロックの位相が合わないと、ＬＳＩ装置間でデー
タのやり取りを安定に行えない。そこで、従来のコンピ
ュータシステムでは、複数のＬＳＩ装置をクロック同期
で使用する場合、ＬＳＩ装置のクロックの位相を合わせ
るために、基板を設計する段階で信号線の長さ等によ
り、クロックスキューの調整を行っている。以下、具体
的に、図面を用いて説明する。
のＬＳＩ装置をクロック同期で使用する場合、ＬＳＩ装
置のクロックの位相が合わないと、ＬＳＩ装置間でデー
タのやり取りを安定に行えない。そこで、従来のコンピ
ュータシステムでは、複数のＬＳＩ装置をクロック同期
で使用する場合、ＬＳＩ装置のクロックの位相を合わせ
るために、基板を設計する段階で信号線の長さ等によ
り、クロックスキューの調整を行っている。以下、具体
的に、図面を用いて説明する。
【０００３】図１５は従来のＰＬＬクロックドライバと
ＬＳＩ装置を使用した基板イメージを示すブロック図で
ある。各ＰＬＬクロックドライバ８０〜８２は、複数の
クロック出力と１つのフィードバッククロックの入力等
で構成されている。ＬＳＩ装置８３とＬＳＩ装置８４の
クロック入力の位相を合わせるためには、基板上でクロ
ック信号１８２とクロック信号１８３、及びフィードバ
ック用のクロック信号１８６のディレイ時間を同じにす
ることで行う。
ＬＳＩ装置を使用した基板イメージを示すブロック図で
ある。各ＰＬＬクロックドライバ８０〜８２は、複数の
クロック出力と１つのフィードバッククロックの入力等
で構成されている。ＬＳＩ装置８３とＬＳＩ装置８４の
クロック入力の位相を合わせるためには、基板上でクロ
ック信号１８２とクロック信号１８３、及びフィードバ
ック用のクロック信号１８６のディレイ時間を同じにす
ることで行う。
【０００４】図１５においては、クロック信号１８０と
クロック信号１８１のディレイ時間を等しくし、クロッ
ク信号１８２とクロック信号１８３とフィードバック用
のクロック信号１８６のディレイ時間を等しくし、クロ
ック信号１８４とクロック信号１８５とフィードバック
用のクロック信号１８７のディレイ時間を等しくする。
これにより、各ＬＳＩ装置８３〜８６でのクロック入力
の位相を合わせることができるので、クロックスキュー
を低減することができる。
クロック信号１８１のディレイ時間を等しくし、クロッ
ク信号１８２とクロック信号１８３とフィードバック用
のクロック信号１８６のディレイ時間を等しくし、クロ
ック信号１８４とクロック信号１８５とフィードバック
用のクロック信号１８７のディレイ時間を等しくする。
これにより、各ＬＳＩ装置８３〜８６でのクロック入力
の位相を合わせることができるので、クロックスキュー
を低減することができる。
【０００５】
【発明が解決しようとする課題】上記したような構成の
従来のＰＬＬクロックドライバ装置、ＬＳＩ装置では、
クロックスキューの調整を、システム動作時に行うこと
を考慮しておらず、基板設計の段階で信号線の長さ等に
よりクロック位相の調整を行っている。このため、クロ
ックドライバ自体がクロック位相を調整する機能を有し
ていないので、システム動作時にクロック位相の調整を
行うことができず、精度の高いクロックスキュー調整を
行い難いという問題があった。特に、クロックドライバ
から引き出されるクロック信号線が基板の層間を跨る場
合やコネクタを介して接続されている場合等では、材質
によってインピーダンスが異なり、異なる材質毎に正確
にインピーダンスを一々求めなければならず、クロック
信号のディレイ時間を正確に求めるのが面倒であった。
従来のＰＬＬクロックドライバ装置、ＬＳＩ装置では、
クロックスキューの調整を、システム動作時に行うこと
を考慮しておらず、基板設計の段階で信号線の長さ等に
よりクロック位相の調整を行っている。このため、クロ
ックドライバ自体がクロック位相を調整する機能を有し
ていないので、システム動作時にクロック位相の調整を
行うことができず、精度の高いクロックスキュー調整を
行い難いという問題があった。特に、クロックドライバ
から引き出されるクロック信号線が基板の層間を跨る場
合やコネクタを介して接続されている場合等では、材質
によってインピーダンスが異なり、異なる材質毎に正確
にインピーダンスを一々求めなければならず、クロック
信号のディレイ時間を正確に求めるのが面倒であった。
【０００６】また、従来では、必要なシステムとしての
動作マージンを評価するために、クロックの位相を強制
的に変化させて動作させてみるということは、簡単には
できないという問題があった。
動作マージンを評価するために、クロックの位相を強制
的に変化させて動作させてみるということは、簡単には
できないという問題があった。
【０００７】そこで、本発明は、システム動作時にクロ
ック位相の調整を行って、精度の高いクロックスキュー
調整を容易に行うことができる他、クロックの位相を容
易に強制的に変化させることができるＰＬＬクロックド
ライバ装置及びＬＳＩ装置を得ることを目的とする。
ック位相の調整を行って、精度の高いクロックスキュー
調整を容易に行うことができる他、クロックの位相を容
易に強制的に変化させることができるＰＬＬクロックド
ライバ装置及びＬＳＩ装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
外部から入力されるクロック信号に基づいてクロックを
生成する複数のクロック制御ブロックを有するＰＬＬク
ロックドライバ装置において、クロック制御ブロック
は、制御レジスタと、制御レジスタに設定された値に基
づいて、外部から入力されるクロック信号の位相を調整
してクロック信号を出力するＰＬＬ回路と、ＰＬＬ回路
から出力されるクロック信号を入力し、外部へ２つのク
ロック信号を出力するとともに、内部へクロック信号を
出力するクロックドライバと、クロックドライバから出
力されるクロック信号と外部から入力されるスキュー調
整用クロック信号の位相を比較して制御レジスタに設定
するスキュー調整回路とを有することを特徴とするもの
である。
外部から入力されるクロック信号に基づいてクロックを
生成する複数のクロック制御ブロックを有するＰＬＬク
ロックドライバ装置において、クロック制御ブロック
は、制御レジスタと、制御レジスタに設定された値に基
づいて、外部から入力されるクロック信号の位相を調整
してクロック信号を出力するＰＬＬ回路と、ＰＬＬ回路
から出力されるクロック信号を入力し、外部へ２つのク
ロック信号を出力するとともに、内部へクロック信号を
出力するクロックドライバと、クロックドライバから出
力されるクロック信号と外部から入力されるスキュー調
整用クロック信号の位相を比較して制御レジスタに設定
するスキュー調整回路とを有することを特徴とするもの
である。
【０００９】請求項２記載の発明は、クロックドライバ
と接続され、かつクロックドライバから出力される２つ
のクロック信号のうち、一方の第１のクロック信号を他
の回路装置へ入力するためのクロック信号線と、クロッ
クドライバとスキュー調整回路に接続されるとともに、
基板上でクロック信号線と並行に配線され、かつクロッ
クドライバから出力される２つのクロック信号のうち、
他方の第２のクロック信号をスキュー調整用クロック信
号としてスキュー調整回路へ入力するためのスキュー調
整用クロック信号線とを有することを特徴とするもので
ある。
と接続され、かつクロックドライバから出力される２つ
のクロック信号のうち、一方の第１のクロック信号を他
の回路装置へ入力するためのクロック信号線と、クロッ
クドライバとスキュー調整回路に接続されるとともに、
基板上でクロック信号線と並行に配線され、かつクロッ
クドライバから出力される２つのクロック信号のうち、
他方の第２のクロック信号をスキュー調整用クロック信
号としてスキュー調整回路へ入力するためのスキュー調
整用クロック信号線とを有することを特徴とするもので
ある。
【００１０】請求項３記載の発明は、制御レジスタが、
ＰＬＬ回路に入力されるクロック信号の位相を調整する
のに必要な値を外部回路から設定してなることを特徴と
するものである。
ＰＬＬ回路に入力されるクロック信号の位相を調整する
のに必要な値を外部回路から設定してなることを特徴と
するものである。
【００１１】請求項４記載の発明は、制御レジスタが、
不揮発性メモリからなることを特徴とするものである。
不揮発性メモリからなることを特徴とするものである。
【００１２】請求項５記載の発明は、外部から入力され
るスキュー調整用信号を外部へ出力するフィードバック
回路を有することを特徴とするものである。
るスキュー調整用信号を外部へ出力するフィードバック
回路を有することを特徴とするものである。
【００１３】請求項６記載の発明は、スキュー調整用ク
ロック信号として、クロックドライバから出力されるク
ロック信号をスキュー調整回路へ出力するか、あるいは
グランド出力とするかを選択するセレクタを有すること
を特徴とするものである。
ロック信号として、クロックドライバから出力されるク
ロック信号をスキュー調整回路へ出力するか、あるいは
グランド出力とするかを選択するセレクタを有すること
を特徴とするものである。
【００１４】請求項７記載の発明は、制御レジスタと、
制御レジスタに設定された値に基づいて、外部から入力
されるクロック信号の位相を調整してクロック信号を出
力するＰＬＬ回路と、外部から入力されるクロック信号
をスキュー調整用クロック信号として出力するクロック
出力回路と、ＰＬＬ回路から出力されるクロック信号と
クロック出力回路から出力されるスキュー調整用クロッ
ク信号の位相を比較して制御レジスタに設定するスキュ
ー調整回路とを有することを特徴とするものである。
制御レジスタに設定された値に基づいて、外部から入力
されるクロック信号の位相を調整してクロック信号を出
力するＰＬＬ回路と、外部から入力されるクロック信号
をスキュー調整用クロック信号として出力するクロック
出力回路と、ＰＬＬ回路から出力されるクロック信号と
クロック出力回路から出力されるスキュー調整用クロッ
ク信号の位相を比較して制御レジスタに設定するスキュ
ー調整回路とを有することを特徴とするものである。
【００１５】請求項８記載の発明は、ＰＬＬ回路と接続
され、外部からのクロック信号をＰＬＬ回路とクロック
出力回路へ入力するためのクロック信号線と、クロック
出力回路とスキュー調整回路に接続されるとともに、基
板上でクロック信号線と並行に配線され、かつクロック
出力回路から出力されるスキュー調整用クロック信号を
スキュー調整回路へ入力するためのスキュー調整用クロ
ック信号線とを有することを特徴とするものである。
され、外部からのクロック信号をＰＬＬ回路とクロック
出力回路へ入力するためのクロック信号線と、クロック
出力回路とスキュー調整回路に接続されるとともに、基
板上でクロック信号線と並行に配線され、かつクロック
出力回路から出力されるスキュー調整用クロック信号を
スキュー調整回路へ入力するためのスキュー調整用クロ
ック信号線とを有することを特徴とするものである。
【００１６】請求項９記載の発明は、制御レジスタが、
ＰＬＬ回路に入力されるクロック信号の位相を調整する
のに必要な値を外部回路から設定してなることを特徴と
するものである。
ＰＬＬ回路に入力されるクロック信号の位相を調整する
のに必要な値を外部回路から設定してなることを特徴と
するものである。
【００１７】請求項１０記載の発明は、制御レジスタ
が、不揮発性メモリからなることを特徴とするものであ
る。
が、不揮発性メモリからなることを特徴とするものであ
る。
【００１８】請求項１１記載の発明は、ＰＬＬ制御レジ
スタと、ＰＬＬ制御レジスタに設定された値に基づい
て、外部から入力されるクロック信号の位相を調整して
クロック信号を出力するＰＬＬ回路と、スキュー調整用
のパラメータが設定されるパラメータ設定レジスタと、
設定されたスキュー調整用のパラメータに基づいて、ス
キューを自動的に変化させてＰＬＬ制御レジスタに設定
するオートスイング回路とを有することを特徴とするも
のである。
スタと、ＰＬＬ制御レジスタに設定された値に基づい
て、外部から入力されるクロック信号の位相を調整して
クロック信号を出力するＰＬＬ回路と、スキュー調整用
のパラメータが設定されるパラメータ設定レジスタと、
設定されたスキュー調整用のパラメータに基づいて、ス
キューを自動的に変化させてＰＬＬ制御レジスタに設定
するオートスイング回路とを有することを特徴とするも
のである。
【００１９】請求項１２記載の発明は、ＰＬＬ制御レジ
スタと、ＰＬＬ制御レジスタに設定された値に基づい
て、外部から入力されるクロック信号の位相を調整して
クロック信号を出力するＰＬＬ回路と、スキュー調整用
のパラメータが設定されるパラメータ設定レジスタと、
設定されたスキュー調整用のパラメータに基づいて、ス
キューを自動的に変化させてＰＬＬ制御レジスタに設定
するオートスイング回路とを有することを特徴とするも
のである。
スタと、ＰＬＬ制御レジスタに設定された値に基づい
て、外部から入力されるクロック信号の位相を調整して
クロック信号を出力するＰＬＬ回路と、スキュー調整用
のパラメータが設定されるパラメータ設定レジスタと、
設定されたスキュー調整用のパラメータに基づいて、ス
キューを自動的に変化させてＰＬＬ制御レジスタに設定
するオートスイング回路とを有することを特徴とするも
のである。
【００２０】請求項１３記載の発明は、クロックの位相
を強制的に変化させシステムとして正常に動作する範囲
内で安全に動作する値が設定される制御レジスタと、制
御レジスタに設定された値に基づいて、外部から入力さ
れるクロック信号の位相を調整してクロック信号を出力
するＰＬＬ回路とを有することを特徴とするものであ
る。
を強制的に変化させシステムとして正常に動作する範囲
内で安全に動作する値が設定される制御レジスタと、制
御レジスタに設定された値に基づいて、外部から入力さ
れるクロック信号の位相を調整してクロック信号を出力
するＰＬＬ回路とを有することを特徴とするものであ
る。
【００２１】請求項１４記載の発明は、クロックの位相
を強制的に変化させシステムとして正常に動作する範囲
内で安全に動作する値が設定される制御レジスタと、制
御レジスタに設定された値に基づいて、外部から入力さ
れるクロック信号の位相を調整してクロック信号を出力
するＰＬＬ回路とを有することを特徴とするものであ
る。
を強制的に変化させシステムとして正常に動作する範囲
内で安全に動作する値が設定される制御レジスタと、制
御レジスタに設定された値に基づいて、外部から入力さ
れるクロック信号の位相を調整してクロック信号を出力
するＰＬＬ回路とを有することを特徴とするものであ
る。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 実施の形態１．図１は本発明に係る実施の形態１のＰＬ
Ｌクロックドライバ装置の構成を示すブロック図であ
る。図１において、１はＰＬＬクロックドライバ装置で
あり、このＰＬＬクロックドライバ装置１は、外部から
入力されるクロック信号に基づいてクロックを生成する
複数のクロック制御ブロック２〜４から構成される。
を参照して説明する。 実施の形態１．図１は本発明に係る実施の形態１のＰＬ
Ｌクロックドライバ装置の構成を示すブロック図であ
る。図１において、１はＰＬＬクロックドライバ装置で
あり、このＰＬＬクロックドライバ装置１は、外部から
入力されるクロック信号に基づいてクロックを生成する
複数のクロック制御ブロック２〜４から構成される。
【００２３】図２は図１に示すクロック制御ブロックの
構成を示すブロック図である。図２において、クロック
制御ブロック２〜４は、制御レジスタ６と、制御レジス
タ６に設定された値に基づいて外部から入力されるクロ
ック信号１００の位相を調整してクロック信号を出力す
るＰＬＬ回路７と、ＰＬＬ回路７から出力されるクロッ
ク信号を入力し、外部へ２つのクロック信号１０１，１
０２を出力するとともに、内部へクロック信号を出力す
るクロックドライバ９と、クロックドライバ９から出力
されるクロック信号と外部から入力されるスキュー調整
用信号１０３の位相を比較して制御レジスタ６に設定す
るスキュー調整回路８とから構成される。
構成を示すブロック図である。図２において、クロック
制御ブロック２〜４は、制御レジスタ６と、制御レジス
タ６に設定された値に基づいて外部から入力されるクロ
ック信号１００の位相を調整してクロック信号を出力す
るＰＬＬ回路７と、ＰＬＬ回路７から出力されるクロッ
ク信号を入力し、外部へ２つのクロック信号１０１，１
０２を出力するとともに、内部へクロック信号を出力す
るクロックドライバ９と、クロックドライバ９から出力
されるクロック信号と外部から入力されるスキュー調整
用信号１０３の位相を比較して制御レジスタ６に設定す
るスキュー調整回路８とから構成される。
【００２４】まず、ＰＬＬ回路７は、制御レジスタ６に
設定された値に基づいて外部から入力されるクロック信
号１００の位相を調整してクロック信号を出力する。ク
ロックドライバ９は、ＰＬＬ回路７から出力されるクロ
ック信号を入力し、外部へ２つのクロック信号１０１，
１０２を出力するとともに、スキュー調整回路８へクロ
ック信号を出力する。
設定された値に基づいて外部から入力されるクロック信
号１００の位相を調整してクロック信号を出力する。ク
ロックドライバ９は、ＰＬＬ回路７から出力されるクロ
ック信号を入力し、外部へ２つのクロック信号１０１，
１０２を出力するとともに、スキュー調整回路８へクロ
ック信号を出力する。
【００２５】スキュー調整回路８は、クロックドライバ
９から出力されるクロック信号と外部からのスキュー調
整用クロック信号１０３が入力されると、その入力され
たクロックドライバ９からのクロック信号と外部からの
スキュー調整用クロック信号１０３の位相を比較して制
御レジスタ６に設定する。これにより、ＰＬＬ回路７
は、制御レジスタ６に設定された値に基づいて外部から
入力されるクロック信号１００の位相を調整してクロッ
ク信号を出力する。
９から出力されるクロック信号と外部からのスキュー調
整用クロック信号１０３が入力されると、その入力され
たクロックドライバ９からのクロック信号と外部からの
スキュー調整用クロック信号１０３の位相を比較して制
御レジスタ６に設定する。これにより、ＰＬＬ回路７
は、制御レジスタ６に設定された値に基づいて外部から
入力されるクロック信号１００の位相を調整してクロッ
ク信号を出力する。
【００２６】図３は図１，２に示すＰＬＬクロックドラ
イバ装置とＬＳＩ装置を使用した基板イメージを示す図
である。図３において、１０〜１２は図１，２に示すＰ
ＬＬクロックドライバ装置１と同様な構成のＰＬＬクロ
ックドライバ装置であり、１３，１４はＰＬＬクロック
ドライバ装置１１に接続されたＬＳＩ装置であり、１
５，１６はＰＬＬクロックドライバ装置１２に接続され
たＬＳＩ装置である。
イバ装置とＬＳＩ装置を使用した基板イメージを示す図
である。図３において、１０〜１２は図１，２に示すＰ
ＬＬクロックドライバ装置１と同様な構成のＰＬＬクロ
ックドライバ装置であり、１３，１４はＰＬＬクロック
ドライバ装置１１に接続されたＬＳＩ装置であり、１
５，１６はＰＬＬクロックドライバ装置１２に接続され
たＬＳＩ装置である。
【００２７】ＰＬＬクロックドライバ装置１０〜１２
は、階層的に接続され、その先にＰＬＬクロックドライ
バ装置１０〜１２が生成するクロックを使用するＬＳＩ
装置１３〜１６が接続されている。ＰＬＬクロックドラ
イバ装置１０からＰＬＬクロックドライバ装置１１，１
２までは、各１本のクロック信号線１０５，１０６で接
続され、ＰＬＬクロックドライバ装置１１からＬＳＩ装
置１３，１４までは、各１本のクロック信号線１０７，
１０８で接続され、ＰＬＬクロックドライバ装置１２か
らＬＳＩ装置１５，１６までは、各１本のクロック信号
線１０９，１１０で接続される
は、階層的に接続され、その先にＰＬＬクロックドライ
バ装置１０〜１２が生成するクロックを使用するＬＳＩ
装置１３〜１６が接続されている。ＰＬＬクロックドラ
イバ装置１０からＰＬＬクロックドライバ装置１１，１
２までは、各１本のクロック信号線１０５，１０６で接
続され、ＰＬＬクロックドライバ装置１１からＬＳＩ装
置１３，１４までは、各１本のクロック信号線１０７，
１０８で接続され、ＰＬＬクロックドライバ装置１２か
らＬＳＩ装置１５，１６までは、各１本のクロック信号
線１０９，１１０で接続される
【００２８】クロック信号線１０５〜１１０は、クロッ
クドライバ装置１０〜１２を構成するクロックドライバ
９と接続され、かつクロックドライバ９から出力される
２つのクロック信号１０１，１０２のうち、一方のクロ
ック信号１０２を他の回路装置へ入力するためのクロッ
ク信号線である。
クドライバ装置１０〜１２を構成するクロックドライバ
９と接続され、かつクロックドライバ９から出力される
２つのクロック信号１０１，１０２のうち、一方のクロ
ック信号１０２を他の回路装置へ入力するためのクロッ
ク信号線である。
【００２９】それとは別にスキュー調整用クロック信号
線１１１〜１１６は、図２，３に示すように接続する。
スキュー調整用クロック信号線１１１〜１１６は、各ク
ロック信号線１０５〜１１０と基板上で並行に配線して
フィードバック接続する。スキュー調整用クロック信号
線１１１〜１１６は、クロックドライバ９とスキュー調
整回路８に接続されるとともに、基板上でクロック信号
線１０５〜１１０と並行に接続され、かつクロックドラ
イバ９から出力される２つのクロック信号１０１，１０
２のうち、他方のクロック信号１０１をスキュー調整用
クロック信号１０３としてスキュー調整回路８へ入力す
るためのスキュー調整用クロック信号線である。
線１１１〜１１６は、図２，３に示すように接続する。
スキュー調整用クロック信号線１１１〜１１６は、各ク
ロック信号線１０５〜１１０と基板上で並行に配線して
フィードバック接続する。スキュー調整用クロック信号
線１１１〜１１６は、クロックドライバ９とスキュー調
整回路８に接続されるとともに、基板上でクロック信号
線１０５〜１１０と並行に接続され、かつクロックドラ
イバ９から出力される２つのクロック信号１０１，１０
２のうち、他方のクロック信号１０１をスキュー調整用
クロック信号１０３としてスキュー調整回路８へ入力す
るためのスキュー調整用クロック信号線である。
【００３０】スキュー調整用クロック信号線１１１〜１
１６は、各クロック信号線１０５〜１１０と基板上で並
行に配線してフィードバック接続する。従って、スキュ
ー調整用クロック信号線１１１〜１１６は、クロック信
号線１０５〜１１０の２倍の距離となり、ディレイ時間
もクロック信号線１０５〜１１０の倍となる。なお、ス
キュー調整用クロック信号線１１１〜１１６とクロック
信号線１０５〜１１０が基板の層間をまたがる場合や、
コネクタ等を通る場合の影響も前述と同様である。
１６は、各クロック信号線１０５〜１１０と基板上で並
行に配線してフィードバック接続する。従って、スキュ
ー調整用クロック信号線１１１〜１１６は、クロック信
号線１０５〜１１０の２倍の距離となり、ディレイ時間
もクロック信号線１０５〜１１０の倍となる。なお、ス
キュー調整用クロック信号線１１１〜１１６とクロック
信号線１０５〜１１０が基板の層間をまたがる場合や、
コネクタ等を通る場合の影響も前述と同様である。
【００３１】各ＰＬＬクロックドライバ装置１０〜１２
内のスキュー調整回路８においては、スキュー調整用ク
ロック信号１１１〜１１６の位相差から、このスキュー
調整用クロック信号線１１１〜１１６のディレイ時間が
判り、このスキュー調整用クロック信号線１１１〜１１
６のディレイ時間の半分の時間がクロック信号線１０５
〜１１０のディレイ時間となる。制御レジスタ６は、ク
ロック信号線１０５〜１１０のディレイ時間だけ位相を
速く出力するようにＰＬＬ回路６を設定する。これによ
り、各ＬＳＩ装置１３〜１６のクロック入力ピンでの位
相が同じとなり、クロックの階層接続が可能となる。
内のスキュー調整回路８においては、スキュー調整用ク
ロック信号１１１〜１１６の位相差から、このスキュー
調整用クロック信号線１１１〜１１６のディレイ時間が
判り、このスキュー調整用クロック信号線１１１〜１１
６のディレイ時間の半分の時間がクロック信号線１０５
〜１１０のディレイ時間となる。制御レジスタ６は、ク
ロック信号線１０５〜１１０のディレイ時間だけ位相を
速く出力するようにＰＬＬ回路６を設定する。これによ
り、各ＬＳＩ装置１３〜１６のクロック入力ピンでの位
相が同じとなり、クロックの階層接続が可能となる。
【００３２】このように、本実施の形態では、外部から
入力されるクロック信号１００に基づいてクロック信号
１０１，１０２を生成する複数のクロック制御ブロック
２〜４を有するＰＬＬクロックドライバ装置１０〜１２
において、クロック制御ブロック２〜４を、制御レジス
タ６と、制御レジスタ６に設定された値に基づいて外部
から入力されるクロック信号１００の位相を調整してク
ロック信号を出力するＰＬＬ回路７と、ＰＬＬ回路７か
ら出力されるクロック信号を入力し、外部へ２つのクロ
ック信号１０１，１０２を出力するとともに、スキュー
調整回路８へクロック信号を出力するクロックドライバ
９と、クロックドライバ９から出力されるクロック信号
と外部から入力されるスキュー調整用クロック信号１０
３の位相を比較して制御レジスタ６に設定するスキュー
調整回路８とから構成するようにしたため、ＰＬＬクロ
ックドライバ装置１０〜１２自体にクロック位相の調整
を行う機能を持たせることができる。このため、システ
ム動作時にクロック位相の調整を自動的に行うことがで
きるので、精度の高いクロックスキュー調整を容易に行
うことができる。しかも、ＰＬＬクロックドライバ装置
１０〜１２を階層的に使用する場合にも、システム動作
時にクロック位相の調整を自動的に行うことができる。
入力されるクロック信号１００に基づいてクロック信号
１０１，１０２を生成する複数のクロック制御ブロック
２〜４を有するＰＬＬクロックドライバ装置１０〜１２
において、クロック制御ブロック２〜４を、制御レジス
タ６と、制御レジスタ６に設定された値に基づいて外部
から入力されるクロック信号１００の位相を調整してク
ロック信号を出力するＰＬＬ回路７と、ＰＬＬ回路７か
ら出力されるクロック信号を入力し、外部へ２つのクロ
ック信号１０１，１０２を出力するとともに、スキュー
調整回路８へクロック信号を出力するクロックドライバ
９と、クロックドライバ９から出力されるクロック信号
と外部から入力されるスキュー調整用クロック信号１０
３の位相を比較して制御レジスタ６に設定するスキュー
調整回路８とから構成するようにしたため、ＰＬＬクロ
ックドライバ装置１０〜１２自体にクロック位相の調整
を行う機能を持たせることができる。このため、システ
ム動作時にクロック位相の調整を自動的に行うことがで
きるので、精度の高いクロックスキュー調整を容易に行
うことができる。しかも、ＰＬＬクロックドライバ装置
１０〜１２を階層的に使用する場合にも、システム動作
時にクロック位相の調整を自動的に行うことができる。
【００３３】また、本実施の形態では、クロックドライ
バ９と接続され、かつクロックドライバ９から出力され
る２つのクロック信号１０１，１０２のうち、一方のク
ロック信号１０２を他の回路装置へ入力するためのクロ
ック信号線１０５〜１１０と、クロックドライバ９とス
キュー調整回路８に接続されるとともに、基板上でクロ
ック信号線１０５〜１１０と並行に配線され、かつクロ
ックドライバ９から出力される２つのクロック信号１０
１，１０２のうち、他方のクロック信号をスキュー調整
用クロック信号としてスキュー調整回路８へ入力するた
めのスキュー調整用クロック信号線１１１〜１１６とを
有するように構成したため、スキュー調整用クロック信
号１１１〜１１６の位相差からスキュー調整用クロック
信号線１１１〜１１６のディレイ時間を求め、この求め
たディレイ時間からクロック信号線１０５〜１１０のデ
ィレイ時間を容易に求めることができる。このため、制
御レジスタ６により、クロック信号線１０５〜１１０の
ディレイ時間だけ位相を速く出力するようにＰＬＬ回路
６を設定することにより、各ＬＳＩ装置１３〜１６のク
ロック入力での位相を同じにすることができる。
バ９と接続され、かつクロックドライバ９から出力され
る２つのクロック信号１０１，１０２のうち、一方のク
ロック信号１０２を他の回路装置へ入力するためのクロ
ック信号線１０５〜１１０と、クロックドライバ９とス
キュー調整回路８に接続されるとともに、基板上でクロ
ック信号線１０５〜１１０と並行に配線され、かつクロ
ックドライバ９から出力される２つのクロック信号１０
１，１０２のうち、他方のクロック信号をスキュー調整
用クロック信号としてスキュー調整回路８へ入力するた
めのスキュー調整用クロック信号線１１１〜１１６とを
有するように構成したため、スキュー調整用クロック信
号１１１〜１１６の位相差からスキュー調整用クロック
信号線１１１〜１１６のディレイ時間を求め、この求め
たディレイ時間からクロック信号線１０５〜１１０のデ
ィレイ時間を容易に求めることができる。このため、制
御レジスタ６により、クロック信号線１０５〜１１０の
ディレイ時間だけ位相を速く出力するようにＰＬＬ回路
６を設定することにより、各ＬＳＩ装置１３〜１６のク
ロック入力での位相を同じにすることができる。
【００３４】なお、本実施の形態では、制御レジスタ６
を、スキュー調整回路８により内部からアクセスする構
成の場合を説明したが、本発明はこれのみに限定される
ものではなく、図４に示すように、制御レジスタ６を、
ＰＬＬ回路７に入力されるクロック信号の位相を調整す
るのに必要な値をＪＴＡＧ回路等の外部回路１１８から
設定するように構成してもよい。この場合、外部から制
御レジスタ６を制御することができるので、スキュー調
整回路８の出力に拘らず、強制的にＰＬＬ回路７の位相
の調整を行うことができる。このため、必要なシステム
としての動作マージンを容易に評価することができる。
更に、制御レジスタ６には、不揮発性メモリを使用して
構成することが好ましい。この場合、電源を入れる度に
一々ＰＬＬ回路７の位相調整を行わないで済ませること
ができる。
を、スキュー調整回路８により内部からアクセスする構
成の場合を説明したが、本発明はこれのみに限定される
ものではなく、図４に示すように、制御レジスタ６を、
ＰＬＬ回路７に入力されるクロック信号の位相を調整す
るのに必要な値をＪＴＡＧ回路等の外部回路１１８から
設定するように構成してもよい。この場合、外部から制
御レジスタ６を制御することができるので、スキュー調
整回路８の出力に拘らず、強制的にＰＬＬ回路７の位相
の調整を行うことができる。このため、必要なシステム
としての動作マージンを容易に評価することができる。
更に、制御レジスタ６には、不揮発性メモリを使用して
構成することが好ましい。この場合、電源を入れる度に
一々ＰＬＬ回路７の位相調整を行わないで済ませること
ができる。
【００３５】実施の形態２．本実施の形態は、請求項５
記載の発明に係る特徴部分のみを説明する。本実施の形
態では、図１，２に示す実施の形態１のＰＬＬクロック
ドライバ装置において、ＰＬＬクロックドライバ装置内
に、外部から入力されるスキュー調整用信号を外部へ出
力するフィードバック回路を追加して構成している。以
下、具体的に図面を用いて説明する。
記載の発明に係る特徴部分のみを説明する。本実施の形
態では、図１，２に示す実施の形態１のＰＬＬクロック
ドライバ装置において、ＰＬＬクロックドライバ装置内
に、外部から入力されるスキュー調整用信号を外部へ出
力するフィードバック回路を追加して構成している。以
下、具体的に図面を用いて説明する。
【００３６】図５は本発明に係る実施の形態２のＰＬＬ
クロックドライバ装置の構成を示すブロック図である。
図５において、図１，２と同一符号は同一または相当部
分を示し、１９はＰＬＬクロックドライバ装置１７内に
配置された外部から入力されるスキュー調整用クロック
信号１１９を外部へ出力するフィードバック回路であ
る。このフィードバック回路１９には、ＰＬＬクロック
ドライバ装置１７のパッケージや入力ドライバのディレ
イの影響が予め調整されている。このフィードバック回
路１９を配置することにより、ＰＬＬクロックドライバ
装置１７の入力ピン側にスキュー調整用ピンが２つ追加
される。なお、フィードバック回路１９は、クロック制
御ブロック２〜４外部のＰＬＬクロックドライバ装置１
７内に配置しているが、クロック制御ブロック２〜４内
に配置してもよい。
クロックドライバ装置の構成を示すブロック図である。
図５において、図１，２と同一符号は同一または相当部
分を示し、１９はＰＬＬクロックドライバ装置１７内に
配置された外部から入力されるスキュー調整用クロック
信号１１９を外部へ出力するフィードバック回路であ
る。このフィードバック回路１９には、ＰＬＬクロック
ドライバ装置１７のパッケージや入力ドライバのディレ
イの影響が予め調整されている。このフィードバック回
路１９を配置することにより、ＰＬＬクロックドライバ
装置１７の入力ピン側にスキュー調整用ピンが２つ追加
される。なお、フィードバック回路１９は、クロック制
御ブロック２〜４外部のＰＬＬクロックドライバ装置１
７内に配置しているが、クロック制御ブロック２〜４内
に配置してもよい。
【００３７】図６は図５に示すＰＬＬクロックドライバ
装置とＬＳＩ装置を使用した基板イメージを示す図であ
る。図６において、２０〜２２はＰＬＬクロックドライ
バ装置であり、ＰＬＬクロックドライバ装置２０〜２２
のうち、ＰＬＬクロックドライバ装置２１，２２には、
図５に示すＰＬＬクロックドライバ装置１７と同様、フ
ィードバック回路１９が配置されている。２３，２４は
ＰＬＬクロックドライバ装置２１に接続されたＬＳＩ装
置であり、２５，２６はＰＬＬクロックドライバ装置２
２に接続されたＬＳＩ装置である。
装置とＬＳＩ装置を使用した基板イメージを示す図であ
る。図６において、２０〜２２はＰＬＬクロックドライ
バ装置であり、ＰＬＬクロックドライバ装置２０〜２２
のうち、ＰＬＬクロックドライバ装置２１，２２には、
図５に示すＰＬＬクロックドライバ装置１７と同様、フ
ィードバック回路１９が配置されている。２３，２４は
ＰＬＬクロックドライバ装置２１に接続されたＬＳＩ装
置であり、２５，２６はＰＬＬクロックドライバ装置２
２に接続されたＬＳＩ装置である。
【００３８】ＰＬＬクロックドライバ装置２０〜２２
は、階層的に接続され、その先にＰＬＬクロックドライ
バ装置２０〜２２が生成するクロックを使用するＬＳＩ
装置２３〜２６が接続されている。ＰＬＬクロックドラ
イバ装置２０からＰＬＬクロックドライバ装置２１，２
２までは、各１本のクロック信号線１２１，１２２で接
続され、ＰＬＬクロックドライバ装置２１からＬＳＩ装
置２３，２４までは、各１本のクロック信号線１２３，
１２４で接続され、ＰＬＬクロックドライバ装置２２か
らＬＳＩ装置２５，２６までは、各１本のクロック信号
線１２５，１２６で接続される。
は、階層的に接続され、その先にＰＬＬクロックドライ
バ装置２０〜２２が生成するクロックを使用するＬＳＩ
装置２３〜２６が接続されている。ＰＬＬクロックドラ
イバ装置２０からＰＬＬクロックドライバ装置２１，２
２までは、各１本のクロック信号線１２１，１２２で接
続され、ＰＬＬクロックドライバ装置２１からＬＳＩ装
置２３，２４までは、各１本のクロック信号線１２３，
１２４で接続され、ＰＬＬクロックドライバ装置２２か
らＬＳＩ装置２５，２６までは、各１本のクロック信号
線１２５，１２６で接続される。
【００３９】２本のスキュー調整用クロック信号線１２
１，１２８は、ＰＬＬクロックドライバ装置２０とＰＬ
Ｌクロックドライバ装置２１を接続し、基板上でクロッ
ク信号線１２１と並行に配線される。２本のスキュー調
整用クロック信号線１２９，１３０は、ＰＬＬクロック
ドライバ装置２０とＰＬＬクロックドライバ装置２２を
接続し、基板上でクロック信号線１２２と並行に配線さ
れる。
１，１２８は、ＰＬＬクロックドライバ装置２０とＰＬ
Ｌクロックドライバ装置２１を接続し、基板上でクロッ
ク信号線１２１と並行に配線される。２本のスキュー調
整用クロック信号線１２９，１３０は、ＰＬＬクロック
ドライバ装置２０とＰＬＬクロックドライバ装置２２を
接続し、基板上でクロック信号線１２２と並行に配線さ
れる。
【００４０】ＰＬＬクロックドライバ装置２１のクロッ
ク信号線１２３は、ＬＳＩ装置２３に接続され、ＰＬＬ
クロックドライバ装置２１のスキュー調整用クロック信
号線１３１は、クロック信号線１２３と基板上で並行に
配線されフィードバック接続される。ＰＬＬクロックド
ライバ装置２１のクロック信号線１２４は、ＬＳＩ装置
２４に接続され、ＰＬＬクロックドライバ装置２１のス
キュー調整用クロック信号線１３２は、クロック信号線
１２４と基板上で並行に配線されフィードバック接続さ
れる。
ク信号線１２３は、ＬＳＩ装置２３に接続され、ＰＬＬ
クロックドライバ装置２１のスキュー調整用クロック信
号線１３１は、クロック信号線１２３と基板上で並行に
配線されフィードバック接続される。ＰＬＬクロックド
ライバ装置２１のクロック信号線１２４は、ＬＳＩ装置
２４に接続され、ＰＬＬクロックドライバ装置２１のス
キュー調整用クロック信号線１３２は、クロック信号線
１２４と基板上で並行に配線されフィードバック接続さ
れる。
【００４１】ＰＬＬクロックドライバ装置２２のクロッ
ク信号線１２５は、ＬＳＩ装置２５に接続され、ＰＬＬ
クロックドライバ装置２２のスキュー調整用クロック信
号線１３３は、クロック信号線１２５と基板上で並行に
配線されフィードバック接続される。ＰＬＬクロックド
ライバ装置２２のクロック信号線１２６は、ＬＳＩ装置
２６に接続され、ＰＬＬクロックドライバ装置２２のス
キュー調整用クロック信号線１３４は、クロック信号線
１２６と基板上で並行に配線されフィードバック接続さ
れる。
ク信号線１２５は、ＬＳＩ装置２５に接続され、ＰＬＬ
クロックドライバ装置２２のスキュー調整用クロック信
号線１３３は、クロック信号線１２５と基板上で並行に
配線されフィードバック接続される。ＰＬＬクロックド
ライバ装置２２のクロック信号線１２６は、ＬＳＩ装置
２６に接続され、ＰＬＬクロックドライバ装置２２のス
キュー調整用クロック信号線１３４は、クロック信号線
１２６と基板上で並行に配線されフィードバック接続さ
れる。
【００４２】ＰＬＬクロックドライバ装置２１のフィー
ドバック回路１９は、スキュー調整用クロック信号線１
２７を通して外部から入力されるスキュー調整用クロッ
ク信号１１９を、スキュー調整用クロック信号線１２８
を通して外部へ出力する。これにより、ＰＬＬクロック
ドライバ装置２０から出力されるスキュー調整用クロッ
ク信号１１９は、一旦ＰＬＬクロックドライバ装置２１
のフィードバック回路１９を通ってからＰＬＬクロック
ドライバ装置２０へフィードバックされる。
ドバック回路１９は、スキュー調整用クロック信号線１
２７を通して外部から入力されるスキュー調整用クロッ
ク信号１１９を、スキュー調整用クロック信号線１２８
を通して外部へ出力する。これにより、ＰＬＬクロック
ドライバ装置２０から出力されるスキュー調整用クロッ
ク信号１１９は、一旦ＰＬＬクロックドライバ装置２１
のフィードバック回路１９を通ってからＰＬＬクロック
ドライバ装置２０へフィードバックされる。
【００４３】ＰＬＬクロックドライバ装置２２のフィー
ドバック回路１９は、スキュー調整用クロック信号線１
２９を通して外部から入力されるスキュー調整用クロッ
ク信号１１９を、スキュー調整用クロック信号線１３０
を通して外部へ出力する。これにより、ＰＬＬクロック
ドライバ装置２０から出力されるスキュー調整用クロッ
ク信号１１９は、一旦ＰＬＬクロックドライバ装置２２
のフィードバック回路１９を通ってからＰＬＬクロック
ドライバ装置２０へフィードバックされる。
ドバック回路１９は、スキュー調整用クロック信号線１
２９を通して外部から入力されるスキュー調整用クロッ
ク信号１１９を、スキュー調整用クロック信号線１３０
を通して外部へ出力する。これにより、ＰＬＬクロック
ドライバ装置２０から出力されるスキュー調整用クロッ
ク信号１１９は、一旦ＰＬＬクロックドライバ装置２２
のフィードバック回路１９を通ってからＰＬＬクロック
ドライバ装置２０へフィードバックされる。
【００４４】このように、本実施の形態では、ＰＬＬク
ロックドライバ装置２１，２２に外部のＰＬＬクロック
ドライバ装置２０から入力されるスキュー調整用信号１
９を外部のＰＬＬクロックドライバ装置２０へ出力する
フィードバック回路１９を配置して構成したため、ＰＬ
Ｌクロックドライバ装置２０から出力されるスキュー調
整用信号１９を、直接スキュー調整用信号を出力するＰ
ＬＬクロックドライバ装置にフィードバックするのでは
なく、一旦下段のＰＬＬクロックドライバ装置２１，２
２のフィードバック回路１９を通ってからＰＬＬクロッ
クドライバ装置２０へフィードバックすることができ
る。このため、ＰＬＬクロックドライバ装置２１，２２
のパッケージや入力ドライバのディレイの影響をフィー
ドバック回路１９に予め調整しておくことにより、実施
の形態１のフィードバック回路１９を配置していない場
合よりも、より精度の高いスキュー調整を行うことがで
きる。
ロックドライバ装置２１，２２に外部のＰＬＬクロック
ドライバ装置２０から入力されるスキュー調整用信号１
９を外部のＰＬＬクロックドライバ装置２０へ出力する
フィードバック回路１９を配置して構成したため、ＰＬ
Ｌクロックドライバ装置２０から出力されるスキュー調
整用信号１９を、直接スキュー調整用信号を出力するＰ
ＬＬクロックドライバ装置にフィードバックするのでは
なく、一旦下段のＰＬＬクロックドライバ装置２１，２
２のフィードバック回路１９を通ってからＰＬＬクロッ
クドライバ装置２０へフィードバックすることができ
る。このため、ＰＬＬクロックドライバ装置２１，２２
のパッケージや入力ドライバのディレイの影響をフィー
ドバック回路１９に予め調整しておくことにより、実施
の形態１のフィードバック回路１９を配置していない場
合よりも、より精度の高いスキュー調整を行うことがで
きる。
【００４５】実施の形態３．本実施の形態は、請求項６
記載の発明に係る特徴部分のみを説明する。本実施の形
態では、図１，２に示す実施の形態１のＰＬＬクロック
ドライバ装置において、ＰＬＬクロックドライバ装置内
にクロックドライバから出力されるクロック信号をスキ
ュー調整用クロック信号としてスキュー調整回路へ出力
するか、あるいはグランド（ＧＮＤ）へ出力するかを選
択するセレクタを追加して構成している。以下、具体的
に図面を用いて説明する。
記載の発明に係る特徴部分のみを説明する。本実施の形
態では、図１，２に示す実施の形態１のＰＬＬクロック
ドライバ装置において、ＰＬＬクロックドライバ装置内
にクロックドライバから出力されるクロック信号をスキ
ュー調整用クロック信号としてスキュー調整回路へ出力
するか、あるいはグランド（ＧＮＤ）へ出力するかを選
択するセレクタを追加して構成している。以下、具体的
に図面を用いて説明する。
【００４６】図７は本発明に係る実施の形態３のＰＬＬ
クロックドライバ装置におけるクロック制御ブロックの
構成を示すブロック図である。図７において、図２と同
一符号は同一または相当部分を示し、２９はクロックド
ライバ９から出力されるクロック信号１０１をスキュー
調整用クロック信号１０３としてスキュー調整回路８へ
出力するか、あるいはＧＮＤへ出力するかを選択するセ
レクタである。
クロックドライバ装置におけるクロック制御ブロックの
構成を示すブロック図である。図７において、図２と同
一符号は同一または相当部分を示し、２９はクロックド
ライバ９から出力されるクロック信号１０１をスキュー
調整用クロック信号１０３としてスキュー調整回路８へ
出力するか、あるいはＧＮＤへ出力するかを選択するセ
レクタである。
【００４７】本実施の形態のＰＬＬクロックドライバ装
置は、クロックドライバ９から出力されるクロック信号
１０１を、セレクタ２９によりスキュー調整用クロック
信号１０３としてスキュー調整回路８へ出力するか、あ
るいはＧＮＤへ出力するかを選択する。このセレクタ２
９の出力の選択は、内部の制御レジスタ６または外部か
らアクセスできる構成（図示せず）とする。
置は、クロックドライバ９から出力されるクロック信号
１０１を、セレクタ２９によりスキュー調整用クロック
信号１０３としてスキュー調整回路８へ出力するか、あ
るいはＧＮＤへ出力するかを選択する。このセレクタ２
９の出力の選択は、内部の制御レジスタ６または外部か
らアクセスできる構成（図示せず）とする。
【００４８】この構成で、実施の形態１の図３と同様の
基板を構成した場合、セレクタ２９は、スキュー調整を
行っている時、クロックドライバ９から入力されるクロ
ック信号１０１をスキュー調整用信号１０３としてスキ
ュー調整回路８へ出力し、セレクタ２９は、スキュー調
整を終了すると、スキュー調整用信号１０３をＧＮＤ出
力とする。
基板を構成した場合、セレクタ２９は、スキュー調整を
行っている時、クロックドライバ９から入力されるクロ
ック信号１０１をスキュー調整用信号１０３としてスキ
ュー調整回路８へ出力し、セレクタ２９は、スキュー調
整を終了すると、スキュー調整用信号１０３をＧＮＤ出
力とする。
【００４９】セレクタ２９から出力されるスキュー調整
用クロック信号１０３をスキュー調整回路８へ送るスキ
ュー調整用クロック信号線は、実施の形態１の図３と同
様、クロックドライバ９から出力されるクロック信号１
０２を外部回路へ送るクロック信号線と基板上で並行に
配線されフィードバック接続される。
用クロック信号１０３をスキュー調整回路８へ送るスキ
ュー調整用クロック信号線は、実施の形態１の図３と同
様、クロックドライバ９から出力されるクロック信号１
０２を外部回路へ送るクロック信号線と基板上で並行に
配線されフィードバック接続される。
【００５０】このように、本実施の形態では、スキュー
調整用クロック信号線をクロック信号線と基板上で並行
に配線した状態で、スキュー調整終了後、スキュー調整
用クロック信号線をＧＮＤ出力とするように構成したた
め、クロックのノイズの影響を低減することができる。
調整用クロック信号線をクロック信号線と基板上で並行
に配線した状態で、スキュー調整終了後、スキュー調整
用クロック信号線をＧＮＤ出力とするように構成したた
め、クロックのノイズの影響を低減することができる。
【００５１】実施の形態４．図８は本発明に係る実施の
形態４のＬＳＩ装置における回路ブロックの構成を示す
ブロック図である。図８において、３０は回路ブロック
であり、この回路ブロック３０は、制御レジスタ３１
と、制御レジスタ３１に設定された値に基づいて、外部
から入力されるクロック信号１３８の位相を調整して２
つのクロック信号１４１，１５０を出力するＰＬＬ回路
３２と、外部から入力されるクロック信号１３８をスキ
ュー調整用クロック信号１３９として出力するクロック
出力回路３３と、ＰＬＬ回路３２から出力されるクロッ
ク信号１４１とクロック出力回路３３から出力されるス
キュー調整用クロック信号１３９の位相を比較して制御
レジスタ３１に設定するスキュー調整回路３４とから構
成される。
形態４のＬＳＩ装置における回路ブロックの構成を示す
ブロック図である。図８において、３０は回路ブロック
であり、この回路ブロック３０は、制御レジスタ３１
と、制御レジスタ３１に設定された値に基づいて、外部
から入力されるクロック信号１３８の位相を調整して２
つのクロック信号１４１，１５０を出力するＰＬＬ回路
３２と、外部から入力されるクロック信号１３８をスキ
ュー調整用クロック信号１３９として出力するクロック
出力回路３３と、ＰＬＬ回路３２から出力されるクロッ
ク信号１４１とクロック出力回路３３から出力されるス
キュー調整用クロック信号１３９の位相を比較して制御
レジスタ３１に設定するスキュー調整回路３４とから構
成される。
【００５２】ＰＬＬ回路３２は、制御レジスタ３１に設
定された値に基づいて、外部から入力されるクロック信
号１３８の位相を調整して、スキュー調整回路３４へク
ロック信号１４１を出力するとともに、内部クロックと
してクロック信号１５０を出力する。これと同時にクロ
ック出力回路３３は、外部から入力されるクロック信号
１３８をスキュー調整用クロック信号１３９としてスキ
ュー調整回路３４へ出力する。
定された値に基づいて、外部から入力されるクロック信
号１３８の位相を調整して、スキュー調整回路３４へク
ロック信号１４１を出力するとともに、内部クロックと
してクロック信号１５０を出力する。これと同時にクロ
ック出力回路３３は、外部から入力されるクロック信号
１３８をスキュー調整用クロック信号１３９としてスキ
ュー調整回路３４へ出力する。
【００５３】スキュー調整回路３４は、ＰＬＬ回路３２
から出力されるクロック信号１４１とクロック出力回路
３３から出力されるスキュー調整用クロック信号１３９
の位相を比較して制御レジスタ３１に設定する。これに
より、ＰＬＬ回路３２は、制御レジスタ３１に設定され
た値に基づいて、外部から入力されるクロック信号１３
８の位相を調整してクロック信号１４１，１５０を出力
する。
から出力されるクロック信号１４１とクロック出力回路
３３から出力されるスキュー調整用クロック信号１３９
の位相を比較して制御レジスタ３１に設定する。これに
より、ＰＬＬ回路３２は、制御レジスタ３１に設定され
た値に基づいて、外部から入力されるクロック信号１３
８の位相を調整してクロック信号１４１，１５０を出力
する。
【００５４】図９は図８に示す回路ブロックを有するＬ
ＳＩ装置とクロックドライバを使用した基板イメージを
示すブロック図である。図９において、３５はスキュー
調整機能を有さないクロックドライバであり、３６〜３
８は図８に示す回路ブロック３０を有するＬＳＩ装置で
ある。図８に示すクロック信号１３８は、クロックドラ
イバ３５から出力されてＬＳＩ装置３６〜３８に各々入
力される。
ＳＩ装置とクロックドライバを使用した基板イメージを
示すブロック図である。図９において、３５はスキュー
調整機能を有さないクロックドライバであり、３６〜３
８は図８に示す回路ブロック３０を有するＬＳＩ装置で
ある。図８に示すクロック信号１３８は、クロックドラ
イバ３５から出力されてＬＳＩ装置３６〜３８に各々入
力される。
【００５５】ＬＳＩ装置３６〜３８は、クロック信号１
３８を出力するクロックドライバ３５に接続されてい
る。クロックドライバ３５からＬＳＩ装置３６〜３８ま
では、各１本のクロック信号線１４２〜１４４で接続さ
れる。クロック信号線１４２〜１４４は、ＬＳＩ装置３
６〜３８を構成する回路ブロック３０のＰＬＬ回路３２
及びクロック出力回路３３と、クロックドライバ３５に
接続され、クロックドライバ３５から出力されるクロッ
ク信号１３８をＬＳＩ装置３６〜３８のクロック出力回
路３３とＰＬＬ回路３２へ入力するための信号線であ
る。
３８を出力するクロックドライバ３５に接続されてい
る。クロックドライバ３５からＬＳＩ装置３６〜３８ま
では、各１本のクロック信号線１４２〜１４４で接続さ
れる。クロック信号線１４２〜１４４は、ＬＳＩ装置３
６〜３８を構成する回路ブロック３０のＰＬＬ回路３２
及びクロック出力回路３３と、クロックドライバ３５に
接続され、クロックドライバ３５から出力されるクロッ
ク信号１３８をＬＳＩ装置３６〜３８のクロック出力回
路３３とＰＬＬ回路３２へ入力するための信号線であ
る。
【００５６】それとは別にスキュー調整用クロック信号
線１４５〜１４７は、図８，９に示すように接続する。
スキュー調整用クロック信号線１４５〜１４７は、各ク
ロック信号線１４２〜１４４と基板上で並行に配線して
フィードバック接続する。スキュー調整用クロック信号
線１４５〜１４７は、クロック出力回路３３とスキュー
調整回路３４に接続されるとともに、基板上でクロック
信号線１４２〜１４４と各々並行に接続され、かつクロ
ック出力回路３３から出力されるスキュー調整用クロッ
ク信号１３９をスキュー調整回路３４へ入力するための
信号線である。
線１４５〜１４７は、図８，９に示すように接続する。
スキュー調整用クロック信号線１４５〜１４７は、各ク
ロック信号線１４２〜１４４と基板上で並行に配線して
フィードバック接続する。スキュー調整用クロック信号
線１４５〜１４７は、クロック出力回路３３とスキュー
調整回路３４に接続されるとともに、基板上でクロック
信号線１４２〜１４４と各々並行に接続され、かつクロ
ック出力回路３３から出力されるスキュー調整用クロッ
ク信号１３９をスキュー調整回路３４へ入力するための
信号線である。
【００５７】スキュー調整用クロック信号線１４５〜１
４７は、各クロック信号線１４２〜１４４と基板上で並
行に配線してフィードバック接続する。従って、スキュ
ー調整用クロック信号線１４５〜１４７は、クロック信
号線１４２〜１４４の２倍の距離となり、ディレイ時間
もクロック信号線１４２〜１４４の倍となる。なお、ス
キュー調整用クロック信号線１４５〜１４７とクロック
信号線１４２〜１４４が基板の層間をまたがる場合や、
コネクタ等を通る場合の影響も前述と同様である。
４７は、各クロック信号線１４２〜１４４と基板上で並
行に配線してフィードバック接続する。従って、スキュ
ー調整用クロック信号線１４５〜１４７は、クロック信
号線１４２〜１４４の２倍の距離となり、ディレイ時間
もクロック信号線１４２〜１４４の倍となる。なお、ス
キュー調整用クロック信号線１４５〜１４７とクロック
信号線１４２〜１４４が基板の層間をまたがる場合や、
コネクタ等を通る場合の影響も前述と同様である。
【００５８】各ＬＳＩ装置３６〜３８内のスキュー調整
回路３４においては、スキュー調整用クロック信号１３
９の位相差から、このスキュー調整用クロック信号線１
４５〜１４７のディレイ時間が判り、このスキュー調整
用クロック信号線１４５〜１４７のディレイ時間の半分
の時間がクロック信号線１４２〜１４４のディレイ時間
となる。制御レジスタ３１は、クロック信号線１４２〜
１４４のディレイ時間だけ位相を早く出力するようにＰ
ＬＬ回路３２を設定する。これにより、各ＬＳＩ装置３
６〜３８内部でのクロックの位相が同じとなる。
回路３４においては、スキュー調整用クロック信号１３
９の位相差から、このスキュー調整用クロック信号線１
４５〜１４７のディレイ時間が判り、このスキュー調整
用クロック信号線１４５〜１４７のディレイ時間の半分
の時間がクロック信号線１４２〜１４４のディレイ時間
となる。制御レジスタ３１は、クロック信号線１４２〜
１４４のディレイ時間だけ位相を早く出力するようにＰ
ＬＬ回路３２を設定する。これにより、各ＬＳＩ装置３
６〜３８内部でのクロックの位相が同じとなる。
【００５９】このように、本実施の形態では、ＬＳＩ装
置３６〜３８の回路ブロック３０を、制御レジスタ３１
と、制御レジスタ３１に設定された値に基づいて外部の
クロックドライバ３５から入力されるクロック信号１３
８の位相を調整してクロック信号１４１，１４２を出力
するＰＬＬ回路３２と、外部のクロックドライバ３５か
ら入力されるクロック信号１３８をスキュー調整用クロ
ック信号１３９としてスキュー調整回路３４へ出力する
クロック出力回路３３と、ＰＬＬ回路３２から出力され
るクロック信号１４１とクロック出力回路３３から出力
されるスキュー調整用クロック信号の位相を比較して制
御レジスタ３１に設定するスキュー調整回路３４とから
構成するようにしたため、ＬＳＩ装置３６〜３８自体に
クロック位相の調整を行う機能を持たせることができ
る。このため、システム動作時にクロック位相の調整を
自動的に行うことができるので、精度の高いクロックス
キュー調整を容易に行うことができる。
置３６〜３８の回路ブロック３０を、制御レジスタ３１
と、制御レジスタ３１に設定された値に基づいて外部の
クロックドライバ３５から入力されるクロック信号１３
８の位相を調整してクロック信号１４１，１４２を出力
するＰＬＬ回路３２と、外部のクロックドライバ３５か
ら入力されるクロック信号１３８をスキュー調整用クロ
ック信号１３９としてスキュー調整回路３４へ出力する
クロック出力回路３３と、ＰＬＬ回路３２から出力され
るクロック信号１４１とクロック出力回路３３から出力
されるスキュー調整用クロック信号の位相を比較して制
御レジスタ３１に設定するスキュー調整回路３４とから
構成するようにしたため、ＬＳＩ装置３６〜３８自体に
クロック位相の調整を行う機能を持たせることができ
る。このため、システム動作時にクロック位相の調整を
自動的に行うことができるので、精度の高いクロックス
キュー調整を容易に行うことができる。
【００６０】また、本実施の形態では、ＰＬＬ回路３２
と接続され、外部のクロックドライバ３５からのクロッ
ク信号１３８をＰＬＬ回路３２とクロック出力回路３３
へ入力するためのクロック信号線１４２〜１４４と、ク
ロック出力回路３３とスキュー調整回路３４に接続され
るとともに、基板上でクロック信号線１４２〜１４４と
並行に配線され、かつクロック出力回路３３から出力さ
れるスキュー調整用クロック信号１３９をスキュー調整
回路３４へ入力するためのスキュー調整用クロック信号
線１３９とを有するように構成したため、スキュー調整
用クロック信号１３９の位相差からスキュー調整用クロ
ック信号線１４５〜１４７のディレイ時間を求め、この
求めたディレイ時間からクロック信号線１４２〜１４４
のディレイ時間を容易に求めることができる。このた
め、各ＬＳＩ装置３６〜３８内部でのクロック位相を同
じにすることができる。
と接続され、外部のクロックドライバ３５からのクロッ
ク信号１３８をＰＬＬ回路３２とクロック出力回路３３
へ入力するためのクロック信号線１４２〜１４４と、ク
ロック出力回路３３とスキュー調整回路３４に接続され
るとともに、基板上でクロック信号線１４２〜１４４と
並行に配線され、かつクロック出力回路３３から出力さ
れるスキュー調整用クロック信号１３９をスキュー調整
回路３４へ入力するためのスキュー調整用クロック信号
線１３９とを有するように構成したため、スキュー調整
用クロック信号１３９の位相差からスキュー調整用クロ
ック信号線１４５〜１４７のディレイ時間を求め、この
求めたディレイ時間からクロック信号線１４２〜１４４
のディレイ時間を容易に求めることができる。このた
め、各ＬＳＩ装置３６〜３８内部でのクロック位相を同
じにすることができる。
【００６１】なお、本実施の形態では、制御レジスタ３
１を、スキュー調整回路３４により内部からアクセスす
る構成の場合を説明したが、本発明はこれのみに限定さ
れるものではなく、図１０に示すように、制御レジスタ
３１を、ＰＬＬ回路３２に入力されるクロック信号の位
相を調整するのに必要な値をＪＴＡＧ回路等の外部回路
１２０から設定するように構成してもよい。この場合、
外部から制御レジスタ３１を制御することができるの
で、スキュー調整回路３４の出力に拘らず、強制的にＰ
ＬＬ回路３２の位相の調整を行うことができる。このた
め、必要なシステムとしての動作マージンを容易に評価
することができる。更に、制御レジスタ３１には、不揮
発性メモリを使用して構成することが好ましい。この場
合、電源を入れる度に一々ＰＬＬ回路３２の位相調整を
行わないで済ませることができる。
１を、スキュー調整回路３４により内部からアクセスす
る構成の場合を説明したが、本発明はこれのみに限定さ
れるものではなく、図１０に示すように、制御レジスタ
３１を、ＰＬＬ回路３２に入力されるクロック信号の位
相を調整するのに必要な値をＪＴＡＧ回路等の外部回路
１２０から設定するように構成してもよい。この場合、
外部から制御レジスタ３１を制御することができるの
で、スキュー調整回路３４の出力に拘らず、強制的にＰ
ＬＬ回路３２の位相の調整を行うことができる。このた
め、必要なシステムとしての動作マージンを容易に評価
することができる。更に、制御レジスタ３１には、不揮
発性メモリを使用して構成することが好ましい。この場
合、電源を入れる度に一々ＰＬＬ回路３２の位相調整を
行わないで済ませることができる。
【００６２】実施の形態５．図１１は本発明に係る実施
の形態５のＬＳＩ装置における回路ブロックの構成を示
すブロック図である。図１１において、３９は回路ブロ
ックであり、この回路ブロック３９は、ＰＬＬ制御レジ
スタ４１と、ＰＬＬ制御レジスタ４１に設定された値に
基づいて、外部から入力されるクロック信号１４９の位
相を調整してクロック信号を出力するＰＬＬ回路４０
と、スキュー調整用のパラメータが設定されるパラメー
タ設定レジスタ４３と、パラメータ設定レジスタ４３に
設定されたスキュー調整用パラメータに基づいて、スキ
ューを自動的に変化させてＰＬＬ制御レジスタ４１に設
定するオートスイング回路４２とから構成される。
の形態５のＬＳＩ装置における回路ブロックの構成を示
すブロック図である。図１１において、３９は回路ブロ
ックであり、この回路ブロック３９は、ＰＬＬ制御レジ
スタ４１と、ＰＬＬ制御レジスタ４１に設定された値に
基づいて、外部から入力されるクロック信号１４９の位
相を調整してクロック信号を出力するＰＬＬ回路４０
と、スキュー調整用のパラメータが設定されるパラメー
タ設定レジスタ４３と、パラメータ設定レジスタ４３に
設定されたスキュー調整用パラメータに基づいて、スキ
ューを自動的に変化させてＰＬＬ制御レジスタ４１に設
定するオートスイング回路４２とから構成される。
【００６３】まず、パラメータ設定レジスタ４３には、
変化させる位相や時間の範囲等のスキュー調整用パラメ
ータをＪＴＡＧ回路等により設定する。オートスイング
回路４２は、パラメータ設定レジスタ４３に設定された
パラメータにより、スキューを自動的に変化させてＰＬ
Ｌ制御レジスタ４１に設定する。ＰＬＬ回路４０は、Ｐ
ＬＬ制御レジスタ４１に設定された値に従って、外部か
ら入力されるクロック信号１４９の位相を変化させて出
力する。
変化させる位相や時間の範囲等のスキュー調整用パラメ
ータをＪＴＡＧ回路等により設定する。オートスイング
回路４２は、パラメータ設定レジスタ４３に設定された
パラメータにより、スキューを自動的に変化させてＰＬ
Ｌ制御レジスタ４１に設定する。ＰＬＬ回路４０は、Ｐ
ＬＬ制御レジスタ４１に設定された値に従って、外部か
ら入力されるクロック信号１４９の位相を変化させて出
力する。
【００６４】図１２は図１１に示すＬＳＩ装置とクロッ
クドライバを使用した基板イメージを示すブロック図で
ある。図１２において、４５はスキュー調整機能を有さ
ないクロックドライバであり、４６，４７はクロック信
号線１５１，１５２でクロックドライバ４５と接続され
たＬＳＩ装置である。回路ブロック３９は、ＬＳＩ装置
４６に設け、ＬＳＩ装置４７には設けない。
クドライバを使用した基板イメージを示すブロック図で
ある。図１２において、４５はスキュー調整機能を有さ
ないクロックドライバであり、４６，４７はクロック信
号線１５１，１５２でクロックドライバ４５と接続され
たＬＳＩ装置である。回路ブロック３９は、ＬＳＩ装置
４６に設け、ＬＳＩ装置４７には設けない。
【００６５】例えば、ＬＳＩ装置４６内のクロックの位
相をオートスイング回路４２により変化させ、強制的に
ＬＳＩ装置４７とクロック位相がずれるようにする。そ
して、パラメータを変化させシステムとしてどこまで正
常に動作するかを確認することにより、システムの動作
マージンを評価する。
相をオートスイング回路４２により変化させ、強制的に
ＬＳＩ装置４７とクロック位相がずれるようにする。そ
して、パラメータを変化させシステムとしてどこまで正
常に動作するかを確認することにより、システムの動作
マージンを評価する。
【００６６】このように、本実施の形態では、ＬＳＩ装
置４６を、ＰＬＬ制御レジスタ４１と、ＰＬＬ制御レジ
スタ４１に設定された値に基づいて、外部のクロックド
ライバ４５から入力されるクロック信号１４９の位相を
調整してクロック信号を出力するＰＬＬ回路４０と、ス
キュー調整用のパラメータが設定されるパラメータ設定
レジスタ４３と、パラメータ設定レジスタ４３に設定さ
れたスキュー調整用パラメータに基づいて、スキューを
自動的に変化させてＰＬＬ制御レジスタ４１に設定する
オートスイング回路４２とから構成することにより、Ｌ
ＳＩ装置４６自体にクロック位相の調整を行う機能を持
たせることができる。このため、システム動作時にクロ
ック位相の調整を自動的に行うことができるので、精度
の高いクロックスキュー調整を容易に行うことができ
る。
置４６を、ＰＬＬ制御レジスタ４１と、ＰＬＬ制御レジ
スタ４１に設定された値に基づいて、外部のクロックド
ライバ４５から入力されるクロック信号１４９の位相を
調整してクロック信号を出力するＰＬＬ回路４０と、ス
キュー調整用のパラメータが設定されるパラメータ設定
レジスタ４３と、パラメータ設定レジスタ４３に設定さ
れたスキュー調整用パラメータに基づいて、スキューを
自動的に変化させてＰＬＬ制御レジスタ４１に設定する
オートスイング回路４２とから構成することにより、Ｌ
ＳＩ装置４６自体にクロック位相の調整を行う機能を持
たせることができる。このため、システム動作時にクロ
ック位相の調整を自動的に行うことができるので、精度
の高いクロックスキュー調整を容易に行うことができ
る。
【００６７】なお、上記実施の形態では、ＬＳＩ装置４
６の回路ブロック３９を、ＰＬＬ制御レジスタ４１と、
ＰＬＬ制御レジスタ４１に設定された値に基づいて、外
部から入力されるクロック信号１４９の位相を調整して
クロック信号を出力するＰＬＬ回路４０と、スキュー調
整用のパラメータが設定されるパラメータ設定レジスタ
４３と、パラメータ設定レジスタ４３に設定されたスキ
ュー調整用パラメータに基づいて、スキューを自動的に
変化させてＰＬＬ制御レジスタ４１に設定するオートス
イング回路４２とから構成する場合について説明した
が、本発明においては、ＰＬＬクロックドライバ装置に
実施の形態５と同様な回路ブロック３９を設けてもよ
い。即ち、ＰＬＬクロックドライバ装置の回路ブロック
を、ＰＬＬ制御レジスタと、ＰＬＬ制御レジスタに設定
された値に基づいて、外部から入力されるクロック信号
の位相を調整してクロック信号を出力するＰＬＬ回路
と、スキュー調整用のパラメータが設定されるパラメー
タ設定レジスタと、パラメータ設定レジスタに設定され
たスキュー調整用パラメータに基づいて、スキューを自
動的に変化させてＰＬＬ制御レジスタに設定するオート
スイング回路とから構成する。この場合、ＰＬＬクロッ
クドライバ装置自体にクロック位相の調整を行う機能を
持たせることができるため、システム動作時にクロック
位相の調整を自動的に行うことができ、精度の高いクロ
ックスキュー調整を容易に行うことができる。
６の回路ブロック３９を、ＰＬＬ制御レジスタ４１と、
ＰＬＬ制御レジスタ４１に設定された値に基づいて、外
部から入力されるクロック信号１４９の位相を調整して
クロック信号を出力するＰＬＬ回路４０と、スキュー調
整用のパラメータが設定されるパラメータ設定レジスタ
４３と、パラメータ設定レジスタ４３に設定されたスキ
ュー調整用パラメータに基づいて、スキューを自動的に
変化させてＰＬＬ制御レジスタ４１に設定するオートス
イング回路４２とから構成する場合について説明した
が、本発明においては、ＰＬＬクロックドライバ装置に
実施の形態５と同様な回路ブロック３９を設けてもよ
い。即ち、ＰＬＬクロックドライバ装置の回路ブロック
を、ＰＬＬ制御レジスタと、ＰＬＬ制御レジスタに設定
された値に基づいて、外部から入力されるクロック信号
の位相を調整してクロック信号を出力するＰＬＬ回路
と、スキュー調整用のパラメータが設定されるパラメー
タ設定レジスタと、パラメータ設定レジスタに設定され
たスキュー調整用パラメータに基づいて、スキューを自
動的に変化させてＰＬＬ制御レジスタに設定するオート
スイング回路とから構成する。この場合、ＰＬＬクロッ
クドライバ装置自体にクロック位相の調整を行う機能を
持たせることができるため、システム動作時にクロック
位相の調整を自動的に行うことができ、精度の高いクロ
ックスキュー調整を容易に行うことができる。
【００６８】実施の形態６．図１３は本発明に係る実施
の形態６のＬＳＩ装置における回路ブロックの構成を示
す図である。図１３において、４８は回路ブロックであ
り、この回路ブロック４８は、クロック信号の位相を強
制的に変化させて、システムとして正常に動作する範囲
内で最も安全に動作する値が設定される制御レジスタ４
９と、外部から入力されるクロック信号１６１の位相を
調整してクロック信号を出力するＰＬＬ回路５０とから
構成される。
の形態６のＬＳＩ装置における回路ブロックの構成を示
す図である。図１３において、４８は回路ブロックであ
り、この回路ブロック４８は、クロック信号の位相を強
制的に変化させて、システムとして正常に動作する範囲
内で最も安全に動作する値が設定される制御レジスタ４
９と、外部から入力されるクロック信号１６１の位相を
調整してクロック信号を出力するＰＬＬ回路５０とから
構成される。
【００６９】図１４は図１３に示すＬＳＩ装置とクロッ
クドライバを使用したシステムの構成を示すブロック図
である。図１４において、５８〜６０は各々分離された
基板であり、基板５８上にはクロックドライバ６１が配
置され、基板５９上にはＬＳＩ装置６２が配置され、基
板６０上にはＬＳＩ装置６３が配置される。クロックド
ライバ５８とＬＳＩ装置６２は、クロック信号線１６３
を介して接続され、クロックドライバ５８とＬＳＩ装置
６３は、クロック信号線１６４を介して接続される。Ｌ
ＳＩ装置６２，６３には、図１３に示す回路ブロック４
８が内蔵されている。
クドライバを使用したシステムの構成を示すブロック図
である。図１４において、５８〜６０は各々分離された
基板であり、基板５８上にはクロックドライバ６１が配
置され、基板５９上にはＬＳＩ装置６２が配置され、基
板６０上にはＬＳＩ装置６３が配置される。クロックド
ライバ５８とＬＳＩ装置６２は、クロック信号線１６３
を介して接続され、クロックドライバ５８とＬＳＩ装置
６３は、クロック信号線１６４を介して接続される。Ｌ
ＳＩ装置６２，６３には、図１３に示す回路ブロック４
８が内蔵されている。
【００７０】クロックドライバ５８と各ＬＳＩ装置６
２，６３は、各々クロック信号線１６３，１６４で接続
される。但し、この例では、スキュー調整用クロック信
号線の接続がないため、実施の形態４で示した方法での
スキューの調整ができない。このため、システムを最初
に設定する時に、オシロスコープ等の測定器を使い、外
部からスキューを測定して内部レジスタに設定する。通
常は、このまま動作する。
２，６３は、各々クロック信号線１６３，１６４で接続
される。但し、この例では、スキュー調整用クロック信
号線の接続がないため、実施の形態４で示した方法での
スキューの調整ができない。このため、システムを最初
に設定する時に、オシロスコープ等の測定器を使い、外
部からスキューを測定して内部レジスタに設定する。通
常は、このまま動作する。
【００７１】次に、システムの都合で例えば基板６０を
別のものに交換する場合、スキューがずれるため、改め
てスキューを調整し直す必要がある。本実施の形態で
は、外部からスキューを調整するのではなく、基板６０
が交換されるＬＳＩ装置６３において、Ｓ／Ｗ等を用
い、クロック信号の位相を強制的に変化させてシステム
として正常に動作する範囲を求め、その正常に動作する
範囲内で最も安全に動作する値をＬＳＩ装置６３内の制
御レジスタ４９に設定する。ＰＬＬ回路５０は、制御レ
ジスタ４９に設定された値に基づいて、クロックドライ
バ５８からクロック信号線１６４を通して入力されるク
ロック信号１６１の位相を調整してクロック信号を出力
する。
別のものに交換する場合、スキューがずれるため、改め
てスキューを調整し直す必要がある。本実施の形態で
は、外部からスキューを調整するのではなく、基板６０
が交換されるＬＳＩ装置６３において、Ｓ／Ｗ等を用
い、クロック信号の位相を強制的に変化させてシステム
として正常に動作する範囲を求め、その正常に動作する
範囲内で最も安全に動作する値をＬＳＩ装置６３内の制
御レジスタ４９に設定する。ＰＬＬ回路５０は、制御レ
ジスタ４９に設定された値に基づいて、クロックドライ
バ５８からクロック信号線１６４を通して入力されるク
ロック信号１６１の位相を調整してクロック信号を出力
する。
【００７２】このように、本実施の形態では、ＬＳＩ装
置６３の回路ブロック４８を、クロック信号の位相を強
制的に変化させシステムとして正常に動作する範囲内で
安全に動作する値が設定される制御レジスタ４９と、制
御レジスタ４９に設定された値に基づいて、外部のクロ
ックドライバ６１から入力されるクロック信号１６１の
位相を調整してクロック信号を出力するＰＬＬ回路５０
とを有するように構成したため、基板６０を別のものに
交換してＬＳＩ装置６３のスキューがずれても、外部か
ら一々オシロスコープ等で測定して制御レジスタでスキ
ュー調整を行わずに、ずれたＬＳＩ装置６３のスキュー
を調整することができるので、安定したシステム動作を
実現することができる。
置６３の回路ブロック４８を、クロック信号の位相を強
制的に変化させシステムとして正常に動作する範囲内で
安全に動作する値が設定される制御レジスタ４９と、制
御レジスタ４９に設定された値に基づいて、外部のクロ
ックドライバ６１から入力されるクロック信号１６１の
位相を調整してクロック信号を出力するＰＬＬ回路５０
とを有するように構成したため、基板６０を別のものに
交換してＬＳＩ装置６３のスキューがずれても、外部か
ら一々オシロスコープ等で測定して制御レジスタでスキ
ュー調整を行わずに、ずれたＬＳＩ装置６３のスキュー
を調整することができるので、安定したシステム動作を
実現することができる。
【００７３】なお、上記実施の形態では、ＬＳＩ装置６
３の回路ブロック４８を、クロック信号の位相を強制的
に変化させてシステムとして正常に動作する範囲内で安
全に動作する値が設定される制御レジスタ４９と、制御
レジスタ４９に設定された値に基づいて、外部のクロッ
クドライバ６１から入力されるクロック信号１６１の位
相を調整してクロック信号を出力するＰＬＬ回路５０と
から構成する場合について説明したが、本発明において
は、ＰＬＬクロックドライバ装置に実施の形態６と同様
な回路ブロック４８を設けてもよい。即ち、ＰＬＬクロ
ックドライバ装置の回路ブロックを、クロック信号の位
相を強制的に変化させてシステムとして正常に動作する
範囲内で安全に動作する値が設定される制御レジスタ
と、制御レジスタに設定された値に基づいて、外部から
入力されるクロック信号の位相を調整してクロック信号
を出力するＰＬＬ回路とから構成する。この場合、基板
を別のものに交換してＰＬＬクロックドライバ装置のス
キューがずれても、外部から一々オシロスコープ等で測
定して制御レジスタでスキュー調整を行わずに、ずれた
ＰＬＬクロックドライバ装置のスキューを調整すること
ができるので、安定したシステム動作を実現することが
できる。
３の回路ブロック４８を、クロック信号の位相を強制的
に変化させてシステムとして正常に動作する範囲内で安
全に動作する値が設定される制御レジスタ４９と、制御
レジスタ４９に設定された値に基づいて、外部のクロッ
クドライバ６１から入力されるクロック信号１６１の位
相を調整してクロック信号を出力するＰＬＬ回路５０と
から構成する場合について説明したが、本発明において
は、ＰＬＬクロックドライバ装置に実施の形態６と同様
な回路ブロック４８を設けてもよい。即ち、ＰＬＬクロ
ックドライバ装置の回路ブロックを、クロック信号の位
相を強制的に変化させてシステムとして正常に動作する
範囲内で安全に動作する値が設定される制御レジスタ
と、制御レジスタに設定された値に基づいて、外部から
入力されるクロック信号の位相を調整してクロック信号
を出力するＰＬＬ回路とから構成する。この場合、基板
を別のものに交換してＰＬＬクロックドライバ装置のス
キューがずれても、外部から一々オシロスコープ等で測
定して制御レジスタでスキュー調整を行わずに、ずれた
ＰＬＬクロックドライバ装置のスキューを調整すること
ができるので、安定したシステム動作を実現することが
できる。
【００７４】
【発明の効果】請求項１記載の発明は、外部から入力さ
れるクロック信号に基づいてクロックを生成する複数の
クロック制御ブロックを有するＰＬＬクロックドライバ
装置において、クロック制御ブロックを、制御レジスタ
と、制御レジスタに設定された値に基づいて外部から入
力されるクロック信号の位相を調整してクロック信号を
出力するＰＬＬ回路と、ＰＬＬ回路から出力されるクロ
ック信号を入力し、外部へ２つのクロック信号を出力す
るとともに、スキュー調整回路へクロック信号を出力す
るクロックドライバと、クロックドライバから出力され
るクロック信号と外部から入力されるスキュー調整用ク
ロック信号の位相を比較して制御レジスタに設定するス
キュー調整回路とから構成するようにしたため、ＰＬＬ
クロックドライバ装置自体にクロック位相の調整を行う
機能を持たせることができる。このため、システム動作
時にクロック位相の調整を自動的に行うことができるの
で、精度の高いクロックスキュー調整を容易に行うこと
ができる。
れるクロック信号に基づいてクロックを生成する複数の
クロック制御ブロックを有するＰＬＬクロックドライバ
装置において、クロック制御ブロックを、制御レジスタ
と、制御レジスタに設定された値に基づいて外部から入
力されるクロック信号の位相を調整してクロック信号を
出力するＰＬＬ回路と、ＰＬＬ回路から出力されるクロ
ック信号を入力し、外部へ２つのクロック信号を出力す
るとともに、スキュー調整回路へクロック信号を出力す
るクロックドライバと、クロックドライバから出力され
るクロック信号と外部から入力されるスキュー調整用ク
ロック信号の位相を比較して制御レジスタに設定するス
キュー調整回路とから構成するようにしたため、ＰＬＬ
クロックドライバ装置自体にクロック位相の調整を行う
機能を持たせることができる。このため、システム動作
時にクロック位相の調整を自動的に行うことができるの
で、精度の高いクロックスキュー調整を容易に行うこと
ができる。
【００７５】請求項２記載の発明では、クロックドライ
バと接続され、かつクロックドライバから出力される２
つのクロック信号のうち、一方のクロック信号を他の回
路装置へ入力するためのクロック信号線と、クロックド
ライバとスキュー調整回路に接続されるとともに、基板
上でクロック信号線と並行に配線され、かつクロックド
ライバから出力される２つのクロック信号のうち、他方
のクロック信号をスキュー調整用クロック信号としてス
キュー調整回路へ入力するためのスキュー調整用クロッ
ク信号線とを有するように構成したため、スキュー調整
用クロック信号の位相差からスキュー調整用クロック信
号線のディレイ時間を求め、求めたディレイ時間からク
ロック信号線のディレイ時間を容易に求めることができ
る。
バと接続され、かつクロックドライバから出力される２
つのクロック信号のうち、一方のクロック信号を他の回
路装置へ入力するためのクロック信号線と、クロックド
ライバとスキュー調整回路に接続されるとともに、基板
上でクロック信号線と並行に配線され、かつクロックド
ライバから出力される２つのクロック信号のうち、他方
のクロック信号をスキュー調整用クロック信号としてス
キュー調整回路へ入力するためのスキュー調整用クロッ
ク信号線とを有するように構成したため、スキュー調整
用クロック信号の位相差からスキュー調整用クロック信
号線のディレイ時間を求め、求めたディレイ時間からク
ロック信号線のディレイ時間を容易に求めることができ
る。
【００７６】請求項３記載の発明では、制御レジスタ
を、ＰＬＬ回路に入力されるクロック信号の位相を調整
するのに必要な値を外部回路から設定するように構成す
ることにより、外部から制御レジスタを制御することが
できるので、スキュー調整回路の出力に拘らず、強制的
にＰＬＬ回路の位相を調整することができる。
を、ＰＬＬ回路に入力されるクロック信号の位相を調整
するのに必要な値を外部回路から設定するように構成す
ることにより、外部から制御レジスタを制御することが
できるので、スキュー調整回路の出力に拘らず、強制的
にＰＬＬ回路の位相を調整することができる。
【００７７】請求項４記載の発明では、制御レジスタを
不揮発性メモリから構成することにより、電源を入れる
度に一々ＰＬＬ回路の位相調整を行わないで済ませるこ
とができる。
不揮発性メモリから構成することにより、電源を入れる
度に一々ＰＬＬ回路の位相調整を行わないで済ませるこ
とができる。
【００７８】請求項５記載の発明では、ＰＬＬクロック
ドライバ装置に外部のＰＬＬクロックドライバ装置から
入力されるスキュー調整用信号を外部のＰＬＬクロック
ドライバ装置へ出力するフィードバック回路を配置して
構成することにより、ＰＬＬクロックドライバ装置から
出力されるスキュー調整用信号を、直接スキュー調整用
信号を出力するＰＬＬクロックドライバ装置にフィード
バックするのではなく、一旦下段のＰＬＬクロックドラ
イバ装置のフィードバック回路を通ってからスキュー調
整用信号を出力するＰＬＬクロックドライバ装置へフィ
ードバックすることができる。このため、フィードバッ
ク回路を配置したＰＬＬクロックドライバ装置のパッケ
ージや入力ドライバのディレイの影響をフィードバック
回路に予め調整しておくことにより、フィードバック回
路を配置していない場合よりも、より精度の高いスキュ
ー調整を行うことができる。
ドライバ装置に外部のＰＬＬクロックドライバ装置から
入力されるスキュー調整用信号を外部のＰＬＬクロック
ドライバ装置へ出力するフィードバック回路を配置して
構成することにより、ＰＬＬクロックドライバ装置から
出力されるスキュー調整用信号を、直接スキュー調整用
信号を出力するＰＬＬクロックドライバ装置にフィード
バックするのではなく、一旦下段のＰＬＬクロックドラ
イバ装置のフィードバック回路を通ってからスキュー調
整用信号を出力するＰＬＬクロックドライバ装置へフィ
ードバックすることができる。このため、フィードバッ
ク回路を配置したＰＬＬクロックドライバ装置のパッケ
ージや入力ドライバのディレイの影響をフィードバック
回路に予め調整しておくことにより、フィードバック回
路を配置していない場合よりも、より精度の高いスキュ
ー調整を行うことができる。
【００７９】請求項６記載の発明は、スキュー調整用ク
ロック信号線をクロック信号線と基板上で並行に配線し
た状態で、スキュー調整用クロック信号線をグランド出
力とするように構成することにより、クロックのノイズ
の影響を低減することができる。
ロック信号線をクロック信号線と基板上で並行に配線し
た状態で、スキュー調整用クロック信号線をグランド出
力とするように構成することにより、クロックのノイズ
の影響を低減することができる。
【００８０】請求項７記載の発明では、ＬＳＩ装置を、
制御レジスタと、制御レジスタに設定された値に基づい
て、外部から入力されるクロック信号の位相を調整して
クロック信号を出力するＰＬＬ回路と、外部から入力さ
れるクロック信号をスキュー調整用クロック信号として
出力するクロック出力回路と、ＰＬＬ回路から出力され
るクロック信号とクロック出力回路から出力されるスキ
ュー調整用クロック信号の位相を比較して制御レジスタ
に設定するスキュー調整回路とから構成することによ
り、ＬＳＩ装置自体にクロック位相の調整を行う機能を
持たせることができるため、システム動作時にクロック
位相の調整を自動的に行うことができ、精度の高いクロ
ックスキュー調整を容易に行うことができる。
制御レジスタと、制御レジスタに設定された値に基づい
て、外部から入力されるクロック信号の位相を調整して
クロック信号を出力するＰＬＬ回路と、外部から入力さ
れるクロック信号をスキュー調整用クロック信号として
出力するクロック出力回路と、ＰＬＬ回路から出力され
るクロック信号とクロック出力回路から出力されるスキ
ュー調整用クロック信号の位相を比較して制御レジスタ
に設定するスキュー調整回路とから構成することによ
り、ＬＳＩ装置自体にクロック位相の調整を行う機能を
持たせることができるため、システム動作時にクロック
位相の調整を自動的に行うことができ、精度の高いクロ
ックスキュー調整を容易に行うことができる。
【００８１】請求項８記載の発明は、ＰＬＬ回路と接続
され、外部からのクロック信号をＰＬＬ回路とクロック
出力回路へ入力するためのクロック信号線と、クロック
出力回路とスキュー調整回路に接続されるとともに、基
板上でクロック信号線と並行に配線され、かつクロック
出力回路から出力されるスキュー調整用クロック信号を
スキュー調整回路へ入力するためのスキュー調整用クロ
ック信号線とを有するように構成することにより、スキ
ュー調整用クロック信号の位相差からスキュー調整用ク
ロック信号線のディレイ時間を求め、この求めたディレ
イ時間からクロック信号線のディレイ時間を容易に求め
ることができる。このため、各ＬＳＩ装置内部でのクロ
ック位相を同じにすることができる。
され、外部からのクロック信号をＰＬＬ回路とクロック
出力回路へ入力するためのクロック信号線と、クロック
出力回路とスキュー調整回路に接続されるとともに、基
板上でクロック信号線と並行に配線され、かつクロック
出力回路から出力されるスキュー調整用クロック信号を
スキュー調整回路へ入力するためのスキュー調整用クロ
ック信号線とを有するように構成することにより、スキ
ュー調整用クロック信号の位相差からスキュー調整用ク
ロック信号線のディレイ時間を求め、この求めたディレ
イ時間からクロック信号線のディレイ時間を容易に求め
ることができる。このため、各ＬＳＩ装置内部でのクロ
ック位相を同じにすることができる。
【００８２】請求項９記載の発明では、制御レジスタ
を、ＰＬＬ回路に入力されるクロック信号の位相を調整
するのに必要な値を外部回路から設定するように構成す
ることにより、外部から制御レジスタを制御することが
できるので、スキュー調整回路の出力に拘らず、強制的
にＰＬＬ回路の位相を調整することができる。
を、ＰＬＬ回路に入力されるクロック信号の位相を調整
するのに必要な値を外部回路から設定するように構成す
ることにより、外部から制御レジスタを制御することが
できるので、スキュー調整回路の出力に拘らず、強制的
にＰＬＬ回路の位相を調整することができる。
【００８３】請求項１０記載の発明では、制御レジスタ
を不揮発性メモリから構成することにより、電源を入れ
る度に一々ＰＬＬ回路の位相調整を行わないで済ませる
ことができる。
を不揮発性メモリから構成することにより、電源を入れ
る度に一々ＰＬＬ回路の位相調整を行わないで済ませる
ことができる。
【００８４】請求項１１記載の発明は、ＰＬＬクロック
ドライバ装置を、ＰＬＬ制御レジスタと、ＰＬＬ制御レ
ジスタに設定された値に基づいて、外部から入力される
クロック信号の位相を調整してクロック信号を出力する
ＰＬＬ回路と、スキュー調整用のパラメータが設定され
るパラメータ設定レジスタと、パラメータ設定レジスタ
に設定されたスキュー調整用パラメータに基づいて、ス
キューを自動的に変化させてＰＬＬ制御レジスタに設定
するオートスイング回路とから構成することにより、Ｌ
ＳＩ装置自体にクロック位相の調整を行う機能を持たせ
ることができるため、システム動作時にクロック位相の
調整を自動的に行うことができ、精度の高いクロックス
キュー調整を容易に行うことができる。
ドライバ装置を、ＰＬＬ制御レジスタと、ＰＬＬ制御レ
ジスタに設定された値に基づいて、外部から入力される
クロック信号の位相を調整してクロック信号を出力する
ＰＬＬ回路と、スキュー調整用のパラメータが設定され
るパラメータ設定レジスタと、パラメータ設定レジスタ
に設定されたスキュー調整用パラメータに基づいて、ス
キューを自動的に変化させてＰＬＬ制御レジスタに設定
するオートスイング回路とから構成することにより、Ｌ
ＳＩ装置自体にクロック位相の調整を行う機能を持たせ
ることができるため、システム動作時にクロック位相の
調整を自動的に行うことができ、精度の高いクロックス
キュー調整を容易に行うことができる。
【００８５】請求項１２記載の発明は、ＬＳＩ装置を、
ＰＬＬ制御レジスタと、ＰＬＬ制御レジスタに設定され
た値に基づいて、外部から入力されるクロック信号の位
相を調整してクロック信号を出力するＰＬＬ回路と、ス
キュー調整用のパラメータが設定されるパラメータ設定
レジスタと、パラメータ設定レジスタに設定されたスキ
ュー調整用パラメータに基づいて、スキューを自動的に
変化させてＰＬＬ制御レジスタに設定するオートスイン
グ回路とから構成することにより、ＬＳＩ装置自体にク
ロック位相の調整を行う機能を持たせることができるた
め、システム動作時にクロック位相の調整を自動的に行
うことができ、精度の高いクロックスキュー調整を容易
に行うことができる。
ＰＬＬ制御レジスタと、ＰＬＬ制御レジスタに設定され
た値に基づいて、外部から入力されるクロック信号の位
相を調整してクロック信号を出力するＰＬＬ回路と、ス
キュー調整用のパラメータが設定されるパラメータ設定
レジスタと、パラメータ設定レジスタに設定されたスキ
ュー調整用パラメータに基づいて、スキューを自動的に
変化させてＰＬＬ制御レジスタに設定するオートスイン
グ回路とから構成することにより、ＬＳＩ装置自体にク
ロック位相の調整を行う機能を持たせることができるた
め、システム動作時にクロック位相の調整を自動的に行
うことができ、精度の高いクロックスキュー調整を容易
に行うことができる。
【００８６】請求項１３記載の発明では、ＰＬＬクロッ
クドライバ装置を、クロックの位相を強制的に変化させ
システムとして正常に動作する範囲内で安全に動作する
値が設定される制御レジスタと、制御レジスタに設定さ
れた値に基づいて、外部から入力されるクロック信号の
位相を調整してクロック信号を出力するＰＬＬ回路とを
有するように構成することにより、基板を別のものに交
換してＰＬＬクロックドライバ装置のスキューがずれて
も、外部から一々オシロスコープ等で測定して制御レジ
スタでスキュー調整を行わずに、ずれたＰＬＬクロック
ドライバ装置のスキューを調整することができるので、
安定したシステム動作を実現することができる。
クドライバ装置を、クロックの位相を強制的に変化させ
システムとして正常に動作する範囲内で安全に動作する
値が設定される制御レジスタと、制御レジスタに設定さ
れた値に基づいて、外部から入力されるクロック信号の
位相を調整してクロック信号を出力するＰＬＬ回路とを
有するように構成することにより、基板を別のものに交
換してＰＬＬクロックドライバ装置のスキューがずれて
も、外部から一々オシロスコープ等で測定して制御レジ
スタでスキュー調整を行わずに、ずれたＰＬＬクロック
ドライバ装置のスキューを調整することができるので、
安定したシステム動作を実現することができる。
【００８７】請求項１４記載の発明では、ＬＳＩ装置
を、クロックの位相を強制的に変化させシステムとして
正常に動作する範囲内で安全に動作する値が設定される
制御レジスタと、制御レジスタに設定された値に基づい
て、外部から入力されるクロック信号の位相を調整して
クロック信号を出力するＰＬＬ回路とを有するように構
成することにより、基板を別のものに交換してＬＳＩ装
置のスキューがずれても、外部から一々オシロスコープ
等で測定して制御レジスタでスキュー調整を行わずに、
ずれたＬＳＩ装置のスキューを調整することができるの
で、安定したシステム動作を実現することができる。
を、クロックの位相を強制的に変化させシステムとして
正常に動作する範囲内で安全に動作する値が設定される
制御レジスタと、制御レジスタに設定された値に基づい
て、外部から入力されるクロック信号の位相を調整して
クロック信号を出力するＰＬＬ回路とを有するように構
成することにより、基板を別のものに交換してＬＳＩ装
置のスキューがずれても、外部から一々オシロスコープ
等で測定して制御レジスタでスキュー調整を行わずに、
ずれたＬＳＩ装置のスキューを調整することができるの
で、安定したシステム動作を実現することができる。
【図１】 本発明に係る実施の形態１のＰＬＬクロック
ドライバ装置の構成を示すブロック図である。
ドライバ装置の構成を示すブロック図である。
【図２】 図１に示すクロック制御ブロックの構成を示
すブロック図である。
すブロック図である。
【図３】 図１，２に示すＰＬＬクロックドライバ装置
とＬＳＩ装置を使用した基板イメージを示す図である。
とＬＳＩ装置を使用した基板イメージを示す図である。
【図４】 図２に示す制御ブロックにおける制御レジス
タが外部回路から設定される構成を示すブロック図であ
る。
タが外部回路から設定される構成を示すブロック図であ
る。
【図５】 本発明に係る実施の形態２のＰＬＬクロック
ドライバ装置の構成を示すブロック図である。
ドライバ装置の構成を示すブロック図である。
【図６】 図５に示すＰＬＬクロックドライバ装置とＬ
ＳＩ装置を使用した基板イメージを示す図である。
ＳＩ装置を使用した基板イメージを示す図である。
【図７】 本発明の実施の形態３のＰＬＬクロックドラ
イバ装置におけるクロック制御ブロックの構成を示すブ
ロック図である。
イバ装置におけるクロック制御ブロックの構成を示すブ
ロック図である。
【図８】 本発明に係る実施の形態４のＬＳＩ装置にお
ける回路ブロックの構成を示すブロック図である。
ける回路ブロックの構成を示すブロック図である。
【図９】 図８に示す回路ブロックを有するＬＳＩ装置
とクロックドライバを使用した基板イメージを示す図で
ある。
とクロックドライバを使用した基板イメージを示す図で
ある。
【図１０】 図８に示す回路ブロックにおける制御レジ
スタが外部回路から設定される構成を示すブロック図で
ある。
スタが外部回路から設定される構成を示すブロック図で
ある。
【図１１】 本発明に係る実施の形態５のＬＳＩ装置に
おける回路ブロックの構成を示すブロック図である。
おける回路ブロックの構成を示すブロック図である。
【図１２】 図１１に示すＬＳＩ装置とクロックドライ
バを使用した基板イメージを示すブロック図である。
バを使用した基板イメージを示すブロック図である。
【図１３】 本発明に係る実施の形態６のＬＳＩ装置に
おける回路ブロックの構成を示すブロック図である。
おける回路ブロックの構成を示すブロック図である。
【図１４】 図１３に示すＬＳＩ装置とクロックドライ
バを使用したシステムの構成を示すブロック図である。
バを使用したシステムの構成を示すブロック図である。
【図１５】 従来のＰＬＬクロックドライバ装置とＬＳ
Ｉ装置を使用した基板イメージを示すブロック図であ
る。
Ｉ装置を使用した基板イメージを示すブロック図であ
る。
１，１０〜１２，１７，２０〜２２ ＰＬＬクロックド
ライバ装置、２〜４クロック制御ブロック、６，３１，
４９ 制御レジスタ、７，３２，４０，５０ＰＬＬ回
路、８，３４ スキュー調整回路、９，３５，４５ ク
ロックドライバ、１３〜１６，２３〜２６，３６〜３
８，４６，４７ ＬＳＩ装置、１９ フィードバック回
路、２９ セレクタ、３０，３９，４８ 回路ブロッ
ク、３３クロック出力回路、４１ ＰＬＬ制御レジス
タ、４２ オートスイング回路、４３ パラメータ設定
レジスタ、５８〜６０ 基板、１００〜１０２，１３
８，１４１，１４８，１４９，１５０，１６１ クロッ
ク信号、１０３，１１９，１３９ スキュー調整用クロ
ック信号、１０５〜１１０，１２１〜１２６，１４２〜
１４４，１５１，１５２，１６３，１６４ クロック信
号線、１１１〜１１６，１２７〜１３４，１４５〜１４
７ スキュー調整用クロック信号線、１１８，１２０
外部回路。
ライバ装置、２〜４クロック制御ブロック、６，３１，
４９ 制御レジスタ、７，３２，４０，５０ＰＬＬ回
路、８，３４ スキュー調整回路、９，３５，４５ ク
ロックドライバ、１３〜１６，２３〜２６，３６〜３
８，４６，４７ ＬＳＩ装置、１９ フィードバック回
路、２９ セレクタ、３０，３９，４８ 回路ブロッ
ク、３３クロック出力回路、４１ ＰＬＬ制御レジス
タ、４２ オートスイング回路、４３ パラメータ設定
レジスタ、５８〜６０ 基板、１００〜１０２，１３
８，１４１，１４８，１４９，１５０，１６１ クロッ
ク信号、１０３，１１９，１３９ スキュー調整用クロ
ック信号、１０５〜１１０，１２１〜１２６，１４２〜
１４４，１５１，１５２，１６３，１６４ クロック信
号線、１１１〜１１６，１２７〜１３４，１４５〜１４
７ スキュー調整用クロック信号線、１１８，１２０
外部回路。
Claims (14)
- 【請求項１】 外部から入力されるクロック信号に基づ
いてクロックを生成する複数のクロック制御ブロックを
有するＰＬＬクロックドライバ装置において、 クロック制御ブロックは、制御レジスタと、制御レジス
タに設定された値に基づいて、外部から入力されるクロ
ック信号の位相を調整してクロック信号を出力するＰＬ
Ｌ回路と、ＰＬＬ回路から出力されるクロック信号を入
力し、外部へ２つのクロック信号を出力するとともに、
内部へクロック信号を出力するクロックドライバと、ク
ロックドライバから出力されるクロック信号と外部から
入力されるスキュー調整用クロック信号の位相を比較し
て制御レジスタに設定するスキュー調整回路とを有する
ことを特徴とするＰＬＬクロックドライバ装置。 - 【請求項２】 クロックドライバと接続され、かつクロ
ックドライバから出力される２つのクロック信号のう
ち、一方の第１のクロック信号を他の回路装置へ入力す
るためのクロック信号線と、クロックドライバとスキュ
ー調整回路に接続されるとともに、基板上でクロック信
号線と並行に配線され、かつクロックドライバから出力
される２つのクロック信号のうち、他方の第２のクロッ
ク信号をスキュー調整用クロック信号としてスキュー調
整回路へ入力するためのスキュー調整用クロック信号線
とを有することを特徴とする請求項１に記載のＰＬＬク
ロックドライバ装置。 - 【請求項３】 制御レジスタは、ＰＬＬ回路に入力され
るクロック信号の位相を調整するのに必要な値を外部回
路から設定してなることを特徴とする請求項１，２の何
れかに記載のＰＬＬクロックドライバ装置。 - 【請求項４】 制御レジスタは、不揮発性メモリからな
ることを特徴とする請求項１〜３の何れかに記載のＰＬ
Ｌクロックドライバ装置。 - 【請求項５】 外部から入力されるスキュー調整用信号
を外部へ出力するフィードバック回路を有することを特
徴とする請求項１〜４の何れかに記載のＰＬＬクロック
ドライバ装置。 - 【請求項６】 スキュー調整用クロック信号として、ク
ロックドライバから出力されるクロック信号をスキュー
調整回路へ出力するか、あるいはグランド出力とするか
を選択するセレクタを有することを特徴とする請求項１
〜５の何れかに記載のＰＬＬクロックドライバ装置。 - 【請求項７】 制御レジスタと、制御レジスタに設定さ
れた値に基づいて、外部から入力されるクロック信号の
位相を調整してクロック信号を出力するＰＬＬ回路と、
外部から入力されるクロック信号をスキュー調整用クロ
ック信号として出力するクロック出力回路と、ＰＬＬ回
路から出力されるクロック信号とクロック出力回路から
出力されるスキュー調整用クロック信号の位相を比較し
て制御レジスタに設定するスキュー調整回路とを有する
ことを特徴とするＬＳＩ装置。 - 【請求項８】 ＰＬＬ回路と接続され、外部からのクロ
ック信号をＰＬＬ回路とクロック出力回路へ入力するた
めのクロック信号線と、クロック出力回路とスキュー調
整回路に接続されるとともに、基板上でクロック信号線
と並行に配線され、かつクロック出力回路から出力され
るスキュー調整用クロック信号をスキュー調整回路へ入
力するためのスキュー調整用クロック信号線とを有する
ことを特徴とする請求項７に記載のＬＳＩ装置。 - 【請求項９】 制御レジスタは、ＰＬＬ回路に入力され
るクロック信号の位相を調整するのに必要な値を外部回
路から設定してなることを特徴とする請求項７，８の何
れかに記載のＬＳＩ装置。 - 【請求項１０】 制御レジスタは、不揮発性メモリから
なることを特徴とする請求項７〜９の何れかに記載のＰ
ＬＬクロックドライバ装置。 - 【請求項１１】 ＰＬＬ制御レジスタと、ＰＬＬ制御レ
ジスタに設定された値に基づいて、外部から入力される
クロック信号の位相を調整してクロック信号を出力する
ＰＬＬ回路と、スキュー調整用のパラメータが設定され
るパラメータ設定レジスタと、設定されたスキュー調整
用のパラメータに基づいて、スキューを自動的に変化さ
せてＰＬＬ制御レジスタに設定するオートスイング回路
とを有することを特徴とするＰＬＬクロックドライバ装
置。 - 【請求項１２】 ＰＬＬ制御レジスタと、ＰＬＬ制御レ
ジスタに設定された値に基づいて、外部から入力される
クロック信号の位相を調整してクロック信号を出力する
ＰＬＬ回路と、スキュー調整用のパラメータが設定され
るパラメータ設定レジスタと、設定されたスキュー調整
用のパラメータに基づいて、スキューを自動的に変化さ
せてＰＬＬ制御レジスタに設定するオートスイング回路
とを有することを特徴とするＬＳＩ装置。 - 【請求項１３】 クロックの位相を強制的に変化させシ
ステムとして正常に動作する範囲内で安全に動作する値
が設定される制御レジスタと、制御レジスタに設定され
た値に基づいて、外部から入力されるクロック信号の位
相を調整してクロック信号を出力するＰＬＬ回路とを有
することを特徴とするＰＬＬクロックドライバ装置。 - 【請求項１４】 クロックの位相を強制的に変化させシ
ステムとして正常に動作する範囲内で安全に動作する値
が設定される制御レジスタと、制御レジスタに設定され
た値に基づいて、外部から入力されるクロック信号の位
相を調整してクロック信号を出力するＰＬＬ回路とを有
することを特徴とするＬＳＩ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325310A JPH10171549A (ja) | 1996-12-05 | 1996-12-05 | Ｐｌｌクロックドライバ装置及びｌｓｉ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325310A JPH10171549A (ja) | 1996-12-05 | 1996-12-05 | Ｐｌｌクロックドライバ装置及びｌｓｉ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10171549A true JPH10171549A (ja) | 1998-06-26 |
Family
ID=18175398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8325310A Pending JPH10171549A (ja) | 1996-12-05 | 1996-12-05 | Ｐｌｌクロックドライバ装置及びｌｓｉ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10171549A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6944801B2 (en) | 2000-12-20 | 2005-09-13 | Nec Corporation | Skew adjusting circuit and semiconductor integrated circuit |
| CN1324815C (zh) * | 2003-06-06 | 2007-07-04 | 华为技术有限公司 | 信号相位跟踪网络 |
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1996
- 1996-12-05 JP JP8325310A patent/JPH10171549A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6944801B2 (en) | 2000-12-20 | 2005-09-13 | Nec Corporation | Skew adjusting circuit and semiconductor integrated circuit |
| US7430142B2 (en) | 2000-12-20 | 2008-09-30 | Nec Corporation | Skew adjusting circuit and semiconductor integrated circuit |
| CN1324815C (zh) * | 2003-06-06 | 2007-07-04 | 华为技术有限公司 | 信号相位跟踪网络 |
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