JPH10163884A - Branch metric calculating device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a branch metric calculating device 3 which reduces the device scale and enhances the operation speed. SOLUTION: A substrating part 10 calculates the difference between a reference amplitude signal and a reproduction signal and outputs a difference signal that is a subtraction result. An absolute value signal calculating part 20 calculates the absolute value of the difference signal and makes an absolute signal. A multiplying part 30 calculates square of the absolute signal and outputs a multiplication signal that is a multiplication result. A maximum setting part 40 sets the maximum value of branch metric. A comparison deciding part 50 compares an absolute value signal with an upper limit value that has previously set and decides the size and outputs a decision result. A branch metric selection outputting part 60, selectively outputs a maximum value as a branch metric when an absolute value signal is larger than an upper limit value as the decision result, or selectively outputs a multiplication signal as a branch metric when the absolute value signal is smaller than the upper limit value as the decision result.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はブランチメトリック
計算装置に関し、特にビタビアルゴリズムを用いて最尤
系列推定を行う過程で、基準振幅信号と再生信号とから
ブランチメトリックを計算するブランチメトリック計算
装置に関する。The present invention relates to a branch metric calculator, and more particularly to a branch metric calculator that calculates a branch metric from a reference amplitude signal and a reproduced signal in a process of estimating a maximum likelihood sequence using a Viterbi algorithm.

【０００２】[0002]

【従来の技術】ディジタルＶＴＲ、ハードディスク、光
ディスクなどのディジタル・マス・ストレージの分野で
はＰＲＭＬ（Partial Response Maximum Likelihood ）
と呼ばれる再生等化・検出が盛んに行われている。これ
は多値になるが狭い領域での記録再生が可能になるパー
シャルレスポンス等化と、状態推移の尤度を再帰的に計
算することでビット毎の識別に比べて良好なエラーレー
トが得られる最尤復号化とを組み合わせたものである。
最尤復号化の代表的なアルゴリズムがビタビ復号化であ
り、これを実現した復号器をビタビ復号器と呼ぶ。2. Description of the Related Art In the field of digital mass storage such as digital VTRs, hard disks and optical disks, PRML (Partial Response Maximum Likelihood) is used.
The reproduction equalization / detection called "reproduction" is actively performed. This is a multi-valued partial response equalization that enables recording and reproduction in a narrow area, and a good error rate can be obtained by recursively calculating the likelihood of the state transition compared to bit-by-bit identification. This is a combination of maximum likelihood decoding.
A typical algorithm of maximum likelihood decoding is Viterbi decoding, and a decoder that realizes this is called a Viterbi decoder.

【０００３】図１０は、６値４状態のビタビ復号器の構
成図である。基準振幅レベル保持回路１００は、６値の
基準振幅信号ｃ０００〜ｃ１１１を保持する。ブランチ
メトリック計算回路２００は、この基準振幅信号ｃ００
０〜ｃ１１１と入力された再生信号ＰＢとのユークリッ
ド距離の相対値であるブランチメトリックｂｍ０００〜
ｂｍ１１１を計算する。FIG. 10 is a configuration diagram of a 6-level 4-state Viterbi decoder. The reference amplitude level holding circuit 100 holds six-valued reference amplitude signals c000 to c111. The branch metric calculation circuit 200 calculates the reference amplitude signal c00
Branch metrics bm000 to bm000 which are relative values of the Euclidean distance between 0 to c111 and the input reproduced signal PB.
bm111 is calculated.

【０００４】加算・比較・選択回路３００は、４状態に
到達するパスに沿って、ブランチメトリックを加算し
て、パスメトリックｍ００〔ｋ〕〜ｍ１１〔ｋ〕を生成
する。そしてこのパスメトリックｍ００〔ｋ〕〜ｍ１１
〔ｋ〕をパスメトリック記憶回路５００に送信する。The addition / comparison / selection circuit 300 adds branch metrics along a path reaching four states to generate path metrics m00 [k] to m11 [k]. And this path metric m00 [k] to m11
[K] is transmitted to the path metric storage circuit 500.

【０００５】パスメトリック記憶回路５００は、パスメ
トリックがオーバーフローしないようにパスメトリック
ｍ００〔ｋ〕〜ｍ１１〔ｋ〕を一旦ラッチして、ラッチ
後のパスメトリックｍ００〔ｋ−１〕〜ｍ１１〔ｋ−
１〕を加算・比較・選択回路３０に送信する。The path metric storage circuit 500 temporarily latches the path metrics m00 [k] to m11 [k] so that the path metrics do not overflow, and latches the path metrics m00 [k-1] to m11 [k-].
1] to the addition / comparison / selection circuit 30.

【０００６】加算・比較・選択回路３００は、パスメト
リックｍ００〔ｋ−１〕〜ｍ１１〔ｋ−１〕とブランチ
メトリックｂｍ０００〜ｂｍ１１１とから、最小パスメ
トリックを選択するための選択情報ｓ００、ｓ１１を、
設定された比較条件にもとづいて作成する。The addition / comparison / selection circuit 300 outputs selection information s00 and s11 for selecting the minimum path metric from the path metrics m00 [k-1] to m11 [k-1] and the branch metrics bm000 to bm111. ,
Create based on the set comparison conditions.

【０００７】そして、パス記憶回路４００は、選択情報
ｓ００、ｓ１１を受信して４状態の各々に対して、パス
メトリックの履歴となる識別結果ｐｍ００〔ｎ〕〜ｐｍ
１１〔ｎ〕を格納し、逐次更新して出力する。The path storage circuit 400 receives the selection information s00 and s11 and, for each of the four states, identifies the identification result pm00 [n] to pm00 as a path metric history.
11 [n] is stored, sequentially updated and output.

【０００８】ここで、ブランチメトリック計算回路２０
０は、ＰＲＭＬではパーシャルレスポンス等化及び記録
変調符号から定まる基準振幅信号Ｒｖｉと、入力された
再生信号ＰＢとの差の２乗を計算して、ブランチメトリ
ックＢＭｉを作成する。これを式（１）に示す。Here, the branch metric calculation circuit 20
In PRML, the branch metric BMi is created by calculating the square of the difference between the reference amplitude signal Rvi determined from the partial response equalization and recording modulation code and the input reproduction signal PB in PRML. This is shown in equation (1).

【０００９】また、入力される再生信号ＰＢは、量子化
誤差と信号とのＳ／Ｎの兼ね合いから６ビットでＡＤ変
換された結果が用いられるので、基準振幅信号ＲＶｉも
６ビットで与えられる。ｉは、６値４状態のビタビ復号
器ではｉ＝０〜５の６通りになり、図１０との対応で
は、ＲＶｉ＝ｃ０００〜ｃ１１１、ＢＭｉ＝ｂｍ０００
〜ｂｍ１１１である。Further, since the input reproduced signal PB uses the result of A / D conversion with 6 bits in consideration of the quantization error and the S / N ratio of the signal, the reference amplitude signal RVi is also given with 6 bits. In the Viterbi decoder having 6 values and 4 states, i has six values of i = 0 to 5. In correspondence with FIG. 10, RVi = c000 to c111 and BMi = bm000.
To bm111.

【００１０】[0010]

【数１】 ＢＭｉ＝（ＰＢ−ＲＶｉ）＊（ＰＢ−ＲＶｉ） …（１） 一方、加算・比較・選択回路３００は、状態推移に相当
するブランチメトリックを過去の状態のパスメトリック
と加算した上で比較する。したがって、必ずしもブラン
チメトリックの絶対値を知る必要はなく、例えば式
（１）からＰＢ＊ＰＢを差し引いて、式（２）のように
計算してもよい。BMi = (PB-RVi) * (PB-RVi) (1) On the other hand, the addition / comparison / selection circuit 300 adds a branch metric corresponding to a state transition to a path metric of a past state. To compare. Therefore, it is not always necessary to know the absolute value of the branch metric. For example, PB * PB may be subtracted from Expression (1), and the calculation may be performed as in Expression (2).

【００１１】[0011]

【数２】 ＢＭｉ₀ ＝ＲＶｉ＊ＲＶｉ−２＊ＰＢ＊ＲＶｉ …（２） このように６値４状態ビタビ復号器は、ブランチメトリ
ックの計算を行う場合には乗算器が必要である。一方、
等化特性ＰＲ（１，２，１）に規定した４値４状態ビタ
ビ復号器や、ＰＲ（１，１）に規定した３値４状態ビタ
ビ復号器では基準振幅信号ＲＶｉを２のｎ乗となる値に
選ぶことでブランチメトリックＢＭｉの計算から乗算器
を削減することが可能である。## EQU2 ## BMi ₀ = RVi * RVi-2 * PB * RVi (2) As described above, the 6-value 4-state Viterbi decoder requires a multiplier when calculating a branch metric. on the other hand,
In a quaternary 4-state Viterbi decoder defined in the equalization characteristic PR (1, 2, 1) or a ternary 4-state Viterbi decoder defined in PR (1, 1), the reference amplitude signal RVi is set to 2 n. By selecting such a value, it is possible to reduce the number of multipliers from calculating the branch metric BMi.

【００１２】例えば、ＰＲ（１，１）を等化特性とする
３値４状態ビタビ復号器では、式（３）のようにするこ
とによって、For example, in a ternary 4-state Viterbi decoder having PR (1, 1) as an equalizing characteristic, the following equation (3) is used.

【００１３】[0013]

【数３】 ＲＶ０＝−１６＝０ｘｆ０ ＲＶ１＝０＝０ｘ００ ＲＶ０＝１６＝０ｘ１０ …（３） 式（２）を式（４）で代用することができる。RV0 = −16 = 0xf0 RV1 = 0 = 0x00 RV0 = 16 = 0x10 (3) Equation (2) can be substituted with equation (4).

【００１４】[0014]

【数４】 ＢＭ０₀ ＝０ｘ１００＋（ＰＢ＜＜５） ＢＭ１₀ ＝０ ＢＭ２₀ ＝０ｘ１００−（ＰＢ＜＜５） …（４） ここで（ＰＢ＜＜５）は再生信号ＰＢを５ビット上にシ
フトさせる演算記号であり、２＊ＰＢ＊１６と等価であ
る そして、このブランチメトリックは下位５ビットが
すべて０なのでこれを切り捨て、BM0 ₀ = 0x100 + (PB << 5) BM1 ₀ = 0 BM2 ₀ = 0x100- (PB << 5) (4) where (PB << 5) puts the reproduced signal PB on 5 bits. This is an operation symbol to be shifted, and is equivalent to 2 * PB * 16. And, in this branch metric, since the lower 5 bits are all 0, this is rounded down.

【００１５】[0015]

【数５】 ＢＭ０₁ ＝０ｘ８＋ＰＢ ＢＭ１₁ ＝０ ＢＭ２₁ ＝０ｘ８−ＰＢ …（５） とすることができる。同様な手法で等化特性をＰＲ
（１，２，１）に規定した４値４状態ビタビ復号の場合
に対しても乗算器を削減することが可能である。BM0 ₁ = 0x8 + PB BM1 ₁ = 0 BM2 ₁ = 0x8-PB (5) PR of equalization characteristics by similar method
It is also possible to reduce the number of multipliers in the case of 4-value 4-state Viterbi decoding specified in (1, 2, 1).

【００１６】[0016]

【発明が解決しようとする課題】しかし、上記のような
６値４状態ビタビ復号器は、基準振幅信号ＲＶｉが再生
信号ＰＢに追従して適応的に変化するため、４値４状
態、３値４状態のビタビ復号器のように２のｎ乗となる
値を選ぶことで乗算器を削減することはできない。However, in the above-described six-value four-state Viterbi decoder, since the reference amplitude signal RVi changes adaptively following the reproduction signal PB, the four-value four-state and three-state The number of multipliers cannot be reduced by selecting a value that is 2 to the power of n like a 4-state Viterbi decoder.

【００１７】また、乗算器は一般に回路規模が大きいた
め消費電力が大きく、さらに遅延時間も大きいため動作
速度を制限してしまうといった問題があった。本発明は
このような点に鑑みてなされたものであり、装置規模を
縮小し、動作速度を向上させたブランチメトリック計算
装置を提供することを目的とする。Further, there is a problem that the multiplier generally has a large circuit size, consumes a large amount of power, and has a large delay time, thereby limiting the operation speed. The present invention has been made in view of such a point, and an object of the present invention is to provide a branch metric calculation device in which the device scale is reduced and the operation speed is improved.

【００１８】[0018]

【課題を解決するための手段】本発明では上記課題を解
決するために、ビタビアルゴリズムを用いて最尤系列推
定を行う過程で、基準振幅信号と再生信号とからブラン
チメトリックを計算するブランチメトリック計算装置に
おいて、前記基準振幅信号と前記再生信号との差分を計
算して差分信号を出力する減算部と、前記差分信号の絶
対値を計算して絶対値信号を出力する絶対値信号計算部
と、前記絶対値信号の自乗を計算して乗算信号を出力す
る乗算部と、前記ブランチメトリックの最大値を設定す
る最大値設定部と、前記絶対値信号と、あらかじめ設定
された上限値との大小を比較判断して判断結果を出力す
る比較判断部と、前記判断結果として前記絶対値信号が
前記上限値よりも大きい場合は、前記最大値を前記ブラ
ンチメトリックとして選択出力し、あるいは前記判断結
果として前記絶対値信号が前記上限値よりも小さい場合
は、前記乗算信号を前記ブランチメトリックとして選択
出力するブランチメトリック選択出力部と、を有するこ
とを特徴とするブランチメトリック計算装置が提供され
る。According to the present invention, in order to solve the above problems, a branch metric calculation for calculating a branch metric from a reference amplitude signal and a reproduced signal in a process of estimating a maximum likelihood sequence using a Viterbi algorithm. In the device, a subtraction unit that calculates a difference between the reference amplitude signal and the reproduction signal and outputs a difference signal, an absolute value signal calculation unit that calculates an absolute value of the difference signal and outputs an absolute value signal, A multiplication unit that calculates the square of the absolute value signal and outputs a multiplied signal; a maximum value setting unit that sets a maximum value of the branch metric; and a magnitude of the absolute value signal and a preset upper limit value. A comparing and judging unit for comparing and outputting a judgment result, and when the absolute value signal is larger than the upper limit value as the judgment result, the maximum value is regarded as the branch metric. And a branch metric selection output unit for selectively outputting the multiplied signal as the branch metric when the absolute value signal is smaller than the upper limit value as a result of the determination. A metric calculator is provided.

【００１９】ここで、減算部は、基準振幅信号と再生信
号との差を計算して減算結果である差分信号を出力す
る。絶対値信号計算部は、差分信号の絶対値を計算して
絶対値信号を出力する。乗算部は、絶対値信号の自乗を
計算して乗算結果である乗算信号を出力する。最大値設
定部は、ブランチメトリックの最大値を設定する。比較
判断部は、絶対値信号とあらかじめ設定した上限値との
大小を比較判断し、判断結果を出力する。ブランチメト
リック選択出力部は、判断結果として絶対値信号が上限
値よりも大きい場合は、最大値をブランチメトリックと
して選択出力し、あるいは判断結果として絶対値信号が
上限値よりも小さい場合は、乗算信号をブランチメトリ
ックとして選択出力する。Here, the subtraction section calculates the difference between the reference amplitude signal and the reproduction signal, and outputs a difference signal as a result of the subtraction. The absolute value signal calculator calculates an absolute value of the difference signal and outputs an absolute value signal. The multiplication unit calculates the square of the absolute value signal and outputs a multiplication signal as a result of the multiplication. The maximum value setting unit sets the maximum value of the branch metric. The comparison / determination unit compares and determines the magnitude of the absolute value signal and a preset upper limit value and outputs a result of the determination. The branch metric selection output unit selects and outputs the maximum value as a branch metric when the absolute value signal is larger than the upper limit value as the determination result, or outputs the multiplied signal when the absolute value signal is smaller than the upper limit value as the determination result. Is selectively output as a branch metric.

【００２０】[0020]

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明のブランチメトリ
ック計算装置の原理図である。減算部１０は、基準振幅
信号と再生信号との差を計算して減算結果である差分信
号を出力する。絶対値信号計算部２０は、差分信号の絶
対値を計算して絶対値信号を出力する。乗算部３０は、
絶対値信号の自乗を計算して乗算結果である乗算信号を
出力する。最大値設定部４０は、ブランチメトリックの
最大値を設定する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a principle diagram of a branch metric calculation device according to the present invention. The subtraction unit 10 calculates a difference between the reference amplitude signal and the reproduction signal, and outputs a difference signal as a result of the subtraction. The absolute value signal calculator 20 calculates the absolute value of the difference signal and outputs the absolute value signal. The multiplication unit 30
The square of the absolute value signal is calculated and a multiplied signal as a result of the multiplication is output. The maximum value setting unit 40 sets the maximum value of the branch metric.

【００２１】比較判断部５０は、絶対値信号と、あらか
じめ設定した上限値との大小を比較判断し、判断結果を
出力する。ブランチメトリック選択出力部６０は、判断
結果として絶対値信号が上限値よりも大きい場合は、最
大値をブランチメトリックとして選択出力し、あるいは
判断結果として絶対値信号が上限値よりも小さい場合
は、乗算信号をブランチメトリックとして選択出力す
る。The comparing / determining section 50 compares and determines the magnitude of the absolute value signal and a preset upper limit value and outputs a result of the determination. The branch metric selection output unit 60 selects and outputs the maximum value as the branch metric when the absolute value signal is larger than the upper limit value as the determination result, or multiplies when the absolute value signal is smaller than the upper limit value as the determination result. Selectively output the signal as a branch metric.

【００２２】次に、動作について説明する。図２は、ブ
ランチメトリック計算装置の動作手順を示すフローチャ
ートである。 〔Ｓ１〕減算部１０は、基準振幅信号と再生信号との差
を計算して減算結果である差分信号を出力する。 〔Ｓ２〕絶対値信号計算部２０は、差分信号の絶対値を
計算して絶対値信号を出力する。 〔Ｓ３〕乗算部３０は、絶対値信号の自乗を計算して乗
算結果である乗算信号を出力する。 〔Ｓ４〕最大値設定部４０は、ブランチメトリックの最
大値を設定する。 〔Ｓ５〕比較判断部５０は、絶対値信号とあらかじめ設
定した上限値との大小を比較判断する。判断結果として
絶対値信号が上限値よりも大きい場合はステップＳ６
へ、判断結果として絶対値信号が上限値よりも小さい場
合はステップＳ７へ行く。 〔Ｓ６〕ブランチメトリック選択出力部６０は、最大値
をブランチメトリックとして選択出力する。 〔Ｓ７〕ブランチメトリック選択出力部６０は、乗算信
号をブランチメトリックとして選択出力する。Next, the operation will be described. FIG. 2 is a flowchart illustrating an operation procedure of the branch metric calculation device. [S1] The subtraction unit 10 calculates a difference between the reference amplitude signal and the reproduction signal, and outputs a difference signal as a result of the subtraction. [S2] The absolute value signal calculator 20 calculates the absolute value of the difference signal and outputs the absolute value signal. [S3] The multiplication unit 30 calculates the square of the absolute value signal and outputs a multiplication signal as a result of the multiplication. [S4] The maximum value setting unit 40 sets the maximum value of the branch metric. [S5] The comparison / determination unit 50 compares and determines the magnitude of the absolute value signal with a preset upper limit value. If the absolute value signal is larger than the upper limit value as a result of the determination, step S6
If the result of the determination is that the absolute value signal is smaller than the upper limit value, the process proceeds to step S7. [S6] The branch metric selection output unit 60 selects and outputs the maximum value as a branch metric. [S7] The branch metric selection output unit 60 selects and outputs the multiplied signal as a branch metric.

【００２３】次に、本発明であるブランチメトリック計
算装置の第１の実施の形態について説明する。なお、以
降の説明で〔Ｍ：Ｎ〕は、下位Ｎビットから上位Ｍビッ
トのＭ−Ｎ＋１ビットのデータであることを意味する。
例えばＡ〔１０：４〕ならば、Ａは下位４ビットから上
位１０ビットまでの７ビットデータであることを表す。Next, a first embodiment of the branch metric calculation device according to the present invention will be described. In the following description, [M: N] means data of M-N + 1 bits from lower N bits to upper M bits.
For example, if A [10: 4], A indicates 7-bit data from lower 4 bits to upper 10 bits.

【００２４】図３は、第１の実施の形態の構成図であ
る。減算器１０ａは、入力された基準振幅信号ＲＶｉ
〔５：０〕と再生信号ＰＢ〔５：０〕とを減算し、減算
結果として−６３〜＋６３の範囲の７ビットの正負の数
ＳＵＢｉ〔６：０〕を出力する。FIG. 3 is a configuration diagram of the first embodiment. The subtracter 10a receives the input reference amplitude signal RVi
[5: 0] is subtracted from the reproduction signal PB [5: 0], and a 7-bit positive / negative number SUBi [6: 0] in the range of -63 to +63 is output as the subtraction result.

【００２５】絶対値回路２０ａは、７ビット情報のＳＵ
Ｂｉ〔６：０〕を受信してその絶対値をとり、０〜＋６
３の範囲を持つ６ビットのＡＢＳｉ〔５：０〕を出力す
る。乗算器３０ａは、ＡＢＳｉ〔５：０〕を受信し、６
ビット×６ビットの乗算計算としてＡＢＳｉ〔５：０〕
×ＡＢＳｉ〔５：０〕を計算し、乗算結果として１２ビ
ットのＭＰＸ〔１１：０〕を出力する。ただし、ＭＰＸ
〔１１：０〕の取りうる最大値は０ｘｆｆｆであるが、
ブランチメトリックＢＭｉの最大値０ｘ７ｆｆよりも大
きくならないように制限する。The absolute value circuit 20a has a function of calculating the SU of 7-bit information.
Bi [6: 0] is received, its absolute value is calculated, and 0 to +6
6-bit ABSi [5: 0] having a range of 3 is output. The multiplier 30a receives the ABSi [5: 0], and
ABSi [5: 0] as a multiplication calculation of bits × 6 bits
XABSi [5: 0] is calculated, and 12-bit MPX [11: 0] is output as a multiplication result. However, MPX
The maximum possible value of [11: 0] is 0xffff,
The branch metric BMi is limited so as not to be larger than the maximum value 0x7ff.

【００２６】最大値設定回路４０ａは、ブランチメトリ
ックの最大値としてＭＡＸ〔１０：０〕を設定する。Ｍ
ＡＸ〔１０：０〕の値は、ＭＡＸ＝０ｘ７ｆｆ＝２０４
７＝２¹¹−１である。The maximum value setting circuit 40a sets MAX [10: 0] as the maximum value of the branch metric. M
The value of AX [10: 0] is MAX = 0x7ff = 204
7 = 2 ¹¹ -1.

【００２７】比較器５０ａは、ＡＢＳｉ〔５：０〕と、
あらかじめ設定してある上限値ＬＩＭ＝０ｘ２ｄとを比
較する。ＡＢＳｉ〔５：０〕＞０ｘ２ｄであればＳ＝１
を出力し、ＡＢＳｉ〔５：０〕＜０ｘ２ｄであればＳ＝
０を出力する。The comparator 50a is composed of ABSi [5: 0],
A comparison is made with a preset upper limit value LIM = 0x2d. S = 1 if ABSi [5: 0]> 0x2d
And if ABSi [5: 0] <0x2d, then S =
Outputs 0.

【００２８】ここで上限値ＬＩＭの値は、ＬＩＭ＝０ｘ
２ｄであり、ＬＩＭ＊ＬＩＭ＜ＭＡＸを満たす最大の整
数である。選択器６０ａは、Ｓ＝１であればＭＡＸ＝０
ｘ７ｆｆをブランチメトリックＢＭｉ〔１０：０〕とし
て選択出力し、Ｓ＝０であればＭＰＸ〔１１：０〕をブ
ランチメトリックＢＭｉ〔１０：０〕として選択出力す
る。Here, the value of the upper limit value LIM is LIM = 0x
2d, which is the largest integer satisfying LIM * LIM <MAX. The selector 60a sets MAX = 0 if S = 1.
x7ff is selectively output as a branch metric BMi [10: 0]. If S = 0, MPX [11: 0] is selectively output as a branch metric BMi [10: 0].

【００２９】ここでＭＡＸ＝０ｘ７ｆｆ＝２０４７＝２
＊＊１１−１、ＬＩＭ＝０ｘ２ｄ＝４５はＬＩＭ＊ＬＩ
Ｍ＜ＭＡＸを満たす最大の整数になっている。また、Ｍ
ＰＸの取りうる最大値は０ｘｆｆｆであるが、ＢＭｉの
最大値を０ｘ７ｆｆに制限することで本来１２ビットの
ＢＭｉを１１ビットに削減している。Where MAX = 0x7ff = 2047 = 2
** 11-1, LIM = 0x2d = 45 is LIM * LI
It is the largest integer that satisfies M <MAX. Also, M
The maximum value that the PX can take is 0xffff, but by limiting the maximum value of BMi to 0x7ff, the original 12-bit BMi is reduced to 11 bits.

【００３０】このように最大値設定回路４０ａに最大値
を設定し、絶対値信号ＡＢＳｉが上限値ＬＩＭ以上にな
る場合は、予め定めた最大値をブランチメトリックにす
ることにしても識別結果には全く影響はない。なぜなら
ビタビ復号化の識別結果の確定基準によれば、ブランチ
メトリックが小さくなる状態推移ほど後で生き残る可能
性が高いので、ブランチメトリックがある値以上になる
状態推移が生き残りパスとなって識別結果に影響を及ぼ
すことはないからである。When the maximum value is set in the maximum value setting circuit 40a and the absolute value signal ABSi is equal to or more than the upper limit value LIM as described above, even if the predetermined maximum value is set as the branch metric, the discrimination result still remains. Has no effect at all. Because, according to the determination criterion of the identification result of Viterbi decoding, the state transition where the branch metric becomes smaller is more likely to survive later, so the state transition where the branch metric becomes a certain value or more becomes a surviving path and the identification result becomes It has no effect.

【００３１】以上説明したように、第１の実施の形態で
はブランチメトリックの計算が２乗計算であることに着
目して、減算器１０ａの出力であるＳＵＢｉ〔６：０〕
を絶対値回路２０ａで絶対値をとって、その後乗算する
構成にした。As described above, focusing on the fact that the calculation of the branch metric is a square calculation in the first embodiment, SUBi [6: 0] which is the output of the subtracter 10a.
Is obtained by an absolute value circuit 20a to obtain an absolute value, and then multiplying the absolute value.

【００３２】これにより７ビットの正負の数を入力して
７ビット×７ビットの乗算を行う乗算器を、６ビットの
正数を入力として６ビット×６ビットの乗算を行う乗算
器に置き換えることが可能になる。また、ブランチメト
リックの最大値を制限することによって後段の回路、例
えば図１０で説明した加算・比較・選択回路等のビット
幅を１ビット削減できる。Thus, a 7-bit × 7-bit multiplying operation by inputting a 7-bit positive / negative number is replaced with a 6-bit × 6-bit multiplying operation by inputting a 6-bit positive number. Becomes possible. In addition, by limiting the maximum value of the branch metric, the bit width of a subsequent circuit, for example, the addition, comparison, and selection circuit illustrated in FIG. 10 can be reduced by one bit.

【００３３】次に、本発明であるブランチメトリック計
算装置の第２の実施の形態について説明する。図４は、
第２の実施の形態の構成図である。第２の実施の形態は
乗算器に特徴を持ち、他の基本的な構成は第１の実施の
形態と同じであるため乗算器についてのみ説明する。乗
算器３０ｂは、ＲＯＭなどのテーブルで構成される。Next, a description will be given of a second embodiment of the branch metric calculation device according to the present invention. FIG.
It is a lineblock diagram of a 2nd embodiment. The second embodiment is characterized by a multiplier, and the other basic configuration is the same as that of the first embodiment. Therefore, only the multiplier will be described. The multiplier 30b is configured by a table such as a ROM.

【００３４】すなわち、ブランチメトリックの計算は２
乗計算であるから、絶対値信号と乗算信号とが対応した
入力６ビットで出力１２ビットのテーブルとすればよ
い。以上説明したように第２の実施の形態では、乗算器
３０ｂを入力６ビットで出力１２ビットのテーブルで構
成した。一般には６ビット×６ビットの乗算器であれば
１２ビットの入力をアドレスとし、１２ビットの出力デ
ータであるテーブルとなるが、ブランチメトリックの計
算は２乗計算であるから入力６ビットで出力１２ビット
のテーブルとなり、装置規模及び遅延時間も小さくする
ことが可能になる。That is, the calculation of the branch metric is 2
Since the calculation is a multiplication, a table of 6 bits input and 12 bits output corresponding to the absolute value signal and the multiplication signal may be used. As described above, in the second embodiment, the multiplier 30b is configured by a table of 6 bits input and 12 bits output. In general, if a 6-bit × 6-bit multiplier is used, a 12-bit input is used as an address and a table of 12-bit output data is obtained. It becomes a bit table, and the device scale and the delay time can be reduced.

【００３５】次に、本発明であるブランチメトリック計
算装置の第３の実施の形態について説明する。図５は、
第３の実施の形態の構成図である。第３の実施の形態
は、第２の実施の形態の乗算器３０ｂに代わり、ＡＢＳ
ｉ＞ＬＩＭであればＢＭｉ＝ＭＡＸを出力する条件をさ
らに設定したブランチメトリック出力制御回路６０ｂを
設けて、比較器５０ａと選択器６０ａとを削減してい
る。Next, a description will be given of a third embodiment of the branch metric calculation device according to the present invention. FIG.
It is a lineblock diagram of a 3rd embodiment. In the third embodiment, instead of the multiplier 30b of the second embodiment, ABS 30b is used.
If i> LIM, a branch metric output control circuit 60b in which a condition for outputting BMi = MAX is further provided to reduce the number of comparators 50a and selectors 60a.

【００３６】図６は、ブランチメトリック出力制御回路
６０ｂのテーブルの中身を表す図である。テーブル６１
ｂは、項目Ａ、ＣからなりＡは、ＡＢＳｉ〔５：０〕の
情報であり、ＣはＢＭｉ〔１０：０〕の情報である。FIG. 6 is a diagram showing the contents of the table of the branch metric output control circuit 60b. Table 61
b is composed of items A and C, where A is information of ABSi [5: 0] and C is information of BMi [10: 0].

【００３７】以上説明したように第３の実施の形態で
は、乗算器３０ｂに代わり、ＡＢＳｉ＞ＬＩＭであれば
ＢＭｉ＝ＭＡＸを出力する条件を設定したブランチメト
リック出力制御回路６０ｂを設ける構成とした。これに
より、比較器５０ａと選択器６０ａとを削減でき、さら
なる装置規模の削減が可能になる。As described above, in the third embodiment, instead of the multiplier 30b, the branch metric output control circuit 60b in which the condition for outputting BMi = MAX is set if ABSi> LIM is provided. As a result, the number of the comparator 50a and the number of the selectors 60a can be reduced, and the size of the apparatus can be further reduced.

【００３８】次に、本発明であるブランチメトリック計
算装置の第４の実施の形態について説明する。図７は、
第４の実施の形態の構成図である。第４の実施の形態
は、ブランチメトリック出力制御回路６０ｂに代わり、
下位ｍビットを切り捨て、基準振幅信号ＲＶｉの情報が
反映されているビット情報のみをブランチメトリックと
して出力する条件を設定したブランチメトリック出力制
御回路６０ｃを設けている。Next, a description will be given of a fourth embodiment of the branch metric calculation device according to the present invention. FIG.
It is a lineblock diagram of a 4th embodiment. In the fourth embodiment, instead of the branch metric output control circuit 60b,
A branch metric output control circuit 60c is provided in which a condition is set in which lower m bits are truncated and only bit information reflecting information of the reference amplitude signal RVi is output as a branch metric.

【００３９】図８は、ブランチメトリック出力制御回路
６０ｃのテーブルの中身を表す図である。テーブル６１
ｃは、項目Ａ、ＣからなりＡは、ＡＢＳｉ〔５：０〕の
情報であり、ＣはＢＭｉ〔６：０〕の情報である。FIG. 8 is a diagram showing the contents of the table of the branch metric output control circuit 60c. Table 61
“c” is composed of items A and C, “A” is information of ABSi [5: 0], and “C” is information of BMi [6: 0].

【００４０】次に、下位ｍビットを切り捨ててブランチ
メトリックを出力することに関して説明する。式（５）
で示したように、等化特性がＰＲ（１，１）に規定され
ている場合、次式（６）のようにＢＭｉ₁ のビット幅は
７ビットになる。Next, output of a branch metric by truncating lower m bits will be described. Equation (5)
When the equalization characteristic is defined in PR (1, 1) as shown in the above, the bit width of BMi ₁ is 7 bits as in the following equation (6).

【００４１】[0041]

【数６】 ＢＭ０₁ 〔６：０〕＝０ｘ８＋ＰＢ〔５：０〕 …（６） これに対し第１の実施の形態のようにＢＭｉに最大値を
設けても、次式（７）のようにＢＭｉは１１ビットにな
る。BM0 ₁ [6: 0] = 0x8 + PB [5: 0] (6) On the other hand, even if the maximum value is provided in BMi as in the first embodiment, the following equation (7) is used. BMi has 11 bits.

【００４２】[0042]

【数７】 ＢＭｉ〔１０：０〕＝０ｘ７ｆｆ（ｉｆ ＡＢＳｉ〔５：０〕＞０ｘ２ｄ） ＡＢＳｉ〔５：０〕＊ＡＢＳｉ〔５：０〕（ｅｌｓｅ） …（７） ＢＭｉは大小関係を比較するためのものであるから，も
との再生信号ＰＢ、基準振幅信号ＲＶｉが６ビットであ
ることを考えると１１ビットの精度は必要ない。BMi [10: 0] = 0x7ff (if ABSi [5: 0]> 0x2d) ABSi [5: 0] * ABSi [5: 0] (else) (7) BMi compares the magnitude relation. Therefore, considering that the original reproduced signal PB and the reference amplitude signal RVi are 6 bits, an 11-bit precision is not required.

【００４３】また、ＢＭｉのビット数が増えると、ビタ
ビ復号器ではなかなか識別結果が確定しないために、図
１０で説明したパス記憶回路のレジスタ段数を増やさな
ければいけない。When the number of bits of BMi increases, the identification result is not easily determined by the Viterbi decoder, so that the number of register stages of the path storage circuit described with reference to FIG. 10 must be increased.

【００４４】したがって、ＢＭｉ〔１０：０〕の下位４
ビットは切り捨てて７ビットのＢＭｉ〔１０：４〕とし
ても基準振幅信号ＲＶｉの下位ビットがＢＭｉ〔１０：
４〕に反映されているから式（６）以上の精度があるは
ずであり、かつ後段の加算・比較・選択回路やパス記憶
回路などの回路規模を大きく削減することが可能にな
る。Therefore, the lower 4 bits of BMi [10: 0]
Even if the bits are rounded down to 7 bits BMi [10: 4], the lower bits of the reference amplitude signal RVi are BMi [10: 4].
4], the accuracy should be higher than the expression (6), and the circuit scale of the subsequent addition / comparison / selection circuit and path storage circuit can be greatly reduced.

【００４５】次に、本発明であるブランチメトリック計
算装置の第５の実施の形態について説明する。図９は、
第５の実施の形態の構成図である。第５の実施の形態
は、下位４ビットが切り捨てられることがあらかじめわ
かっている場合に、絶対値信号ＡＢＳｉを上位ビット部
と下位ビット部に分離して、自乗計算を行うものであ
る。Next, a fifth embodiment of the branch metric calculation device according to the present invention will be described. FIG.
It is a lineblock diagram of a 5th embodiment. In the fifth embodiment, when it is known in advance that the lower 4 bits are truncated, the absolute value signal ABSi is separated into an upper bit portion and a lower bit portion, and a square calculation is performed.

【００４６】減算器１０ａは、入力された基準振幅信号
ＲＶｉ〔５：０〕と再生信号ＰＢ〔５：０〕とを減算
し、減算結果として−６３〜＋６３の範囲の７ビットの
正負の数ＳＵＢｉ〔６：０〕を出力する。The subtractor 10a subtracts the input reference amplitude signal RVi [5: 0] and the reproduced signal PB [5: 0], and as a result of the subtraction, a 7-bit positive / negative number ranging from -63 to +63. SUBi [6: 0] is output.

【００４７】絶対値回路２０ａは、７ビット情報のＳＵ
Ｂｉ〔６：０〕を受信してその絶対値をとり、０〜＋６
３の範囲を持つ６ビットのＡＢＳｉ〔５：０〕を生成
し、さらにＡＢＳｉＨ〔３：０〕＝ＡＢＳｉ〔５：
２〕、ＡＢＳｉＬ〔１：０〕＝ＡＢＳｉ〔１：０〕とし
て出力する。The absolute value circuit 20a is provided with a 7-bit information SU
Bi [6: 0] is received, its absolute value is calculated, and 0 to +6
6-bit ABSi [5: 0] having a range of 3 is generated, and further, ABSiH [3: 0] = ABSi [5:
2], and output as ABSiL [1: 0] = ABSi [1: 0].

【００４８】乗算器３１は、ＡＢＳｉＨ〔３：０〕を受
信し、４ビット×４ビットの乗算計算としてＡＢＳｉＨ
〔３：０〕×ＡＢＳｉＨ〔３：０〕を計算し、乗算結果
として７ビットのＨｘＨ〔６：０〕を出力する。The multiplier 31 receives the ABSiH [3: 0], and performs the multiplication calculation of 4 bits × 4 bits to obtain the ABSiH [3: 0].
[3: 0] × ABSiH [3: 0] is calculated, and a 7-bit HxH [6: 0] is output as a multiplication result.

【００４９】乗算器３２は、ＡＢＳｉＨ〔３：０〕とＡ
ＢＳｉＬ〔１：０〕とを受信し、４ビット×２ビットの
乗算計算としてＡＢＳｉＨ〔３：０〕×ＡＢＳｉＬ
〔１：０〕を計算し、乗算結果として５ビットのＬｘＬ
〔４：０〕を出力する。The multiplier 32 is composed of ABSiH [3: 0] and A
BSiL [1: 0] is received, and as a multiplication calculation of 4 bits × 2 bits, ABSiH [3: 0] × ABSiL
[1: 0] is calculated and the result of the multiplication is a 5-bit LxL
[4: 0] is output.

【００５０】加算器８０は、ＨｘＨ〔６：０〕とＬｘＬ
〔４：０〕を加算し、７ビットのＡＤ〔６：０〕を出力
する。ここでＭＰＸ〔１０：４〕に対応するＡＤ〔６：
０〕は、式（８）のようになる。The adder 80 has HxH [6: 0] and LxL
[4: 0] is added, and 7-bit AD [6: 0] is output. Here, AD [6: corresponding to MPX [10: 4]]
0] is as shown in equation (8).

【００５１】[0051]

【数８】 ＡＤ〔６：０〕＝ＡＢＳｉＨ〔３：０〕＊ＡＢＳｉＨ〔３：０〕＋（（ＡＢＳ ｉＨ〔３：０〕＊ＡＢＳｉＬ〔１：０〕）＞＞１） …（８） ここで＞＞１はビットシフトによる１ビットの切り捨て
を示している。AD [6: 0] = ABSiH [3: 0] * ABSiH [3: 0] + ((ABSiH [3: 0] * ABSil [1: 0]) >> 1) (8) Here, >> 1 indicates truncation of one bit by bit shift.

【００５２】比較器５０ｂは、上限値ＬＩＭ〔５：０〕
と、ＡＢＳｉＨ〔３：０〕及びＡＢＳｉＬ〔１：０〕
と、を比較する。ＡＢＳｉ〔５：０〕＞ＬＩＭ〔５：
０〕であればＳ＝１を出力し、ＡＢＳｉ〔５：０〕＜Ｌ
ＩＭ〔５：０〕であればＳ＝０を出力する。The comparator 50b sets the upper limit value LIM [5: 0].
And ABSiH [3: 0] and ABSiL [1: 0]
And. ABSi [5: 0]> LIM [5:
0], S = 1 is output, and ABSi [5: 0] <L
If IM [5: 0], S = 0 is output.

【００５３】選択器６０ｄは、Ｓ＝１であればＭＡＸ＝
０ｘ７ｆｆをブランチメトリックＢＭｉ〔６：０〕とし
て選択出力し、Ｓ＝０であればＡＤ〔６：０〕をブラン
チメトリックＢＭｉ〔６：０〕として選択出力する。The selector 60d determines that if S = 1, MAX =
0x7ff is selectively output as a branch metric BMi [6: 0], and if S = 0, AD [6: 0] is selectively output as a branch metric BMi [6: 0].

【００５４】以上説明したように、第５の実施の形態
は、絶対値信号ＡＢＳｉを上位ビット部と下位ビット部
に分離して、自乗計算を行う構成とした。これにより入
力ビット数の少ない乗算器と加算器に置き換えることが
でき、回路規模の縮小が可能になる。As described above, the fifth embodiment has a configuration in which the absolute value signal ABSi is separated into the upper bit portion and the lower bit portion, and the square calculation is performed. As a result, a multiplier and an adder having a small number of input bits can be replaced, and the circuit scale can be reduced.

【００５５】なお、ブランチメトリックに最大値を設け
ると共に下位ビットを切り捨てるための組み合わせとし
ては、“６ビット×６ビットの乗算器を用いて下位４ビ
ットを切り捨てる。”、“６ビット入力７ビット出力の
テーブルを用いる。”、“上位４ビットと下位２ビット
に分離して乗算器２つと加算器を用いる。”、“上位４
ビットと下位２ビットを分離してテーブルと加算器を用
いる。”など様々な構成があり、ＩＣ化する場合には用
いるプロセスのスピードや規模、及びマクロセルなどに
よって最適なものを選択するべきなので、特に組み合わ
せを限定するものではない。As a combination for providing the maximum value for the branch metric and for cutting down the lower bits, "Truncate the lower 4 bits using a 6-bit × 6-bit multiplier", "6 bits input and 7 bits output" , "Upper 4 bits and lower 2 bits are used, and two multipliers and an adder are used.", "Upper 4
The table and the adder are used by separating the bits and the lower two bits. There are various configurations such as "", and in the case of making into an IC, the optimum one should be selected according to the speed and scale of the process to be used, the macro cell, and the like, and there is no particular limitation on the combination.

【００５６】以上説明したように、本発明のブランチメ
トリック計算装置は、ブランチメトリックの上限を設け
ると共に下位ビットを切り捨てる構成とした。一般にビ
ット幅が増えるにしたがって乗算器の回路規模は指数関
数的に増大し、遅延時間は線形的に増大するが、本発明
のブランチメトリック計算装置をビタビ復号器に適用す
ることでビタビ復号器のパフォーマンスを犠牲にするこ
となく、消費電力及び遅延時間を大幅に小さくすること
ができる。As described above, the branch metric calculation device of the present invention has a configuration in which the upper limit of the branch metric is set and the lower bits are discarded. Generally, as the bit width increases, the circuit scale of the multiplier increases exponentially, and the delay time increases linearly. However, by applying the branch metric calculation device of the present invention to the Viterbi decoder, the Power consumption and delay time can be significantly reduced without sacrificing performance.

【００５７】さらに、ブランチメトリックのビット幅を
小さくすることにより後段の回路も削減できる。上記の
説明では再生信号ＰＢが６ビットでＡＤ変換され、基準
振幅レベルＲＶｉとの差ＡＢＳｉの上限を０ｘ２ｄに設
定し、ブランチメトリックの最大値を０ｘ７ｆｆとして
１１ビットにし、さらにＢＭｉの下位４ビットを切り捨
てて７ビットにするという構成になっているが特に数値
に限定するものではない。Further, by reducing the bit width of the branch metric, the number of circuits at the subsequent stage can be reduced. In the above description, the reproduced signal PB is A / D converted by 6 bits, the upper limit of the difference ABSi from the reference amplitude level RVi is set to 0x2d, the maximum value of the branch metric is set to 0x7ff, and the lower 4 bits of BMi are set to 11 bits. Although it is configured to be truncated to 7 bits, it is not particularly limited to a numerical value.

【００５８】[0058]

【発明の効果】以上説明したように、本発明のブランチ
メトリック計算装置は、再生信号と基準振幅信号との差
分信号の絶対値をとり、その絶対値信号を乗算する構成
とした。これにより乗算器の回路構成が簡単になるので
装置規模が縮小し、消費電力及び遅延時間を大幅に小さ
くすることが可能になる。As described above, the branch metric calculation device of the present invention takes the absolute value of the difference signal between the reproduced signal and the reference amplitude signal and multiplies the absolute value signal. As a result, the circuit configuration of the multiplier is simplified, so that the device scale is reduced, and power consumption and delay time can be significantly reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のブランチメトリック計算装置の原理図
である。FIG. 1 is a principle diagram of a branch metric calculation device of the present invention.

【図２】ブランチメトリック計算装置の動作手順を示す
フローチャートである。FIG. 2 is a flowchart illustrating an operation procedure of the branch metric calculation device.

【図３】第１の実施の形態の構成図である。FIG. 3 is a configuration diagram of the first embodiment.

【図４】第２の実施の形態の構成図である。FIG. 4 is a configuration diagram of a second embodiment.

【図５】第３の実施の形態の構成図である。FIG. 5 is a configuration diagram of a third embodiment.

【図６】第３の実施の形態のブランチメトリック出力制
御回路のテーブルの中身を表す図である。FIG. 6 is a diagram illustrating the contents of a table of a branch metric output control circuit according to a third embodiment;

【図７】第４の実施の形態の構成図である。FIG. 7 is a configuration diagram of a fourth embodiment.

【図８】第４の実施の形態のブランチメトリック出力制
御回路のテーブルの中身を表す図である。FIG. 8 is a diagram illustrating the contents of a table of a branch metric output control circuit according to a fourth embodiment.

【図９】第５の実施の形態の構成図である。FIG. 9 is a configuration diagram of a fifth embodiment.

【図１０】６値４状態のビタビ復号器の構成図である。FIG. 10 is a configuration diagram of a 6-value / 4-state Viterbi decoder.

【符号の説明】[Explanation of symbols]

１０……減算部、２０……絶対値信号計算部、３０……
乗算部、４０……最大値設定部、５０……比較判断部、
６０……ブランチメトリック選択出力部。10: subtraction unit, 20: absolute value signal calculation unit, 30:
Multiplying unit, 40... Maximum value setting unit, 50.
60 ... A branch metric selection output unit.

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 ビタビアルゴリズムを用いて最尤系列推
定を行う過程で、基準振幅信号と再生信号とからブラン
チメトリックを計算するブランチメトリック計算装置に
おいて、 前記基準振幅信号と前記再生信号との差分を計算して差
分信号を出力する減算部と、 前記差分信号の絶対値を計算して絶対値信号を出力する
絶対値信号計算部と、 前記絶対値信号の自乗を計算して乗算信号を出力する乗
算部と、 前記ブランチメトリックの最大値を設定する最大値設定
部と、 前記絶対値信号と、あらかじめ設定された上限値との大
小を比較判断して判断結果を出力する比較判断部と、 前記判断結果として前記絶対値信号が前記上限値よりも
大きい場合は、前記最大値を前記ブランチメトリックと
して選択出力し、あるいは前記判断結果として前記絶対
値信号が前記上限値よりも小さい場合は、前記乗算信号
を前記ブランチメトリックとして選択出力するブランチ
メトリック選択出力部と、 を有することを特徴とするブランチメトリック計算装
置。1. A branch metric calculation device for calculating a branch metric from a reference amplitude signal and a reproduced signal in a process of estimating a maximum likelihood sequence using a Viterbi algorithm, wherein a difference between the reference amplitude signal and the reproduced signal is calculated. A subtraction unit that calculates and outputs a difference signal; an absolute value signal calculation unit that calculates the absolute value of the difference signal and outputs an absolute value signal; calculates a square of the absolute value signal and outputs a multiplication signal A multiplying unit, a maximum value setting unit that sets a maximum value of the branch metric, a comparison determining unit that compares and determines the magnitude of the absolute value signal and a preset upper limit value, and outputs a determination result; If the absolute value signal is larger than the upper limit value as a result of the determination, the maximum value is selected and output as the branch metric, or the absolute value signal is output as the branch metric. A branch metric calculation unit for selecting and outputting the multiplied signal as the branch metric when the logarithmic signal is smaller than the upper limit value. 【請求項２】 前記最大値設定部は、前記ブランチメト
リック選択出力部をｎビット出力に設定した場合は、２
ⁿ −１を前記最大値として設定することを特徴とする請
求項１記載のブランチメトリック計算装置。2. The method according to claim 1, wherein the maximum value setting unit sets the branch metric selection output unit to n-bit output.
^2. The branch metric calculation device according to claim 1, wherein ^n- 1 is set as the maximum value. 【請求項３】 前記比較判断部で設定される前記上限値
は、整数を自乗した自乗整数が前記最大値よりも小さい
範囲で最大の値をとる前記整数であることを特徴とする
請求項１記載のブランチメトリック計算装置。3. The method according to claim 1, wherein the upper limit value set by the comparing and judging unit is the integer in which a square integer obtained by squaring an integer takes a maximum value in a range smaller than the maximum value. The described branch metric calculator. 【請求項４】 前記ブランチメトリック選択出力部は、
前記絶対値信号が前記上限値よりも小さい場合は、前記
最大値よりも小さい前記乗算信号を出力することを特徴
とする請求項１記載のブランチメトリック計算装置。4. The branch metric selection output unit,
2. The branch metric calculation device according to claim 1, wherein when the absolute value signal is smaller than the upper limit value, the multiplied signal smaller than the maximum value is output. 【請求項５】 前記乗算部は、前記絶対値信号と前記乗
算信号とが対応したテーブルで構成されることを特徴と
する請求項１記載のブランチメトリック計算装置。5. The branch metric calculation device according to claim 1, wherein the multiplication unit is configured by a table in which the absolute value signal and the multiplication signal correspond. 【請求項６】 前記テーブルは、前記絶対値信号が前記
上限値よりも大きい場合は、前記最大値を前記ブランチ
メトリックとして出力する条件が設定されることを特徴
とする請求項５記載のブランチメトリック計算装置。6. The branch metric according to claim 5, wherein the table sets a condition for outputting the maximum value as the branch metric when the absolute value signal is larger than the upper limit value. Computing device. 【請求項７】 前記ブランチメトリック選択出力部は、
下位ｍビットを切り捨て、前記基準振幅信号の情報が反
映されているビットを前記ブランチメトリックとして出
力することを特徴とする請求項１記載のブランチメトリ
ック計算装置。7. The branch metric selection output unit,
2. The branch metric calculation device according to claim 1, wherein lower m bits are truncated, and a bit reflecting information of the reference amplitude signal is output as the branch metric. 【請求項８】 前記乗算部は、前記絶対値信号を上位ビ
ット部と下位ビット部に分離して、自乗計算を行うこと
を特徴とする請求項７記載のブランチメトリック計算装
置。8. The branch metric calculation device according to claim 7, wherein the multiplication unit separates the absolute value signal into an upper bit portion and a lower bit portion and performs a square calculation.