JPH10163840A - Semiconductor integrated circuit device - Google Patents
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- JPH10163840A JPH10163840A JP8324927A JP32492796A JPH10163840A JP H10163840 A JPH10163840 A JP H10163840A JP 8324927 A JP8324927 A JP 8324927A JP 32492796 A JP32492796 A JP 32492796A JP H10163840 A JPH10163840 A JP H10163840A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に、電源投入時にパワーオンリセットパルス
を発生する半導体集積回路装置に関するものである。The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device that generates a power-on reset pulse when power is turned on.
【０００２】[0002]
【従来の技術】従来から、半導体集積回路装置では電源
投入時に、同一チップ上に集積した別の回路を初期化す
るためのパルス信号を発生するパワーオンリセットパル
ス発生回路が用いられている。2. Description of the Related Art Conventionally, in a semiconductor integrated circuit device, a power-on reset pulse generation circuit that generates a pulse signal for initializing another circuit integrated on the same chip when power is turned on has been used.
【０００３】図１０に従来のパワーオンリセットパルス
発生回路を示す。このようなパワーオンリセットパルス
発生回路は、例えば特開昭６３−２４６９１９号公報等
に開示されている。FIG. 10 shows a conventional power-on reset pulse generation circuit. Such a power-on reset pulse generation circuit is disclosed, for example, in Japanese Patent Application Laid-Open No. 63-246919.
【０００４】図１０を参照して、このパワーオンリセッ
トパルス発生回路の構成を説明する。Referring to FIG. 10, the configuration of the power-on reset pulse generation circuit will be described.
【０００５】１１は入力がノードＮ１１に接続されたイ
ンバータ、１２は入力がノードＮ１２に接続されたイン
バータ、１３は入力がインバータ１２の出力点であるノ
ードＮ１３に接続され、パワーオンリセットパルスを出
力端子Ｔ１１に出力するインバータである。１４はゲー
トはノードＮ１２に、ソースは電源端子Ｔ１０に、ドレ
インはノードＮ１１に接続されたＰチャネルＭＯＳトラ
ンジスタ、２２はゲートはノードＮ１２に、ソースはグ
ランドＥ１０に、ドレインはノードＮ１１に接続された
ＮチャネルＭＯＳトランジスタであり、１４と２２によ
り、ノードＮ１２を入力とし、ノードＮ１１を出力とす
るインバータが形成されている。また、このインバータ
とインバータ１１によりフリップフロップが形成されて
いる。Ｃ１１は一端がノードＮ１１に、他端がグランド
Ｅ１０に接続されたキャパシタ、Ｃ１２は一端が電源端
子Ｔ１０に、他端がノードＮ１２に接続されたキャパシ
タである。５０１はＮチャネルＭＯＳトランジスタのド
レインとゲートを接続したＭＯＳダイオードＤ１１、Ｄ
１２を直列接続したＭＯＳダイオードアレイであり、Ｍ
ＯＳダイオードアレイ５０１においては、ドレインとゲ
ートは出力端子Ｔ１１に、ソースはノードＮ１４に接続
されている。１５はドレインがノードＮ１２に、ゲート
がノードＮ１４に、ソースがグランドＥ１０に接続され
たＮチャネルＭＯＳトランジスタ、１６はドレインがノ
ードＮ１４に、ゲートがノードＮ１３に、ソースがグラ
ンドＥ１０に接続されたＮチャネルＭＯＳトランジスタ
である。Ｃ１３は一端がノードＮ１４に、他端がグラン
ドＥ１０に接続されたキャパシタである。An inverter 11 has an input connected to the node N11, an inverter 12 has an input connected to the node N12, and an input 13 is connected to a node N13 which is an output point of the inverter 12, and outputs a power-on reset pulse. This is an inverter that outputs to the terminal T11. Reference numeral 14 denotes a P-channel MOS transistor having a gate connected to the node N12, a source connected to the power supply terminal T10, a drain connected to the node N11, a gate 22 connected to the node N12, a source connected to the ground E10, and a drain connected to the node N11. An N-channel MOS transistor 14 and 22 form an inverter having a node N12 as an input and a node N11 as an output. The inverter and the inverter 11 form a flip-flop. C11 is a capacitor having one end connected to the node N11 and the other end connected to the ground E10, and C12 is a capacitor having one end connected to the power supply terminal T10 and the other end connected to the node N12. Reference numerals 501 denote MOS diodes D11 and D11 connecting the drain and gate of an N-channel MOS transistor.
12 are connected in series.
In the OS diode array 501, the drain and the gate are connected to the output terminal T11, and the source is connected to the node N14. Reference numeral 15 denotes an N-channel MOS transistor having a drain connected to the node N12, a gate connected to the node N14, and a source connected to the ground E10, and 16 an N-channel MOS transistor having a drain connected to the node N14, a gate connected to the node N13, and a source connected to the ground E10. It is a channel MOS transistor. C13 is a capacitor having one end connected to the node N14 and the other end connected to the ground E10.
【０００６】次に図１０の従来のパワーオンリセットパ
ルス発生回路の動作について、電源投入時の動作波形図
である図１１を参照しながら説明する。Next, the operation of the conventional power-on reset pulse generating circuit shown in FIG. 10 will be described with reference to FIG. 11 which is an operation waveform diagram at the time of power-on.
【０００７】図１１において、電源投入前（ｔ３０以
前）には各ノードＮ１１〜Ｎ１４および出力端子Ｔ１１
の電位は０Ｖであるとする。時刻ｔ３０で電源が投入さ
れると（図１１（ａ））、まず、ノードＮ１１はローレ
ベルを保持している。そしてＮチャネルＭＯＳトランジ
スタ１５はオフ状態であるので、キャパシタＣ１２のカ
ップリングにより、ノードＮ１２は電源電圧まで上昇す
る。したがって、インバータ１１がオンすると、ノード
Ｎ１１にローレベル、ノードＮ１２にハイレベルが出力
される（図１１（ｂ）、（ｃ））。このとき、インバー
タ１２によってノードＮ１３はローレベル（図１１
（ｄ））、さらにインバータ１３によって出力端子Ｔ１
１にはハイレベルが出力され（図１１（ｆ））、ＭＯＳ
ダイオードアレイ５０１を通してノードＮ１４の充電を
開始する（図１１（ｅ））。時刻ｔ３１にノードＮ１４
の電位がＮチャネルＭＯＳトランジスタ１５のしきい電
圧ＶＴ１５を越えると、ＮチャネルＭＯＳトランジスタ
１５がオン状態になり、ノードＮ１２の電位を引き下げ
る。ノードＮ１２がローレベルに引き下げられると、Ｐ
チャネルＭＯＳトランジスタ１４、ＮチャネルＭＯＳト
ランジスタ２２、およびインバータ１１で形成されるフ
リップフロップが反転する。その結果、ノードＮ１１は
ハイレベル、ノードＮ１２はローレベル、ノードＮ１３
はハイレベルとなり、出力端子Ｔ１１はローレベルが出
力される。このとき、ノードＮ１３がハイレベルとなる
ので、ＮチャネルＭＯＳトランジスタ１６はオン状態に
なり、キャパシタＣ１３の蓄積電荷が放電されて、ノー
ドＮ１４はローレベルとなる。In FIG. 11, before power is turned on (before t30), nodes N11 to N14 and an output terminal T11 are connected.
Is 0V. When the power is turned on at time t30 (FIG. 11A), first, the node N11 holds the low level. Since N-channel MOS transistor 15 is off, node N12 rises to the power supply voltage due to coupling of capacitor C12. Therefore, when the inverter 11 is turned on, a low level is output to the node N11 and a high level is output to the node N12 (FIGS. 11B and 11C). At this time, the node N13 is driven low by the inverter 12 (see FIG. 11).
(D)), and the output terminal T1
1 is output at a high level (FIG. 11 (f)),
The charging of the node N14 is started through the diode array 501 (FIG. 11E). At time t31, the node N14
Is higher than the threshold voltage VT15 of N-channel MOS transistor 15, N-channel MOS transistor 15 is turned on, and the potential of node N12 is lowered. When node N12 is pulled low, P
The flip-flop formed by the channel MOS transistor 14, the N-channel MOS transistor 22, and the inverter 11 is inverted. As a result, the node N11 is at the high level, the node N12 is at the low level, and the node N13
Is at a high level, and the output terminal T11 outputs a low level. At this time, since the node N13 is at the high level, the N-channel MOS transistor 16 is turned on, the charge stored in the capacitor C13 is discharged, and the node N14 is at the low level.
【０００８】以上の動作によって、時刻ｔ３０からノー
ドＮ１２がＮチャネルＭＯＳトランジスタ１５のオンに
より反転される時刻ｔ３１までの期間がハイレベルとな
るようなリセットパルス信号が出力端子Ｔ１１に出力さ
れる。その後の電源が投入されている間は、ノードＮ１
１とノードＮ１３はハイレベル、ノードＮ１２とノード
Ｎ１４と出力端子Ｔ１１はローレベルに保たれている。
最後に、時刻ｔ３２で電源を切断すると、ＰチャネルＭ
ＯＳトランジスタ１４のゲートが接続されているノード
Ｎ１２がローレベルであるので、ノードＮ１１の蓄積電
荷はＰチャネルＭＯＳトランジスタ１４によって除去さ
れて、ノードＮ１１はローレベルにリセットされる。By the above operation, a reset pulse signal is output to the output terminal T11 such that a period from time t30 to time t31 when the node N12 is inverted by turning on the N-channel MOS transistor 15 is at a high level. During the subsequent power-on, the node N1
1 and the node N13 are kept at a high level, and the nodes N12, N14 and the output terminal T11 are kept at a low level.
Finally, when the power is turned off at time t32, the P-channel M
Since the node N12 to which the gate of the OS transistor 14 is connected is at a low level, the accumulated charge at the node N11 is removed by the P-channel MOS transistor 14, and the node N11 is reset to a low level.
【０００９】[0009]
【発明が解決しようとする課題】上記従来のパワーオン
リセットパルス発生回路は、電源投入時にローレベルを
保つノードＮ１１と電圧検出回路とによって、リセット
パルス信号を発生させている。The above-mentioned conventional power-on reset pulse generation circuit generates a reset pulse signal by using a node N11 which keeps a low level when power is turned on and a voltage detection circuit.
【００１０】しかしながら、従来の回路構成では、電源
を切断した直後の電源再投入時の回路動作が考慮されて
いない。つまり、電源切断直後の電源再投入時ではノー
ドＮ１１がローレベルにリセットできていない場合が考
えられ、そのような状態で電源投入を行った場合はリセ
ットパルス信号は発生されない。このリセットパルス信
号は同一チップ上に集積された他の回路の初期化に用い
られるため、ひいてはチップ全体の誤動作を引き起こす
という問題がある。However, the conventional circuit configuration does not consider the circuit operation when the power is turned on immediately after the power is turned off. That is, when the power is turned on immediately after the power is turned off, the node N11 may not be reset to the low level. If the power is turned on in such a state, the reset pulse signal is not generated. Since this reset pulse signal is used for initializing other circuits integrated on the same chip, there is a problem that a malfunction of the whole chip is caused.
【００１１】以下、この問題点について、図１０のパワ
ーオンリセットパルス発生回路を例にとって、電源切断
直後に電源再投入を行ったときの動作を説明する。な
お、説明に際しては、電源再投入時の動作波形図である
図１２も参照する。Hereinafter, the operation when the power is turned on immediately after the power is turned off will be described with reference to the power-on reset pulse generating circuit shown in FIG. In the description, FIG. 12 which is an operation waveform diagram when the power is turned on again is also referred to.
【００１２】図１０のパワーオンリセットパルス発生回
路は、電源投入時にはノードＮ１１の電位がローレベル
であることを前提としている。しかし、半導体集積回路
装置では頻繁に電源をオン・オフさせる動作があった
り、あるいは、動作時に停電のため電源が一瞬オフする
と、電源が切断されてから再投入されるまでの時間が極
めて短くなる場合がある。このような場合には、電源切
断時間が短いために、ノードＮ１１の蓄積電荷を十分に
放電することができず、再び電源を投入したときに本来
ローレベルであるべきノードＮ１１がハイレベルと誤認
識され、その結果リセットパルス信号が発生しないとい
う事態が起こる。The power-on reset pulse generation circuit shown in FIG. 10 is based on the premise that the potential of the node N11 is at the low level when the power is turned on. However, in a semiconductor integrated circuit device, if the power is frequently turned on and off, or if the power is turned off momentarily due to a power failure during the operation, the time from when the power is turned off to when it is turned on again becomes extremely short. There are cases. In such a case, the power stored in the node N11 cannot be sufficiently discharged due to a short power-off time, and when the power is turned on again, the node N11, which should be low, is erroneously set to high. Is recognized, and as a result, a situation occurs in which the reset pulse signal is not generated.
【００１３】図１２において、電源切断前ではノードＮ
１１はハイレベル（図１２（ｂ））、ノードＮ１２はロ
ーレベル（図１２（ｃ））、ノードＮ１３はハイレベル
（図１２（ｄ））、ノードＮ１４はローレベル、出力端
子Ｔ１１はローレベルである（図１２（ｅ））。時刻ｔ
３３で電源を切断すると（図１２（ａ））、Ｐチャネル
ＭＯＳトランジスタ１４のゲートが接続されているノー
ドＮ１２がローレベルであり、かつ電源端子Ｔ１０の電
位が降下するので、ハイレベルであるノードＮ１１の蓄
積電荷はＰチャネルＭＯＳトランジスタ１４を通して電
源端子Ｔ１０に放電される。ところが、このＰチャネル
ＭＯＳトランジスタ１４の電荷除去能力はあまり大きく
できない。それは、電源投入時のキャパシタＣ１２によ
るカップリング作用を確実にするために、ＰチャネルＭ
ＯＳトランジスタ１４の入力容量とＮチャネルＭＯＳト
ランジスタ２２の入力容量を合わせたものがキャパシタ
Ｃ１２の容量に対して十分小さくなるようにする必要が
あるためである。キャパシタＣ１２の容量はレイアウト
面積の制約もあり、無制限に大きくすることはできず、
結局、ＰチャネルＭＯＳトランジスタ１４のサイズを小
さく抑えなければならないことになる。したがって、ノ
ードＮ１１の電位は降下する電源電圧に十分追随するこ
とができず、ノードＮ１１の電位は緩やかに降下する。In FIG. 12, before power is turned off, node N
11, high level (FIG. 12 (b)), node N12 is low level (FIG. 12 (c)), node N13 is high level (FIG. 12 (d)), node N14 is low level, and output terminal T11 is low level. (FIG. 12 (e)). Time t
When the power supply is turned off at 33 (FIG. 12A), the node N12 to which the gate of the P-channel MOS transistor 14 is connected is at a low level, and the potential of the power supply terminal T10 drops, so that the node at a high level The charge stored in N11 is discharged to power supply terminal T10 through P-channel MOS transistor 14. However, the charge removal capability of the P-channel MOS transistor 14 cannot be so large. That is, in order to ensure the coupling action by the capacitor C12 at power-on, the P-channel M
This is because it is necessary to make the sum of the input capacitance of the OS transistor 14 and the input capacitance of the N-channel MOS transistor 22 sufficiently smaller than the capacitance of the capacitor C12. The capacity of the capacitor C12 cannot be increased without limit due to the restriction of the layout area.
As a result, the size of the P-channel MOS transistor 14 must be kept small. Therefore, the potential of the node N11 cannot sufficiently follow the falling power supply voltage, and the potential of the node N11 gradually drops.
【００１４】次に、電源切断時間が非常に短い状態で電
源を再投入すると（図１２、ｔ３４）、ノードＮ１２は
キャパシタＣ１２のカップリング作用によって電源電圧
ＶＤＤに追随しようとするが、ノードＮ１１の蓄積電荷
が十分放電されずノードＮ１１はハイレベル状態のまま
であるので、ノードＮ１１を入力とするインバータ１１
はローレベルを出力してノードＮ１２をリセットする。
その結果、ノードＮ１２はローレベル、インバータ１２
によってノードＮ１３はハイレベル、インバータ１３に
よって出力端子Ｔ１１はローレベルが出力される。ま
た、ノードＮ１４はローレベルである。これらのレベル
状態は電源立ち上がり後もそのまま保持されるため、出
力端子Ｔ１１には結局リセットパルス信号が発生されな
い。Next, when the power is turned on again while the power-off time is very short (t34 in FIG. 12), the node N12 tries to follow the power supply voltage VDD by the coupling action of the capacitor C12. Since the accumulated charge is not sufficiently discharged and the node N11 remains in the high level state, the inverter 11 having the node N11 as an input
Outputs a low level to reset the node N12.
As a result, the node N12 is at the low level,
Accordingly, the node N13 outputs a high level, and the inverter 13 outputs a low level to the output terminal T11. The node N14 is at a low level. Since these level states are maintained as they are even after the power supply rises, no reset pulse signal is generated at the output terminal T11.
【００１５】以上説明したように、電源切断直後の電源
再投入時には、ノードＮ１１がハイレベル状態のままパ
ワーオンリセットパルス発生回路が動作する可能性があ
り、このときにリセットパルス信号は発生されない。こ
のリセットパルス信号は同一チップ上に集積した他の回
路の初期化に用いられるため、このリセットパルス信号
の不発生はチップ全体の誤動作を引き起こす原因とな
り、非常に問題となる。As described above, when the power is turned on immediately after the power is turned off, there is a possibility that the power-on reset pulse generating circuit operates while the node N11 is at the high level, and no reset pulse signal is generated at this time. Since this reset pulse signal is used for initializing other circuits integrated on the same chip, the non-generation of this reset pulse signal causes a malfunction of the entire chip, which is a serious problem.
【００１６】本発明の目的は、上記のような問題点を解
決し、電源切断直後の電源投入時にも確実にパワーオン
リセットパルスが発生される半導体集積回路装置を提供
することである。An object of the present invention is to solve the above-mentioned problems and to provide a semiconductor integrated circuit device in which a power-on reset pulse is reliably generated even when power is turned on immediately after power is turned off.
【００１７】[0017]
【課題を解決するための手段】この目的を達成するため
に本発明の半導体集積回路装置は、パワーオンリセット
パルス発生のために用いるノードに、電荷除去のための
回路を付加するように構成している。In order to achieve this object, a semiconductor integrated circuit device according to the present invention is configured so that a circuit for removing charges is added to a node used for generating a power-on reset pulse. ing.
【００１８】本発明の請求項１に記載の発明の半導体集
積回路装置は、電源とノードとの間に接続された第１の
ＭＯＳトランジスタと、前記ノードがハイレベルのとき
第１のＭＯＳトランジスタを導通させる手段と、前記ノ
ードがローレベルのとき、電源電圧が所定のレベルを越
えてから所定の遅延を経て、第１のＭＯＳトランジスタ
を導通させる手段と、前記ノードと電源との間にソー
ス、ドレイン間電流経路が接続され、前記ノードから電
源への一方向のみに電流が流れるようダイオード接続さ
れた第２のＭＯＳトランジスタとを有することを特徴と
する。第２のＭＯＳトランジスタはそのトランジスタサ
イズを十分大きくすることが可能であり、電源切断時、
きわめて短い時間でノードの蓄積電荷を除去することが
でき、電源切断時間が非常に短い場合でも、その後の電
源再投入時に確実に正常な動作が行われる。According to a first aspect of the present invention, there is provided a semiconductor integrated circuit device comprising: a first MOS transistor connected between a power supply and a node; and a first MOS transistor when the node is at a high level. Means for conducting, a means for conducting the first MOS transistor after a predetermined delay after the power supply voltage exceeds a predetermined level when the node is at a low level, and a source between the node and the power supply; A second MOS transistor connected to a drain-to-drain current path and diode-connected so that current flows only in one direction from the node to a power supply. The size of the second MOS transistor can be made sufficiently large.
The accumulated charge at the node can be removed in a very short time, and even when the power-off time is very short, a normal operation is reliably performed when the power is turned on again.
【００１９】請求項２に記載の発明は、前記請求項１に
記載の発明の半導体集積回路装置において、第２のＭＯ
Ｓトランジスタを、ソースが電源に接続され、ゲートと
ドレインが前記ノードに共通接続されたＮチャネルＭＯ
Ｓトランジスタとしたものである。また、請求項３に記
載の発明は、前記請求項１に記載の発明の半導体集積回
路装置において、第２のＭＯＳトランジスタを、ソース
が前記ノードに接続され、ゲートとドレインが電源に共
通接続されたＰチャネルＭＯＳトランジスタとしたもの
である。According to a second aspect of the present invention, in the semiconductor integrated circuit device according to the first aspect, the second MO
An N-channel MOS transistor having a source connected to a power supply, a gate and a drain commonly connected to the node,
This is an S transistor. According to a third aspect of the present invention, in the semiconductor integrated circuit device according to the first aspect, the second MOS transistor includes a source connected to the node, a gate and a drain commonly connected to a power supply. This is a P-channel MOS transistor.
【００２０】請求項４に記載の発明の半導体集積回路装
置は、電源とノードとの間に接続された第１のＭＯＳト
ランジスタと、前記ノードがハイレベルのとき第１のＭ
ＯＳトランジスタを導通させる手段と、前記ノードがロ
ーレベルのとき、電源電圧が所定のレベルを越えてから
所定の遅延を経て、第１のトランジスタを導通させる手
段と、前記ノードと基準電位との間にソース、ドレイン
間電流経路が接続され、所定の固定電位にゲートが接続
された第３のＭＯＳトランジスタとを有することを特徴
とする。第３のＭＯＳトランジスタは前記ノードが誤っ
てハイレベルになるのを防止する。第３のＭＯＳトラン
ジスタのゲートは固定電位に接続されるため、第３のＭ
ＯＳトランジスタのゲート容量が第１のＭＯＳトランジ
スタのゲート容量に並列接続されることはない。その結
果、電源とのカップリング動作等を正常に行わせなが
ら、かつ、第１のＭＯＳトランジスタのトランジスタサ
イズを、第３のＭＯＳトランジスタのゲート容量と無関
係に、ある程度まで大きくすることができる。したがっ
て、電源切断時のノードの蓄積電荷除去が速くなり、電
源切断時間が短い場合でも、その後の電源再投入時に確
実に正常な動作が行われる。According to a fourth aspect of the present invention, there is provided a semiconductor integrated circuit device comprising: a first MOS transistor connected between a power supply and a node; and a first MOS transistor when the node is at a high level.
Means for turning on the OS transistor; means for turning on the first transistor after a predetermined delay after the power supply voltage exceeds a predetermined level when the node is at a low level; And a third MOS transistor connected to a current path between the source and the drain and having a gate connected to a predetermined fixed potential. A third MOS transistor prevents the node from accidentally going high. Since the gate of the third MOS transistor is connected to the fixed potential, the third M transistor
The gate capacitance of the OS transistor is not connected in parallel with the gate capacitance of the first MOS transistor. As a result, the size of the first MOS transistor can be increased to a certain extent irrespective of the gate capacitance of the third MOS transistor, while the coupling operation with the power supply or the like is performed normally. Therefore, the removal of the stored charge from the node at the time of power-off is quick, and even when the power-off time is short, a normal operation is reliably performed when the power is turned on again.
【００２１】請求項５に記載の発明は、前記請求項１に
記載の半導体集積回路装置において、さらに、前記請求
項４に記載の発明と同様に、前記ノードと基準電位との
間にソース、ドレイン間電流経路が接続され、所定の固
定電位にゲートが接続された第３のＭＯＳトランジスタ
を有することを特徴とするものである。According to a fifth aspect of the present invention, there is provided the semiconductor integrated circuit device according to the first aspect, further comprising, similarly to the fourth aspect, a source between the node and a reference potential. It has a third MOS transistor connected to a drain-to-drain current path and having a gate connected to a predetermined fixed potential.
【００２２】請求項６に記載の発明は、前記請求項４ま
たは５に記載の半導体集積回路装置において所定の固定
電位が前記基準電位であることを特徴とするものであ
る。また、請求項７に記載の発明は、前記請求項４また
は５に記載の半導体集積回路装置において所定の固定電
位が基板電位であることを特徴とするものである。いず
れも、電源投入後、基板電圧が十分深くなった通常動作
時には第３のＭＯＳトランジスタで電流が流れることが
なくなり、無駄な電力を消費しない。According to a sixth aspect of the present invention, in the semiconductor integrated circuit device according to the fourth or fifth aspect, a predetermined fixed potential is the reference potential. According to a seventh aspect of the present invention, in the semiconductor integrated circuit device according to the fourth or fifth aspect, the predetermined fixed potential is a substrate potential. In any case, the current does not flow through the third MOS transistor during the normal operation in which the substrate voltage has become sufficiently deep after the power is turned on, and no wasteful power is consumed.
【００２３】請求項８に記載の発明は、前記請求項１、
２、３、４、５、６または７に記載の半導体集積回路装
置において、前記ノードの電圧レベルに基づいてパワー
オンリセットパルスを発生させることを特徴とするもの
である。これによって、電源切断時間が短い場合でも、
その後の電源再投入時に確実にパワーオンリセットパル
スを発生することができる。[0023] The invention according to claim 8 is the invention according to claim 1,
8. The semiconductor integrated circuit device according to 2, 3, 4, 5, 6, or 7, wherein a power-on reset pulse is generated based on a voltage level of the node. This ensures that even if the power down time is short,
The power-on reset pulse can be reliably generated when the power is turned on again thereafter.
【００２４】請求項９に記載の発明の半導体集積回路装
置は、ノードに接続された容量と、電源と前記ノードと
の間にソース、ドレイン間電流経路が接続され、電源電
圧が所定のレベルを越えたとき容量を充電する第１のＭ
ＯＳトランジスタと、前記ノードと電源との間にソー
ス、ドレイン間電流経路が接続され、前記ノードから電
源への一方向のみに電流が流れるようダイオード接続さ
れた第２のＭＯＳトランジスタとを有することを特徴と
する。第２のＭＯＳトランジスタはそのトランジスタサ
イズを十分大きくすることが可能であり、電源切断時、
きわめて短い時間でノードの蓄積電荷を除去することが
でき、電源切断時間が非常に短い場合でも、その後の電
源再投入時に確実に正常な動作が行われる。According to a ninth aspect of the present invention, in the semiconductor integrated circuit device, a source connected to a node and a current path between a source and a drain are connected between the power supply and the node. First M to charge capacity when exceeded
An OS transistor; and a second MOS transistor connected between the node and the power supply, between which a current path between the source and the drain is connected, and diode-connected so that current flows only in one direction from the node to the power supply. Features. The size of the second MOS transistor can be made sufficiently large.
The accumulated charge at the node can be removed in a very short time, and even when the power-off time is very short, a normal operation is reliably performed when the power is turned on again.
【００２５】請求項１０に記載の発明は、前記請求項９
に記載の半導体集積回路装置において、第２のＭＯＳト
ランジスタがソースが電源に接続され、ゲートとドレイ
ンが前記ノードに共通接続されたＮチャネルＭＯＳトラ
ンジスタであることを特徴とするものである。また、請
求項１１に記載の発明は、前記請求項９に記載の半導体
集積回路装置において、第２のＭＯＳトランジスタがソ
ースが前記ノードに接続され、ゲートとドレインが電源
に共通接続されたＰチャネルＭＯＳトランジスタである
ことを特徴とするものである。According to a tenth aspect of the present invention, there is provided the ninth aspect.
Wherein the second MOS transistor is an N-channel MOS transistor having a source connected to a power supply and a gate and a drain commonly connected to the node. An eleventh aspect of the present invention is the semiconductor integrated circuit device according to the ninth aspect, wherein the second MOS transistor has a source connected to the node and a gate and a drain commonly connected to a power supply. It is a MOS transistor.
【００２６】請求項１２に記載の発明は、前記請求項９
に記載の半導体集積回路装置において、前記ノードと基
準電位との間にソース、ドレイン間電流経路が接続さ
れ、所定の固定電位にゲートが接続された第３のＭＯＳ
トランジスタを有することを特徴とするものである。こ
れによって、第２のＭＯＳトランジスタが電源投入時に
リークする等の問題が生じても、第３のＭＯＳトランジ
スタによって前記ノードを確実にローレベルに保持する
ことができる。[0026] According to a twelfth aspect of the present invention, there is provided the ninth aspect.
3. The third MOS transistor according to claim 1, wherein a current path between a source and a drain is connected between said node and a reference potential, and a gate is connected to a predetermined fixed potential.
It is characterized by having a transistor. Thus, even if a problem such as leakage of the second MOS transistor at power-on occurs, the third MOS transistor can reliably hold the node at a low level.
【００２７】請求項１３に記載の発明は、前記請求項１
２に記載の半導体集積回路装置において、所定の固定電
位が前記基準電位であることを特徴とするものである。
また、請求項１４に記載の発明は、前記請求項１２記載
の半導体集積回路装置において、所定の固定電位が基板
電位であることを特徴とするものである。いずれも、電
源投入後、基板電圧が十分深くなった通常動作時には第
３のＭＯＳトランジスタで電流が流れることがなくな
り、無駄な電力を消費しない。According to a thirteenth aspect, in the first aspect,
3. The semiconductor integrated circuit device according to item 2, wherein a predetermined fixed potential is the reference potential.
According to a fourteenth aspect of the present invention, in the semiconductor integrated circuit device according to the twelfth aspect, the predetermined fixed potential is a substrate potential. In any case, the current does not flow through the third MOS transistor during the normal operation in which the substrate voltage has become sufficiently deep after the power is turned on, and no wasteful power is consumed.
【００２８】請求項１５に記載の発明は、前記請求項
９、１０、１１、１２、１３または１４に記載の半導体
集積回路装置において、前記ノードの電圧レベルに基づ
いてパワーオンリセットパルスを発生させることを特徴
とするものである。これによって、電源切断時間が短い
場合でも、その後の電源再投入時に確実にパワーオンリ
セットパルスを発生することができる。According to a fifteenth aspect of the present invention, in the semiconductor integrated circuit device according to the ninth aspect, a power-on reset pulse is generated based on a voltage level of the node. It is characterized by the following. Thus, even when the power-off time is short, the power-on reset pulse can be reliably generated when the power is turned on again.
【００２９】[0029]
【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００３０】（第１の実施の形態）図１は、本発明の第
１の実施の形態におけるパワーオンリセットパルス発生
回路の構成を示すものである。図１のパワーオンリセッ
トパルス発生回路と図１０に示される従来のそれとの相
違点は、ＮチャネルＭＯＳトランジスタ２２が除去さ
れ、インバータ１１とキャパシタＣ１１の接続点である
ノードＮ１１に接続される電荷除去回路５０２と、Ｎチ
ャネルＭＯＳトランジスタ１９が付加されている点であ
る。電荷除去回路５０２はソースが電源端子Ｔ１０に、
ゲートとドレインがノードＮ１１に接続されているＮチ
ャネルＭＯＳトランジスタ１７と、ソースがノードＮ１
１に、ゲートとドレインが電源端子Ｔ１０に接続されて
いるＰチャネルＭＯＳトランジスタ１８とから構成され
ている。また、ＮチャネルＭＯＳトランジスタ１９は、
ゲートとソースはグランドＥ１０に、ドレインはノード
Ｎ１１に接続されている。(First Embodiment) FIG. 1 shows a configuration of a power-on reset pulse generation circuit according to a first embodiment of the present invention. The difference between the power-on reset pulse generation circuit shown in FIG. 1 and the conventional one shown in FIG. 10 is that the N-channel MOS transistor 22 is eliminated and the charge removal connected to the node N11 which is the connection point between the inverter 11 and the capacitor C11. The difference is that a circuit 502 and an N-channel MOS transistor 19 are added. The charge removal circuit 502 has a source connected to the power supply terminal T10,
N-channel MOS transistor 17 having a gate and a drain connected to node N11, and a source connected to node N1
1, a P-channel MOS transistor 18 having a gate and a drain connected to the power supply terminal T10. The N-channel MOS transistor 19 is
The gate and the source are connected to the ground E10, and the drain is connected to the node N11.
【００３１】この構成によれば、ＮチャネルＭＯＳトラ
ンジスタ２２がないため、このゲート容量が、電源投入
時にキャパシタＣ１２によるカップリング作用を妨げる
ことがなくなる。すなわちノードＮ１２がキャパシタＣ
１２によって電源電圧ＶＤＤに追随することを妨げるも
のが、主として、ＰチャネルＭＯＳトランジスタ１４の
ゲート容量のみとなる。したがって、従来よりもＰチャ
ネルトランジスタ１４を大きくすることができる。その
結果、電源切断時にノードＮ１１の電位がより速く降下
することになり、電源切断時間が短い場合でも、次の電
源再投入時にパワーオンリセットパルスが発生しないと
いう不具合を生じにくくなる。According to this structure, since there is no N-channel MOS transistor 22, the gate capacitance does not hinder the coupling effect by the capacitor C12 when the power is turned on. That is, the node N12 is connected to the capacitor C
What prevents the power supply voltage VDD from following the supply voltage 12 is mainly the gate capacitance of the P-channel MOS transistor 14. Therefore, P-channel transistor 14 can be made larger than before. As a result, the potential of the node N11 drops more quickly when the power is turned off, and even if the power-off time is short, the problem that the power-on reset pulse is not generated at the next power-on is less likely to occur.
【００３２】単に、ノードＮ１１とグランドとの間のＮ
チャネルＭＯＳトランジスタ２２を除去しただけでは、
ノードＮ１１がローレベルを維持すべきときにも種々の
要因によってハイレベルになってしまうという誤動作が
生じる危険があるが、本実施の形態では、ＮチャネルＭ
ＯＳトランジスタ１９によって、そのような誤動作が生
じないようにしている。Simply, N between the node N11 and the ground
By simply removing the channel MOS transistor 22,
Even when the node N11 should maintain the low level, there is a danger that a high level will occur due to various factors. However, in this embodiment, the N channel M
The OS transistor 19 prevents such a malfunction.
【００３３】さらに、本実施の形態では、電荷除去回路
５０２によって電源切断時のノードＮ１１の放電をより
確実にしている。以下、電荷除去回路５０２およびＮチ
ャネルＭＯＳトランジスタ１９の動作について説明す
る。Further, in the present embodiment, the discharge of the node N11 when the power is turned off is further ensured by the charge removal circuit 502. Hereinafter, operations of the charge removal circuit 502 and the N-channel MOS transistor 19 will be described.
【００３４】まず、電荷除去回路５０２の動作につい
て、電源切断直後の電源再投入時の動作波形図である図
２を参照して説明する。図２において、電源切断前では
ノードＮ１１はハイレベル（図２（ｂ））、ノードＮ１
２はローレベル（図２（ｃ））、ノードＮ１３はハイレ
ベル（図２（ｄ））、出力端子Ｔ１１はローレベルであ
る（図２（ｅ））。時刻ｔ１０で電源を切断すると（図
２（ａ））、電源端子Ｔ１０の電位が下がる。Ｎチャネ
ルＭＯＳトランジスタ１７のゲートはハイレベルである
ノードＮ１１にソースは電源端子Ｔ１０に接続されてい
るので、ＮチャネルＭＯＳトランジスタ１７はオン状態
になり、ノードＮ１１の蓄積電荷を電源端子Ｔ１０に流
出させて、ノードＮ１１をリセットする。また、Ｐチャ
ネルＭＯＳトランジスタ１８も同様に、ソースはハイレ
ベルであるノードＮ１１に、ゲートは電圧降下する電源
端子Ｔ１０に接続されているので、蓄積電荷を電源端子
Ｔ１０に流出させて、ノードＮ１１をローレベルにリセ
ットする。First, the operation of the charge removing circuit 502 will be described with reference to FIG. 2, which is an operation waveform diagram when the power is turned on immediately after the power is turned off. In FIG. 2, before the power is turned off, the node N11 is at a high level (FIG. 2B), and the node N1 is turned off.
2 is at a low level (FIG. 2C), the node N13 is at a high level (FIG. 2D), and the output terminal T11 is at a low level (FIG. 2E). When the power is turned off at time t10 (FIG. 2A), the potential of the power supply terminal T10 decreases. Since the gate of the N-channel MOS transistor 17 is connected to the node N11 at a high level and the source is connected to the power supply terminal T10, the N-channel MOS transistor 17 is turned on, and the charge stored in the node N11 flows out to the power supply terminal T10. Then, the node N11 is reset. Similarly, the source of the P-channel MOS transistor 18 is connected to the node N11 at a high level, and the gate is connected to the power supply terminal T10 at which the voltage drops. Reset to low level.
【００３５】前述したように、ＰチャネルＭＯＳトラン
ジスタ１４は、電源投入時のキャパシタＣ１２によるカ
ップリング作用を確実にするためにトランジスタのサイ
ズをあまり大きくできない。しかし、ＮチャネルＭＯＳ
トランジスタ１７およびＰチャネルＭＯＳトランジスタ
１８にはそのような制約がないので、蓄積電荷を瞬時に
引き抜けるようにトランジスタサイズを設定することが
できる。As described above, the size of the P-channel MOS transistor 14 cannot be too large in order to ensure the coupling action by the capacitor C12 when the power is turned on. However, N channel MOS
Since there is no such restriction on the transistor 17 and the P-channel MOS transistor 18, the transistor size can be set so that the accumulated charge is instantaneously extracted.
【００３６】次に、電源切断時間が非常に短い状態で電
源を再投入すると（図２、ｔ１１）、ノードＮ１１はロ
ーレベルにリセットされているので、ノードＮ１２はハ
イレベル、インバータ１２によってノード１３はローレ
ベル、インバータ１３によって出力端子Ｔ１１にハイレ
ベルが出力される。したがって、リセットパルス信号を
正常に発生させることができる。Next, when the power is turned on again while the power-off time is very short (t11 in FIG. 2), since the node N11 has been reset to the low level, the node N12 is at the high level, and the node 13 is turned on by the inverter 12. Is at a low level, and the inverter 13 outputs a high level to the output terminal T11. Therefore, a reset pulse signal can be generated normally.
【００３７】なお、電荷除去回路５０２においては、Ｎ
チャネルＭＯＳトランジスタ１７あるいはＰチャネルＭ
ＯＳトランジスタ１８の片方のみであっても蓄積電荷除
去は行うことができる。しかし、図１に示すようにＮチ
ャネルＭＯＳトランジスタ１７とＰチャネルＭＯＳトラ
ンジスタ１８を両方用いたときは、さらに確実に残留電
荷を除去することができる。それは、電源端子と基板の
間に形成されるＮチャネルＭＯＳトランジスタのソース
・ドレイン領域の接合容量によるカップリングによっ
て、電源切断時に電源端子がＶＤＤから０Ｖに変動した
とき、基板電位が瞬間的に大きく負電位に変動して、Ｎ
チャネルＭＯＳトランジスタ１７のしきい電圧ＶＴが大
きくなり、ＮチャネルＭＯＳトランジスタ１７のみでは
十分にノードＮ１１の蓄積電荷を除去できない場合があ
るからである。ＰチャネルＭＯＳトランジスタはＮウェ
ル内に形成されており、基板電圧ＶＢＢの影響は受けな
いので、そのような場合においてもノードＮ１１をロー
レベルにリセットすることができる。また、この電荷除
去回路５０２は電源投入後はノーマリオフ状態であるの
で、定常的な電流は流れず電力は消費しない。In the charge removing circuit 502, N
Channel MOS transistor 17 or P channel M
Even if only one of the OS transistors 18 is used, the accumulated charge can be removed. However, when both the N-channel MOS transistor 17 and the P-channel MOS transistor 18 are used as shown in FIG. 1, the residual charges can be more reliably removed. This is because the substrate potential instantaneously increases when the power supply terminal changes from VDD to 0 V when the power supply is turned off due to coupling due to the junction capacitance of the source / drain region of the N-channel MOS transistor formed between the power supply terminal and the substrate. Negative potential
This is because the threshold voltage VT of the channel MOS transistor 17 becomes large, and the accumulated charge at the node N11 may not be sufficiently removed by the N channel MOS transistor 17 alone. Since the P-channel MOS transistor is formed in the N well and is not affected by the substrate voltage VBB, the node N11 can be reset to the low level even in such a case. Further, since the charge removing circuit 502 is in a normally-off state after power is turned on, a steady current does not flow and power is not consumed.
【００３８】次に、ＮチャネルＭＯＳトランジスタ１９
の動作について、電源投入時に基板電圧が浅いために、
ＮチャネルＭＯＳトランジスタが微少リークを生ずる場
合を例にとって説明する。動作説明の前に、まず基板電
圧ＶＢＢについて説明する。Next, an N-channel MOS transistor 19
About the operation, because the substrate voltage is shallow when the power is turned on,
The case where the N-channel MOS transistor causes minute leakage will be described as an example. Before describing the operation, the substrate voltage VBB will be described first.
【００３９】図３は基板電圧効果を示すグラフで、横軸
は基板電圧ＶＢＢ、縦軸はＮチャネルＭＯＳトランジス
タのしきい電圧ＶＴＮである。図から分かるように負の
基板電圧ＶＢＢによって基板を負電位にバイアスするこ
とによって、しきい電圧ＶＴＮは大きくなり、また基板
電圧ＶＢＢの変動に対するしきい電圧ＶＴＮの変動が小
さくなるという効果が得られる。特にメモリーＩＣなど
では、ラッチアップ防止、メモリーセルの電荷保持特性
の向上やしきい電圧の変動を抑える等の目的で、基板を
負電位にバイアスする基板電圧発生回路が同一チップ上
に設けられている場合がある。FIG. 3 is a graph showing the substrate voltage effect. The horizontal axis represents the substrate voltage VBB, and the vertical axis represents the threshold voltage VTN of the N-channel MOS transistor. As can be seen from the figure, by biasing the substrate to a negative potential with the negative substrate voltage VBB, the threshold voltage VTN is increased, and the effect that the variation of the threshold voltage VTN with respect to the variation of the substrate voltage VBB is reduced. . In particular, in a memory IC, etc., a substrate voltage generating circuit for biasing the substrate to a negative potential is provided on the same chip for the purpose of preventing latch-up, improving the charge retention characteristics of the memory cell, and suppressing the fluctuation of the threshold voltage. May be.
【００４０】ＮチャネルＭＯＳトランジスタの基板端子
に所定の負電圧である基板電圧が印加されている間は、
このＮチャネルＭＯＳトランジスタは所定のしきい電圧
を保持することができる。しかし、負電圧である基板電
圧を用いるようあらかじめ設計されたＮチャネルＭＯＳ
トランジスタにおいて、基板端子に十分な基板電圧が印
加されなかった場合は、図３の特性からも分かるように
ＮチャネルＭＯＳトランジスタのしきい電圧は小さくな
る。言い換えると、ＮチャネルＭＯＳトランジスタがデ
ィプレッション化して弱電流が流れる状態となる。電源
投入後、基板電圧が印加されるまでには、基板電圧発生
回路が動作する所定のしきい電圧に電源電圧が達するま
での時間と、ポンピング回路が動作して徐々に基板を負
電位にバイアスするまでの時間を要する。したがって、
電源投入直後は基板電圧が十分に発生せず、Ｎチャネル
ＭＯＳトランジスタがディプレッション化することによ
って、ＮチャネルＭＯＳトランジスタのリーク電流が発
生する。While a substrate voltage which is a predetermined negative voltage is applied to the substrate terminal of the N-channel MOS transistor,
This N-channel MOS transistor can hold a predetermined threshold voltage. However, an N-channel MOS designed in advance to use a substrate voltage which is a negative voltage
When a sufficient substrate voltage is not applied to the substrate terminal of the transistor, the threshold voltage of the N-channel MOS transistor decreases as can be seen from the characteristics of FIG. In other words, the N-channel MOS transistor is depleted and a weak current flows. After the power is turned on, before the substrate voltage is applied, the time until the power supply voltage reaches a predetermined threshold voltage at which the substrate voltage generation circuit operates, and the pumping circuit operates to gradually bias the substrate to a negative potential. It takes time to do it. Therefore,
Immediately after the power is turned on, the substrate voltage is not sufficiently generated, and the N-channel MOS transistor is depleted, causing a leakage current of the N-channel MOS transistor.
【００４１】まず、図１においてＮチャネルＭＯＳトラ
ンジスタ１９がない回路構成で、電源投入時に基板電圧
ＶＢＢが十分に発生しない場合の動作を図４を参照して
説明する。電源投入前（時刻ｔ１３以前）には各ノード
Ｎ１１〜Ｎ１４および出力端子Ｔ１１の電位は０Ｖとす
る。また、ＮチャネルＭＯＳトランジスタとＰチャネル
ＭＯＳトランジスタのしきい電圧ＶＴＮ、ＶＴＰは同じ
であるとする（ＶＴＮ＝ＶＴＰ＝ＶＴ）。時刻ｔ１３で
電源を投入した直後は（図４（ａ））、基板電圧ＶＢＢ
が十分に発生せず、基板電位が十分に負電位にバイアス
されていないので、ＮチャネルＭＯＳトランジスタ１７
がディプレッション化してリーク電流が流れる。このリ
ーク電流によってノードＮ１１は電源電圧の上昇に追随
してハイレベルに遷移する（図４（ｂ））。また、Ｎチ
ャネルＭＯＳトランジスタ１５のリーク電流によってキ
ャパシタＣ１２のカップリング作用が十分に働かず、ノ
ードＮ１２はハイレベルに遷移しない（図４（ｃ））。
したがって、時刻ｔ１４で電源電圧がしきい電圧ＶＴに
なると、インバータ１１が動作してノードＮ１２はロー
レベル（図４（ｃ））、インバータ１２によってノード
Ｎ１３はハイレベル（図４（ｄ））、インバーター１３
によって出力端子Ｔ１１にはローレベルが出力されて
（図４（ｅ））、結局リセットパルス信号が発生しな
い。First, the operation in the case where the substrate voltage VBB is not sufficiently generated at the time of turning on the power in the circuit configuration without the N-channel MOS transistor 19 in FIG. 1 will be described with reference to FIG. Before turning on the power (before time t13), the potentials of the nodes N11 to N14 and the output terminal T11 are set to 0V. It is also assumed that the threshold voltages VTN and VTP of the N-channel MOS transistor and the P-channel MOS transistor are the same (VTN = VTP = VT). Immediately after the power is turned on at time t13 (FIG. 4A), the substrate voltage VBB
Does not occur sufficiently, and the substrate potential is not sufficiently biased to a negative potential.
Are depleted and a leak current flows. This leak current causes the node N11 to transition to the high level following the rise of the power supply voltage (FIG. 4B). Further, the coupling action of the capacitor C12 does not sufficiently operate due to the leak current of the N-channel MOS transistor 15, and the node N12 does not transition to the high level (FIG. 4C).
Therefore, when the power supply voltage reaches the threshold voltage VT at time t14, the inverter 11 operates and the node N12 is at low level (FIG. 4C), the node N13 is at high level by the inverter 12 (FIG. 4D), Inverter 13
As a result, a low level is output to the output terminal T11 (FIG. 4 (e)), and no reset pulse signal is generated.
【００４２】次にＮチャネルＭＯＳトランジスタ１９を
付与した回路構成で、電源投入時に基板電圧ＶＢＢが十
分に発生しない場合の動作を図５を参照して説明する。
電源投入前（時刻ｔ１５以前）には各ノードＮ１１〜Ｎ
１４および出力端子Ｔ１１の電位は０Ｖとする。また、
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトラ
ンジスタのしきい電圧ＶＴＮ、ＶＴＰは同じであるとす
る（ＶＴＮ＝ＶＴＰ＝ＶＴ）。時刻ｔ１５で電源を投入
した直後は（図５（ａ））、基板電圧ＶＢＢが十分に発
生せず、基板電位が十分に負電位にバイアスされていな
いので、ＮチャネルＭＯＳトランジスタ１７がディプレ
ッション化してリーク電流が流れる。しかし、ノードＮ
１１に接続されているＮチャネルＭＯＳトランジスタ１
９においても同様にディプレッション化によるリーク電
流が流れるので、ノードＮ１１に蓄積する電荷をグラン
ドＥ１０に除去することができる。したがって、ノード
Ｎ１１は確実にローレベルにリセットされる（図５
（ｂ））。Next, the operation in the case where the substrate voltage VBB is not sufficiently generated when the power is turned on in the circuit configuration provided with the N-channel MOS transistor 19 will be described with reference to FIG.
Before power-on (before time t15), each of the nodes N11 to N11
14 and the potential of the output terminal T11 are set to 0V. Also,
It is assumed that the threshold voltages VTN and VTP of the N-channel MOS transistor and the P-channel MOS transistor are the same (VTN = VTP = VT). Immediately after the power is turned on at time t15 (FIG. 5A), the N-channel MOS transistor 17 is depleted because the substrate voltage VBB is not sufficiently generated and the substrate potential is not sufficiently biased to a negative potential. Leak current flows. However, node N
N-channel MOS transistor 1 connected to
Also in 9, a leakage current due to depletion flows similarly, so that the electric charge accumulated at the node N 11 can be removed to the ground E 10. Therefore, the node N11 is surely reset to the low level (see FIG. 5).
(B)).
【００４３】また、ＮチャネルＭＯＳトランジスタ１５
のリーク電流によって、キャパシタＣ１２のカップリン
グ作用が十分働かず、ノードＮ１２はハイレベルに遷移
しない（図５（ｃ））。しかし、電源電圧がしきい電圧
ＶＴになると（図５、ｔ１６）、ノードＮ１１は０Ｖ
（ローレベル）にリセットされているため、インバータ
１１はノードＮ１２にハイレベル出力する（図５
（ｃ））。その結果、インバータ１２によってノードＮ
１３はローレベル（図５（ｄ））、インバータ１３によ
って出力端子Ｔ１１はハイレベル出力となって（図５
（ｅ））、正常にリセットパルス信号が発生する。この
蓄積電荷除去用のＮチャネルＭＯＳトランジスタ１９の
サイズについては、電荷除去を確実にするためＮチャネ
ルＭＯＳトランジスタ１７のサイズよりも十分大きくす
ることが重要である。The N-channel MOS transistor 15
, The coupling effect of the capacitor C12 does not work sufficiently, and the node N12 does not transition to the high level (FIG. 5C). However, when the power supply voltage becomes the threshold voltage VT (t16 in FIG. 5), the node N11 becomes 0V.
(Low level), the inverter 11 outputs a high level to the node N12 (FIG. 5).
(C)). As a result, the node N is
13 is a low level (FIG. 5 (d)), and the output terminal T11 becomes a high level output by the inverter 13 (FIG. 5 (d)).
(E)), a reset pulse signal is normally generated. It is important that the size of the N-channel MOS transistor 19 for removing accumulated charges be sufficiently larger than the size of the N-channel MOS transistor 17 in order to ensure charge removal.
【００４４】なお、ＮチャネルＭＯＳトランジスタ１９
はゲート電極がグランドに接続されておりノーマリオフ
状態であるので、基板電圧ＶＢＢが十分発生されれば定
常的な電流は流れず、電力は消費しない。また、基板電
圧発生回路を用いている場合は、ＮチャネルＭＯＳトラ
ンジスタ１９のゲートを基板電位に接続してもよい。こ
の場合、基板電位を検知してＮチャネルＭＯＳトランジ
スタがオン・オフする。つまり、基板電圧の不発生時に
はゲートに十分な負電圧は印加されないのでディプレッ
ション化してオン状態となり、同様にディプレッション
化しているＮチャネルＭＯＳトランジスタ１７のリーク
電流をグランドに放出する。基板電位が正常に負電位に
バイアスされるようになれば、ゲート電極には負電圧が
印加されるのでＮチャネルＭＯＳトランジスタ１９はカ
ットオフして電流は流れない。The N-channel MOS transistor 19
Since the gate electrode is connected to the ground and is in a normally-off state, if a sufficient substrate voltage VBB is generated, no steady current flows and no power is consumed. When a substrate voltage generating circuit is used, the gate of N-channel MOS transistor 19 may be connected to the substrate potential. In this case, the N-channel MOS transistor is turned on / off by detecting the substrate potential. That is, when a substrate voltage does not occur, a sufficient negative voltage is not applied to the gate, so that the gate is depleted and turned on, and the leak current of the depleted N-channel MOS transistor 17 is similarly discharged to the ground. When the substrate potential is normally biased to a negative potential, a negative voltage is applied to the gate electrode, so that the N-channel MOS transistor 19 is cut off and no current flows.
【００４５】以上のように本実施の形態によれば、電源
切断時に電荷除去回路５０２によってノードＮ１１の残
留電荷が瞬時に除去されるので、電源切断直後の電源再
投入時においても確実にパワーオンリセットパルスを発
生させることができる。また、電源投入時に基板電圧Ｖ
ＢＢが十分に発生しない場合において、ＮチャネルＭＯ
Ｓトランジスタ１７のリーク電流によりノードＮ１１に
電荷が注入されても、ＮチャネルＭＯＳトランジスタ１
９によってこの蓄積電荷を除去することができるので、
確実にパワーオンリセットパルスを発生させることがで
きる。As described above, according to the present embodiment, the residual charge at node N11 is instantaneously removed by the charge removing circuit 502 when the power is turned off, so that the power is reliably turned on even when the power is turned on immediately after the power is turned off. A reset pulse can be generated. Also, when the power is turned on, the substrate voltage V
When BB does not sufficiently occur, the N-channel MO
Even if charges are injected into node N11 due to the leak current of S transistor 17, N-channel MOS transistor 1
9, the accumulated charge can be removed.
The power-on reset pulse can be reliably generated.
【００４６】（第２の実施の形態）以下本発明の第２の
実施の形態について図面を参照しながら説明する。(Second Embodiment) A second embodiment of the present invention will be described below with reference to the drawings.
【００４７】図６は本発明の第２の実施の形態における
パワーオンリセットパルス発生回路を示す構成図であ
る。図６において、５０２は電荷除去回路で、ソースが
電源端子Ｔ１０に、ゲートとドレインがノードＮ１５に
接続されているＮチャネルＭＯＳトランジスタ１７と、
ソースがノードＮ１１に、ゲートとドレインが電源端子
Ｔ１０に接続されているＰチャネルＭＯＳトランジスタ
１８とから構成されている。１９はＮチャネルＭＯＳト
ランジスタで、ゲートとソースはグランドＥ１０に、ド
レインはノードＮ１５に接続されている。２０はゲート
がグランドＥ１０に、ソースが電源端子Ｔ１０に、ドレ
インがノードＮ１５に接続されたＰチャネルＭＯＳトラ
ンジスタ、Ｃ１４は一端がグランドＥ１０に、他端がノ
ードＮ１５に接続されたキャパシタ、２１はノードＮ１
５を入力とするインバータである。２１０、２１１はそ
れぞれインバータ２１を構成するＰチャネルＭＯＳトラ
ンジスタ、ＮチャネルＭＯＳトランジスタである。FIG. 6 is a configuration diagram showing a power-on reset pulse generation circuit according to the second embodiment of the present invention. In FIG. 6, reference numeral 502 denotes a charge removal circuit, an N-channel MOS transistor 17 having a source connected to the power supply terminal T10, a gate and a drain connected to the node N15,
The P-channel MOS transistor 18 has a source connected to the node N11 and a gate and a drain connected to the power supply terminal T10. An N-channel MOS transistor 19 has a gate and a source connected to the ground E10, and a drain connected to the node N15. Reference numeral 20 denotes a P-channel MOS transistor having a gate connected to the ground E10, a source connected to the power supply terminal T10, and a drain connected to the node N15. C14 is a capacitor having one end connected to the ground E10 and the other end connected to the node N15. N1
5 is an inverter having 5 as an input. 210 and 211 are a P-channel MOS transistor and an N-channel MOS transistor which constitute the inverter 21, respectively.
【００４８】まず、図６のパワーオンリセットパルス発
生回路において、ＰチャネルＭＯＳトランジスタ２０と
キャパシタＣ１４とインバータ２１から構成される部分
の動作について動作波形図である図７を参照して説明す
る。電源投入前はノードＮ１５および出力端子Ｔ１１は
ローレベルであるとする。時刻ｔ２０で電源を投入する
と（図７（ａ））、インバータ２１が動作する。この時
点ではノードＮ１５はローレベルであるので（図７
（ｂ））、出力端子Ｔ１１にはハイレベルが出力される
（図７（ｃ））。それと同時に、電源の電圧がＰチャネ
ルＭＯＳトランジスタ２０のしきい値電圧を越えると、
一方でＰチャネルＭＯＳトランジスタ２０もオンし、キ
ャパシタＣ１４の充電を開始する。そしてキャパシタＣ
１４の容量成分とＰチャネルＭＯＳトランジスタ２０の
抵抗成分で決まる遅延時間ののちに（図７、ｔ２１）、
ノードＮ１５はハイレベルに反転して、出力端子Ｔ１１
にローレベルが出力される。以上の動作によって、時刻
ｔ２０からノードＮ１５が反転される時刻ｔ２１の幅を
持つリセットパルス信号が得られる。最後に、時刻ｔ２
２で電源を切断すると、ノードＮ１５がハイレベルであ
り、電源端子Ｔ１０の電位が降下するので、Ｐチャネル
ＭＯＳトランジスタ２０によってノードＮ１５はリセッ
トされる。First, in the power-on reset pulse generation circuit of FIG. 6, the operation of a portion composed of P-channel MOS transistor 20, capacitor C14 and inverter 21 will be described with reference to an operation waveform diagram of FIG. Before the power is turned on, the node N15 and the output terminal T11 are at low level. When the power is turned on at time t20 (FIG. 7A), the inverter 21 operates. At this point, the node N15 is at the low level (see FIG. 7).
(B)), a high level is output to the output terminal T11 (FIG. 7 (c)). At the same time, when the voltage of the power supply exceeds the threshold voltage of P-channel MOS transistor 20,
On the other hand, the P-channel MOS transistor 20 is also turned on to start charging the capacitor C14. And capacitor C
After a delay time determined by the capacitance component of P14 and the resistance component of the P-channel MOS transistor 20, (t21 in FIG. 7)
The node N15 is inverted to the high level, and the output terminal T11
Output a low level. By the above operation, a reset pulse signal having a width of time t21 at which the node N15 is inverted from time t20 is obtained. Finally, at time t2
When the power is turned off at 2, the node N15 is at the high level and the potential of the power supply terminal T10 drops, so that the node N15 is reset by the P-channel MOS transistor 20.
【００４９】図６のパワーオンリセットパルス発生回路
において、電荷除去回路５０２の動作を、電源切断直後
の電源再投入時の動作波形図である図８を参照して説明
する。電源切断前ではノードＮ１５はハイレベル（図８
（ｂ））、出力端子Ｔ１１はローレベルである（図８
（ｃ））。時刻ｔ２３で電源を切断すると（図８
（ａ））、電源端子Ｔ１０の電位が下がる。Ｎチャネル
ＭＯＳトランジスタ１７のゲートはハイレベルであるノ
ードＮ１５にソースは電源端子Ｔ１０に接続されている
ので、ＮチャネルＭＯＳトランジスタ１７はオン状態に
なり、ノードＮ１５の蓄積電荷を電源端子Ｔ１０に流出
させて、ノードＮ１５をリセットする。また、Ｐチャネ
ルＭＯＳトランジスタ１８も同様に、ソースはハイレベ
ルであるノードＮ１５に、ゲートは電圧降下する電源端
子Ｔ１０に接続されているので、蓄積電荷を電源端子Ｔ
１０に流出させて、ノードＮ１５をローレベルにリセッ
トする。The operation of the charge removal circuit 502 in the power-on reset pulse generation circuit of FIG. 6 will be described with reference to FIG. 8, which is an operation waveform diagram when the power is turned on immediately after the power is turned off. Before the power is turned off, the node N15 is at a high level (FIG. 8).
(B)), the output terminal T11 is at low level (FIG. 8)
(C)). When the power is turned off at time t23 (FIG. 8)
(A)), the potential of the power supply terminal T10 decreases. Since the gate of the N-channel MOS transistor 17 is connected to the high-level node N15 and the source is connected to the power supply terminal T10, the N-channel MOS transistor 17 is turned on, and the charge stored in the node N15 flows out to the power supply terminal T10. Then, the node N15 is reset. Similarly, the source of the P-channel MOS transistor 18 is connected to the node N15 which is at a high level, and the gate is connected to the power supply terminal T10 at which the voltage drops.
10 to reset the node N15 to low level.
【００５０】ＰチャネルＭＯＳトランジスタ２０のトラ
ンジスタサイズは、パワーオンリセットパルスのパルス
幅を確保するために大きさが制限されるが、Ｎチャネル
ＭＯＳトランジスタ１７とＰチャネルＭＯＳトランジス
タ１８のトランジスタサイズはこのような制限がなく、
大きくすることができるので、瞬時に蓄積電荷を除去で
きる。次に、電源切断時間が非常に短い状態で電源を再
投入すると（図８、ｔ２４）、ノードＮ１５はローレベ
ルにリセットされているので、インバータ２１によって
出力端子Ｔ１１にハイレベルが出力される。したがっ
て、リセットパルス信号を正常に発生させることができ
る。The transistor size of P-channel MOS transistor 20 is limited in order to secure the pulse width of the power-on reset pulse, but the transistor sizes of N-channel MOS transistor 17 and P-channel MOS transistor 18 are as described above. Without any restrictions,
Since it can be increased, the accumulated charge can be instantaneously removed. Next, when the power is turned on again while the power-off time is very short (t24 in FIG. 8), since the node N15 has been reset to the low level, the inverter 21 outputs the high level to the output terminal T11. Therefore, a reset pulse signal can be generated normally.
【００５１】次にＮチャネルＭＯＳトランジスタ１９の
動作を、電源投入時に基板電圧ＶＢＢが十分発生しない
場合の動作波形図である図９を参照して説明する。電源
投入前（時刻ｔ２５以前）にはノードＮ１５および出力
端子Ｔ１１の電位は０Ｖとする（図９（ｂ）、
（ｃ））。時刻ｔ２５で電源を投入した直後は（図９
（ａ））、基板電圧ＶＢＢが十分発生せず、基板電位が
十分に負電位にバイアスされていないので、Ｎチャネル
ＭＯＳトランジスタ１７がディプレッション化してリー
ク電流が流れる。しかし、ノードＮ１５に接続されてい
るＮチャネルＭＯＳトランジスタ１９においても同様に
ディプレッション化によるリーク電流が流れるので、ノ
ードＮ１５に蓄積する電荷をグランドＥ１０に除去する
ことができる。したがって、ノードＮ１５は確実にロー
レベルにリセットされる。時刻ｔ２４で電源電圧がしき
い値電圧ＶＴＰを越えると、インバータ２１によって出
力端子Ｔ１１にハイレベルが出力されて、正常にリセッ
トパルス信号が発生する。第１の実施の形態でも述べた
が、この蓄積電荷除去用のＮチャネルＭＯＳトランジス
タ１９のサイズについては、電荷除去を確実にするため
ＮチャネルＭＯＳトランジスタ１７のサイズよりも十分
大きくすることが重要である。なお、ＮチャネルＭＯＳ
トランジスタ１９はゲート電極がグランドに接続されて
おりノーマリオフ状態であるので、基板電圧ＶＢＢが十
分発生されれば定常的な電流は流さない。つまり消費電
力は非常に微小である。Next, the operation of N-channel MOS transistor 19 will be described with reference to FIG. 9 which is an operation waveform diagram in the case where substrate voltage VBB is not sufficiently generated at power-on. Before the power is turned on (before time t25), the potentials of the node N15 and the output terminal T11 are set to 0 V (FIG. 9B,
(C)). Immediately after the power is turned on at time t25 (see FIG.
(A)) Since the substrate voltage VBB is not sufficiently generated and the substrate potential is not sufficiently biased to a negative potential, the N-channel MOS transistor 17 is depleted and a leak current flows. However, a leakage current due to the depletion also flows in the N-channel MOS transistor 19 connected to the node N15, so that the electric charge accumulated in the node N15 can be removed to the ground E10. Therefore, node N15 is reliably reset to the low level. When the power supply voltage exceeds the threshold voltage VTP at time t24, the inverter 21 outputs a high level to the output terminal T11, and a reset pulse signal is generated normally. As described in the first embodiment, it is important that the size of the N-channel MOS transistor 19 for removing accumulated charges be sufficiently larger than the size of the N-channel MOS transistor 17 to ensure charge removal. is there. Note that an N-channel MOS
Since the transistor 19 has a gate electrode connected to the ground and is in a normally-off state, a steady current does not flow if the substrate voltage VBB is sufficiently generated. That is, the power consumption is very small.
【００５２】以上の説明では、ＮチャネルＭＯＳトラン
ジスタ１９のゲートはグランドに接続されているとした
が、第１の実施の形態の場合と同様、これは、基板電位
に接続してもよい。In the above description, the gate of the N-channel MOS transistor 19 is connected to the ground. However, as in the first embodiment, it may be connected to the substrate potential.
【００５３】以上のように本実施の形態によれば、第１
の実施の形態と同様に、電源切断時に電荷除去回路５０
２によってノードＮ１５の残留電荷が瞬時に除去される
ので、電源切断直後の電源再投入時においても確実にパ
ワーオンリセットパルスを発生させることができる。ま
た、電源投入時に基板電圧ＶＢＢが十分に発生しない場
合において、ＮチャネルＭＯＳトランジスタ１７のリー
ク電流によりノードＮ１５に電荷が注入されても、Ｎチ
ャネルＭＯＳトランジスタ１９によってこの蓄積電荷を
除去することができるので、確実にパワーオンリセット
パルスを発生させることができる。As described above, according to the present embodiment, the first
Similarly to the embodiment, the charge removal circuit 50 is used when the power is turned off.
2, the residual charge at the node N15 is instantaneously removed, so that the power-on reset pulse can be reliably generated even when the power is turned on immediately after the power is turned off. Further, in the case where substrate voltage VBB is not sufficiently generated at power-on, even if charges are injected into node N15 due to the leak current of N-channel MOS transistor 17, the accumulated charges can be removed by N-channel MOS transistor 19. Therefore, a power-on reset pulse can be reliably generated.
【００５４】[0054]
【発明の効果】以上のように、請求項１ないし請求項８
に記載の発明によれば、電源投入後、ある期間のみロー
レベルを保持し、それ以外はハイレベルとなるノードを
有する半導体集積回路装置において、電源切断時にその
ノードに残留した蓄積電荷をきわめて短時間で除去する
ことができ、電源切断時間が非常に短い場合でも、その
後の電源再投入時に確実に正常な動作を行うことが可能
になる。As described above, claims 1 to 8 are as described above.
According to the invention described in (1), in a semiconductor integrated circuit device having a node that holds a low level only for a certain period after power-on and a high level otherwise, the accumulated charge remaining at the node when the power is turned off is extremely short Even if the power-off time is very short, a normal operation can be surely performed when the power is turned on again.
【００５５】また、請求項９ないし請求項１５に記載の
発明によれば、電源投入後、ある期間内でローレベルか
らハイレベルにチャージアップされるノードを有する半
導体集積回路装置において、電源切断時にそのノードに
残留した蓄積電荷をきわめて短時間で除去することがで
き、電源切断時間が非常に短い場合でも、その後の電源
再投入時に確実に正常な動作を行うことが可能になる。According to the ninth to fifteenth aspects of the present invention, in a semiconductor integrated circuit device having a node which is charged up from a low level to a high level within a certain period after the power is turned on, when the power is turned off, Accumulated charge remaining at the node can be removed in a very short time, and even when the power-off time is very short, a normal operation can be reliably performed when the power is turned on again.
【００５６】さらに、請求項８または請求項１５に記載
の発明によれば、蓄積電荷を短時間で除去する手段を付
加したノードの電圧レベルに基づいてパワーオンリセッ
トパルスを発生させるので、電源切断時間が非常に短い
場合でも、その後の電源再投入時に確実にパワーオンリ
セットパルスが発生される半導体集積回路装置を実現す
ることができる。Furthermore, according to the invention of claim 8 or claim 15, the power-on reset pulse is generated based on the voltage level of the node to which means for removing accumulated charges in a short time is added. Even if the time is very short, it is possible to realize a semiconductor integrated circuit device in which a power-on reset pulse is reliably generated when the power is subsequently turned on again.
【図１】本発明の第１の実施の形態におけるパワーオン
リセットパルス発生回路を示す回路図FIG. 1 is a circuit diagram showing a power-on reset pulse generation circuit according to a first embodiment of the present invention.
【図２】図１のパワーオンリセットパルス発生回路にお
いて、電源切断直後の電源再投入時の動作を説明するた
めの波形図FIG. 2 is a waveform diagram for explaining an operation when the power is turned on immediately after the power is turned off in the power-on reset pulse generation circuit of FIG. 1;
【図３】基板電圧効果を示す図FIG. 3 is a diagram showing a substrate voltage effect;
【図４】図１のパワーオンリセットパルス発生回路にお
いて、ＮチャネルＭＯＳトランジスタ１９を除いた場合
に、電源投入時に基板電圧が十分発生しないときの動作
を説明するための波形図FIG. 4 is a waveform diagram for explaining an operation in a case where a substrate voltage is not sufficiently generated at the time of power-on, when an N-channel MOS transistor 19 is omitted in the power-on reset pulse generation circuit of FIG. 1;
【図５】図１のパワーオンリセットパルス発生回路にお
いて、電源投入時に基板電圧が十分発生しないときの動
作を説明するための波形図FIG. 5 is a waveform chart for explaining an operation when a substrate voltage is not sufficiently generated at the time of power-on in the power-on reset pulse generation circuit of FIG. 1;
【図６】本発明の第２の実施の形態におけるパワーオン
リセットパルス発生回路を示す回路図FIG. 6 is a circuit diagram showing a power-on reset pulse generation circuit according to a second embodiment of the present invention.
【図７】図６のパワーオンリセットパルス発生回路の動
作を説明するための波形図FIG. 7 is a waveform chart for explaining the operation of the power-on reset pulse generation circuit of FIG. 6;
【図８】図６のパワーオンリセットパルス発生回路にお
いて、電源切断直後の電源再投入時の動作を説明するた
めの波形図FIG. 8 is a waveform diagram for explaining an operation when the power is turned on immediately after the power is turned off in the power-on reset pulse generation circuit of FIG. 6;
【図９】図６のパワーオンリセットパルス発生回路にお
いて、電源投入時にリーク電流が発生している場合の動
作を説明するための波形図FIG. 9 is a waveform diagram for explaining an operation in the case where a leak current is generated when power is turned on in the power-on reset pulse generation circuit of FIG. 6;
【図１０】従来のパワーオンリセットパルス発生回路を
示す回路図FIG. 10 is a circuit diagram showing a conventional power-on reset pulse generation circuit.
【図１１】従来のパワーオンリセットパルス発生回路の
動作を説明するための波形図FIG. 11 is a waveform chart for explaining the operation of a conventional power-on reset pulse generation circuit.
【図１２】電源切断直後の電源再投入時の場合におい
て、従来のパワーオンリセットパルス発生回路の有する
問題を説明するための波形図FIG. 12 is a waveform chart for explaining a problem of the conventional power-on reset pulse generation circuit in the case where the power is turned on immediately after the power is turned off.
１１ インバータ １２ インバータ １３ インバータ １４ ＰチャネルＭＯＳトランジスタ １５ ＮチャネルＭＯＳトランジスタ １７ ＮチャネルＭＯＳトランジスタ １８ ＰチャネルＭＯＳトランジスタ １９ ＮチャネルＭＯＳトランジスタ ２０ ＰチャネルＭＯＳトランジスタ ２１ インバータ ２１０ ＰチャネルＭＯＳトランジスタ ２１１ ＮチャネルＭＯＳトランジスタ ５０１ ＭＯＳダイオードアレイ ５０２ 電荷除去回路 Ｃ１１ キャパシタ Ｃ１２ キャパシタ Ｃ１３ キャパシタ Ｃ１４ キャパシタ Ｄ１１ ＭＯＳダイオード Ｄ１２ ＭＯＳダイオード Ｎ１１ ノード Ｎ１５ ノード DESCRIPTION OF SYMBOLS 11 Inverter 12 Inverter 13 Inverter 14 P-channel MOS transistor 15 N-channel MOS transistor 17 N-channel MOS transistor 18 P-channel MOS transistor 19 N-channel MOS transistor 20 P-channel MOS transistor 21 Inverter 210 P-channel MOS transistor 211 N-channel MOS transistor 501 MOS Diode array 502 Charge removal circuit C11 capacitor C12 capacitor C13 capacitor C14 capacitor D11 MOS diode D12 MOS diode N11 node N15 node
Claims (15)
ＭＯＳトランジスタと、前記ノードがハイレベルのとき
前記第１のＭＯＳトランジスタを導通させる手段と、前
記ノードがローレベルのとき、電源電圧が所定のレベル
を越えてから所定の遅延を経て、前記第１のＭＯＳトラ
ンジスタを導通させる手段と、前記ノードと前記電源と
の間にソース、ドレイン間電流経路が接続され、前記ノ
ードから前記電源への一方向のみに電流が流れるようダ
イオード接続された第２のＭＯＳトランジスタとを有す
ることを特徴とする半導体集積回路装置。A first MOS transistor connected between a power supply and a node; a means for turning on the first MOS transistor when the node is at a high level; and a power supply when the node is at a low level. After a predetermined delay after the voltage exceeds a predetermined level, a means for turning on the first MOS transistor and a current path between a source and a drain are connected between the node and the power supply. A second MOS transistor which is diode-connected so that a current flows only in one direction to a power supply.
電源に接続され、ゲートとドレインが前記ノードに共通
接続されたＮチャネルＭＯＳトランジスタであることを
特徴とする請求項１記載の半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein said second MOS transistor is an N-channel MOS transistor having a source connected to a power supply and a gate and a drain commonly connected to said node. .
前記ノードに接続され、ゲートとドレインが電源に共通
接続されたＰチャネルＭＯＳトランジスタであることを
特徴とする請求項１記載の半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein said second MOS transistor is a P-channel MOS transistor having a source connected to said node and a gate and a drain commonly connected to a power supply. .
ＭＯＳトランジスタと、前記ノードがハイレベルのとき
前記第１のＭＯＳトランジスタを導通させる手段と、前
記ノードがローレベルのとき、電源電圧が所定のレベル
を越えてから所定の遅延を経て、前記第１のＭＯＳトラ
ンジスタを導通させる手段と、前記ノードと基準電位と
の間にソース、ドレイン間電流経路が接続され、所定の
固定電位にゲートが接続された第３のＭＯＳトランジス
タとを有することを特徴とする半導体集積回路装置。4. A first MOS transistor connected between a power supply and a node, means for turning on the first MOS transistor when the node is at a high level, and a power supply when the node is at a low level. A means for conducting the first MOS transistor after a predetermined delay after the voltage exceeds a predetermined level, and a current path between the source and the drain is connected between the node and a reference potential, and a predetermined fixed potential And a third MOS transistor having a gate connected to the semiconductor integrated circuit device.
ドレイン間電流経路が接続され、所定の固定電位にゲー
トが接続された第３のＭＯＳトランジスタを有すること
を特徴とする請求項１記載の半導体集積回路装置。5. A source between the node and a reference potential,
2. The semiconductor integrated circuit device according to claim 1, further comprising a third MOS transistor connected to a drain-to-drain current path and having a gate connected to a predetermined fixed potential.
とを特徴とする請求項４または請求項５記載の半導体集
積回路装置。6. The semiconductor integrated circuit device according to claim 4, wherein said predetermined fixed potential is a reference potential.
とを特徴とする請求項４または請求項５記載の半導体集
積回路装置。7. The semiconductor integrated circuit device according to claim 4, wherein said predetermined fixed potential is a substrate potential.
ーオンリセットパルスを発生させることを特徴とする請
求項１、請求項２、請求項３、請求項４、請求項５、請
求項６または請求項７のいずれかに記載の半導体集積回
路装置。8. A power-on reset pulse is generated based on a voltage level of the node. 8. The power-on reset pulse according to claim 6, wherein the power-on reset pulse is generated based on a voltage level of the node. Item 8. The semiconductor integrated circuit device according to any one of Items 7.
ノードとの間にソース、ドレイン間電流経路が接続さ
れ、電源電圧が所定のレベルを越えたとき前記容量を充
電する第１のＭＯＳトランジスタと、前記ノードと前記
電源との間にソース、ドレイン間電流経路が接続され、
前記ノードから前記電源への一方向のみに電流が流れる
ようダイオード接続された第２のＭＯＳトランジスタと
を有することを特徴とする半導体集積回路装置。9. A first MOS transistor, wherein a current path between a source and a drain is connected between a capacitor connected to a node and a power supply and said node, and said capacitor is charged when a power supply voltage exceeds a predetermined level. A transistor, a source-drain current path is connected between the node and the power supply,
A second MOS transistor diode-connected so that current flows only in one direction from the node to the power supply.
電源に接続され、ゲートとドレインが前記ノードに共通
接続されたＮチャネルＭＯＳトランジスタであることを
特徴とする請求項９記載の半導体集積回路装置。10. The semiconductor integrated circuit device according to claim 9, wherein said second MOS transistor is an N-channel MOS transistor having a source connected to a power supply and a gate and a drain commonly connected to said node.
前記ノードに接続され、ゲートとドレインが電源に共通
接続されたＰチャネルＭＯＳトランジスタであることを
特徴とする請求項９記載の半導体集積回路装置。11. The semiconductor integrated circuit device according to claim 9, wherein said second MOS transistor is a P-channel MOS transistor having a source connected to said node and a gate and a drain commonly connected to a power supply.
ス、ドレイン間電流経路が接続され、所定の固定電位に
ゲートが接続された第３のＭＯＳトランジスタを有する
ことを特徴とする請求項９記載の半導体集積回路装置。12. The semiconductor device according to claim 9, further comprising a third MOS transistor having a source-drain current path connected between said node and a reference potential, and a gate connected to a predetermined fixed potential. Semiconductor integrated circuit device.
ことを特徴とする請求項１２記載の半導体集積回路装
置。13. The semiconductor integrated circuit device according to claim 12, wherein said predetermined fixed potential is a reference potential.
ことを特徴とする請求項１２記載の半導体集積回路装
置。14. The semiconductor integrated circuit device according to claim 12, wherein said predetermined fixed potential is a substrate potential.
ワーオンリセットパルスを発生させることを特徴とする
請求項９、請求項１０、請求項１１、請求項１２、請求
項１３または請求項１４のいずれかに記載の半導体集積
回路装置。15. A power-on reset pulse is generated based on a voltage level of the node, wherein the power-on reset pulse is generated. A semiconductor integrated circuit device according to any one of the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8324927A JPH10163840A (en) | 1996-12-05 | 1996-12-05 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8324927A JPH10163840A (en) | 1996-12-05 | 1996-12-05 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163840A true JPH10163840A (en) | 1998-06-19 |
Family
ID=18171174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8324927A Pending JPH10163840A (en) | 1996-12-05 | 1996-12-05 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163840A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6982577B2 (en) | 2003-11-14 | 2006-01-03 | Oki Electric Industry, Co., Ltd. | Power-on reset circuit |
| JP4603229B2 (en) * | 2001-08-24 | 2010-12-22 | 株式会社ハイニックスセミコンダクター | Power-up signal generation circuit |
| JP2011123963A (en) * | 2009-12-11 | 2011-06-23 | Mitsubishi Electric Corp | Shift register circuit |
| US8233346B2 (en) | 2009-03-26 | 2012-07-31 | Oki Semiconductor Co., Ltd. | Start-up circuit of internal power supply of semiconductor memory |
-
1996
- 1996-12-05 JP JP8324927A patent/JPH10163840A/en active Pending
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