JPH10163487A - Semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To restrain the drop of the yield caused by property of a constant current source MOSFET. SOLUTION: A power part consisting of many power MOSFETs and a controller consisting of the control circuit controlling the above power part are formed. For a reference voltage generating circuit made in the controller, a plurality of depletion type MOSFETs 32, 33,... for adjustment of reference voltage different in channel length are connected in parallel with the constant current source consisting of a depletion type MOS31, and MOSFETs 40, 41,... of the same side are connected in series to each above depletion type MOSFETs 32, 33,... for adjustment.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体装置に関し、
特にパワー部と制御部とが同一半導体基板上に形成され
たパワー半導体装置に関する。The present invention relates to a semiconductor device,
In particular, the present invention relates to a power semiconductor device in which a power unit and a control unit are formed on the same semiconductor substrate.

【０００２】[0002]

【従来の技術】図４は、従来の一般的な制御部とパワー
部とを有したパワーＭＯＳＦＥＴの断面図である。Ｎ+
型半導体基板１には、その表面にＮ-型のエピタキシャ
ル層２を有しており、上記したパワー部のドレイン領域
の一部を構成する。パワー部のドレイン領域２には多数
の規則的に配列されたＰ型のボディ領域５を備えてお
り、そのボディ領域５内には、リング状のＮ+型のソー
ス領域４が形成されている。チャネル領域３となるボデ
ィー領域５上には絶縁層を介して、多結晶シリコンから
なるゲート電極７が形成され、さらに、ゲート絶縁膜を
介してアルミニウム等の金属が蒸着されソース領域４を
共通接続するソース電極８が形成される。2. Description of the Related Art FIG. 4 is a sectional view of a conventional power MOSFET having a general control section and a power section. N +
The type semiconductor substrate 1 has an N− type epitaxial layer 2 on the surface thereof, and constitutes a part of the drain region of the power part described above. The drain region 2 of the power section has a large number of regularly arranged P-type body regions 5, and a ring-shaped N + -type source region 4 is formed in the body region 5. . A gate electrode 7 made of polycrystalline silicon is formed on a body region 5 serving as a channel region 3 via an insulating layer, and a metal such as aluminum is deposited via a gate insulating film to connect the source region 4 in common. The source electrode 8 is formed.

【０００３】一方、制御部となるＮ-型のエピタキシャ
ル層２はＰ型の拡散層で電気的に分離され、その分離領
域ＰＷ内にはＭＯＳトランジスタ等の複数の素子が形成
され、上記パワー部を制御する所定の制御回路が形成さ
れる。この制御部には、パワー部に形成されたパワーＭ
ＯＳＦＥＴが主に異常時に発生する過電流、過電圧保護
のための保護回路が内蔵されており、異常時にパワーＭ
ＯＳＦＥＴが破壊するのを抑制している。On the other hand, an N- type epitaxial layer 2 serving as a control unit is electrically separated by a P type diffusion layer, and a plurality of elements such as MOS transistors are formed in the separation region PW. Is formed. The control unit includes a power M formed in the power unit.
The OSFET has a built-in protection circuit for overcurrent and overvoltage protection that occurs mainly when an error occurs.
OSFET is prevented from being destroyed.

【０００４】上記制御部に形成される過電流保護回路
は、例えば、図５に示すように、パワーＭＯＳＦＥＴに
流れる異常電流を検出する電流検出抵抗Ｒと、定電流源
Ｍ１、Ｍ２と、定電流源Ｍ１、Ｍ２によって形成された
基準電圧Vrefと検出抵抗Ｒによって検出された検出電圧
とを比較する比較器９と、比較器９から出力される出力
信号で制御されパワーＭＯＳＦＥＴをＯＮ／ＯＦＦする
ＭＯＳＦＥＴとから構成され、過電流がパワーＭＯＳＦ
ＥＴに流れた時には、比較器から所定の出力信号が出力
されＭＯＳＦＥＴをＯＮさせパワーＭＯＳＦＥＴのゲー
トに供給される所定の信号を遮断しパワーＭＯＳＦＥＴ
をＯＦＦさせ過電流によるパワーＭＯＳＦＥＴの破壊を
阻止する。上記した同様の技術は、例えば、特開平７−
２３１０９０号公報に記載されている。The overcurrent protection circuit formed in the control section includes, for example, as shown in FIG. 5, a current detection resistor R for detecting an abnormal current flowing through the power MOSFET, constant current sources M1 and M2, and a constant current source. A comparator 9 for comparing a reference voltage Vref formed by the sources M1 and M2 with a detection voltage detected by the detection resistor R, and a MOSFET for turning on / off a power MOSFET controlled by an output signal output from the comparator 9 The overcurrent is generated by the power MOSF
When flowing to the ET, a predetermined output signal is output from the comparator, the MOSFET is turned on, a predetermined signal supplied to the gate of the power MOSFET is cut off, and the power MOSFET is turned off.
To prevent power MOSFET destruction due to overcurrent. The similar technology described above is disclosed in, for example,
No. 231090.

【０００５】[0005]

【発明が解決しようとする課題】上記過電流保護回路
は、図４に示した制御部に形成される。定電流源として
ＮｃｈデプリションＭＯＳＦＥＴ、そのデプリションＭ
ＯＳＦＥＴに直列にＮｃｈデプリションＭＯＳＦＥＴの
ドレイン、ゲートが短絡するように接続形成され、所定
の基準電圧Vrefを形成し制御部内に形成された比較器に
供給している。The overcurrent protection circuit is formed in the control section shown in FIG. Nch depletion MOSFET as its constant current source, its depletion M
The drain and gate of the Nch depletion MOSFET are connected in series with the OSFET so that the drain and the gate of the Nch depletion MOSFET are short-circuited. A predetermined reference voltage Vref is formed and supplied to a comparator formed in the control unit.

【０００６】定電流源をＮｃｈデプリションＭＯＳＦＥ
Ｔで形成した場合、以下のような不具合がある。制御部
のＰウェル領域にＮｃｈデプリションＭＯＳＦＥＴを形
成する場合、ＮｃｈＭＯＳＦＥＴのチャネルとなる領域
には、ゲート電極を形成する前にＮ型の不純物（Ａｓ、
Ｐ等）が注入・拡散される。しかし、その後、パワー部
に形成されるパワーＭＯＳＦＥＴの製造工程では、Ｐ又
はＮ型チャネル領域（Ｐ又はＮ型ボディ領域）及びＰ又
はＮ型高濃度領域を拡散形成するための高温の熱処理工
程があるために、先に拡散してあるＮｃｈデプリション
ＭＯＳＦＥＴのチャネル領域となるＮ型不純物拡散領域
がさらに拡散されるＰウェル領域が浅い場合には、Ｎ型
不純物拡散領域がＰウェル領域を突き抜ける恐れがあ
り、Ｐウェル領域の深さを十分深く形成していた。The constant current source is an Nch depletion MOSFE
When formed with T, there are the following problems. When an Nch depletion MOSFET is formed in the P well region of the control unit, an N-type impurity (As, As,
P etc.) are implanted and diffused. However, after that, in the manufacturing process of the power MOSFET formed in the power part, a high-temperature heat treatment process for diffusing the P or N type channel region (P or N type body region) and the P or N type high concentration region is performed. For this reason, if the P-well region in which the N-type impurity diffusion region serving as the channel region of the previously diffused N-channel depletion MOSFET is further diffused is shallow, the N-type impurity diffusion region may penetrate the P-well region. In this case, the depth of the P-well region was formed sufficiently deep.

【０００７】ＮｃｈデプリションＭＯＳＦＥＴのチャネ
ル領域の不純物拡散濃度は、これらの高温熱処理工程に
よる温度影響を考慮して設計し、所定の特性を得るよう
にしているが、実際には、ＮｃｈデプリションＭＯＳＦ
ＥＴのチャネル領域の拡散濃度にはバラツキが生じ、そ
のバラツキは、図６に示すように、Ｎｃｈデプレション
ＭＯＳＦＥＴのＩ−Ｖ特性のバラツキを生じさせる原因
の大きな要素となっていた。上記の問題は、パワーＭＯ
ＳＦＥＴのＯＮ抵抗の低減化及びアバランシェ耐量の向
上化を行うために、チャネル領域とそのチャネル領域内
に形成される高濃度領域とをほぼ同一面にする場合に
は、拡散工程による高温熱処理時間が長時間となり、Ｎ
ｃｈデプレションＭＯＳＦＥＴのＩ−Ｖ特性のバラツキ
が顕著に現れやすくなる。[0007] The impurity diffusion concentration of the channel region of the Nch depletion MOSFET is designed in consideration of the temperature influence of these high-temperature heat treatment steps to obtain a predetermined characteristic.
Variations occur in the diffusion concentration of the channel region of the ET, and as shown in FIG. 6, the variations have been a major factor in causing variations in the IV characteristics of the Nch depletion MOSFET. The above problem is due to the power MO
When the channel region and the high-concentration region formed in the channel region are made substantially flush with each other in order to reduce the ON resistance of the SFET and improve the avalanche withstand capability, the high-temperature heat treatment time by the diffusion process is required. Long time, N
Variations in the IV characteristics of the channel depletion MOSFETs are more likely to appear.

【０００８】上記した図５の過電流保護回路の定電流源
のＮｃｈデプレションＭＯＳＦＥＴＭ１、Ｍ２が、図６
に示したような特性バラツキがある場合には、図７に示
すように、ＮｃｈデプレションＭＯＳＦＥＴ Ｍ１、Ｍ
２とで形成される基準電圧Vrefは、Ｎｃｈデプリション
ＭＯＳＦＥＴ Ｍ２のゲート、ドレインがＭＯＳＦＥＴ
Ｍ１と短絡接続されるためにＭＯＳＦＥＴ Ｍ１のバラ
ツキに依存してバラツキを生じることになる。The Nch depletion MOSFETs M1 and M2 of the constant current source of the overcurrent protection circuit shown in FIG.
In the case where there is a characteristic variation as shown in FIG. 7, Nch depletion MOSFETs M1 and M
The reference voltage Vref formed between the gate and the drain of the Nch depletion MOSFET M2 is
Since the MOSFET M1 is short-circuited, the variation occurs depending on the variation of the MOSFET M1.

【０００９】例えば、過電流検出値を２A、基準電圧Vre
fを１．５Ｖとして設計した場合、Ｎｃｈデプリション
ＭＯＳＦＥＴ Ｍ１の電流バラツキにより、Ｍ１、Ｍ２
によって形成される基準電圧Vrefが、図７に示すような
バラツキが生じた場合には、設計過電流検出値の±１０
％以内の範囲の基準電圧Vrefを良品としたとき、この範
囲以外でバラツキが生じた半導体装置は設計外として不
良品扱いされ歩留率を大きく低下させる要因となってい
た。For example, when the overcurrent detection value is 2 A and the reference voltage Vre
When f is designed to be 1.5 V, due to the current variation of the Nch depletion MOSFET M1, M1, M2
When the reference voltage Vref formed by the above-mentioned variation varies as shown in FIG.
When the reference voltage Vref within the range of% is regarded as a non-defective product, the semiconductor device having a variation outside this range is treated as a defective product outside of the design, causing a significant reduction in the yield.

【００１０】上述したＮｃｈデプレションＭＯＳＦＥＴ
の特性バラツキは、制御回路機能付パワーＭＯＳＦＥＴ
を形成した場合、単一のウエハー当たりで良品となる領
域と不良品となる領域に区別され、定電流源であるＮｃ
ｈデプレションＭＯＳＦＥＴの特性バラツキが歩留率に
大きく影響し、安定供給することが困難であった。本発
明は、上記した事情に鑑みて成されたものであり、定電
流源として用いるＮｃｈデプレションＭＯＳＦＥＴの特
性バラツキにより、許容範囲以上に基準電圧Vrefがばら
ついたとしても不良品として取り扱うことなく再生し、
歩留率を著しく向上させることを目的とする。The above-mentioned Nch depletion MOSFET
Characteristics of power MOSFET with control circuit function
Is formed, a non-defective area and a non-defective area per single wafer are distinguished, and the constant current source Nc
Variations in the characteristics of the h-depletion MOSFET greatly affect the yield, making it difficult to provide a stable supply. The present invention has been made in view of the above-described circumstances. Even if the reference voltage Vref fluctuates beyond an allowable range due to variation in characteristics of an Nch depletion MOSFET used as a constant current source, the present invention does not treat the reference voltage as a defective product. And
The purpose is to significantly improve the yield.

【００１１】[0011]

【課題を解決するための手段】本発明は、上記課題を解
決するために、以下の構成を採用した。即ち、本発明の
半導体装置は、同一半導体基板上に多数のパワーＭＯＳ
ＦＥＴからなるパワー部と、前記パワー部を制御する制
御回路からなる制御部とが形成され、前記制御回路は、
少なくとも所定の基準電圧を発生させる基準電圧発生回
路と、前記パワーＭＯＳＦＥＴに流れる過電流を検出す
る検出手段と、前記基準電圧と前記検出手段によって発
生した所定の検出電圧とを比較し前記パワーＭＯＳＦＥ
Ｔを制御するための出力信号を供給する比較部とが形成
された半導体装置であって、前記基準電圧発生回路はデ
プリション型ＭＯＳからなる定電流源にチャネル長がそ
れぞれ異なる複数の基準電圧調整用デプリション型ＭＯ
ＳＦＥＴを並列接続するように配置し、それぞれの前記
調整用デプリション型ＭＯＳＦＥＴには同一サイズのＭ
ＯＳＦＥＴが直列接続して配置されることを特徴として
いる。The present invention has the following features to attain the object mentioned above. That is, the semiconductor device according to the present invention includes a large number of power MOS transistors on the same semiconductor substrate.
A power section composed of an FET and a control section composed of a control circuit for controlling the power section are formed, and the control circuit includes:
A reference voltage generating circuit for generating at least a predetermined reference voltage; detecting means for detecting an overcurrent flowing through the power MOSFET; and comparing the reference voltage with a predetermined detection voltage generated by the detecting means to compare the power MOSFE
A comparison section for supplying an output signal for controlling T, wherein the reference voltage generation circuit is a constant current source comprising a depletion type MOS for adjusting a plurality of reference voltages having different channel lengths. Depletion type MO
SFETs are arranged so as to be connected in parallel, and each of the adjusting depletion type MOSFETs has the same size M
It is characterized in that OSFETs are arranged in series.

【００１２】ここで、前記ＭＯＳＦＥＴはエンハンスメ
ント型ＭＯＳＦＥＴであることを特徴としている。ま
た、前記パワー部に形成される前記多数のパワーＭＯＳ
ＦＥＴは、チャネル不純物領域と、前記チャネル不純物
領域内に形成され、前記チャネル不純物領域よりも高濃
度で前記チャネル不純物領域の底面と略同一面まで拡散
された高濃度不純物領域とが形成されることを特徴とし
ている。Here, the MOSFET is characterized in that it is an enhancement type MOSFET. Also, the plurality of power MOSs formed in the power section
In the FET, a channel impurity region and a high-concentration impurity region formed in the channel impurity region and having a higher concentration than the channel impurity region and diffused to approximately the same plane as a bottom surface of the channel impurity region are formed. It is characterized by.

【００１３】上述したように、基準電圧発生回路を構成
する定電流源のデプリション型ＭＯＳＦＥＴにチャネル
長がそれぞれ異なる複数の基準電圧調整用デプリション
型ＭＯＳＦＥＴを並列接続し、且つ、その各デプリショ
ンＭＯＳＦＥＴに小さく同一サイズのＭＯＳＦＥＴを個
々に配置することにより、高温熱処理工程で定電流源で
あるデプリションＭＯＳＦＥＴの特性にバラツキが生
じ、そのバラツキにより基準電圧Vrefが許容範囲以上に
バラツキが生じた時であっても、並列接続された複数の
上記基準電圧調整用デプリションＭＯＳＦＥＴに接続さ
れたＭＯＳＦＥＴを選択的にＯＮ／ＯＦＦさせて調整用
デプリションＭＯＳＦＥＴのチャネル長、即ち、抵抗値
を調整することで許容範囲以上にバラツキを生じた基準
電圧Vrefを許容範囲内に再生することができる。As described above, a plurality of reference voltage adjusting depletion MOSFETs having different channel lengths are connected in parallel to the depletion MOSFETs of the constant current source constituting the reference voltage generating circuit, and each depletion MOSFET is small. By arranging MOSFETs of the same size individually, the characteristics of the depletion MOSFET, which is a constant current source, vary in the high-temperature heat treatment process, and even when the reference voltage Vref varies more than the allowable range due to the variation. By selectively turning on / off the MOSFETs connected to the plurality of reference voltage adjusting depletion MOSFETs connected in parallel to adjust the channel length of the adjusting depletion MOSFET, that is, the resistance value, the variation exceeds an allowable range. The reference voltage Vref that caused the It can be reproduced.

【００１４】また、上記調整用デプリションＭＯＳＦＥ
Ｔに接続されたＭＯＳＦＥＴは、基板上に、小さく且つ
同一サイズで形成されるため、ＭＯＳＦＥＴに特性のバ
ラツキが生じたとしても、調整用デプリションＭＯＳＦ
ＥＴに与える影響は殆ど無視することができると共に、
有効面積を小さくすることができる。Further, the adjustment depletion MOSFE
Since the MOSFET connected to T is formed on the substrate in a small and the same size, even if the characteristics of the MOSFET vary, the adjustment depletion MOSF
The effect on ET can be almost ignored,
The effective area can be reduced.

【００１５】[0015]

【発明の実施の形態】以下に、本発明の半導体装置の実
施形態について図面を参照し説明する。図１は、本発明
の実施形態の制御回路機能付パワーＭＯＳＦＥＴの断面
図である。Ｎ+型半導体基板１１の一主面には、Ｎ-型の
エピタキシャル層１２が形成され、パワー部ＰのＭＯＳ
ＦＥＴのドレイン領域１３の一部を構成する。パワー部
Ｐのドレイン領域１３には、チャネルを形成するＰ型の
チャネル不純物領域１４が規則的に配列形成される。そ
のチャネル不純物領域１４内には、チャネル不純物領域
１４よりも濃度が高い高濃度不純物領域１５が形成され
る。チャネル不純物領域１４内に形成された高濃度不純
物領域１５の底面部は、チャネル不純物領域１４の底面
部と略同一面となるように形成されている。Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a cross-sectional view of a power MOSFET with a control circuit function according to an embodiment of the present invention. An N− type epitaxial layer 12 is formed on one main surface of the N + type semiconductor substrate 11, and a MOS
It constitutes a part of the drain region 13 of the FET. In the drain region 13 of the power part P, a P-type channel impurity region 14 forming a channel is regularly arranged. A high-concentration impurity region 15 having a higher concentration than the channel impurity region 14 is formed in the channel impurity region 14. The bottom surface of the high-concentration impurity region 15 formed in the channel impurity region 14 is formed so as to be substantially flush with the bottom surface of the channel impurity region 14.

【００１６】さらにチャネル不純物領域１４にはリング
状のＮ+型のソース領域１６が形成され、チャネル不純
物領域１４のチャネルとなる領域上に絶縁層１７を介し
てゲート電極１８が形成される。ソース領域１６とチャ
ネル不純物領域１４とは、アルミ蒸着膜からなる金属電
極であるソース電極１９に接続され、半導体基板１１の
裏面には金属電極であるドレイン電極２０が形成されて
いる。Further, a ring-shaped N + -type source region 16 is formed in the channel impurity region 14, and a gate electrode 18 is formed on a region of the channel impurity region 14 to be a channel via an insulating layer 17. The source region 16 and the channel impurity region 14 are connected to a source electrode 19 which is a metal electrode made of a vapor-deposited aluminum film, and a drain electrode 20 which is a metal electrode is formed on the back surface of the semiconductor substrate 11.

【００１７】一方、パワー部Ｐに隣接する制御部Ｃの上
記エピタキシャル層１２内には、チャネル不純物領域１
４の不純物濃度より濃度の低いＰ型の不純物が拡散され
たウェル領域２１が形成される。このウェル領域２１内
に、パワー部Ｐを制御するための過電流保護回路が形成
される。本発明の特徴とするところは、制御部に形成す
る過電流保護回路にある。過電流保護回路は、図２に示
すように、少なくともＮｃｈデプリション型ＭＯＳ３１
からなる定電流源にチャネル長がそれぞれ異なり、並列
接続された複数の基準電圧調整用Ｎｃｈデプリション型
ＭＯＳＦＥＴ３２，３３．．．及びそのデプリションＭ
ＯＳＦＥＴ３２，３３．．．の各ソースに接続されたス
イッチ用ＮｃｈエンハンスメントＭＯＳＦＥＴ４０，４
１．．．とからなり調整可能な所定の基準電圧を発生さ
せる基準電圧発生回路３０と、パワーＭＯＳＦＥＴに流
れる過電流を検出する検出手段３７と、基準電圧と検出
手段３７によって発生した所定の検出電圧とを比較しパ
ワーＭＯＳＦＥＴを制御するための出力信号を供給する
比較部３８とをから構成される。On the other hand, in the epitaxial layer 12 of the control section C adjacent to the power section P, the channel impurity region 1
A well region 21 in which a P-type impurity having a lower concentration than the impurity concentration of No. 4 is diffused is formed. In the well region 21, an overcurrent protection circuit for controlling the power section P is formed. A feature of the present invention resides in an overcurrent protection circuit formed in a control unit. As shown in FIG. 2, the overcurrent protection circuit includes at least an Nch depletion type MOS 31.
, Each having a different channel length, and a plurality of reference voltage adjusting Nch depletion type MOSFETs 32, 33. . . And its depletion M
OSFET 32, 33. . . Nch enhancement MOSFETs 40 and 4 for switches connected to each source
1. . . A reference voltage generating circuit 30 for generating a predetermined reference voltage which can be adjusted; a detecting means 37 for detecting an overcurrent flowing through the power MOSFET; and a comparison between the reference voltage and a predetermined detecting voltage generated by the detecting means 37. And a comparator 38 for supplying an output signal for controlling the power MOSFET.

【００１８】この基準電圧発生回路３０では、並列接続
された上記複数の調整用ＮｃｈデプレションＭＯＳＦＥ
Ｔ３２，３３．．．及びＭＯＳＦＥＴ４０，４１．．．
が配置形成されているために、定電流源Ｎｃｈデプレシ
ョンＭＯＳＦＥＴ３１のチャネル領域の拡散層のバラツ
キにより、定電流源デプレションＭＯＳＦＥＴ３１のＩ
DSがばらついた場合、そのＩDSのバラツキにより基準電
圧発生回路３０で形成される基準電圧Ｖrefも依存して
バラツキを生じるが、ＭＯＳＦＥＴ４０，４１．．．選
択的にＯＮ／ＯＦＦさせて、上記調整用Ｎｃｈデプレシ
ョンＭＯＳＦＥＴ３２，３３．．．のチャネル長を任意
に調整することでバラツキを生じた基準電圧Ｖrefを設
定値に補正する。In this reference voltage generating circuit 30, a plurality of Nch depletion MOSFETs for adjustment are connected in parallel.
T32, 33. . . And MOSFETs 40, 41. . .
Are arranged and formed, the dispersion of the diffusion layer in the channel region of the constant current source Nch depletion MOSFET 31 causes the I of the constant current source depletion MOSFET 31 to vary.
When DS varies, the reference voltage Vref formed by the reference voltage generating circuit 30 also varies due to the variation of IDS, but the MOSFETs 40, 41. . . By selectively turning on / off, the adjustment Nch depletion MOSFETs 32, 33. . . By adjusting the channel length of the reference voltage Vref arbitrarily, the reference voltage Vref having the variation is corrected to the set value.

【００１９】以下に、特に、図面を用いないが、制御回
路付パワーＭＯＳＦＥＴの製造方法に基づき、本発明の
特徴をさらに説明する。Ｎ+型半導体基板１１にＮ-型エ
ピタキシャル層１２を成長させた基板を準備し、制御部
となる領域のエピタキシャル層１２にＰ-型の不純物で
あるボロン（Ｂ）を注入・拡散し制御部ＣとなるＰウェ
ル領域２１を形成する。Although not particularly shown in the drawings, the features of the present invention will be further described based on a method for manufacturing a power MOSFET with a control circuit. A substrate in which an N− type epitaxial layer 12 is grown on an N + type semiconductor substrate 11 is prepared, and boron (B), which is a P− type impurity, is implanted and diffused into the epitaxial layer 12 in a region serving as a control unit. A P well region 21 to be C is formed.

【００２０】ウェル領域２１の拡散濃度を後述するチャ
ネル不純物領域１４と高濃度不純物領域１５よりも低く
し、長期間の熱拡散工程を行いウェル領域２１を安定化
させ、以降に行われる熱拡散工程でウェル領域の拡散の
進行を抑制する。このウェル領域２１は十分に拡散しな
いと、以降の拡散工程でウェル領域２１の拡散が進行
し、エピタキシャル層１２の膜厚を厚くしなければ成ら
ず、共通基板上に形成されるパワーＭＯＳＦＥＴ領域の
エピタキシャル層の厚みも厚くなり、オン抵抗の低減化
の妨げとなるために、長時間で十分に拡散することが重
要である。さらに、ウェル領域２１の深さは、チャネル
不純物領域１４と高濃度不純物領域１５の底面部と略同
一面か、或いは若干浅く成るように形成する。The diffusion concentration of the well region 21 is made lower than that of the channel impurity region 14 and the high-concentration impurity region 15 which will be described later, and a long-time thermal diffusion process is performed to stabilize the well region 21. Suppresses the progress of diffusion in the well region. If the well region 21 is not sufficiently diffused, the diffusion of the well region 21 proceeds in the subsequent diffusion step, and the thickness of the epitaxial layer 12 must be increased. Since the thickness of the epitaxial layer also becomes large and hinders the reduction of the on-resistance, it is important that the epitaxial layer is sufficiently diffused for a long time. Further, the depth of the well region 21 is formed so as to be substantially the same as the bottom surfaces of the channel impurity region 14 and the high-concentration impurity region 15 or to be slightly shallower.

【００２１】具体的には、例えば、打ち込みエネルギー
７０ＫｅＶでドーズ量１×１０-13〜３．５×１０-13の
ボロンを注入し、約１１００℃〜１２００℃で約５００
分から８００分間の熱拡散を行いウェル領域を形成す
る。ウェル領域２１のドーズ量は、上記した具体例に限
定されるものではなく、エピタキシャル層の濃度、即
ち、設定する耐圧値により適宜に選択し、ウェル領域２
１に形成するＮチャネルＥＭＯＳのＶｔｈをコントロー
ルする。Specifically, for example, boron is implanted at a dose of 1.times.10@-13 to 3.5.times.10@-13 at an implantation energy of 70 KeV and at a temperature of about 1100.degree.
The heat diffusion is performed for 1 minute to 800 minutes to form a well region. The dose amount of the well region 21 is not limited to the specific example described above, and is appropriately selected depending on the concentration of the epitaxial layer, that is, the withstand voltage value to be set.
Vth of the N-channel EMOS formed at 1 is controlled.

【００２２】ウェル領域２１を形成した後、ウェル領域
２１内にＮｃｈデプレションＭＯＳＦＥＴのチャネルと
なる領域に砒素（Ａｓ）等のＮ型の不純物が注入・拡散
されＮｃｈデプレションＭＯＳＦＥＴのチャネル領域２
２が形成される。ＮｃｈデプレションＭＯＳＦＥＴのチ
ャネル領域２２形成後、絶縁層を介して選択的にゲート
電極１８，１８Ａを形成する。即ち、パワー部Ｐ領域に
は、パワーＭＯＳＦＥＴのゲート電極１８、制御部Ｃ領
域には、ＮチャネルＥＭＯＳ、ＮチャネルＤＭＯＳ等の
横型ＭＯＳのゲート電極１８Ａが形成される。このＮｃ
ｈデプレションＭＯＳＦＥＴは、過電流保護回路の定電
流源、基準電圧調整用の素子として用いられる。各Ｎｃ
ｈエンハンスメントＭＯＳＦＥＴ４０，４１．．．は、
基準電圧調整用デプレションＭＯＳＦＥＴのチャネル長
を選択的に調整するスイッチとしてのみ用いられるた
め、そのサイズは可能な限り小さく形成され且つ同一サ
イズとなるようにゲート電極が形成される。After the well region 21 is formed, an N-type impurity such as arsenic (As) is implanted and diffused into a region serving as a channel of the Nch depletion MOSFET in the well region 21 so that the channel region 2 of the Nch depletion MOSFET is formed.
2 are formed. After the channel region 22 of the Nch depletion MOSFET is formed, the gate electrodes 18 and 18A are selectively formed via an insulating layer. That is, a gate electrode 18 of a power MOSFET is formed in the power portion P region, and a gate electrode 18A of a lateral MOS such as an N-channel EMOS or an N-channel DMOS is formed in the control portion C region. This Nc
The h-depletion MOSFET is used as a constant current source of the overcurrent protection circuit and an element for adjusting the reference voltage. Each Nc
h enhancement MOSFETs 40, 41. . . Is
Since it is used only as a switch for selectively adjusting the channel length of the reference voltage adjusting depletion MOSFET, its size is formed as small as possible and the gate electrode is formed to have the same size.

【００２３】パワー部Ｐ領域には、ゲート電極１８をマ
スクとして、Ｐ型不純物であるボロン（Ｂ）を所定のド
ーズ量でエピタキシャル層１２表面に注入し、所定の温
度条件の第１の熱拡散処理を行いチャネル領域となる極
めて浅いチャネル不純物領域１４が形成される。具体的
には、例えば、打ち込みエネルギー７０ＫｅＶでドーズ
量３×１０-13〜５×１０-13のボロンを注入し、約１１
００℃〜１２００℃で約１００から２００分間の第１の
熱処理工程を行う。このチャネル不純物領域１４を形成
する同一工程で必要に応じてウェル領域２１内にＰ+型
の不純物を拡散する場合もある。Using the gate electrode 18 as a mask, boron (B), which is a P-type impurity, is implanted into the surface of the epitaxial layer 12 at a predetermined dose in the power portion P region, and the first thermal diffusion under a predetermined temperature condition is performed. By performing the process, an extremely shallow channel impurity region 14 to be a channel region is formed. Specifically, for example, boron is implanted at a dose of 3 × 10 −13 to 5 × 10 −13 at an implantation energy of 70 KeV, and a dose of about 11
A first heat treatment step is performed at 00C to 1200C for about 100 to 200 minutes. In the same step of forming the channel impurity region 14, a P + -type impurity may be diffused into the well region 21 as necessary.

【００２４】チャネル不純物領域１４表面に高濃度不純
物領域１５となるチャネル不純物領域１４の濃度よりも
濃度の高いＰ型のボロン（Ｂ）が注入される。具体的に
は、例えば、チャネル不純物領域１４のボロン（Ｂ）の
ドーズ量が３×１０-13〜５×１０-13である場合、打ち
込みエネルギー８０ＫｅＶでドーズ量８×１０-14〜１
×１０-15のボロンを注入する。P-type boron (B) having a higher concentration than the concentration of the channel impurity region 14 which becomes the high-concentration impurity region 15 is implanted into the surface of the channel impurity region 14. Specifically, for example, when the dose amount of boron (B) in the channel impurity region 14 is 3 × 10 -13 to 5 × 10 -13, the dose amount is 8 × 10 -14 to 1 at an implantation energy of 80 KeV.
Inject boron of 10-15.

【００２５】高濃度不純物領域１５となる高濃度の不純
物を注入した後、高濃度不純物の拡散する第２の熱拡散
処理を行う。この第２の拡散工程は、高濃度不純物領域
１５の底面部と上記した第１の拡散工程で拡散したチャ
ネル不純物領域１４の底面部とが略同一面になるように
行われる。一般的に不純物拡散は、不純物濃度、拡散温
度、拡散時間により、その不純物の拡散深さが決定され
る。チャネル不純物領域の不純物濃度と高濃度不純物領
域の不純物濃度とは、上記したように濃度差を有してい
ることから高濃度不純物領域の拡散の方がチャネル不純
物領域の拡散より高速である。After the high-concentration impurities to be the high-concentration impurity regions 15 are implanted, a second thermal diffusion process for diffusing the high-concentration impurities is performed. The second diffusion step is performed such that the bottom surface of the high-concentration impurity region 15 and the bottom surface of the channel impurity region 14 diffused in the first diffusion step are substantially flush with each other. Generally, in impurity diffusion, the diffusion depth of the impurity is determined by the impurity concentration, the diffusion temperature, and the diffusion time. Since the impurity concentration of the channel impurity region and the impurity concentration of the high-concentration impurity region have a concentration difference as described above, the diffusion of the high-concentration impurity region is faster than the diffusion of the channel impurity region.

【００２６】従って、高濃度不純物領域１５に注入した
不純物の濃度と、チャネル不純物領域１４に注入した不
純物の濃度とを予め設定すれば第２の熱拡散工程の温
度、時間の設定を行うことで、高濃度不純物領域１５と
チャネル不純物領域１４とが同時に拡散し、拡散進行方
向の高濃度不純物領域１５の底面部とチャネル不純物領
域１４の底面部とを略同一面に形成することができる。Therefore, if the concentration of the impurity implanted into the high-concentration impurity region 15 and the concentration of the impurity implanted into the channel impurity region 14 are set in advance, the temperature and time of the second thermal diffusion step can be set. Thus, the high-concentration impurity region 15 and the channel impurity region 14 are simultaneously diffused, so that the bottom portion of the high-concentration impurity region 15 and the bottom portion of the channel impurity region 14 in the diffusion direction can be formed on substantially the same plane.

【００２７】この制御機能付パワーＭＯＳＦＥＴでは、
上記したように、チャネル不純物領域１４となる不純物
であるボロン（Ｂ）のドーズ量を３×１０-13〜５×１
０-13とし約１１００℃〜１２００℃で１００分〜２０
０分の第１の予備熱処理工程を行った後、高濃度不純物
領域１５となる不純物であるボロン（Ｂ）のドーズ量を
８×１０-14〜１×１０-15とし、約１１００℃〜１２０
０℃で約３０分〜９０分間の第２の熱処理工程を行うこ
とにより、上記したように、高濃度不純物領域１５の底
面部とチャネル不純物領域１４の底面部とを略同一面に
形成している。In the power MOSFET with the control function,
As described above, the dose of boron (B) which is an impurity to be the channel impurity region 14 is set to 3 × 10 -13 to 5 × 1.
0-13 and about 1100 ° C to 1200 ° C for 100 minutes to 20
After performing the first preliminary heat treatment step for 0 minutes, the dose of boron (B), which is an impurity to be the high-concentration impurity region 15, is set to 8 × 10 −14 to 1 × 10 −15, and about 1100 ° C. to 120 ° C.
By performing the second heat treatment step at 0 ° C. for about 30 minutes to 90 minutes, as described above, the bottom portion of the high-concentration impurity region 15 and the bottom portion of the channel impurity region 14 are formed on substantially the same plane. I have.

【００２８】パワー部Ｐ領域及び制御部Ｃ領域のチャネ
ル不純物領域１４及びウェル領域２１にソース領域１
６、１６Ａ及びドレイン領域１６ＢとなるＮ+型の不純
物を注入拡散してソース領域が形成される。ソース領域
となるＮ型不純物はリン（Ｐ）、砒素（Ａｓ）等を使用
することができ、ここでは、打ち込みエネルギー１００
〜１５０ＫｅＶでドーズ量５×１０-15〜１×１０-16の
砒素（Ａｓ）を注入し、約９００℃〜１１００℃で約３
０分〜６０分の熱拡散処理を行いソース領域１６、１６
Ａを形成している。The source region 1 is formed in the channel impurity region 14 and the well region 21 of the power portion P region and the control portion C region.
The source region is formed by injecting and diffusing N + -type impurities to be 6, 6A and the drain region 16B. Phosphorus (P), arsenic (As), or the like can be used as the N-type impurity serving as the source region.
Arsenic (As) is implanted at a dose of 5 × 10 -15 to 1 × 10 -16 at ~ 150 KeV and about 3 ° C. at about 900 ° C. to 1100 ° C.
The source regions 16 and 16 are subjected to a heat diffusion process for 0 to 60 minutes.
A is formed.

【００２９】ソース領域１６、１６Ａ形成後、ゲート電
極１８，１８Ａの表面に常圧又は減圧ＣＶＤ法等によっ
てＳiＯ2等の絶縁層を堆積、ホトエッチングしゲート電
極１８，１８Ａ表面を絶縁層１７で被覆する。そして、
露出した表面にアルミ膜をスパッタリング又は蒸着によ
り、パワー部Ｐ領域に形成したソース領域１６を共通接
続するソース電極１９を形成し、制御部Ｃ領域に形成し
たＭＯＳのドレイン、ソース電極２２、２３を形成す
る。さらに、半導体基板１１の裏面にパワーＭＯＳＦＥ
Ｔのドレイン電極２０となる金属層を形成し、図１に示
す制御回路機能付パワーＭＯＳＦＥＴが完成する。After the formation of the source regions 16 and 16A, an insulating layer such as SiO2 is deposited on the surfaces of the gate electrodes 18 and 18A by a normal pressure or low pressure CVD method or the like, and photo-etched to cover the surfaces of the gate electrodes 18 and 18A with the insulating layer 17. I do. And
An aluminum film is formed on the exposed surface by sputtering or vapor deposition to form a source electrode 19 for commonly connecting the source region 16 formed in the power portion P region, and a drain and source electrodes 22 and 23 of the MOS formed in the control portion C region are formed. Form. Further, a power MOSFET is provided on the back surface of the semiconductor substrate 11.
A metal layer to be the T drain electrode 20 is formed, and the power MOSFET with a control circuit function shown in FIG. 1 is completed.

【００３０】本発明の特徴とするところは、上述したよ
うに、制御部に形成された過電流保護回路を構成する定
電流源となるＮｃｈデプリションＭＯＳＦＥＴ３１の出
力にチャネル長がそれぞれ異なる複数の第１、第
２、、、の調整用デプリションＭＯＳＦＥＴ３２、３
３．．．を並列接続し、その各デプレションＭＯＳＦＥ
Ｔ３２，３３．．．のソース３２Ｓ，３３Ｓ．．．に同
一サイズのＭＯＳＦＥＴ４０，４１．．．が接続された
基準電圧発生回路３０を制御部内に形成することにあ
る。The feature of the present invention is that, as described above, the output of the Nch depletion MOSFET 31 serving as a constant current source constituting the overcurrent protection circuit formed in the control unit has a plurality of first channels having different channel lengths. , Second,... Adjustment depletion MOSFETs 32, 3
3. . . Are connected in parallel, and each depletion MOSFE
T32, 33. . . Source 32S, 33S. . . , MOSFETs 40, 41. . . Is formed in the control unit.

【００３１】それぞれの調整用デプリションＭＯＳＦＥ
Ｔ３２，３３．．．のドレイン３２Ｄ、３３Ｄ．．．及
びゲート３２Ｇ，３３Ｇ．．．は、図３に示すように、
アルミ配線Ａ等により、定電流源となるＮｃｈデプリシ
ョンＭＯＳＦＥＴ３１のソース３１Ｓに共通接続され
る。一方、各調整用ＮｃｈデプレションＭＯＳＦＥＴ３
２，３３．．．の各ソース３２Ｓ，３３Ｓ．．．は、限
りなく小さく且つ同一サイズに形成されたＮｃｈエンハ
ンスメントＭＯＳＦＥＴ４０，４１．．．を介して異な
るアルミ配線Ｂで共通接続されている。即ち、各Ｎｃｈ
エンハンスメントＭＯＳＦＥＴ４０，４１．．．のドレ
イン４０Ｄ，４１Ｄ．．．は、調整用デプレションＭＯ
ＳＦＥＴ３２，３３．．．のソース３２Ｓ，３３
Ｓ．．．と共通に形成され、エンハンスメントＭＯＳＦ
ＥＴ４０，４１．．．のソース４０Ｓ，４１Ｓ．．．を
アルミ配線Ｂで共通接続することで、異なる２本のアル
ミ配線Ａ，Ｂ間にＮｃｈエンハンスメントＭＯＳＦＥＴ
４０，４１．．．を介して複数の調整用Ｎｃｈデプレシ
ョンＭＯＳＦＥＴ３２，３３，．．．が並列接続配置さ
れことになる。Each adjustment depletion MOSFE
T32, 33. . . Drains 32D, 33D. . . And gates 32G, 33G. . . Is, as shown in FIG.
The source 31S of the Nch depletion MOSFET 31 serving as a constant current source is commonly connected by an aluminum wiring A or the like. On the other hand, each adjustment Nch depletion MOSFET 3
2,33. . . Source 32S, 33S. . . Are Nch enhancement MOSFETs 40, 41. . . Are commonly connected by different aluminum wirings B via That is, each Nch
Enhancement MOSFETs 40, 41. . . Drains 40D, 41D. . . Is the adjustment depletion MO
SFETs 32, 33. . . Source 32S, 33
S. . . And enhancement MOSF
ET40, 41. . . Source 40S, 41S. . . Are commonly connected by an aluminum wiring B, so that an Nch enhancement MOSFET is connected between two different aluminum wirings A and B.
40, 41. . . Through a plurality of adjustment Nch depletion MOSFETs 32, 33,. . . Are connected in parallel.

【００３２】各調整用ＮｃｈデプレションＭＯＳＦＥＴ
３２，３３，．．．のチャネル長は、上記したように、
それぞれ異なるように形成し、各調整用Ｎｃｈデプレシ
ョンＭＯＳＦＥＴ３２，３３，．．．の抵抗値をそれぞ
れ異ならしめておくことで、定電流源Ｎｃｈデプレショ
ンＭＯＳＦＥＴ３１の電流特性にバラツキが生じ、その
バラツキにより基準電圧Vrefに大きなバラツキが生じた
としても、並列接続された各調整用Ｎｃｈデプレション
ＭＯＳＦＥＴ３２，３３，．．．の全体のチャネル長を
調整することで、基準電圧Vrefのバラツキを許容範囲内
に補正する。Nch depletion MOSFET for each adjustment
32, 33,. . . As described above, the channel length of
Each of the adjusting Nch depletion MOSFETs 32, 33,. . . Are varied, the current characteristics of the constant current source Nch depletion MOSFET 31 vary, and even if the variation causes a large variation in the reference voltage Vref, the Nch depletion MOSFETs connected in parallel are adjusted. The MOSFETs 32, 33,. . . By adjusting the entire channel length of the reference voltage Vref, the variation of the reference voltage Vref is corrected within an allowable range.

【００３３】例えば、図３に示した、調整用デプリショ
ンＭＯＳＦＥＴ３２のチャネル長Ｌを５０μm、チャネ
ル幅Ｗを７μm、Ｒｓを５ＫΩとして設計したときの調
整用デプリションＭＯＳＦＥＴ３２の抵抗値は３５ＫΩ
となる。この調整用ＮｃｈデプレションＭＯＳＦＥＴ３
２を仮に、第１の調整用ＮｃｈデプレションＭＯＳＦＥ
Ｔとする。過電流検出値を２Ａとし、その過電流検出値
と比較される設計基準電圧を１．５Ｖとした場合、定電
流源ＮｃｈデプレションＭＯＳＦＥＴの定電流ＩDSの設
計値は４２．８μＡとなる。For example, when the channel length L of the adjustment depletion MOSFET 32 shown in FIG. 3 is designed to be 50 μm, the channel width W is set to 7 μm, and Rs is set to 5 KΩ, the resistance value of the adjustment depletion MOSFET 32 is 35 KΩ.
Becomes This adjustment Nch depletion MOSFET 3
2 as the first adjustment Nch depletion MOSFET
Let it be T. When the overcurrent detection value is 2A and the design reference voltage to be compared with the overcurrent detection value is 1.5V, the design value of the constant current IDS of the constant current source Nch depletion MOSFET is 42.8 μA.

【００３４】ここで、第１の調整用Ｎｃｈデプリション
ＭＯＳＦＥＴ３２のチャネル長は、上記条件で５０μm
であり、隣接配置形成される残りの第２、第３、第４、
及び第５の調整用ＮｃｈデプレションＭＯＳＦＥＴ３
３，３４．．．のチャネル長をそれぞれ１００μm、２
００μm、４００μm、８００μmという具合に倍々に長
くすると、第２、第３、第４及び第５の調整用Ｎｃｈデ
プリションＭＯＳＦＥＴ３３，３４．．．の抵抗値は、
それぞれ７０ＫΩ、１４０ＫΩ、２８０ＫΩ、５６０Ｋ
Ωとなる。即ち、定電流源ＮｃｈデプレションＭＯＳＦ
ＥＴ３１の出力に第１〜第５の調整用Ｎｃｈデプレショ
ンＭＯＳＦＥＴ３２，３３，．．．が接続されることに
なる。The channel length of the first adjusting Nch depletion MOSFET 32 is 50 μm under the above conditions.
And the remaining second, third, fourth,
And fifth adjustment Nch depletion MOSFET 3
3,34. . . Channel length of 100 μm, 2
If the length is doubled to 00 μm, 400 μm, 800 μm, the second, third, fourth and fifth adjusting Nch depletion MOSFETs 33, 34. . . The resistance value of
70KΩ, 140KΩ, 280KΩ, 560K respectively
Ω. That is, the constant current source Nch depletion MOSF
The output of the first to fifth adjusting Nch depletion MOSFETs 32, 33,. . . Will be connected.

【００３５】定電流源ＮｃｈデプレションＭＯＳＦＥＴ
３１の設計ＩDS値を上記した４２．８μＡとして形成し
た場合、「発明が解決しようとする課題」及び上述した
製造方法でも説明したように、定電流源Ｎｃｈデプリシ
ョンＭＯＳＦＥＴ３１のチャネル領域の不純物拡散層
は、パワーＭＯＳＦＥＴのチャネル領域、及び高濃度領
域を形成する前に、即ち、ＮｃｈデプレションＭＯＳＦ
ＥＴのゲート電極形成前に、先にされるために、パワー
ＭＯＳＦＥＴのチャネル拡散領域及び高濃度領域を形成
するための第１及び第２の拡散工程による高温熱処理工
程により、定電流源ＮｃｈデプリションＭＯＳＦＥＴ３
１のチャネル領域の拡散層のバラツキによりＩDSにもバ
ラツキが生じる（図６参照）。Nch depletion MOSFET with constant current source
In the case where the design IDS value of the reference 31 is 42.8 μA as described above, the impurity diffusion layer in the channel region of the constant-current source Nch depletion MOSFET 31 has a Before forming the channel region and the high concentration region of the power MOSFET, that is, the Nch depletion MOSF
Before the ET gate electrode is formed, the constant current source Nch depletion MOSFET 3 is formed by a high-temperature heat treatment step by first and second diffusion steps for forming a channel diffusion region and a high-concentration region of the power MOSFET.
Variations also occur in the IDS due to variations in the diffusion layer in the channel region 1 (see FIG. 6).

【００３６】定電流源ＮｃｈデプリションＭＯＳＦＥＴ
３１のＩDSにバラツキが生じると設定基準電圧Ｖrefも
そのバラツキに依存してバラツキが生じ、許容範囲以上
に基準電圧Ｖrefがばらついたときは、不良品として取
り扱っていた。しかし、本発明では、仮に、定電流源Ｎ
ｃｈデプレションＭＯＳＦＥＴ３１のチャネル拡散層の
バラツキにより、ＩDSが設計値より大きくバラツキ、そ
のバラツキにより基準電圧Ｖrefが許容範囲以上にばら
ついたとしても、その基準電圧Ｖrefをほぼ設定値に修
正することができる。A constant current source Nch depletion MOSFET
When the IDS 31 has a variation, the set reference voltage Vref also varies depending on the variation, and when the reference voltage Vref varies beyond an allowable range, it is treated as a defective product. However, in the present invention, if the constant current source N
Even if the IDS fluctuates more than the design value due to the fluctuation of the channel diffusion layer of the ch depletion MOSFET 31 and the reference voltage Vref fluctuates beyond the allowable range due to the fluctuation, the reference voltage Vref can be corrected to almost the set value. .

【００３７】各調整用ＮｃｈデプレションＭＯＳＦＥＴ
のソース３２Ｓ、３３Ｓ．．．を共通接続するアルミ配
線Ｂと各ソース３２Ｓ，３３Ｓ．．．の出力間には、上
記したように、同一サイズに形成したエンハンスメント
ＭＯＳＦＥＴ４０，４１．．．からなるスイッチ手段が
接続形成されており、この各エンハンスメントＭＯＳＦ
ＥＴ４０，４１．．．は、基準電圧調整前はＯＮ状態と
なるように回路構成がなされ、各調整用デプレションＭ
ＯＳＦＥＴ３２，３３，．．．はアルミ配線Ｂにより導
通状態が保持されている。即ち、制御機能付パワーＭＯ
ＳＦＥＴの完成する前までは、各調整用Ｎｃｈデプレシ
ョンＭＯＳＦＥＴ３２，３３，．．．は並列接続され、
合成抵抗値を最小値にしている。ここで、上記完成と
は、各諸特性をチェックし、ウエハーから個別に分離し
た状態をいう。Nch depletion MOSFET for each adjustment
Sources 32S, 33S. . . Are commonly connected to the aluminum wiring B and each of the sources 32S, 33S. . . , Between the enhancement MOSFETs 40, 41... Formed in the same size as described above. . . Are connected to each other, and each enhancement MOSF
ET40, 41. . . Is configured to be in an ON state before the reference voltage adjustment, and each adjustment depletion M
OSFETs 32, 33,. . . Are kept conductive by the aluminum wiring B. That is, power MO with control function
Before the completion of the SFET, each of the adjusting Nch depletion MOSFETs 32, 33,. . . Are connected in parallel,
The combined resistance value is minimized. Here, the completion means a state in which various characteristics are checked and the wafer is individually separated from the wafer.

【００３８】例えば、定電流源ＮｃｈＭＯＳＦＥＴ３１
の設計ＩDSを上記した４２．８μＡとし、半導体基板に
定電流源ＮｃｈデプレションＭＯＳＦＥＴ３１を形成し
た時、チャネル拡散のバラツキが無く、設定値の４２．
８μＡが実測で得られた場合には、第２〜第５の調整用
ＮｃｈデプレションＭＯＳＦＥＴのソース３３Ｓ，３４
Ｓ．．に接続されたエンハンスメントＭＯＳＦＥＴ４
１，４２．．．がＯＦＦとなるように、専用パッドに所
定の電力を供給し、ゲート４１Ｇ，４２Ｇ．．．ＯＦＦ
信号を入力する。エンハンスメントＭＯＳＦＥＴ４０の
みをＯＮすることで第１の調整用ＮｃｈデプレションＭ
ＯＳＦＥＴ３２のみが導通状態となり設定基準電圧値で
ある１．５Ｖを得ることができる。For example, the constant current source NchMOSFET 31
Is 42.8 μA, and when the constant current source Nch depletion MOSFET 31 is formed on the semiconductor substrate, there is no variation in channel diffusion and the set value of 42.
If 8 μA is obtained by actual measurement, the sources 33S, 34 of the second to fifth Nch depletion MOSFETs for adjustment are used.
S. . Enhancement MOSFET4 connected to
1,42. . . Is supplied to the dedicated pad so that the gates 41G, 42G. . . OFF
Input the signal. By turning ON only the enhancement MOSFET 40, the first adjustment Nch depletion M
Only the OSFET 32 becomes conductive, and 1.5 V which is the set reference voltage value can be obtained.

【００３９】次に、定電流源ＮｃｈデプレションＭＯＳ
ＦＥＴ３１のチャネル拡散層にバラツキが生じ、実測Ｉ
DSが仮に６４．４μＡとなった場合は、第３〜第５の調
整用ＮｃｈデプレションＭＯＳＦＥＴのソース３４Ｓ，
３５Ｓ．．．に接続されたエンハンスメントＭＯＳＦＥ
Ｔ４２，４３．．．がＯＦＦとなるように、専用パッド
に所定の電力を供給し、ゲート４２Ｇ，４Ｇ．．．ＯＦ
Ｆ信号を入力する。エンハンスメントＭＯＳＦＥＴ４
０、４１のみをＯＮすることで並列接続された第１及び
第２の調整用ＮｃｈデプレションＭＯＳＦＥＴ３２、３
３のみが導通状態となり設定基準電圧値である１．５Ｖ
を得ることができる。Next, a constant current source Nch depletion MOS
The variation occurs in the channel diffusion layer of the FET 31 and the measured I
If DS becomes 64.4 μA, the sources 34S and 34S of the third to fifth adjusting Nch depletion MOSFETs are used.
35S. . . Enhancement MOSFE connected to
T42, 43. . . Is supplied to the dedicated pad so that the gates 42G, 4G. . . OF
Input the F signal. Enhancement MOSFET4
The first and second adjustment Nch depletion MOSFETs 32, 3 connected in parallel by turning ON only 0, 41
3 becomes conductive and 1.5 V which is the set reference voltage value
Can be obtained.

【００４０】即ち、複数の各調整用Ｎｃｈデプレション
ＭＯＳＦＥＴ３２，３３，．．．を定電流源Ｎｃｈデプ
レションＭＯＳＦＥＴ３１の出力に並列接続配置するこ
とで、定電流源ＮｃｈデプレションＭＯＳＦＥＴ３１の
チャネル拡散層のバラツキによりＩDSがバラツキ、基準
電圧Ｖrefが設定値よりばらついたとしても、並列接続
しそれぞれのチャネル長が異なる各調整用Ｎｃｈデプレ
ションＭＯＳＦＥＴ３２，３３，．．．をバラツキに応
じて任意に選択することで設定基準電圧に調整すること
ができる。That is, a plurality of adjustment Nch depletion MOSFETs 32, 33,. . . Is connected in parallel to the output of the constant current source Nch depletion MOSFET 31 so that even if the IDS varies due to the variation of the channel diffusion layer of the constant current source Nch depletion MOSFET 31 and the reference voltage Vref varies from the set value, the parallel connection is performed. Each of the adjusting Nch depletion MOSFETs 32, 33,. . . Can be adjusted to the set reference voltage by selecting arbitrarily according to the variation.

【００４１】また、調整用デプレションＭＯＳＦＥＴ３
２，３３．．．のチャネル長を調整する各エンハンスメ
ントＭＯＳＦＥＴ４０，４１．．．は小さく且つ同一に
形成されるために、有効面積を大きくすることができ
る。本実施形態では、第１〜第５の調整用Ｎｃｈデプレ
ションＭＯＳＦＥＴ３２，３３，．．．を用いているた
めに３１段階の調整が可能である。The adjustment depletion MOSFET 3
2,33. . . The enhancement MOSFETs 40, 41. . . Are formed small and the same, so that the effective area can be increased. In the present embodiment, the first to fifth adjusting Nch depletion MOSFETs 32, 33,. . . , 31 adjustments are possible.

【００４２】上述したように、本発明によれば、調整用
ＮｃｈデプレションＭＯＳＦＥＴ３２，３３．．．が配
置される。基準電圧調整前は、各調整用Ｎｃｈデプレシ
ョンＭＯＳＦＥＴ３２，３３．．．は全て並列接続され
た状態であり、バラツキの大きさに応じて、各調整用Ｎ
ｃｈデプレションＭＯＳＦＥＴ３２，３３．．．必要に
応じて選択して、そのチャネル長を可変調整し、基準電
圧発生回路で形成される基準電圧を設計値に近似させる
ことができる。即ち、本発明では、基準電圧発生回路で
形成される基準電圧は、設計基準電圧値とすることがで
きるため、過電流保護回路で検出する過電流検出値を小
さく、例えば、１〜２．５Ａに設定することが可能とな
る。As described above, according to the present invention, the adjusting Nch depletion MOSFETs 32, 33. . . Is arranged. Before the reference voltage adjustment, each of the adjustment Nch depletion MOSFETs 32, 33. . . Are all connected in parallel, and each adjusting N
ch depletion MOSFETs 32, 33. . . Selection can be made as needed, and the channel length can be variably adjusted to approximate the reference voltage formed by the reference voltage generation circuit to the design value. That is, in the present invention, since the reference voltage formed by the reference voltage generation circuit can be a design reference voltage value, the overcurrent detection value detected by the overcurrent protection circuit is small, for example, 1 to 2.5 A Can be set.

【００４３】本来、制御回路機能付パワーＭＯＳＦＥＴ
の過電流破壊は、５〜１０Ａ以上十分に保証されている
が、この制御回路付パワーＭＯＳＦＥＴと電気的接続さ
れる他の周辺回路素子に上記過電流が流れた場合には、
パワーＭＯＳＦＥＴは破壊せずに周辺回路素子が破壊さ
れる恐れがある。しかし、制御回路機能付パワーＭＯＳ
ＦＥＴの過電流検出値を１〜２．５Ａに設定すれば、過
電流による周辺回路素子の破壊を防止することができ
る。Originally, power MOSFET with control circuit function
5 to 10 A or more is sufficiently guaranteed. However, if the overcurrent flows to other peripheral circuit elements electrically connected to the power MOSFET with the control circuit,
There is a risk that peripheral circuit elements will be destroyed without destroying the power MOSFET. However, power MOS with control circuit function
If the overcurrent detection value of the FET is set to 1 to 2.5 A, it is possible to prevent the peripheral circuit elements from being destroyed due to the overcurrent.

【００４４】従って、小さい上記過電流検出値で確実に
検出するためには、基準電圧のバラツキが大きく影響す
るが、本発明では、上述したように、基準電圧にバラツ
キを生じたときでも、設計基準電圧値に補正することが
でき、過電流による周辺回路素子の破壊を防止すること
ができる。Therefore, in order to surely detect the reference voltage with the small overcurrent detection value, the variation of the reference voltage has a great effect. However, according to the present invention, as described above, even if the reference voltage varies, The correction can be made to the reference voltage value, and the destruction of the peripheral circuit element due to the overcurrent can be prevented.

【００４５】[0045]

【発明の効果】上述したように、本発明の半導体装置に
よれば、基準電圧発生回路を構成する定電流源のデプリ
ション型ＭＯＳＦＥＴにチャネル長がそれぞれ異なる複
数の基準電圧調整用デプリション型ＭＯＳＦＥＴを並列
接続し、且つ、その各デプリションＭＯＳＦＥＴに小さ
く同一サイズのＭＯＳＦＥＴを個々に配置することによ
り、高温熱処理工程で定電流源であるデプリションＭＯ
ＳＦＥＴの特性にバラツキが生じ、そのバラツキにより
基準電圧Vrefが許容範囲以上にバラツキが生じた時であ
っても、並列接続された複数の上記基準電圧調整用デプ
リションＭＯＳＦＥＴに接続されたＭＯＳＦＥＴを選択
的にＯＮ／ＯＦＦさせて調整用デプリションＭＯＳＦＥ
Ｔのチャネル長、即ち、抵抗値を調整することで許容範
囲以上にバラツキを生じた基準電圧Vrefを許容範囲内に
再生することができ、不良率を著しく抑制することがで
きる。As described above, according to the semiconductor device of the present invention, a plurality of reference voltage adjusting depletion MOSFETs having different channel lengths are connected in parallel to the depletion MOSFETs of the constant current source constituting the reference voltage generating circuit. By connecting small MOSFETs of the same size individually to each of the depletion MOSFETs, a depletion MOSFET that is a constant current source in the high-temperature heat treatment step is formed.
Even when the characteristics of the SFETs vary and the reference voltage Vref varies more than the allowable range due to the variations, the MOSFETs connected to the plurality of reference voltage adjusting depletion MOSFETs connected in parallel can be selectively used. ON / OFF to adjust depletion MOSFE
By adjusting the channel length of T, that is, the resistance value, it is possible to reproduce the reference voltage Vref having a variation exceeding the allowable range within the allowable range, and it is possible to remarkably suppress the defective rate.

【００４６】また、本発明によれば、上記調整用デプリ
ションＭＯＳＦＥＴに接続されたＭＯＳＦＥＴは、基板
上に、小さく且つ同一サイズで形成されるため、ＭＯＳ
ＦＥＴに特性のバラツキが生じたとしても、調整用デプ
リションＭＯＳＦＥＴに与える影響は殆ど無視すること
ができると共に、有効面積を大きくすることができ、高
密度化することができる。Further, according to the present invention, the MOSFET connected to the above-mentioned adjustment depletion MOSFET is formed on the substrate in a small size and the same size.
Even if the characteristics of the FET vary, the influence on the adjustment depletion MOSFET can be almost ignored, the effective area can be increased, and the density can be increased.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の半導体装置の断面図。FIG. 1 is a cross-sectional view of a semiconductor device of the present invention.

【図２】本発明の過電流保護回路。FIG. 2 is an overcurrent protection circuit according to the present invention.

【図３】本発明の基準電圧発生回路のパターン図。FIG. 3 is a pattern diagram of a reference voltage generation circuit according to the present invention.

【図４】従来の半導体装置の断面図。FIG. 4 is a cross-sectional view of a conventional semiconductor device.

【図５】従来の過電流保護回路。FIG. 5 is a conventional overcurrent protection circuit.

【図６】従来の定電流源ＮｃｈデプレションＭＯＳＦＥ
Ｔの特性図。FIG. 6 shows a conventional constant current source Nch depletion MOSFE.
FIG.

【図７】基準電圧のバラツキを示す特性図。FIG. 7 is a characteristic diagram showing variations in reference voltage.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】同一半導体基板上に多数のパワーＭＯＳＦ
ＥＴからなるパワー部と、前記パワー部を制御する制御
回路からなる制御部とが形成され、前記制御回路は、少
なくとも所定の基準電圧を発生させる基準電圧発生回路
と、前記パワーＭＯＳＦＥＴに流れる過電流を検出する
検出手段と、前記基準電圧と前記検出手段によって発生
した所定の検出電圧とを比較し前記パワーＭＯＳＦＥＴ
を制御するための出力信号を供給する比較部とが形成さ
れた半導体装置であって、前記基準電圧発生回路はデプ
リション型ＭＯＳからなる定電流源にチャネル長がそれ
ぞれ異なる複数の基準電圧調整用デプリション型ＭＯＳ
ＦＥＴを並列接続するように配置し、それぞれの前記調
整用デプリション型ＭＯＳＦＥＴには小さく同一サイズ
のＭＯＳＦＥＴが直列接続して配置されることを特徴と
する半導体装置。1. A large number of power MOSFs on the same semiconductor substrate.
A power unit including ET and a control unit including a control circuit for controlling the power unit are formed. The control circuit includes a reference voltage generation circuit that generates at least a predetermined reference voltage, and an overcurrent that flows through the power MOSFET. Detecting means for detecting the power MOSFET, comparing the reference voltage with a predetermined detection voltage generated by the detecting means,
A reference section for supplying an output signal for controlling a reference voltage control circuit, wherein the reference voltage generating circuit includes a plurality of reference voltage adjusting depletions each having a different channel length to a constant current source formed of a depletion type MOS. Type MOS
A semiconductor device, wherein FETs are arranged so as to be connected in parallel, and small and same size MOSFETs are arranged in series for each of the adjustment depletion type MOSFETs. 【請求項２】 前記ＭＯＳＦＥＴはエンハンスメント型
ＭＯＳＦＥＴであることを特徴とする請求項１記載の半
導体装置。2. The semiconductor device according to claim 1, wherein said MOSFET is an enhancement type MOSFET. 【請求項３】 前記パワー部に形成される前記多数のパ
ワーＭＯＳＦＥＴは、チャネル不純物領域と、前記チャ
ネル不純物領域内に形成され、前記チャネル不純物領域
よりも高濃度で前記チャネル不純物領域の底面と略同一
面まで拡散された高濃度不純物領域とが形成されること
を特徴とする請求項１記載の半導体装置。3. The plurality of power MOSFETs formed in the power section are formed in the channel impurity region and in the channel impurity region, and have a higher concentration than the channel impurity region and are substantially equal to a bottom surface of the channel impurity region. 2. The semiconductor device according to claim 1, wherein a high-concentration impurity region diffused to the same surface is formed.