JPH10163485A - Semiconductor device and fabrication thereof - Google Patents
Semiconductor device and fabrication thereofInfo
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- JPH10163485A JPH10163485A JP8320014A JP32001496A JPH10163485A JP H10163485 A JPH10163485 A JP H10163485A JP 8320014 A JP8320014 A JP 8320014A JP 32001496 A JP32001496 A JP 32001496A JP H10163485 A JPH10163485 A JP H10163485A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに詳しくは、ＭＯＳトランジス
タのポリシリコン膜を有して形成されるゲート電極に特
徴を有する、半導体装置およびその製造方法に関する。The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a gate electrode formed with a polysilicon film of a MOS transistor and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年、半導体装置の高集積化は益々進
み、クォータミクロン以下の微細加工を用いた半導体装
置が開発され、例えばメモリ半導体装置においては、１
ＧビットのＤＲＡＭ等の開発が進められている。高集積
化した半導体装置においては、一般に消費源力が大き
い。その為、低電圧駆動が可能な、例えば薄いゲート酸
化膜で、しきい値電圧の小さいＭＯＳトランジスタ構造
や、消費電力の低減化が可能な回路構成、例えば相補型
ＭＯＳ（ＣＭＯＳ）回路構成等を採った半導体装置、例
えばＣＭＯＳＳＲＡＭ等の半導体装置が作製されてい
る。この高集積化したＣＭＯＳＳＲＡＭ等のＭＯＳトラ
ンジスタのゲート電極としては、ゲート電極の低抵抗化
とＭＯＳトランジスタの特性安定化のために、通常Ｎ
型、又はＰ型の不純物がドープされたポリシリコン膜と
高融点金属シリサイド膜とより成るポリサイドゲート電
極が用いられる。2. Description of the Related Art In recent years, high integration of semiconductor devices has been increasingly advanced, and semiconductor devices using fine processing of quarter micron or less have been developed.
G-bit DRAMs and the like are being developed. Highly integrated semiconductor devices generally have large power consumption. Therefore, for example, a MOS transistor structure that can be driven at a low voltage and has a small threshold voltage with a thin gate oxide film and a circuit configuration that can reduce power consumption, such as a complementary MOS (CMOS) circuit configuration, are used. A semiconductor device, such as a semiconductor device such as a CMOS SRAM, is manufactured. A gate electrode of a MOS transistor such as a highly integrated CMOS SRAM is usually made of N to reduce the resistance of the gate electrode and stabilize the characteristics of the MOS transistor.
A polycide gate electrode composed of a polysilicon film doped with a p-type or P-type impurity and a refractory metal silicide film is used.
【０００３】上述したポリサイドゲート電極を用いたＣ
ＭＯＳＳＲＡＭ等の半導体装置において、しきい値電圧
を小さくする一つの方法は、Ｎチャネル型のＭＯＳトラ
ンジスタのゲート電極には、Ｎ型不純物をドープしたポ
リシリコン膜を有するポリサイドゲート電極を、Ｐチャ
ネル型のＭＯＳトランジスタのゲート電極には、Ｐ型不
純物をドープしたポリシリコン膜を有するポリサイドゲ
ート電極を用いた、所謂デュアルゲート（Ｄｕａｌ Ｇ
ａｔｅ）構成を採る方法がある。[0003] The above-mentioned C using the polycide gate electrode
In a semiconductor device such as a MOS SRAM, one method for reducing the threshold voltage is to provide a gate electrode of an N-channel MOS transistor with a polycide gate electrode having a polysilicon film doped with an N-type impurity, A so-called dual gate (Dual G) using a polycide gate electrode having a polysilicon film doped with a P-type impurity as a gate electrode of
ate) configuration.
【０００４】しかし、薄いゲート酸化膜による高集積化
した半導体装置では、ポリサイドゲート電極のポリシリ
コン膜中の不純物、例えばＰチャネル型のＭＯＳトラン
ジスタのＰ型不純物、例えばボロン（Ｂ）が熱処理によ
り拡散して、ゲート酸化膜を突き抜け、半導体基板表面
に拡散して、しきい値電圧の変動をきたし、半導体装置
の所期の特性を確保するのが非常に困難となる。However, in a highly integrated semiconductor device using a thin gate oxide film, impurities in a polysilicon film of a polycide gate electrode, for example, P-type impurities in a P-channel type MOS transistor, for example, boron (B) are subjected to heat treatment. It diffuses, penetrates through the gate oxide film, diffuses into the surface of the semiconductor substrate, and changes the threshold voltage, making it very difficult to secure the expected characteristics of the semiconductor device.
【０００５】上述したポリシリコン膜中の不純物である
Ｂのゲート酸化膜突き抜けの防止策として、イオン注入
法により、ポリシリコン膜へ窒素（Ｎ）イオンを注入す
る方法がある。これは、ポリシリコン膜にイオン注入さ
れたＮ原子が熱処理によりポリシリコン膜とゲート酸化
膜との境界面に拡散し、極く薄いＳｉＮ膜等を形成し、
これがＢに対して拡散阻止膜となるためであろうと考え
られる。As a measure for preventing the impurity B in the polysilicon film from penetrating the gate oxide film, there is a method of implanting nitrogen (N) ions into the polysilicon film by an ion implantation method. This is because N atoms ion-implanted in the polysilicon film are diffused to the boundary between the polysilicon film and the gate oxide film by heat treatment, forming an extremely thin SiN film or the like.
This is considered to be because B becomes a diffusion blocking film.
【０００６】上述したポリシリコン膜へのＮイオンのイ
オン注入を行う、デュアルゲートのＭＯＳトランジスタ
を構成素子として含むＣＭＯＳ型半導体装置およびその
製造方法の従来例を、図２を参照して説明する。まず、
図２（ａ）に示すように、Ｐ型の半導体基板１１に素子
分離領域としてのＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜１２を形成
し、その後Ｎ型のウェル１３を、イオン注入と熱拡散に
より形成する。なお、必要に応じて、ＮＭＯＳトランジ
スタ部１とＰＭＯＳトランジスタ部２との各々に、しき
い値電圧制御用のイオン注入を行ってもよい。A conventional example of a CMOS type semiconductor device which includes a dual-gate MOS transistor as a constituent element for performing N ion implantation into the polysilicon film and a method of manufacturing the same will be described with reference to FIG. First,
As shown in FIG. 2A, a LOCOS (Local Oxida) as an element isolation region is formed on a P-type semiconductor substrate 11.
Then, an oxide film 12 is formed, and then an N-type well 13 is formed by ion implantation and thermal diffusion. Note that, if necessary, ion implantation for controlling the threshold voltage may be performed on each of the NMOS transistor unit 1 and the PMOS transistor unit 2.
【０００７】次に、熱酸化によりゲート酸化膜１４を形
成し、その後ＣＶＤ法によりポリシリコン膜１５を堆積
し、更にポリシリコン膜１５に不純物をドーピングす
る。その後、ポリシリコン膜１５とゲート酸化膜１４を
パターニングして、ゲート電極部３を形成する。次に、
イオン注入法を用い、パターニングしたフォトレジスト
（図示省略）をマスクとして、ＰＭＯＳトランジスタ部
２のみに、選択的な窒素イオン（Ｎ+ イオン）注入１６
を行う。このＮ+ イオン注入１６の打ち込みエネルギー
は、イオン注入の投影飛程がポリシリコン膜１５のほぼ
中央部となる程度とする。なお、ＮＭＯＳトランジスタ
部１にＮ+ イオンが注入されても、ＮＭＯＳトランジス
タの特性にほとんど影響がない場合は、Ｎ+ イオン注入
１６時にフォトレジストを用いずに、全面にイオン注入
をしてもよい。Next, a gate oxide film 14 is formed by thermal oxidation, a polysilicon film 15 is deposited by a CVD method, and the polysilicon film 15 is further doped with impurities. After that, the polysilicon film 15 and the gate oxide film 14 are patterned to form the gate electrode portion 3. next,
Using a photoresist (not shown) patterned by ion implantation as a mask, selective nitrogen ion (N + ion) implantation 16 is performed only in the PMOS transistor portion 2.
I do. The implantation energy of the N + ion implantation 16 is set so that the projection range of the ion implantation becomes substantially the center of the polysilicon film 15. If N + ions are implanted into the NMOS transistor portion 1 and the characteristics of the NMOS transistor are hardly affected, the entire surface may be implanted without using a photoresist at the time of N + ion implantation 16. .
【０００８】次に、図２（ｂ）に示すように、パターニ
ングしたフォトレジスト（図示省略）をマスクとして、
ＮＭＯＳトランジスタ部１のみに、選択的なＡｓ+ イオ
ン注入１７を行って、ＮＭＯＳトランジスタ部１のソー
ス・ドレイン部４にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）層１８を形成する。次に、新たにフォ
トレジスト（図示省略）をマスクとして、ＰＭＯＳトラ
ンジスタ部２のみに、選択的なＢ+ イオン注入１９を行
って、ＰＭＯＳトランジスタ部２のソース・ドレイン部
５にＬＤＤ層２０を形成する。Next, as shown in FIG. 2B, a patterned photoresist (not shown) is used as a mask.
Selective As + ion implantation 17 is performed only on the NMOS transistor section 1, and LDD (Lightly Dope) is applied to the source / drain section 4 of the NMOS transistor section 1.
d Drain) layer 18 is formed. Next, using a photoresist (not shown) as a mask, selective B + ion implantation 19 is performed only on the PMOS transistor portion 2 to form the LDD layer 20 on the source / drain portion 5 of the PMOS transistor portion 2. I do.
【０００９】次に、図２（ｃ）に示すように、ＣＶＤ法
によりＣＶＤＳｉＯ2 を堆積した後、ＲＩＥ等の異方性
エッチングによるエッチバックを行って、ゲート電極部
３の側壁にサイドウォール酸化膜２１を形成する。次
に、ＮＭＯＳトランジスタ部１のソース・ドレイン部４
に、選択的なＡｓ+イオン注入２２を行う。その後、Ｐ
ＭＯＳトランジスタ部２のソース・ドレイン部５に、選
択的なＢ+ イオン注入２３を行う。更にその後、ＲＴＡ
（ＲａｐｉｄＴｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法
等を用いて、注入したイオンの活性化のための熱処理を
行い、ＮＭＯＳトランジスタ部１とＰＭＯＳトランジス
タ部２に、ＬＤＤ層２０を持つソース・ドレイン層２
４、２５を形成する。[0009] Next, as shown in FIG. 2 (c), after depositing a CVD SiO 2 by CVD, and etched back by anisotropic etching such as RIE, the side wall oxide on the sidewalls of the gate electrode portion 3 A film 21 is formed. Next, the source / drain section 4 of the NMOS transistor section 1
Then, selective As + ion implantation 22 is performed. Then, P
Selective B + ion implantation 23 is performed on the source / drain section 5 of the MOS transistor section 2. After that, RTA
(Rapid Thermal Annealing) method or the like is used to perform a heat treatment for activating the implanted ions, so that the NMOS transistor portion 1 and the PMOS transistor portion 2 have the source / drain layer 2 having the LDD layer 20.
4 and 25 are formed.
【００１０】次に、スパッタリング法を用いてＴｉ膜を
堆積し、その後低温の熱処理を行って、ゲート電極部
３、ソース・ドレイン層２４、２５のシリコンとＴｉ膜
とを反応させ低温安定相で高抵抗のＴｉＳｉ2 膜を形成
する。その後ＬＯＣＯＳ酸化膜１２表面やサイドウォー
ル酸化膜２１表面等の未反応のＴｉ膜を、硫酸と過酸化
水素水の混合液等により除去する。更にその後、高温の
熱処理を行って、低温安定相のＴｉＳｉ2 膜を相転移さ
せ、高温安定相で低抵抗のＴｉＳｉ2 膜２６を形成す
る。このＴｉＳｉ2 膜２６を形成することで、ゲート電
極の低抵抗化と、ソース・ドレイン層と後述する電極と
のオーミック性確保やソース・ドレイン層２４、２５部
の低抵抗化を図る。Next, a Ti film is deposited by a sputtering method, and then a low-temperature heat treatment is performed to react the silicon of the gate electrode portion 3 and the source / drain layers 24 and 25 with the Ti film to form a low-temperature stable phase. A high-resistance TiSi 2 film is formed. After that, the unreacted Ti film such as the surface of the LOCOS oxide film 12 and the surface of the sidewall oxide film 21 is removed with a mixed solution of sulfuric acid and hydrogen peroxide. Thereafter, by performing the high-temperature heat treatment, to a phase transition TiSi 2 film of a low temperature stable phase, to form a TiSi 2 film 26 having a low resistance at high temperature stable phase. By forming the TiSi 2 film 26, the resistance of the gate electrode is reduced, the ohmic properties of the source / drain layers and the electrodes described later are secured, and the resistance of the source / drain layers 24 and 25 is reduced.
【００１１】その後は、図面は省略するが、常法に準じ
て、層間絶縁膜の堆積、層間絶縁膜のＣＭＰ（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）法等による平坦化、コンタクトホールの形成、埋め
込みプラグの形成、配線形成、パッシベーション膜の堆
積およびパッドの開口形成等を行って、半導体装置を作
製する。Thereafter, although not shown in the drawings, deposition of an interlayer insulating film and CMP (Chem) of the interlayer insulating film are performed in accordance with a conventional method.
Ical Mechanical Polish
g) A semiconductor device is manufactured by flattening by a method or the like, forming a contact hole, forming a buried plug, forming a wiring, depositing a passivation film, forming a pad opening, and the like.
【００１２】しかしながら、上述したデュアルゲートの
ＭＯＳトランジスタを構成素子として含むＣＭＯＳ型半
導体装置の製造方法においては、半導体装置の高集積化
に伴いポリシリコン膜の薄膜化が進み、イオン注入の投
影飛程がポリシリコン膜１５のほぼ中央部となる程度と
しても注入したイオンに分布があるために、ゲート酸化
膜１４や半導体基板１１表面にＮ+ イオンが導入され、
ＭＯＳトランジスタの特性を悪化させる虞がある。ま
た、イオン注入法により、ポリシリコン膜１５にＮ+ イ
オン注入１６を行うので、製造工程数が増加するという
問題がある。However, in the above-described method of manufacturing a CMOS type semiconductor device including a dual-gate MOS transistor as a constituent element, the polysilicon film becomes thinner as the semiconductor device becomes more highly integrated, and the projection range of ion implantation is increased. Is approximately even in the center of the polysilicon film 15, since the implanted ions have a distribution, N + ions are introduced into the gate oxide film 14 and the surface of the semiconductor substrate 11,
There is a possibility that the characteristics of the MOS transistor may be deteriorated. In addition, since the N + ion implantation 16 is performed on the polysilicon film 15 by the ion implantation method, there is a problem that the number of manufacturing steps increases.
【００１３】[0013]
【発明が解決しようとする課題】本発明は、上述した半
導体装置およびその製造方法における問題点を解決する
ことをその目的とする。即ち本発明の課題は、製造工程
数の増加がなく、ＭＯＳトランジスタの特性悪化を抑制
できる、デュアルゲートのＭＯＳトランジスタを構成素
子として含むＣＭＯＳ型半導体装置およびその製造方法
を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems in the semiconductor device and the method for manufacturing the same. That is, an object of the present invention is to provide a CMOS semiconductor device including a dual-gate MOS transistor as a constituent element and a method of manufacturing the same, which can suppress deterioration in characteristics of the MOS transistor without increasing the number of manufacturing steps. .
【００１４】[0014]
【課題を解決するための手段】本発明の半導体装置およ
びその製造方法は、上述の課題を解決するために提案す
るものであり、本発明の半導体装置は、ポリシリコン膜
を有して構成されるゲート電極のＭＯＳトランジスタを
構成素子として含む高集積化した半導体装置において、
ポリシリコン膜の、厚さ方向の少なくとも一部に所定濃
度Ｎの窒素原子を有し、所定濃度Ｎの窒素原子は、ポリ
シリコン膜形成のＣＶＤ時に原料ガス中に窒素系ガスを
混入させて導入したことを特徴とするものである。SUMMARY OF THE INVENTION A semiconductor device and a method of manufacturing the same according to the present invention are proposed to solve the above-mentioned problems, and a semiconductor device according to the present invention has a polysilicon film. In a highly integrated semiconductor device including a MOS transistor having a gate electrode as a constituent element,
At least a portion of the polysilicon film in the thickness direction has nitrogen atoms of a predetermined concentration N. The nitrogen atoms of the predetermined concentration N are introduced by mixing a nitrogen-based gas into a source gas during CVD for forming a polysilicon film. It is characterized by having done.
【００１５】また、本発明の半導体装置の製造方法は、
ポリシリコン膜を有して形成されるゲート電極のＭＯＳ
トランジスタを構成素子として含む高集積化した半導体
装置の製造方法において、熱酸化により、ゲート酸化膜
を形成する工程と、ＣＶＤ法によるポリシリコン膜形成
の原料ガスに窒素系ガスを混入し、ポリシリコン膜の、
厚さ方向の少なくとも一部に所定濃度Ｎの窒素原子を有
したポリシリコン膜を形成する工程とを有することを特
徴とするものである。Further, a method of manufacturing a semiconductor device according to the present invention
MOS of gate electrode formed with polysilicon film
In a method of manufacturing a highly integrated semiconductor device including a transistor as a constituent element, a step of forming a gate oxide film by thermal oxidation and a step of mixing a nitrogen-based gas into a source gas for forming a polysilicon film by a CVD method, Of the membrane,
Forming a polysilicon film having a predetermined concentration N of nitrogen atoms in at least a part of the thickness direction.
【００１６】本発明によれば、ポリシリコン膜の、厚さ
方向の少なくとも一部に所定濃度の窒素原子を有するポ
リシリコン膜を、ポリシリコン膜形成のＣＶＤ時に原料
ガス中に窒素系ガスを混入させて導入するために、製造
工程数を増加させず、しかもゲート酸化膜中や半導体基
板表面に窒素原子を導入することなく、ゲート酸化膜表
面にポリシリコン膜のドーパントである、例えばボロン
（Ｂ）の半導体基板表面への拡散阻止膜を形成させるた
め、ボロンをドーパントとして含むポリシリコン膜を有
した構成のゲート電極を持つＭＯＳトランジスタの特性
悪化を抑制することができる。従って、ゲート酸化膜や
ポリシリコン膜を薄くして形成する、デュアルデュアル
ゲートのＭＯＳトランジスタを構成素子として含むＣＭ
ＯＳ型半導体装置等の、高集積化した半導体装置が作製
できる。According to the present invention, a polysilicon film having a predetermined concentration of nitrogen atoms in at least a part of a thickness direction of a polysilicon film is mixed with a nitrogen-based gas in a source gas during CVD for forming a polysilicon film. Therefore, without increasing the number of manufacturing steps and without introducing nitrogen atoms into the gate oxide film or the surface of the semiconductor substrate, a dopant such as boron (B Since the diffusion blocking film is formed on the surface of the semiconductor substrate in (1), deterioration in characteristics of a MOS transistor having a gate electrode having a polysilicon film containing boron as a dopant can be suppressed. Therefore, a CM including a dual dual gate MOS transistor as a constituent element formed by thinning a gate oxide film or a polysilicon film.
A highly integrated semiconductor device such as an OS semiconductor device can be manufactured.
【００１７】[0017]
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図２中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。Embodiments of the present invention will be described below with reference to the accompanying drawings. The same components as those in FIG. 2 referred to in the description of the prior art are denoted by the same reference numerals.
【００１８】本実施例は、デュアルゲートのＭＯＳトラ
ンジスタを構成素子として含むＣＭＯＳ型半導体装置お
よびその製造方法に本発明を適用した例であり、これを
図１を参照して説明する。まず、図１（ａ）に示すよう
に、半導体基板、例えばＰ型の半導体基板１１に素子分
離領域としての、例えばＬＯＣＯＳ酸化膜１２を形成
し、その後Ｎ型のウェル１３を、イオン注入と熱拡散に
より形成する。なお、必要に応じて、ＮＭＯＳトランジ
スタ部１とＰＭＯＳトランジスタ部２との各々に、しき
い値電圧制御用のイオン注入を行ってもよい。This embodiment is an example in which the present invention is applied to a CMOS semiconductor device including a dual-gate MOS transistor as a constituent element and a method of manufacturing the same, and this will be described with reference to FIG. First, as shown in FIG. 1A, a LOCOS oxide film 12, for example, as an element isolation region is formed on a semiconductor substrate, for example, a P-type semiconductor substrate 11, and then the N-type well 13 is subjected to ion implantation and heat. It is formed by diffusion. Note that, if necessary, ion implantation for controlling the threshold voltage may be performed on each of the NMOS transistor unit 1 and the PMOS transistor unit 2.
【００１９】次に、ＮＭＯＳトランジスタ部１とＰＭＯ
Ｓトランジスタ部２に、熱酸化によるゲート酸化膜１４
を膜厚約６ｎｍ程度形成する。次に、ＣＶＤ法、例えば
減圧ＣＶＤ法により、ポリシリコン膜を堆積する。この
ポリシリコン膜の堆積方法は、まず、ポリシリコン膜形
成の原料ガス、例えばＳｉＨ4 ガスに、窒素系ガス、例
えばＮＨ3 ガスを混入させたガスを用いる減圧ＣＶＤ法
で、第１のポリシリコン膜３１を膜厚約３０ｎｍ程度堆
積し、この第１のポリシリコン膜３１中の窒素原子濃度
を所定の窒素原子濃度Ｎ（０．０１原子％≦Ｎ≦１０原
子％）とする。なお、第１のポリシリコン膜３１の減圧
ＣＶＤ条件は、例えば下記のようにする。 〔第１のポリシリコン膜３１の減圧ＣＶＤ条件〕 ＳｉＨ4 ガス流量 ： １００ ｓｃｃｍ ＮＨ3 ガス流量 ： １ ｓｃｃｍ 圧力 ： ２０ Ｐａ 温度 ： ６５０ °ＣNext, the NMOS transistor unit 1 and the PMO
A gate oxide film 14 formed by thermal oxidation is
Is formed to a thickness of about 6 nm. Next, a polysilicon film is deposited by a CVD method, for example, a low pressure CVD method. This polysilicon film is deposited by a low-pressure CVD method using a gas in which a nitrogen-based gas, for example, an NH 3 gas is mixed into a source gas for forming a polysilicon film, for example, an SiH 4 gas. The film 31 is deposited to a thickness of about 30 nm, and the nitrogen atom concentration in the first polysilicon film 31 is set to a predetermined nitrogen atom concentration N (0.01 at% ≦ N ≦ 10 at%). The conditions for the reduced pressure CVD of the first polysilicon film 31 are, for example, as follows. [Low-pressure CVD conditions for first polysilicon film 31] SiH 4 gas flow rate: 100 sccm NH 3 gas flow rate: 1 sccm Pressure: 20 Pa Temperature: 650 ° C.
【００２０】なおここで、第１のポリシリコン膜３１中
の窒素原子濃度を所定の窒素原子濃度Ｎ（０．０１原子
％≦Ｎ≦１０原子％）としたが、この所定の窒素原子濃
度Ｎの下限は、第１のポリシリコン膜３１や後述する第
２のポリシリコン膜３２にドーピングされたボロンがゲ
ート酸化膜１４側にあまり拡散しない間に、後述するゲ
ート酸化膜１４表面の拡散阻止膜が素早く形成される窒
素原子濃度Ｎであり、又所定の窒素原子濃度Ｎの上限
は、ボロンがドーピングされた後の第１のポリシリコン
膜３１の抵抗値がポリサイドゲート電極として問題ない
程度に低抵抗であり、しかも第１のポリシリコン膜３１
の仕事関数は、通常のＰ型ポリシリコン膜の仕事関数と
ほぼ同程度で、あまり変化させない窒素原子濃度Ｎであ
る。Here, the nitrogen atom concentration in the first polysilicon film 31 is set to a predetermined nitrogen atom concentration N (0.01 at% ≦ N ≦ 10 at%). The lower limit of the above is that while boron doped into the first polysilicon film 31 or the second polysilicon film 32 described later does not diffuse much to the gate oxide film 14 side, the diffusion blocking film on the surface of the gate oxide film 14 described later Is rapidly formed and the upper limit of the predetermined nitrogen atom concentration N is set so that the resistance value of the first polysilicon film 31 after boron is doped does not cause a problem as a polycide gate electrode. A first polysilicon film 31 having a low resistance, and
Is about the same as the work function of a normal P-type polysilicon film, and is a nitrogen atom concentration N that does not change much.
【００２１】次に、ポリシリコン膜形成の原料ガス、例
えばＳｉＨ4 ガスを用いる減圧ＣＶＤ法で、窒素原子を
含まない第２のポリシリコン膜３２を膜厚約１５０ｎｍ
程度堆積する。なお、第２のポリシリコン膜３２の減圧
ＣＶＤ条件は、例えば下記のようにする。 〔第２のポリシリコン膜３２の減圧ＣＶＤ条件〕 ＳｉＨ4 ガス流量 ： １００ ｓｃｃｍ 圧力 ： ２０ Ｐａ 温度 ： ６５０ °ＣNext, a second polysilicon film 32 containing no nitrogen atoms is formed to a thickness of about 150 nm by a low pressure CVD method using a source gas for forming a polysilicon film, for example, a SiH 4 gas.
Deposit to a degree. The low pressure CVD conditions for the second polysilicon film 32 are, for example, as follows. [Low pressure CVD conditions for the second polysilicon film 32] SiH 4 gas flow rate: 100 sccm Pressure: 20 Pa Temperature: 650 ° C.
【００２２】次に、図１（ｂ）に示すように、第２のポ
リシリコン膜３２、第１のポリシリコン膜３１およびゲ
ート酸化膜１４をパターニングして、ゲート電極部３を
形成する。その後、パターニングしたフォトレジスト
（図示省略）をマスクとして、ＮＭＯＳトランジスタ部
１のみに、選択的なＡｓ+ イオン注入１７、例えば打ち
込みエネルギーを約３０ｋｅＶ、ドーズ量約２Ｅ１３／
ｃｍ2 程度でのイオン注入をして、ＮＭＯＳトランジス
タ部１のソース・ドレイン部４にＬＤＤ層１８を形成す
る。更にその後、新たにパターニングしたフォトレジス
ト（図示省略）をマスクとして、ＰＭＯＳトランジスタ
部２のみに、選択的なＢ+ イオン注入１９、例えば打ち
込みエネルギーを約２０ｋｅＶ、ドーズ量約２Ｅ１３／
ｃｍ2 程度でのイオン注入をして、ＰＭＯＳトランジス
タ部２のソース・ドレイン部５にＬＤＤ層２０を形成す
る。Next, as shown in FIG. 1B, the second polysilicon film 32, the first polysilicon film 31, and the gate oxide film 14 are patterned to form a gate electrode portion 3. Thereafter, using the patterned photoresist (not shown) as a mask, selective As + ion implantation 17, for example, implantation energy of about 30 keV and dose of about 2E13 /
The LDD layer 18 is formed in the source / drain part 4 of the NMOS transistor part 1 by ion implantation at about cm 2 . Then, using the newly patterned photoresist (not shown) as a mask, selective B + ion implantation 19, for example, implantation energy of about 20 keV and dose of about 2E13 /
The LDD layer 20 is formed in the source / drain part 5 of the PMOS transistor part 2 by ion implantation at about cm 2 .
【００２３】次に、図１（ｃ）に示すように、ＣＶＤ法
により絶縁膜、例えばＣＶＤＳｉＯ2 を堆積した後、Ｒ
ＩＥ等の異方性エッチングによるエッチバックを行っ
て、ゲート電極部３の側壁にサイドウォール酸化膜２１
を形成する。次に、パターニングしたフォトレジスト
（図示省略）をマスクとして、ＮＭＯＳトランジスタ部
１に、選択的なＡｓ+ イオン注入２２、例えば打ち込み
エネルギー約２０ｋｅＶ、ドーズ量約３Ｅ１５／ｃｍ2
程度のイオン注入を行う。続いて、新たにパターニング
したフォトレジスト（図示省略）をマスクとして、ＰＭ
ＯＳトランジスタ部２に、選択的なＢ+ イオン注入２
３、例えば打ち込みエネルギー約１５ｋｅＶ、ドーズ量
約３Ｅ１５／ｃｍ2 程度のイオン注入を行う。Next, as shown in FIG. 1C, after an insulating film, for example, CVD SiO 2 is deposited by a CVD method, R
Etchback by anisotropic etching such as IE is performed to form a sidewall oxide film 21 on the side wall of the gate electrode portion 3.
To form Next, using a patterned photoresist (not shown) as a mask, selective As + ion implantation 22, for example, implantation energy of about 20 keV and dose of about 3E15 / cm 2,
Ion implantation is performed to a degree. Subsequently, using the newly patterned photoresist (not shown) as a mask, the PM
Selective B + ion implantation 2 into OS transistor section 2
3. For example, ion implantation is performed with an implantation energy of about 15 keV and a dose of about 3E15 / cm 2 .
【００２４】その後、、注入したイオンの活性化のため
の熱処理、例えばＲＴＡ法を用い、温度約１０００°
Ｃ、時間約３０秒程度の熱処理を行うことで、ＮＭＯＳ
トランジスタ部１にはＬＤＤ層１８を持つソース・ドレ
イン層２４と、Ａｓをドーパントとした低抵抗のＮ型の
第１ポリシリコン膜３１ａおよびＮ型の第２ポリシリコ
ン膜３２ａが形成され、ＰＭＯＳトランジスタ部２には
ＬＤＤ層２０を持つソース・ドレイン層２５と、Ｂをド
ーパントとした低抵抗のＰ型の第１ポリシリコン膜３１
ｂおよびＰ型の第２ポリシリコン膜３２ｂが形成され
る。Thereafter, a heat treatment for activating the implanted ions, for example, an RTA method, is performed at a temperature of about 1000 ° C.
C, by performing heat treatment for about 30 seconds, NMOS
In the transistor section 1, a source / drain layer 24 having an LDD layer 18, a low-resistance N-type first polysilicon film 31a and a second N-type polysilicon film 32a using As as a dopant are formed. The part 2 includes a source / drain layer 25 having an LDD layer 20 and a low-resistance P-type first polysilicon film 31 using B as a dopant.
b and P-type second polysilicon films 32b are formed.
【００２５】上述したイオンの活性化のための熱処理時
に、ＰＭＯＳトランジスタ部２の第１ポリシリコン膜３
１ｂおよびＰ型の第２ポリシリコン膜３２ｂにドープさ
れたボロン（Ｂ）は、ゲート酸化膜１４や半導体基板１
１表面へ拡散しようとするが、第１のポリシリコン膜３
１ｂに含まれる窒素原子が拡散し、ゲート酸化膜１４表
面にボロンの拡散を阻止する拡散阻止層を形成するため
に、ボロンのゲート酸化膜１４や半導体基板１１表面へ
拡散が抑制される。At the time of the above-described heat treatment for activating ions, the first polysilicon film 3 of the PMOS transistor portion 2 is formed.
1b and boron (B) doped into the P-type second polysilicon film 32b are deposited on the gate oxide film 14 and the semiconductor substrate 1
Attempts to diffuse to one surface, but the first polysilicon film 3
Since the nitrogen atoms contained in 1b are diffused to form a diffusion blocking layer on the surface of the gate oxide film 14 for preventing the diffusion of boron, the diffusion of boron into the gate oxide film 14 and the surface of the semiconductor substrate 11 is suppressed.
【００２６】次に、スパッタリング法を用いてＴｉ膜を
膜厚約４０ｎｍ程度堆積し、その後低温の熱処理、例え
ば約６００°Ｃ、約６０秒間の熱処理を行って、ゲート
電極部３、ソース・ドレイン層２４、２５のシリコンと
Ｔｉ膜とを反応させ低温安定相で高抵抗のＴｉＳｉ2 膜
を形成する。その後ＬＯＣＯＳ酸化膜１２表面やサイド
ウォール酸化膜２１表面等の未反応のＴｉ膜を、硫酸と
過酸化水素水の混合液等により除去する。更にその後、
高温の熱処理、例えば８００°Ｃ、約６０秒間の熱処理
を行って、低温安定相のＴｉＳｉ2 膜を相転移させ、高
温安定相で低抵抗のＴｉＳｉ2 膜２６を形成する。この
ＴｉＳｉ2 膜２６を形成することで、ゲート電極を第１
のポリシリコン膜３１および第２のポリシリコン膜３２
とＴｉＳｉ2 膜２６とによるポリサイドゲート電極とし
て低抵抗化し、ソース・ドレイン層と後述する電極との
オーミック性確保やソース・ドレイン層２４、２５部の
低抵抗化をする。Next, a Ti film having a thickness of about 40 nm is deposited by a sputtering method, and then a low-temperature heat treatment, for example, a heat treatment at about 600 ° C. for about 60 seconds is performed to form the gate electrode portion 3 and the source / drain. The silicon of the layers 24 and 25 reacts with the Ti film to form a low-temperature stable phase and high-resistance TiSi 2 film. After that, the unreacted Ti film such as the surface of the LOCOS oxide film 12 and the surface of the sidewall oxide film 21 is removed with a mixed solution of sulfuric acid and hydrogen peroxide. And then
High-temperature heat treatment, for example, 800 ° C, subjected to a heat treatment of about 60 seconds, allowed to phase transition TiSi 2 film of a low temperature stable phase, to form a TiSi 2 film 26 having a low resistance at high temperature stable phase. By forming the TiSi 2 film 26, the gate electrode can be used as the first
Polysilicon film 31 and second polysilicon film 32
And the TiSi 2 film 26 to reduce the resistance as a polycide gate electrode, to secure ohmic properties between the source / drain layers and the electrodes described later, and to reduce the resistance of the source / drain layers 24 and 25.
【００２７】その後は、図面は省略するが、常法に準じ
て、層間絶縁膜の堆積、層間絶縁膜のＣＭＰ法等による
平坦化、コンタクトホールの形成、埋め込みプラグの形
成、配線形成、パッシベーション膜の堆積およびパッド
の開口形成等を行って、半導体装置を作製する。Thereafter, although not shown in the drawings, an interlayer insulating film is deposited, the interlayer insulating film is planarized by a CMP method or the like, a contact hole is formed, a buried plug is formed, a wiring is formed, and a passivation film is formed according to a conventional method. The semiconductor device is manufactured by performing deposition of a semiconductor layer, forming openings of pads, and the like.
【００２８】上述の様にして作製した半導体装置におい
ては、ポリサイドゲート電極のポリシリコン膜形成時
に、窒素原子をポリシリコン膜中に導入するので、従来
の半導体装置の製造方法のような製造工程の増加が無
い。また、所定の窒素濃度Ｎを持つ第１のポリシリコン
膜３１を、ＣＶＤ法にて形成するために、窒素イオン注
入法と異なり、ゲート酸化膜１４内や半導体基板１１表
面に窒素原子を導入することが無く、従ってＰＭＯＳト
ランジスタの特性を悪化させる虞がない。更に、所定の
窒素濃度Ｎを持つ第１のポリシリコン膜３１をゲート酸
化膜１４上に設けているので、ポリシリコン膜中のボロ
ンのゲート酸化膜１４側への拡散を阻止する拡散阻止層
の形成が早く、ボロンのゲート酸化膜１４側への拡散抑
止効果が直ちに出て、ボロンは殆どゲート酸化膜１４側
に拡散しない。In the semiconductor device manufactured as described above, nitrogen atoms are introduced into the polysilicon film when the polysilicon film of the polycide gate electrode is formed. There is no increase. Also, unlike the nitrogen ion implantation method, nitrogen atoms are introduced into the gate oxide film 14 and the surface of the semiconductor substrate 11 to form the first polysilicon film 31 having a predetermined nitrogen concentration N by the CVD method. Therefore, there is no risk of deteriorating the characteristics of the PMOS transistor. Further, since the first polysilicon film 31 having a predetermined nitrogen concentration N is provided on the gate oxide film 14, a diffusion blocking layer for preventing boron in the polysilicon film from diffusing toward the gate oxide film 14 is formed. The formation is quick, the effect of suppressing the diffusion of boron to the gate oxide film 14 side is immediately obtained, and boron hardly diffuses to the gate oxide film 14 side.
【００２９】以上、本発明を実施例により説明したが、
本発明はこの実施例に何ら限定されるものではない。例
えば、本発明の実施例では、デュアルゲートのＭＯＳト
ランジスタを構成素子として含むＣＭＯＳ型半導体装置
およびその製造方法に関して説明したが、ＰＭＯＳトラ
ンジスタを構成素子として含む型半導体装置およびその
製造方法にも適応できることは明白である。また、本発
明の実施例では、ポリサイドゲート電極のシリサイド膜
としてＴｉＳｉ2 膜を用いたが、ＣｏＳｉ2 、ＭｏＳｉ
2 、ＰｔＳｉ2 等の高融点金属シリサイド膜等によるポ
リサイドゲート電極としてもよい。The present invention has been described with reference to the embodiments.
The present invention is not limited to this embodiment. For example, in the embodiments of the present invention, a CMOS semiconductor device including a dual-gate MOS transistor as a constituent element and a method of manufacturing the same have been described. However, the present invention is also applicable to a type semiconductor device including a PMOS transistor as a constituent element and a method of manufacturing the same. Is obvious. In the embodiment of the present invention, the TiSi 2 film is used as the silicide film of the polycide gate electrode. However, CoSi 2 , MoSi
2 , a polycide gate electrode made of a refractory metal silicide film such as PtSi 2 may be used.
【００３０】更に、本発明の実施例では、ゲート酸化膜
上の所定の窒素濃度Ｎを持つ第１のポリシリコン膜と窒
素原子を含まない第２のポリシリコン膜とを用いてポリ
サイドゲート電極のポリシリコン膜としたが、所定の窒
素濃度Ｎを持つ１層のポリシリコン膜のみのポリシリコ
ン膜でもよく、またゲート酸化膜上に極く薄い窒素原子
を含まないポリシリコン膜と、所定の窒素濃度Ｎを持つ
ポリシリコン膜と、窒素原子を含まないポリシリコン膜
との３層構成のポリシリコン膜でもよい。その他、本発
明の技術的思想の範囲内で、プロセス条件は適宜変更が
可能である。Further, in the embodiment of the present invention, a polycide gate electrode is formed by using a first polysilicon film having a predetermined nitrogen concentration N on a gate oxide film and a second polysilicon film containing no nitrogen atoms. Although a polysilicon film having only a single polysilicon film having a predetermined nitrogen concentration N may be used, a polysilicon film containing no very thin nitrogen atoms on a gate oxide film may be used. A polysilicon film having a three-layer structure of a polysilicon film having a nitrogen concentration N and a polysilicon film containing no nitrogen atoms may be used. In addition, the process conditions can be appropriately changed within the scope of the technical idea of the present invention.
【００３１】[0031]
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置およびその製造方法は、所定濃度の窒素原
子を有するポリシリコン膜を、ポリシリコン膜形成のＣ
ＶＤ時に原料ガス中に窒素系ガスを混入させて導入する
ために、製造工程数を増加させず、しかもボロンをドー
パントとして含むポリシリコン膜を有した構成のゲート
電極を持つＭＯＳトランジスタの特性悪化を抑制するこ
とができる。従って、ゲート酸化膜やポリシリコン膜を
薄くして形成する、デュアルゲートのＭＯＳトランジス
タを構成素子として含むＣＭＯＳ型半導体装置等の、高
集積化した半導体装置が作製できる。As is apparent from the above description, the semiconductor device and the method of manufacturing the same according to the present invention are capable of forming a polysilicon film having a predetermined concentration of nitrogen atoms by a C film forming a polysilicon film.
Since a nitrogen-based gas is mixed into the source gas during the VD and introduced, the number of manufacturing steps is not increased, and the characteristics of a MOS transistor having a gate electrode having a polysilicon film containing boron as a dopant are deteriorated. Can be suppressed. Therefore, a highly integrated semiconductor device such as a CMOS semiconductor device including a dual-gate MOS transistor as a constituent element, which is formed by thinning a gate oxide film or a polysilicon film, can be manufactured.
【図１】本発明を適用した実施例の工程を工程順に説明
する、半導体装置の概略断面図で、（ａ）は第１のポリ
シリコン膜と第２のポリシリコン膜を形成した状態、
（ｂ）はＮＭＯＳトランジスタ部やＰＭＯＳトランジス
タ部にＬＤＤ層を形成した状態、（ｃ）はソース・ドレ
イン層を形成し、ソース・ドレイン層上や第２のポリシ
リコン膜上にＴｉＳｉ2 膜を形成した状態である。FIG. 1 is a schematic cross-sectional view of a semiconductor device, illustrating a process of an embodiment to which the present invention is applied in the order of processes, where (a) shows a state in which a first polysilicon film and a second polysilicon film are formed,
(B) shows a state in which an LDD layer is formed in an NMOS transistor part or a PMOS transistor part, and (c) shows a state in which a source / drain layer is formed and a TiSi 2 film is formed on the source / drain layer and the second polysilicon film. It has been done.
【図２】従来の半導体装置の製造方法を工程順に説明す
る、半導体装置の概略断面図で、（ａ）はポリシリコン
膜やゲート酸化膜をエッチングしてゲート電極部を形成
した状態、（ｂ）はＮＭＯＳトランジスタ部やＰＭＯＳ
トランジスタ部にＬＤＤ層を形成した状態、（ｃ）はソ
ース・ドレイン層を形成し、ソース・ドレイン層上や第
２のポリシリコン膜上にＴｉＳｉ2 膜を形成した状態で
ある。2A and 2B are schematic cross-sectional views of a semiconductor device, illustrating a conventional method of manufacturing a semiconductor device in the order of steps. FIG. 2A shows a state in which a polysilicon film or a gate oxide film is etched to form a gate electrode portion, and FIG. ) Is NMOS transistor part or PMOS
(C) shows a state in which a source / drain layer is formed, and a TiSi 2 film is formed on the source / drain layer and the second polysilicon film.
１…ＮＭＯＳトランジスタ部、２…ＰＭＯＳトランジス
タ部、３…ゲート電極部、４，５…ソース・ドレイン
部、１１…半導体基板、１２…ＬＯＣＯＳ酸化膜、１３
…ウェル、１４…ゲート酸化膜、１５…ポリシリコン
膜、１６…Ｎ+ イオン注入、１７，２２…Ａｓ+ イオン
注入、１８，２０…ＬＤＤ層、１９，２３…Ｂ+ イオン
注入、２１…サイドウォール酸化膜、２４，２５…ソー
ス・ドレイン層、２６…ＴｉＳｉ2 膜、３１…第１のポ
リシリコン膜、３２…第２のポリシリコン膜DESCRIPTION OF SYMBOLS 1 ... NMOS transistor part, 2 ... PMOS transistor part, 3 ... Gate electrode part, 4,5 ... Source / drain part, 11 ... Semiconductor substrate, 12 ... LOCOS oxide film, 13
... well, 14 ... gate oxide film, 15 ... polysilicon film, 16 ... N + ion implantation, 17,22 ... As + ion implantation, 18,20 ... LDD layer, 19,23 ... B + ion implantation, 21 ... side Wall oxide films, 24, 25: source / drain layers, 26: TiSi 2 film, 31: first polysilicon film, 32: second polysilicon film
Claims (9)
ト電極のＭＯＳトランジスタを構成素子として含む高集
積化した半導体装置において、 前記ポリシリコン膜の、厚さ方向の少なくとも一部に所
定濃度Ｎの窒素原子を有し、 前記所定濃度Ｎの前記窒素原子は、前記ポリシリコン膜
形成のＣＶＤ時に原料ガス中に窒素系ガスを混入させて
導入したことを特徴とする半導体装置。1. A highly integrated semiconductor device including, as a constituent element, a gate electrode MOS transistor having a polysilicon film, wherein at least a part of the polysilicon film in a thickness direction has a predetermined concentration N. Wherein the nitrogen atom having the predetermined concentration N is introduced by mixing a nitrogen-based gas into a source gas during the CVD for forming the polysilicon film.
上の前記所定濃度Ｎの窒素原子を有した第１のポリシリ
コン膜と、前記第１のポリシリコン膜上の窒素原子を含
まない第２のポリシリコン膜とを有して構成されるゲー
ト電極であることを特徴とする、請求項１に記載の半導
体装置。2. A first polysilicon film having nitrogen atoms of the predetermined concentration N on a gate oxide film of the MOS transistor, and a second polysilicon film containing no nitrogen atoms on the first polysilicon film. The semiconductor device according to claim 1, wherein the semiconductor device is a gate electrode including a silicon film.
≦１０原子％であることを特徴とする、請求項１または
２記載の半導体装置。3. The predetermined concentration N is 0.01 atomic% ≦ N
3. The semiconductor device according to claim 1, wherein ≦ 10 at%.
ト電極のＭＯＳトランジスタを構成素子として含む高集
積化した半導体装置の製造方法において、 熱酸化により、ゲート酸化膜を形成する工程と、 ＣＶＤ法による前記ポリシリコン膜形成の原料ガスに窒
素系ガスを混入し、前記ポリシリコン膜の、厚さ方向の
少なくとも一部に所定濃度Ｎの窒素原子を有した前記ポ
リシリコン膜を形成する工程とを有することを特徴とす
る半導体装置の製造方法。4. A method of manufacturing a highly integrated semiconductor device including as a constituent element a MOS transistor having a gate electrode formed with a polysilicon film, wherein: a step of forming a gate oxide film by thermal oxidation; Mixing a nitrogen-based gas into a source gas for forming the polysilicon film by a method, and forming the polysilicon film having a predetermined concentration of nitrogen atoms in at least a part of a thickness direction of the polysilicon film. A method for manufacturing a semiconductor device, comprising:
≦１０原子％であることを特徴とする、請求項４に記載
の半導体装置の製造方法。5. The predetermined concentration N is 0.01 atomic% ≦ N
The method of claim 4, wherein ≦ 10 atomic%.
ラン系ガスとドーパントガスとの混合ガスの内、いずれ
か一方のガスであることを特徴とする、請求項４に記載
の半導体装置の製造方法。6. The semiconductor device according to claim 4, wherein the source gas is one of a silane-based gas and a mixed gas of a silane-based gas and a dopant gas. Method.
とを特徴とする、請求項４に記載の半導体装置の製造方
法。7. The method according to claim 4, wherein the nitrogen-based gas is an NH 3 gas.
ｉＨ2 Ｃｌ2 ガス、ＳｉＨＣｌ3 ガス、ＳｉＣｌ4 およ
びＳｉ2 Ｈ6 ガスの内、何れか少なくとも１種のガスで
あることを特徴とする、請求項６に記載の半導体装置の
製造方法。8. The silane-based gas includes SiH 4 gas, S
7. The method of manufacturing a semiconductor device according to claim 6, wherein at least one of iH 2 Cl 2 gas, SiHCl 3 gas, SiCl 4 and Si 2 H 6 gas is used.
びＢ2 Ｈ6 ガスの内、何れか１種のガスであることを特
徴とする、請求項６に記載の半導体装置の製造方法。9. The method according to claim 6 , wherein the dopant gas is one of a BH 3 gas and a B 2 H 6 gas.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320014A JPH10163485A (en) | 1996-11-29 | 1996-11-29 | Semiconductor device and fabrication thereof |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320014A JPH10163485A (en) | 1996-11-29 | 1996-11-29 | Semiconductor device and fabrication thereof |
Publications (1)
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|---|---|
| JPH10163485A true JPH10163485A (en) | 1998-06-19 |
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ID=18116795
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|---|---|---|---|
| JP8320014A Pending JPH10163485A (en) | 1996-11-29 | 1996-11-29 | Semiconductor device and fabrication thereof |
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|---|---|
| JP (1) | JPH10163485A (en) |
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