JPH10163208A - Method and equipment for forming very small scale cu interconnection metal on semiconductor substrate - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce the number of times of switching from a wet process to a dry process. SOLUTION: A dielectric layer is formed on the upper surface of a substrate 10 in a super-clean environment, recesses 12a, 12b are formed in the dielectric layer via a mask, and a barrier layer 14 is formed thereon. In a less strict clean environment, a Cu layer 16 is formed, the surface of the barrier layer is exposed by mechanically polishing the Cu layer leaving the recessed parts, the exposed barrier layer is selectively eliminated, a barrier layer 18 is selectively formed on the surface of left Cu, and the substrate surface is flattened. Further in a super-clean environment, a dielectric layer is formed, and a Cu layer is formed on the upper layer by repeating the above steps. A via-hole penetrating the dielectric layers is formed in the recess 12a is formed, and electric interconnection between layers is obtained.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、微細化集積回路半
導体デバイス(microminiatureized integrated circuit
semiconductor devices)に関し、更に特定すれば、半
導体素子用高密度相互接続金属（メタルルジ： metallu
rgy)を生成するための製造装置および方法に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microminiatureized integrated circuit
More specifically, regarding semiconductor devices, a high-density interconnect metal for a semiconductor device (metallug: metallu
rgy) in a production apparatus and method.

【０００２】[0002]

【従来の技術】年とともに、集積回路の複雑度は劇的な
上昇を続けている。メモリ、マイクロプロセッサ、およ
びミニコンピュータに対する応用が進むに連れて、より
高度な微小微細化、より高速なスイッチング速度、およ
び小型化されしかも低コストの集積回路半導体素子に対
する要求が更に増大している。素子の微小微細化を高め
ることによって、性能および密集密度(packing densit
y)の改善および単位当たりのコスト低減が図られる。し
かしながら、微小微細化によって、歩留まりや信頼性の
低下を招き、相互接続部の性能およびノイズ・マージン
が悪化する。BACKGROUND OF THE INVENTION Over the years, the complexity of integrated circuits has increased dramatically. As the applications for memories, microprocessors, and minicomputers advance, the demands for higher miniaturization, higher switching speeds, and smaller and lower cost integrated circuit semiconductor devices are further increasing. By increasing the element miniaturization, performance and packing density (packing densit
y) is improved and cost per unit is reduced. However, miniaturization leads to reduced yield and reliability, and degrades interconnect performance and noise margin.

【０００３】半導体素子の微小微細化を進めるために
は、設計者は、剥がれのないＡｌ（アルミ）線のための
金属層、多レベル相互接続、および全体的な平面化に更
に頼らなければならないと思われる。他の代替案は、金
属部をＣｕに変更すること、および誘電率が低い絶縁材
料を用いることである。相互接続金属系にＣｕを使用す
ることは、Ｃｕが低い抵抗率および高い密度の電流を流
せることから、ＡｌおよびＡｌ合金に対する代替金属材
料として、長い間検討されている。しかしながら、その
使用は多くの問題を提起しており、該問題として、半導
体基板への拡散の可能性、様々な絶縁層に対するＣｕの
低接着力、およびブランケットＣｕ層にマスキングおよ
びエッチングを行い複雑な回路構造に組み入れることの
本来的な困難性、等があげられる。In order to advance the miniaturization of semiconductor devices, designers must further rely on metal layers, multilevel interconnects, and overall planarization for non-stripping Al (aluminum) lines. I think that the. Another alternative is to change the metal part to Cu and use an insulating material with a low dielectric constant. The use of Cu for the interconnect metal system has long been considered as an alternative metal material to Al and Al alloys because Cu can carry low resistivity and high density currents. However, its use raises a number of problems, including the potential for diffusion into semiconductor substrates, low adhesion of Cu to various insulating layers, and the masking and etching of blanket Cu layers to create complexities. There are inherent difficulties in incorporating it into the circuit structure.

【０００４】"Dual Damascene Copper Metallization P
rocess Using Chemical-MechanicalPolishing"と題する
S. Lakshminarayanan et al.の論文は、Ｃｕスパッタ堆
積技法(sputter deposition technics)を用いて、酸化
物層内の溝にＣｕを形成することにより、Ｃｕ金属相互
接続系を製造するプロセスについて記載している。過剰
なＣｕは、化学／機械的研磨を用いた研磨によって除去
し、溝の中にＣｕを残すものである。この記載されたプ
ロセスは、ドライな超クリーン環境において実施される
多数のプロセス工程、および研磨のようにウエットな、
即ち、本来「汚い」環境で実施されるプロセス工程を含
んでいる。ウエット環境からドライ環境にウエハを転送
する毎に、時間も費用も必要とする清浄および乾燥処理
を行わなければならない。ダマシーン・プロセス(Damas
cene process)と呼ばれる、記載されたプロセスは、こ
のようなドライ環境／ウエット環境間の移動を多く伴う
ため、コスト上昇および潜在的な歩留まりの低下を招
く。"Dual Damascene Copper Metallization P
entitled "Rocess Using Chemical-MechanicalPolishing"
A paper by S. Lakshminarayanan et al. Describes a process for fabricating a Cu metal interconnect system by forming Cu in trenches in an oxide layer using Cu sputter deposition technics. I have. Excess Cu is removed by polishing using chemical / mechanical polishing, leaving Cu in the grooves. The described process involves a number of process steps performed in a dry, ultra-clean environment, and wet, polishing-like,
That is, it includes process steps that are inherently performed in a "dirty" environment. Each time a wafer is transferred from a wet environment to a dry environment, a time consuming and costly clean and dry process must be performed. Damascene process
The described process, referred to as a cene process, involves many such transfers between dry / wet environments, resulting in increased costs and potentially reduced yields.

【０００５】Ｃｕの半導体物質への拡散は、種々のバリ
ア層を用いることによって防止することができるが、こ
れらの層は、Ｃｕの他の様々な誘電体物質への接着性を
高めるように作用する可能性もある。無電解メッキ技法
による金属パターンの規定も、"Selective and Blanket
Electroless Cu Plating Initiated By Contact Filli
ng"（著者−Dubin et al.、１９９５年６月２７−２９
日、ＶＭＩＣ会議、１９９５ ＩＳＭＩＣ、第３１５−
３２４頁）のような出版物に示唆されている。半導体に
おける無電解Ｃｕ堆積について記載した他の出版物
に、"Electroless Copper Deposition On Metals and M
etal Silicides"（著者−Cecilia Y. Mak,ＭＲＳ小冊
子、１９９４年８月、第５−６２頁）がある。[0005] The diffusion of Cu into semiconductor materials can be prevented by using various barrier layers, which act to enhance the adhesion of Cu to various dielectric materials. There is also a possibility. The rules for metal patterns by electroless plating are also described in "Selective and Blanket
Electroless Cu Plating Initiated By Contact Filli
ng "(author-Dubin et al., June 27-29, 1995).
Japan, VMIC Conference, 1995 ISMIC, No. 315-
324)). Other publications describing electroless Cu deposition on semiconductors include "Electroless Copper Deposition On Metals and M
etal Silicides "(author-Cecilia Y. Mak, MRS booklet, August 1994, pp. 5-62).

【０００６】無電解金属メッキを使用して半導体（Ｓ
Ｃ）金属相互接続構造を形成する際、従来のドライＳＣ
製造技術を、無電解および電気金属メッキにおいて必要
なウエット技術と組み合わせる必要がある。２つの技術
には異なる様々な要件があるので、半導体製造ラインに
おいてこれらを組み合わせることは非常に難しく、しか
も費用がかかるものとなる。電気メッキ、機械的研磨等
のように、ドライ技術のプロセスからウエット技術のプ
ロセスに変更するとき、ウエット・プロセスの後に、非
常に注意深く清浄処理および乾燥工程を実施しなければ
ならない。このプロセスは、時間も費用もかかるため、
できるだけ少なく抑えるべきである。A semiconductor (S) is formed using electroless metal plating.
C) When forming a metal interconnect structure, a conventional dry SC
Manufacturing technology must be combined with the wet technology required in electroless and electrometal plating. Due to the different requirements of the two technologies, combining them on a semiconductor manufacturing line is very difficult and expensive. When changing from a dry technology process to a wet technology process, such as electroplating, mechanical polishing, etc., very careful cleaning and drying steps must be performed after the wet process. This process is time-consuming and expensive,
Should be kept as low as possible.

【０００７】[0007]

【発明の概要】本発明の目的は、ＳＣ基板上に微小微細
加工されたＣｕ金属を形成する際に、ウエットからドラ
イへプロセスを変更する回数をできるだけ制限する方法
を提供することである。本発明の目的は、無電解および
電気メッキ技法を、機械／化学的研磨および関連プロセ
スと組み合わせることにより、Ｃｕ金属を製造するため
に必要な製造要素を収容する、新規な自己完結型の閉鎖
機構(self-contained enclosure)を提供することであ
る。本発明の他の目的は、従来の製造ラインに組み込み
可能な無電解および電気メッキによってＣｕ金属を製造
し、素子の残りの部分はドライな超クリーン環境を使用
して製造するための閉鎖機構および製造要素を提供する
ことである。本発明の更に他の目的は、Ｃｕメッキおよ
びデポジット層の平面化を利用し、環境を変える必要性
を少なくする方法および製造装置を提供することであ
る。SUMMARY OF THE INVENTION It is an object of the present invention to provide a method for limiting the number of times the process is changed from wet to dry when forming a finely processed Cu metal on an SC substrate. SUMMARY OF THE INVENTION It is an object of the present invention to combine a electroless and electroplating technique with mechanical / chemical polishing and related processes to accommodate a new self-contained closure mechanism that accommodates the manufacturing elements required to produce Cu metal. (self-contained enclosure). It is another object of the present invention to produce Cu metal by electroless and electroplating that can be incorporated into conventional production lines, and the rest of the device to be closed using a dry ultra-clean environment and a closure mechanism. To provide manufacturing elements. Still another object of the present invention is to provide a method and a manufacturing apparatus that utilize Cu plating and planarization of a deposit layer to reduce the need for changing the environment.

【０００８】上述の目的にしたがって、Ｃｕ相互接続金
属（メタルルジ）を形成する改良された方法を提示す
る。従来の技法によって基板の内部素子構造を形成した
後、基板表面に第１の誘電体層を形成する。レジスト・
マスクを形成し、露光し、現像することによって、レベ
ル１の相互接続金属を規定する。第１の層内に溝をエッ
チングによって形成し、マスクを除去する。これらの工
程は、全て、非常に小さい金属サイズに必要とされる、
非常にクリーンなドライ環境において実施される。表面
上および溝内にバリア層を堆積した後、Ｃｕ層を表面に
メッキし、このＣｕ層を研磨してバリア層を露出させ
る。次に、露出させたバリア層をエッチングによって除
去し、Ｃｕを研磨してこれを基板表面と同一面とする。
無電解メッキ技法を用いて、Ｃｕ上に第２のバリア層を
選択的に形成する。次に、基板を清浄化し乾燥させ、第
２の誘電体層を被着する。上述の工程を繰り返して、追
加のメタルルジ層を形成する。In accordance with the above objects, an improved method for forming a Cu interconnect metal (metallurgy) is presented. After forming the internal device structure of the substrate by a conventional technique, a first dielectric layer is formed on the surface of the substrate. Resist ・
A level one interconnect metal is defined by forming a mask, exposing and developing. Grooves are formed in the first layer by etching and the mask is removed. All of these steps are required for very small metal sizes,
Performed in a very clean dry environment. After depositing the barrier layer on the surface and in the trench, a Cu layer is plated on the surface and the Cu layer is polished to expose the barrier layer. Next, the exposed barrier layer is removed by etching, and the Cu is polished to make it flush with the substrate surface.
A second barrier layer is selectively formed on Cu using an electroless plating technique. Next, the substrate is cleaned and dried, and a second dielectric layer is deposited. The above steps are repeated to form an additional metallurgy layer.

【０００９】また、ＳＣ製造ラインに組み込むための、
Ｃｕ金属相互接続構造を形成する自己完結型の装置(sel
f-contained unit)も提示する。本発明の装置は、密閉
チャンバ、このチャンバに対してＳＣウエハの導入およ
び抽出を行う入出力ステーション、Ｃｕメッキ装置、お
よびチャンバ内の無電解メッキ槽、チャンバ内の主およ
び補助研磨装置、チャンバ内の装置間でウエハを移動さ
せる自動化割送り装置(automated indexer apparatu
s)、およびチャンバ内の装置を自動的に動作させる手段
を有する。[0009] In addition, for incorporation into the SC production line,
Self-contained device for forming Cu metal interconnect structures (sel
f-contained unit) is also presented. The apparatus of the present invention includes a closed chamber, an input / output station for introducing and extracting an SC wafer into and from this chamber, a Cu plating apparatus, an electroless plating tank in the chamber, a main and auxiliary polishing apparatus in the chamber, Automated indexer apparatu that moves wafers between different devices
s), and means for automatically operating equipment in the chamber.

【００１０】[0010]

【発明の実施の形態】ここで図面を参照すると、半導体
基板上で特定のプロセス工程を実施する、本発明の製造
装置の特定実施例が図示されている。図５は、このプロ
セスの工程を示している。ブロック１０１は、内部デバ
イス構造を含む半導体基板の上面上に誘電体層を形成す
ることを示している。この層は、当技術では公知の技法
によって、典型的にクラス１０００という非常にクリー
ンな雰囲気で形成する。基板は、種々の不純物領域、埋
込酸化物分離部、トランジスタ、抵抗等を含む内部構造
を有する。これらは当技術では公知であり、本発明の一
部をなすものではない。ブロック１０２は、基板上にレ
ジスト層をデポジットし、露光し、現像することによっ
て、所望の金属パターンを規定することを示している。
ブロック１０３は、プラズマ・エッチング等のような、
公知のドライ・エッチング技法を使用して、基板の露出
領域にエッチングを行うことを示している。ブロック１
０２、１０３によって示される工程を繰り返し、基板に
至るバイア・ホールまたは金属レベル間のバイア・ホー
ルを形成することができる。ブロック１０４は、レジス
ト・マスクを除去したことを示す。ブロック１０５は、
約１００ｎｍの薄いバリア層を、表面上および窪み即ち
溝に堆積することを示している。バリア層は典型的には
ＴｉＷであるが、公知のバリア層のいずれでもよく、こ
れも超クリーン環境において形成する。ブロック１０６
は、約２ｕｍの比較的厚いＣｕ層を、基板の表面上およ
び溝即ち窪みの中にデポジットすることを示している。
この厚さは、溝を基板の表面よりも高いレベルに削るの
に十分な大きさである。あるいは、公知の無電解メッキ
技法によって、Ｃｕ層を形成することも可能である。無
電解メッキを使用する場合、バリア層は、公知のよう
に、Ｐｄ、Ｐｔまたはその他の活性剤によって活性化さ
れなければならない。ブロック１０７は、バリア層まで
の機械的研磨によってＣｕ層を平面化することを示して
いる。ブロック１０８は、第１のバリア層の露出部分を
ウエット・エッチングを用いて除去することを示してい
る。ブロック１０９は、無電解メッキを用いて、Ｃｕ線
の上面に第２のバリア層を選択的に形成することを示し
ている。ブロック１０６〜１０９は全て、ウエット・プ
ロセス工程であり、通常クラス１０００の厳格さが緩い
環境で行われる。ブロック１１０は、超クリーン環境に
再導入するための準備として、基板を清浄化し乾燥させ
ることを示している。ブロック１１１は、基板上に第２
の誘電体層を形成し、前述のプロセスの一連の工程を繰
り返し、他の金属層を形成することを示している。Referring now to the drawings, there is shown a specific embodiment of a manufacturing apparatus of the present invention for performing certain process steps on a semiconductor substrate. FIG. 5 shows the steps of this process. Block 101 illustrates forming a dielectric layer on the top surface of the semiconductor substrate including the internal device structure. This layer is formed by techniques known in the art in a very clean atmosphere, typically of class 1000. The substrate has an internal structure including various impurity regions, buried oxide isolation portions, transistors, resistors, and the like. These are known in the art and do not form a part of the present invention. Block 102 illustrates depositing, exposing, and developing a resist layer on a substrate to define a desired metal pattern.
Block 103 includes a process such as plasma etching.
FIG. 4 illustrates that etching is performed on exposed regions of the substrate using known dry etching techniques. Block 1
The steps indicated by 02 and 103 can be repeated to form via holes to the substrate or vias between metal levels. Block 104 indicates that the resist mask has been removed. Block 105
It shows that a thin barrier layer of about 100 nm is deposited on the surface and in the depressions or grooves. The barrier layer is typically TiW, but may be any of the known barrier layers, also formed in an ultra-clean environment. Block 106
Shows that a relatively thick Cu layer of about 2 um is deposited on the surface of the substrate and in the grooves or depressions.
This thickness is large enough to cut the groove to a higher level than the surface of the substrate. Alternatively, the Cu layer can be formed by a known electroless plating technique. When using electroless plating, the barrier layer must be activated by Pd, Pt or other activators, as is known. Block 107 illustrates planarizing the Cu layer by mechanical polishing down to the barrier layer. Block 108 illustrates removing the exposed portions of the first barrier layer using a wet etch. Block 109 indicates that a second barrier layer is selectively formed on the upper surface of the Cu line using electroless plating. Blocks 106-109 are all wet process steps, typically performed in a less severe environment of class 1000. Block 110 illustrates cleaning and drying the substrate in preparation for reintroduction to the ultra-clean environment. Block 111 has a second
Is formed, and a series of steps of the above-described process are repeated to form another metal layer.

【００１１】図４Ａ〜図４Ｅは、本発明の方法および製
造装置によって実施されるプロセスの様々な段階におけ
る半導体基板を示している。該製造装置は自己完結型で
あり、半導体デバイス上にＣｕ相互接続金属をデポジッ
トし整形するためのいくつかのプロセス・ステップを実
施するように、設計されたものである。通常、デバイス
は、種々の誘電体分離部、及び領域を形成し、相互接続
金属系を受け入れる準備が整ったデバイス基板を生産す
るために必要なイオン注入工程を備えた、従来からのプ
ロセス・ラインにおいて製造される。従来の製造ライン
では、この処理は、典型的にクラス１のクリーン・ルー
ムの、非常にクリーンなドライ環境において実施され
る。この環境は、設置および維持が困難であるが、最新
の超微小微細加工デバイス構造を製造するためには、必
要なものである。本出願人の製造装置では、相互接続金
属を製造可能な一連の製造工程を集合化し、典型的にク
ラス１０００のクリーン・ルームの、環境がそれほど厳
格でない自己完結閉鎖機構内で実施する。相互接続金属
の製造の間に環境を変える回数は大幅に減少する。これ
により、製造コスト低減、デバイスを生産するために必
要な時間の短縮、および製品歩留まりの向上を図る。本
出願人のプロセスでは、ブロック１０５において第１の
バリア層の後に基板を除去し、ブロック１０６〜１０９
までの処理は、厳格さが緩いウエット環境において行わ
れる。従来技術では、これと同じ処理は数回の環境変更
を必要としている。FIGS. 4A-4E illustrate a semiconductor substrate at various stages of the process performed by the method and apparatus of the present invention. The fabrication equipment is self-contained and designed to perform several process steps for depositing and shaping Cu interconnect metal on semiconductor devices. Typically, the device is a conventional process line with the necessary ion implantation steps to produce various dielectric isolations and regions and to produce a device substrate ready to accept the interconnect metal system. Manufactured in In a conventional production line, this process is typically performed in a very clean dry environment in a Class 1 clean room. This environment is difficult to install and maintain, but is necessary to produce the latest ultra-microfabricated device structures. In Applicants' manufacturing equipment, a series of manufacturing processes capable of manufacturing interconnect metal are assembled and typically implemented in a class 1000 clean room, less environmentally self-contained closure. The number of environment changes during the fabrication of the interconnect metal is greatly reduced. As a result, the manufacturing cost can be reduced, the time required for producing the device can be reduced, and the product yield can be improved. In Applicants' process, the substrate is removed after the first barrier layer in block 105, and blocks 106-109
Are performed in a less severe wet environment. In the prior art, this same process requires several environment changes.

【００１２】ここで図４Ａ〜図４Ｅを参照すると、種々
の段階における相互接続構造を示す一連の連続的な断面
図によって、好適なプロセスが図示されている。図４Ａ
では、基板１０に相互接続構造の形状を規定する窪み１
２が設けられている様子が示されている。基板１０は、
分離構造、Ｐ／Ｎ接合、およびメモリ・セルやスイッチ
ング回路等を形成するドープ領域のような、従来の集積
回路構造が内部に埋め込まれている。レベルが低い方の
窪み１２ａは、誘電体層を貫通するバイア・ホールを規
定することができ、種々の素子領域およびバイア相互接
続回路構造の少なくとも一方に対する接点領域として機
能する。基板上の誘電体層内に形成された窪み１２ｂ
は、相互接続金属の形状を規定する。窪み１２ａ、１２
ｂは、従来の製造技法によって、本装置を超クリーン環
境に入れる前に、基板内に形成される。図４Ｂには、好
ましくはＴｉＷで作られＣＶＤまたはプラズマ・デポジ
ットによって形成された、バリア層または接着層１４が
示されている。Referring now to FIGS. 4A-4E, a preferred process is illustrated by a series of successive cross-sectional views showing the interconnect structure at various stages. FIG. 4A
Now, the depression 1 defining the shape of the interconnect structure in the substrate 10
2 is provided. The substrate 10
Conventional integrated circuit structures, such as isolation structures, P / N junctions, and doped regions forming memory cells, switching circuits, etc., are embedded therein. The lower level depressions 12a can define via holes through the dielectric layer and serve as contact areas for various device areas and / or via interconnect circuitry. Depression 12b formed in dielectric layer on substrate
Defines the shape of the interconnect metal. Depressions 12a, 12
b is formed in the substrate by conventional manufacturing techniques prior to placing the device in an ultra-clean environment. FIG. 4B shows a barrier or adhesive layer 14, preferably made of TiW and formed by CVD or plasma deposition.

【００１３】図４Ｃに示すように、電気メッキまたは無
電解メッキ技法を用いて、Ｃｕの厚い膜を層１４上に形
成する。層１６の厚さを調節して、溝を完全に埋めるよ
うにする。このプロセスは、ウエット環境において実施
する。図４Ｄに示すように、層１６の物質を層１４の表
面まで除去し、部分１６ａを窪み内に残すことによっ
て、基板表面を平面化する。図４Ｅに示すように、ウエ
ット・エッチングによって、バリア層１４の露出部分を
選択的に除去する。突出したＣｕ部分を研磨によって除
去し、第２の薄いバリア層１８をＣｕパターン表面上に
選択的に形成することによって、基板の表面を平面化す
る。このプロセスを繰り返すことによって、上に位置す
る他の金属層を形成することができる。As shown in FIG. 4C, a thick Cu film is formed on layer 14 using electroplating or electroless plating techniques. Adjust the thickness of layer 16 to completely fill the grooves. This process is performed in a wet environment. As shown in FIG. 4D, the substrate surface is planarized by removing the material of layer 16 to the surface of layer 14 and leaving portion 16a in the depression. As shown in FIG. 4E, the exposed portion of the barrier layer 14 is selectively removed by wet etching. The protruding Cu portion is removed by polishing, and the surface of the substrate is planarized by selectively forming the second thin barrier layer 18 on the Cu pattern surface. By repeating this process, another overlying metal layer can be formed.

【００１４】層１６の平面化は、図３に示す装置２０内
で達成される。研磨装置２０は、上面上に研磨パッド２
４が取り付けられた、回転可能なテーブル２２を有す
る。テーブル２２上に回転可能なウエハ・キャリア２６
を取り付け、パッド２４と接触するように基板１０を下
面上に配置する。適宜の構造２８が回転パッド上にスラ
リを分配する。ここで図１を参照すると、本発明の製造
装置の全体的な構造が、概略的に示されている。装置３
０は、関連する装置を密閉するためのチャンバ３２を有
する。装置内の空気環境は、従来の製造ライン程厳格で
はない。典型的に、クラス１０００のクリーン・ルーム
が適当である。[0014] Planarization of layer 16 is accomplished in apparatus 20 shown in FIG. The polishing apparatus 20 includes a polishing pad 2 on the upper surface.
4 has a rotatable table 22 to which it is attached. Wafer carrier 26 rotatable on table 22
Is mounted, and the substrate 10 is arranged on the lower surface so as to be in contact with the pad 24. A suitable structure 28 distributes the slurry on the rotating pad. Referring now to FIG. 1, the overall structure of the manufacturing apparatus of the present invention is schematically illustrated. Device 3
0 has a chamber 32 for sealing the associated device. The air environment in the device is not as strict as in conventional production lines. Typically, a class 1000 clean room is adequate.

【００１５】チャンバ３２に対して半導体ウエハの導入
および抽出を行うために、入力および出力ステーション
(input and output station)３４が設けられている。無
電解ＴｉＷデポジット・ステーション、および電気メッ
キまたは無電解メッキＣｕ・デポジット・ステーション
３８が設けられている。これらのステーションは、典型
的に、メッキ溶液で充填されたメッキ・タンク、および
ウエハを支持する運搬ステーションである。好ましく
は、予備／金属洗浄タンク４０および洗浄ステーション
も、チャンバ３２内に設けられている。主研磨装置４２
が設けられており、該装置は図３により詳しく示されて
いる。この装置は、Ｃｕ層の大部分を除去するために使
用され、従来のパッドおよびスラリを使用する。基板１
０の表面からスラリを除去するために、補助研磨装置も
備えることが好ましい。この装置は、通常、ＤＩ水(DI
water)および非常に滑らかなペーストのみを用いる。ス
ラリ／電解質供給装置４６が、チャンバ３２内に設けら
れている。基板を装置に向かって進ませたり、装置から
離れるように移動させることができる適当な自動インデ
クサ装置４６が、チャンバ３２内に設けられている。研
磨装置４２、４４、およびウオータ・ジェット洗浄装置
に隣接して、追加の転送装置４８を設けることが好まし
い。Input and output stations for introducing and extracting semiconductor wafers from chamber 32
(input and output station) 34 is provided. An electroless TiW deposit station and an electroplated or electroless plated Cu deposit station 38 are provided. These stations are typically a plating tank filled with a plating solution, and a transport station for supporting wafers. Preferably, a pre / metal wash tank 40 and a wash station are also provided in chamber 32. Main polishing device 42
And the device is shown in more detail in FIG. This device is used to remove most of the Cu layer and uses conventional pads and slurries. Substrate 1
In order to remove the slurry from the zero surface, it is preferable to provide an auxiliary polishing device. This device is usually equipped with DI water (DI
water) and only a very smooth paste are used. A slurry / electrolyte supply 46 is provided in the chamber 32. A suitable automatic indexer device 46 is provided in the chamber 32 that allows the substrate to be advanced toward and away from the device. Preferably, an additional transfer device 48 is provided adjacent to the polishing devices 42, 44 and the water jet cleaning device.

【００１６】装置３０の好適実施例が図２に示されてい
る。装置３０は、チャンバ３２、主研磨機４２、補助研
磨機４４、および電気メッキ・タンク３６、３８を備え
る電気メッキ・ステーション６０を有する。無負荷／負
荷ステーション(unload/loadstation)３４、ウオータ・
ジェット洗浄ステーション５０、タンク４０を収容した
洗浄ステーション６２、および自動インデクサ装置４６
も含まれている。また、この装置は、無電解バリア層メ
ッキ装置、およびバリア・エッチング槽も含んでいる。
図６に、基板上にＣｕをメッキする電気メッキ装置６０
を示している。装置６０は、ポンプ７４によって溶液を
循環させる溶液タンク７２、一定温度を保持する熱交換
機７６、およびフィルタ７８を含んでいる。内部バッフ
ル(internal baffle)８０が、バッフル８０上の電極８
２に取り付けられているウエハ１０に向けて溶液を送出
する。電極はモータ８４によって回転する。第２の電極
８６がタンク７２内に取り付けられ、電源８８から給電
される。A preferred embodiment of the device 30 is shown in FIG. The apparatus 30 has a chamber 32, a main polisher 42, an auxiliary polisher 44, and an electroplating station 60 with electroplating tanks 36,38. Unload / loadstation 34, water
A jet cleaning station 50, a cleaning station 62 containing the tank 40, and an automatic indexer device 46.
Is also included. The apparatus also includes an electroless barrier layer plating apparatus and a barrier etching bath.
FIG. 6 shows an electroplating apparatus 60 for plating Cu on a substrate.
Is shown. The device 60 includes a solution tank 72 in which a solution is circulated by a pump 74, a heat exchanger 76 for maintaining a constant temperature, and a filter 78. The internal baffle 80 is connected to the electrode 8 on the baffle 80.
The solution is delivered toward the wafer 10 attached to the wafer 2. The electrodes are rotated by a motor 84. A second electrode 86 is mounted in the tank 72 and is powered by a power supply 88.

【００１７】代替案として、活性化されている第１のバ
リア層１４上に、無電解デポジットによって、Ｃｕを形
成することも可能である。活性化は、超クリーン環境に
おいて行うことができる。無電解デポジット方法とは、
外部から電圧を印加することなく、電解質溶液から基板
上に物質薄膜層を形成することを意味する。デポジット
は、溶液内の金属イオン、還元剤、錯化剤と、触媒面上
のｐＨ調節剤との間の電気化学的反応によって生じる。
無電解金属デポジット・プロセスは、次の２工程に分割
することができる。即ち、触媒面上の還元剤の陽極酸化
と、金属イオンの陰極還元である。無電解デポジット・
プロセスにおける触媒物質の役割は、還元剤の触媒酸化
を与え、陽極反応が生じる表面上の部位から金属イオン
の陰極還元のための表面部位まで電子を搬送する導電性
物質として作用することである。ＴｉＷの無電解デポジ
ットは公知であり、ここでは具体的には論じない。As an alternative, it is possible to form Cu on the activated first barrier layer 14 by electroless deposition. Activation can be performed in an ultra-clean environment. What is the electroless deposit method?
This means that a material thin film layer is formed on a substrate from an electrolyte solution without applying a voltage from the outside. Deposits result from an electrochemical reaction between the metal ions, the reducing agent, the complexing agent in the solution and the pH adjusting agent on the catalyst surface.
The electroless metal deposition process can be divided into the following two steps. That is, anodic oxidation of the reducing agent on the catalyst surface and cathodic reduction of metal ions. Electroless deposit
The role of the catalytic material in the process is to provide catalytic oxidation of the reducing agent and act as a conductive material that transports electrons from the site on the surface where the anodic reaction occurs to the surface site for cathodic reduction of metal ions. Electroless deposits of TiW are known and will not be discussed here specifically.

【００１８】本発明の精神および範囲から逸脱すること
なく、装置３０には様々な修正が可能である。概して言
えば、装置３０内の処理装置は、ウエット・デポジット
および平面化装置、ならびに清浄化およびエッチング要
素のように、このような装置を支援する要素に関連す
る。装置の置き換えも可能である。例えば、従来の電気
メッキ装置は、無電解メッキ装置に置き換えることがで
きる。以上、好適実施例を参照しながら本発明を特定し
て図示しかつ説明したが、特許請求の範囲に規定された
一般的な発明概念の精神または範囲から逸脱することな
く、様々な変更や修正が可能であることは、当業者には
理解されよう。Various modifications may be made to device 30 without departing from the spirit and scope of the invention. Generally speaking, the processing equipment in apparatus 30 relates to elements that support such equipment, such as wet deposit and planarization equipment, and cleaning and etching elements. Device replacement is also possible. For example, a conventional electroplating apparatus can be replaced with an electroless plating apparatus. While the invention has been particularly shown and described with reference to preferred embodiments, various changes and modifications can be made without departing from the spirit or scope of the general inventive concept as defined in the appended claims. It will be appreciated by those skilled in the art that

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の製造装置の概略図である。FIG. 1 is a schematic view of a manufacturing apparatus of the present invention.

【図２】本発明の製造装置に用いて好適なクラスタ・ツ
ール装置の平面図である。FIG. 2 is a plan view of a cluster tool device suitable for use in the manufacturing apparatus of the present invention.

【図３】本発明の製造装置に用いて好適な機械的研磨装
置の側面図である。FIG. 3 is a side view of a mechanical polishing apparatus suitable for use in the manufacturing apparatus of the present invention.

【図４】Ａ〜Ｅは、本発明の製造装置において実施され
る処理の性質を示すための一連の断面図である。FIGS. 4A to 4E are a series of cross-sectional views showing the nature of processing performed in the manufacturing apparatus of the present invention.

【図５】本発明の一連のプロセス工程を示すブロック図
である。FIG. 5 is a block diagram showing a series of process steps of the present invention.

【図６】Ｃｕをデポジットするための電気メッキ装置を
示すブロック図である。FIG. 6 is a block diagram showing an electroplating apparatus for depositing Cu.

Claims (19)

【特許請求の範囲】[Claims] 【請求項１】 半導体デバイス上にＣｕ相互接続金属を
形成するための自己完結型の製造装置において、 密閉チャンバと、 処理対象の半導体ウエハを前記チャンバに導入する入力
ステーションと、 前記チャンバ内で処理した半導体ウエハを抽出する出力
ステーションと、 前記チャンバ内のＣｕメッキ装置ステーションと、 バリア金属無電解メッキ装置ステーションと、 主研磨装置ステーションと、 補助研磨装置ステーションと、 前記チャンバ内にあり、処理対象の半導体ウエハを、前
記入力ステーションから前記Ｃｕメッキステーション、
前記主研磨ステーション、前記補助研磨ステーション、
前記バリア金属エッチング・ステーションを介して前記
出力ステーションまで移動させ、関連する半導体製造装
置において高クリーン・ルーム環境を必要とする処理を
更に行うために、前記チャンバから抽出する自動インデ
クサ（指標）装置とからなることを特徴とする自己完結
型の製造装置。1. A self-contained manufacturing apparatus for forming a Cu interconnect metal on a semiconductor device, comprising: a closed chamber; an input station for introducing a semiconductor wafer to be processed into the chamber; An output station for extracting the processed semiconductor wafer, a Cu plating apparatus station in the chamber, a barrier metal electroless plating apparatus station, a main polishing apparatus station, an auxiliary polishing apparatus station, and a processing target in the chamber. Transferring the semiconductor wafer from the input station to the Cu plating station;
The main polishing station, the auxiliary polishing station,
An automatic indexer device for extracting from the chamber to move through the barrier metal etching station to the output station for further processing requiring a high clean room environment in the associated semiconductor manufacturing equipment; A self-contained manufacturing apparatus characterized by comprising: 【請求項２】 請求項１記載の自己完結型の装置におい
て、該装置は更に、前記チャンバ内にウエハ洗浄ステー
ションを含み、 前記自動インデクサ装置は、処理対象ウエハを前記ウエ
ハ洗浄ステーションにも送り出し可能であることを特徴
とする自己完結型の装置。2. The self-contained apparatus according to claim 1, further comprising a wafer cleaning station in said chamber, wherein said automatic indexer apparatus is capable of sending a wafer to be processed to said wafer cleaning station. A self-contained device. 【請求項３】 請求項１記載の自己完結型の装置におい
て、前記主研磨装置ステーションは、 回転可能なプラテンと、 前記プラテン上の研磨円盤と、 前記プラテン上へスラリを分配するスラリ分配手段と、 前記プラテンの上にあり、研磨対象のウエハを前記研磨
円盤に接触状態に支持する、回転可能なキャリアとを含
み、 前記補助研磨装置ステーションは、回転可能なプラテン
と、前記プラテン上の研磨円盤と、前記プラテンの上に
あり洗浄化対象のウエハを支持する回転可能なキャリア
と、前記プラテン上に水を分配する手段とを含んでいる
ことを特徴とする自己完結型の装置。3. The self-contained apparatus of claim 1, wherein the main polishing station comprises: a rotatable platen; a polishing disk on the platen; and a slurry distribution means for distributing slurry onto the platen. A rotatable carrier on the platen for supporting a wafer to be polished in contact with the polishing disk, the auxiliary polishing apparatus station comprising: a rotatable platen; and a polishing disk on the platen. A rotatable carrier on the platen for supporting a wafer to be cleaned, and means for distributing water on the platen. 【請求項４】 請求項１記載の自己完結型の装置におい
て、前記バリア金属層メッキ装置ステーションは、前記
層を無電解メッキするように構成され、前記Ｃｕメッキ
装置ステーションは、Ｃｕを無電解メッキするように構
成されていることを特徴とする自己完結型の装置。4. The self-contained apparatus according to claim 1, wherein the barrier metal layer plating station is configured to electrolessly plating the layer, and wherein the Cu plating station is configured to electrolessly deposit Cu. Self-contained device characterized in that it is configured to: 【請求項５】 請求項５記載の自己完結型の装置におい
て、前記バリア金属層メッキ装置は、ＴｉＷを無電解的
に堆積するように構成されていることを特徴とする自己
完結型の装置。5. The self-contained device according to claim 5, wherein the barrier metal layer plating device is configured to electrolessly deposit TiW. 【請求項６】 半導体基板上に極小スケールのＣｕ相互
接続金属を形成する方法において、 超クリーン環境において、前記基板の上面に、第１の誘
電体層を形成するステップと、 超クリーン環境において、前記基板上に、所望の相互接
続金属を規定するマスクを堆積し、露光し、現像するス
テップと、 前記マスクを介して、前記第１の誘電体層に溝をエッチ
ングするステップと、 前記マスクを除去するステップと、 バリア金属の薄い第１の層を形成するステップと、 厳格性が緩いクリーン環境において、電気または無電解
メッキ技法により、前記誘電体層上に厚いＣｕ層を形成
するステップと、 厳格性が緩いクリーン環境において、前記誘電体層の表
面の厚いＣｕ層を機械的に研磨して、前記バリア層の表
面を露出させるステップと、 厳格性が緩いクリーン環境において、前記露出されたバ
リア層を選択的に除去するステップと、 厳格性が緩いクリーン環境において、前記溝に残留する
Ｃｕの表面上に第２の薄いバリア層を選択的に形成する
ステップと、 超クリーン環境において、前記第１の誘電体層上に第２
の誘電体層を形成するステップと、 上述のステップを繰り返し、相互接続金属の上位層を形
成するステップとからなることを特徴とする方法。6. A method of forming a microscale Cu interconnect metal on a semiconductor substrate, comprising: forming a first dielectric layer on a top surface of the substrate in an ultra-clean environment; Depositing, exposing and developing a mask defining the desired interconnect metal on the substrate; etching a groove in the first dielectric layer through the mask; Removing; forming a thin first layer of barrier metal; forming a thick Cu layer on said dielectric layer by electrical or electroless plating techniques in a less stringent clean environment; Mechanically polishing the thick Cu layer on the surface of the dielectric layer to expose the surface of the barrier layer in a less stringent clean environment; Selectively removing the exposed barrier layer in a less rugged clean environment; and selectively depositing a second thin barrier layer on the surface of the Cu remaining in the trench in the less rigorous clean environment. Forming a second layer on said first dielectric layer in an ultra-clean environment.
Forming a dielectric layer, and repeating the above steps to form an upper layer of interconnect metal. 【請求項７】 請求項６記載の方法において、前記厚い
Ｃｕ層は、前記バリア層を導体ベースとして用い、電気
メッキ技法によって形成されることを特徴とする方法。7. The method of claim 6, wherein said thick Cu layer is formed by an electroplating technique using said barrier layer as a conductor base. 【請求項８】 請求項６記載の方法において、前記バリ
ア層を活性化させ、無電解メッキ技法により前記厚いＣ
ｕ層を形成することを特徴とする方法。8. The method of claim 6, wherein said barrier layer is activated and said thick C layer is formed by an electroless plating technique.
forming a u-layer. 【請求項９】 請求項８記載のプロセスにおいて、前記
バリア層の活性化は、Ｐｄによって得ることを特徴とす
る方法。9. The method according to claim 8, wherein the activation of the barrier layer is obtained by Pd. 【請求項１０】 請求項６記載の方法において、前記第
２バリア層は、厳格性が緩いクリーン環境において、無
電解メッキ技法によって形成されることを特徴とする方
法。10. The method according to claim 6, wherein the second barrier layer is formed by an electroless plating technique in a less stringent clean environment. 【請求項１１】 請求項６記載のプロセスにおいて、前
記溝は、超クリーン環境において、プラズマ・エッチン
グ技法を用いて前記基板内にエッチングされることを特
徴とする方法。11. The process of claim 6, wherein said grooves are etched in said substrate using a plasma etching technique in an ultra-clean environment. 【請求項１２】 請求項１１記載の方法において、前記
薄い第１バリア層は、超クリーン環境において、化学蒸
着技法によりＴｉＷを堆積することを特徴とする方法。12. The method of claim 11, wherein said thin first barrier layer deposits TiW by a chemical vapor deposition technique in an ultra-clean environment. 【請求項１３】 請求項１１記載の方法において、前記
薄い第１バリア層は、スパッタ堆積技法によって形成す
ることを特徴とする方法。13. The method of claim 11, wherein said thin first barrier layer is formed by a sputter deposition technique. 【請求項１４】 請求項７記載のプロセスにおいて、前
記マスキング処理は２工程処理であり、バイア・ホール
を規定する第１のマスクと、前記相互接続金属パターン
を規定する第２のマスクとを用いる工程であることを特
徴とする方法。14. The process of claim 7, wherein the masking process is a two-step process, using a first mask defining the via hole and a second mask defining the interconnect metal pattern. A method comprising the steps of: 【請求項１５】 請求項６記載の方法において、前記機
械的研磨は、機械的および化学的研磨の組み合わせであ
ることを特徴とする方法。15. The method of claim 6, wherein said mechanical polishing is a combination of mechanical and chemical polishing. 【請求項１６】 請求項６記載の方法において、前記バ
リア層はＴｉＷであることを特徴とする方法。16. The method according to claim 6, wherein said barrier layer is TiW. 【請求項１７】 請求項６記載の方法において、前記超
クリーン環境はクラス１であり、前記厳格性が緩いクリ
ーン環境はクラス１０００であることを特徴とする方
法。17. The method of claim 6, wherein the ultra-clean environment is Class 1 and the less stringent clean environment is Class 1000. 【請求項１８】 請求項６記載の方法において、前記厚
いＣｕ層は機械的に研磨されて前記下層のバリア層を露
出させ、前記バリア層は選択的にエッチングされて前記
基板の上面を露出させることを特徴とする方法。18. The method of claim 6, wherein the thick Cu layer is mechanically polished to expose the underlying barrier layer, and the barrier layer is selectively etched to expose an upper surface of the substrate. A method comprising: 【請求項１９】 請求項６記載の方法において、前記マ
スク処理は、２工程処理であり、接点ホールを規定する
第１マスクと、前記相互接続メタルルジ・パターンを規
定する第２マスクとを用いる工程であることを特徴とす
る方法。19. The method of claim 6, wherein the masking is a two-step process, using a first mask defining contact holes and a second mask defining the interconnect metallization pattern. A method characterized in that: