JPH10162571A - Semiconductor device - Google Patents
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- JPH10162571A JPH10162571A JP8317866A JP31786696A JPH10162571A JP H10162571 A JPH10162571 A JP H10162571A JP 8317866 A JP8317866 A JP 8317866A JP 31786696 A JP31786696 A JP 31786696A JP H10162571 A JPH10162571 A JP H10162571A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、メモリセルをMO
Sトランジスタとキャパシタで構成した半導体記憶回路
を有する半導体装置に係り、特に、信頼性を損なうこと
なく高集積化が可能な半導体装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention
The present invention relates to a semiconductor device having a semiconductor memory circuit including an S transistor and a capacitor, and more particularly to a semiconductor device capable of high integration without deteriorating reliability.
【0002】[0002]
【従来の技術】DRAM(Dynamic Random Access Memor
y)のメモリセルは、一個のMOSトランジスタと一個の
キャパシタで構成されている。そして、メモリセルへの
記憶情報の書き込みは、ビット線に印加された高電位ま
たは低電位を、MOSトランジスタを介してキャパシタ
に蓄積して保持することにより行われる。このキャパシ
タに蓄積する電荷量は、書き込み時に立ち上げるワ−ド
線の電位の低下により減少する。2. Description of the Related Art DRAM (Dynamic Random Access Memor)
The memory cell of y) is composed of one MOS transistor and one capacitor. Writing of storage information to a memory cell is performed by storing a high potential or a low potential applied to a bit line in a capacitor via a MOS transistor and holding the same. The amount of charge stored in the capacitor decreases due to a decrease in the potential of the word line which rises at the time of writing.
【0003】そこで、ワ−ド線の電位は、書き込み情報
である高電位よりも、さらにしきい値電圧分以上に電位
を上げている。このような技術に関しては、「IEEE
JOURNAL OF SOLID−STATE C
IRCUITS,VOL.26,NO.4, APRI
L 1991」などに開示されている。しかし、この技
術においては、メモリセルに書き込む電位が高電位の場
合には、ワ−ド線電位との電位差が小さいので、書き込
み電位が低下するおそれがある。このようにワ−ド線電
位が低下すると書き込み電位が不十分となり、読み出し
動作時のメモリセル信号が減少し、半導体装置の誤動作
を招く。このような問題を回避するためには、ワード線
電位を高くする必要がある。[0005] Therefore, the potential of the word line is higher than the high potential, which is the write information, by a threshold voltage or more. Regarding such technology, see "IEEE
JOURNAL OF SOLID-STATE C
IRCUITS, VOL. 26, NO. 4, APRI
L 1991 ". However, in this technique, when the potential to be written to the memory cell is high, the potential difference from the word line potential is small, so that the writing potential may decrease. When the word line potential decreases in this manner, the write potential becomes insufficient, the memory cell signal during the read operation decreases, and a malfunction of the semiconductor device is caused. In order to avoid such a problem, it is necessary to increase the word line potential.
【0004】一方、高集積化に適するDRAMは、微細
化技術の進歩により、さらに大容量化が進んでいる。こ
の微細化技術と共にゲ−ト酸化膜は薄くなり、膜の耐圧
が低下している。特に、メモリセルに書き込む電位が低
電位の場合は、ワ−ド線の高電位との電位差が大きく、
ワ−ド線の高電位を高くすると、MOSトランジスタの
ゲ−トとソ−スまたはドレインとの間の電界が大きくな
り、ゲ−ト酸化膜を破壊または劣化させるおそれがあ
る。On the other hand, DRAMs suitable for high integration have been further increased in capacity due to advances in miniaturization technology. With this miniaturization technique, the gate oxide film becomes thinner, and the withstand voltage of the film decreases. In particular, when the potential to be written to the memory cell is low, the potential difference from the high potential of the word line is large,
When the high potential of the word line is increased, the electric field between the gate and the source or drain of the MOS transistor becomes large, and the gate oxide film may be broken or deteriorated.
【0005】[0005]
【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、メモリセルのキャパシタに十分
な書き込み電位を印加するためにワ−ド線電位を高くす
ると、ゲ−ト酸化膜の耐圧を保障できない点である。本
発明の目的は、これら従来技術の課題を解決し、誤動作
と故障のない高信頼な高集積化が可能な半導体装置を提
供することである。The problem to be solved is that, in the prior art, if the word line potential is increased in order to apply a sufficient write potential to the capacitor of the memory cell, the gate oxide film will not be formed. The point is that the pressure resistance cannot be guaranteed. SUMMARY OF THE INVENTION An object of the present invention is to solve these problems of the prior art and to provide a semiconductor device capable of high reliability and high integration without malfunction and failure.
【0006】[0006]
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、(1)マトリクス状に配置
された複数のビット線Bt,Bb対と複数のワ−ド線W
0〜Wn、このワ−ド線W0〜Wnとビット線Bt,B
bの交点に配置され、電荷転送用のMOSトランジスタ
N0〜Nnと情報記憶用のキャパシタC0〜Cnからな
るメモリセルM0〜Mn、ビット線Bt,Bb対間に接
続されたセンスアンプSt,Sbを少なくとも有し、メ
モリセルM0〜Mnの記憶情報の読み取りおよび書き込
みを行なう半導体装置であって、ワ−ド線W0〜Wnの
電位を高電位Vch、中間電位Vc、低電位Vssに時
系列に出力するワード線電位制御回路WVCと、このワ
ード線電位制御回路WVCによりワ−ド線W0〜Wnが
高電位Vchに設定されている時に高電位の記憶情報
を、中間電位Vc時に低電位を、メモリセルM0〜Mn
へ書き込む書き込み制御回路WRCとを設け、書き込む
情報に応じてワ−ド線の電位を変えることにより、書き
込む情報に応じてワ−ド線の電位を十分に高くでき、メ
モリセルのキャパシタに印加する書き込み電位の低下を
回避でき、また、メモリセルのMOSトランジスタのゲ
−トとソ−スまたはドレインとの電界は従来に比べて小
さくでき、ゲ−ト酸化膜の破壊や劣化を抑止することが
できることを特徴とする。また、(2)上記(1)に記
載の半導体装置において、センスアンプSt,Sbは、
メモリセルM0〜Mnから出力された高電位のメモリセ
ル信号を増幅する第1のセンスアンプ(センスアンプS
P)と、メモリセルM0〜Mnから出力された低電位の
メモリセル信号を増幅する第2のセンスアンプ(センス
アンプSN)からなり、書き込み制御回路WRCは、セ
ンスアンプSP,SNを駆動制御し、ワード線電位制御
回路WVCによるワ−ド線の高電位設定中に、センスア
ンプSPによるメモリセル信号の増幅動作を完了させ、
ワード線電位制御回路WVCによるワ−ド線の中間電位
設定中に、センスアンプSNによるメモリセル信号の増
幅動作を完了させることを特徴とする。また、(3)上
記(1)もしくは(2)のいずれかに記載の半導体装置
において、ワード線電位制御回路WVCは、行アドレス
ストローブ信号(/RAS、尚、「/」はローアクティ
ブを意味する)の立上りと立下がりを検知する/RAS
検知手段(タイミング回路TC)と、このタイミング回
路TCの検知結果に基づき、ワード線を高電位電源(V
ch)もしくは中間電位電源(Vc)のいずれかに切り
替えて接続する電位切替手段(スイッチング回路SW)
とを少なくとも有することを特徴とする。また、(4)
上記(3)に記載の半導体装置において、書き込み制御
回路WRCは、スイッチング回路SWによるワード線の
接続先の切替動作を検知する切替検知手段(インバータ
I2およびNANDゲートNAN)を少なくとも有し、
このインバータI2およびNANDゲートNANによる
検知結果に対応して、少なくとも低電位の記憶情報のメ
モリセルへの書き込み制御を行なうことを特徴とする。
また(5)上記(1)もしくは(2)のいずれかに記載
の半導体装置において、ワード線電位制御回路WVC
は、予め生成された信号Rの伝達を所定時間遅延させる
遅延回路DC0と、直接入力した予め生成された信号R
および遅延回路DC0を介して入力した信号RのNAN
D演算を行うNANDゲートNT1と、このNANDゲ
ートNT1の出力に基づき、ワード線を高電位電源もし
くは中間電位電源のいずれかに切り替えて接続する電位
切替手段(スイッチング回路SC,ワードドライバWD
C)とを少なくとも具備し、ワード線を、高電位電源に
接続した後、遅延回路DC0による所定の時間経過後
に、中間電位電源に切り替えて接続することを特徴とす
る。また、(6)上記(1)から(5)のいずれかに記
載の半導体装置において、半導体装置の外部からの情報
の入力時、高電位VHと中間電位Vpを生成し、外部か
らの情報が高電位であれば、この情報を記憶させるメモ
リセルが接続されたビット線に高電位VHを、対のビッ
ト線に中間電位Vpを出力し、外部からの情報が低電位
であれば、この情報を記憶させるメモリセルが接続され
たビット線に中間電位Vpを、対のビット線に高電位V
Hを出力する外部情報書き込み手段(書き込み回路W
C)を設け、半導体装置の外部から低電位の情報が入力
されれば、ワード線電位制御回路WVCによるメモリセ
ルが接続されたワード線の中間電位設定時に、センスア
ンプSNを起動して中間電位Vpを低電位に増幅させて
メモリセルM0に印加することを特徴とする。また、
(7)上記(1)から(6)のいずれかに記載の半導体
装置において、半導体装置の外部への情報の出力時にお
けるワ−ド線の高電位を維持する期間を、半導体装置の
外部からの情報の入力時におけるワ−ド線の高電位を維
持する期間よりも短く設定する電位維持時間制御手段
(電位維持時間制御回路OS、あるいは、スイッチ素子
ST,SBとスイッチ制御回路BT)を設けることを特
徴とする。また、(8)上記(7)に記載の半導体装置
において、電位維持時間制御手段(電位維持時間制御回
路OS)は、ライトイネーブル信号(/WE)を検知す
る/WE検知手段(インバータIW1,IW2)と、こ
の/WE検知手段によるライトイネーブル信号の検知結
果が読み出し動作指示であれば、ワ−ド線の高電位から
中間電位への切り替えタイミングを早くさせるタイミン
グ制御手段(スイッチSW2、スイッチSW1と遅延回
路DC1)とを具備することを特徴とする。また、
(9)上記(7)に記載の半導体装置において、電位維
持時間制御手段は、ビット線対のそれぞれでメモリセル
とセンスアンプ間を接続制御するスイッチング手段(ス
イッチ素子ST,SB)と、半導体装置の外部への情報
の出力時、センスアンプSPによる高電位の増幅が終了
した時点で、スイッチ素子ST,SBを非導通にするス
イッチ制御回路BTとを少なくとも具備し、このスイッ
チ制御回路BTによりメモリセルおよびセンスアンプ間
の接続を切り離した後、センスアンプSNによる低電位
の増幅を行い、半導体装置の外部へ情報を出力すること
を特徴とする。In order to achieve the above object, a semiconductor device according to the present invention comprises (1) a plurality of pairs of bit lines Bt and Bb and a plurality of word lines W arranged in a matrix.
0 to Wn, the word lines W0 to Wn and the bit lines Bt and Bt.
b, memory cells M0 to Mn including charge transfer MOS transistors N0 to Nn and information storage capacitors C0 to Cn, and sense amplifiers St and Sb connected between a pair of bit lines Bt and Bb. A semiconductor device having at least a circuit for reading and writing information stored in memory cells M0 to Mn, wherein the potentials of word lines W0 to Wn are output in time series to a high potential Vch, an intermediate potential Vc, and a low potential Vss. A high-potential stored information when the word lines W0 to Wn are set to the high potential Vch by the word line potential control circuit WVC and a low potential when the intermediate potential Vc is set. Cells M0 to Mn
By providing a write control circuit WRC for writing data to the memory cell and changing the potential of the word line in accordance with the information to be written, the potential of the word line can be sufficiently increased in accordance with the information to be written and applied to the capacitor of the memory cell. The write potential can be prevented from lowering, and the electric field between the gate and the source or the drain of the MOS transistor of the memory cell can be made smaller than before, so that the destruction and deterioration of the gate oxide film can be suppressed. It is characterized by being able to. (2) In the semiconductor device according to the above (1), the sense amplifiers St and Sb may include:
A first sense amplifier (sense amplifier S) that amplifies a high-potential memory cell signal output from memory cells M0 to Mn.
P) and a second sense amplifier (sense amplifier SN) for amplifying a low-potential memory cell signal output from the memory cells M0 to Mn. The write control circuit WRC controls the drive of the sense amplifiers SP and SN. During the setting of the word line high potential by the word line potential control circuit WVC, the operation of amplifying the memory cell signal by the sense amplifier SP is completed;
While the word line potential control circuit WVC sets the intermediate potential of the word line, the operation of amplifying the memory cell signal by the sense amplifier SN is completed. (3) In the semiconductor device according to any one of the above (1) and (2), the word line potential control circuit WVC uses a row address strobe signal (/ RAS, where "/" means low active). ) Detect rising and falling of / RAS
Based on the detection means (timing circuit TC) and the detection result of the timing circuit TC, the word line is connected to a high potential power supply (V
ch) or an intermediate potential power supply (Vc) for switching to and connecting to the potential switch (switching circuit SW)
And at least Also, (4)
In the semiconductor device described in (3), the write control circuit WRC has at least a switching detection unit (an inverter I2 and a NAND gate NAN) that detects a switching operation of a connection destination of a word line by the switching circuit SW,
In response to the detection result by the inverter I2 and the NAND gate NAN, at least writing control of memory information of low potential to the memory cell is performed.
(5) In the semiconductor device according to any one of the above (1) and (2), the word line potential control circuit WVC
Is a delay circuit DC0 for delaying transmission of a previously generated signal R for a predetermined time, and a directly generated previously generated signal R
And NAN of signal R input via delay circuit DC0
A NAND gate NT1 for performing a D operation, and potential switching means (switching circuit SC, word driver WD) for switching the word line to either a high potential power supply or an intermediate potential power supply based on the output of the NAND gate NT1
C), wherein the word line is connected to the high potential power supply, and then switched to the intermediate potential power supply after a lapse of a predetermined time by the delay circuit DC0. (6) In the semiconductor device according to any one of (1) to (5), when information is input from outside the semiconductor device, the high potential VH and the intermediate potential Vp are generated, and the information from outside is generated. If the potential is high, the high potential VH is output to the bit line to which the memory cell for storing this information is connected, and the intermediate potential Vp is output to a pair of bit lines. Is applied to a bit line to which a memory cell for storing data is connected, and a high potential Vp is applied to a pair of bit lines.
H for outputting external information (writing circuit W
C), if low-potential information is input from outside the semiconductor device, the sense amplifier SN is activated and the intermediate potential is set when setting the intermediate potential of the word line to which the memory cell is connected by the word line potential control circuit WVC. Vp is amplified to a low potential and applied to the memory cell M0. Also,
(7) In the semiconductor device according to any one of the above (1) to (6), the period for maintaining the high potential of the word line at the time of outputting information to the outside of the semiconductor device is defined by the period from the outside of the semiconductor device. Potential holding time control means (potential holding time control circuit OS, or switch elements ST and SB and switch control circuit BT) which is set to be shorter than the period for maintaining the high potential of the word line when the information is input. It is characterized by the following. (8) In the semiconductor device described in (7), the potential maintaining time control means (potential maintaining time control circuit OS) includes a / WE detecting means (inverters IW1 and IW2) for detecting a write enable signal (/ WE). ), And if the result of detection of the write enable signal by the / WE detecting means is a read operation instruction, timing control means (switch SW2, switch SW1; And a delay circuit DC1). Also,
(9) In the semiconductor device described in (7), the potential maintaining time control means includes switching means (switch elements ST and SB) for controlling connection between the memory cell and the sense amplifier in each of the bit line pairs; And at least a switch control circuit BT for turning off the switch elements ST and SB when the high-potential amplification by the sense amplifier SP is completed at the time of outputting information to the outside of the device. After the connection between the cell and the sense amplifier is cut off, low potential amplification is performed by the sense amplifier SN, and information is output to the outside of the semiconductor device.
【0007】[0007]
【発明の実施の形態】以下、本発明の実施例を、図面に
より詳細に説明する。図1は、本発明の半導体装置の本
発明に係る構成の第1の実施例を示す回路図である。図
1において、Bt,Bbはビット線、W0〜Wnはワー
ド線、M0〜Mnはメモリセルをそれぞれ示している。
また、PCはプリチャージ回路、SPはビット線Bt,
Bb対を高電位に増幅する本発明の第1のセンスアンプ
としてのセンスアンプ、SNはビット線Bt,Bb対を
低電位に増幅する本発明の第2のセンスアンプとしての
センスアンプ、St,Sbは列選択信号(YS0〜YS
n)により選択されるトランスファMOSトランジスタ
(トランスファゲート)であり、これらの回路群をアレ
ーA0〜Anとしている。また、WVCは本発明に係る
ワード線電位制御回路、WRCは本発明に係る書き込み
制御回路である。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a circuit diagram showing a first embodiment of a configuration according to the present invention of a semiconductor device of the present invention. In FIG. 1, Bt and Bb indicate bit lines, W0 to Wn indicate word lines, and M0 to Mn indicate memory cells, respectively.
PC is a precharge circuit, SP is a bit line Bt,
A sense amplifier as a first sense amplifier of the present invention for amplifying the Bb pair to a high potential, SN is a sense amplifier as a second sense amplifier of the present invention for amplifying the bit lines Bt and Bb pair to a low potential, St, Sb is a column selection signal (YS0 to YS)
n) are transfer MOS transistors (transfer gates) selected by n), and these circuit groups are arrays A0 to An. WVC is a word line potential control circuit according to the present invention, and WRC is a write control circuit according to the present invention.
【0008】センスアンプSPは、コモンソース線CP
を介してPMOSトランジスタPSに接続され、PMO
SトランジスタPSのゲートはインバータIPの出力に
接続されている。同様にセンスアンプSNは、コモンソ
ース線CNを介してNMOSトランジスタNSに接続さ
れ、NMOSトランジスタNSのゲートはインバータI
Nを介してNANDゲートNANの出力に接続されてい
る。ビット線Bt,Bbは、トランスファMOSトラン
ジスタSt,Sbを介して入出力線(以下、IO線と称
する)IOt,IObに接続され、IO線IOt,IO
bはメインアンプMAと書き込み回路WCに接続されて
いる。The sense amplifier SP is connected to a common source line CP
Is connected to the PMOS transistor PS via the
The gate of the S transistor PS is connected to the output of the inverter IP. Similarly, the sense amplifier SN is connected to the NMOS transistor NS via a common source line CN, and the gate of the NMOS transistor NS is connected to the inverter I
It is connected to the output of the NAND gate NAN via N. The bit lines Bt and Bb are connected to input / output lines (hereinafter, referred to as IO lines) IOt and IOb via transfer MOS transistors St and Sb, respectively.
b is connected to the main amplifier MA and the write circuit WC.
【0009】メインアンプMAは、メモリセルの記憶情
報を半導体装置外部へ出力し、書き込み回路WCは、半
導体装置外部の情報をメモリセルに書き込む。メモリセ
ルのプレート線PLはプレート電圧を供給するプレート
電圧源VPLに接続されている。トランスファMOSト
ランジスタSt,Sbのゲートは、図示していない列選
択デコーダの出力を伝播する列選択線YS0〜YSnに
接続されている。また、ワード線W0〜Wnは、ワード
ドライバWDの出力に接続され、ワードドライバWDの
入力は行デコーダXDの出力に接続されている。ワード
ドライバWDは、PMOSトランジスタとNMOSトラ
ンジスタによるインバータであり、PMOSトランジス
タのソースにワード線駆動信号Fwが入力されている。
行デコーダXDの入力として、アドレスax0〜axn
の内の二つの信号が選択的に入力される。The main amplifier MA outputs information stored in the memory cell to the outside of the semiconductor device, and the write circuit WC writes information outside the semiconductor device to the memory cell. The plate line PL of the memory cell is connected to a plate voltage source VPL that supplies a plate voltage. The gates of the transfer MOS transistors St and Sb are connected to column selection lines YS0 to YSn that propagate the output of a column selection decoder (not shown). The word lines W0 to Wn are connected to the output of the word driver WD, and the input of the word driver WD is connected to the output of the row decoder XD. The word driver WD is an inverter including a PMOS transistor and an NMOS transistor, and receives a word line drive signal Fw at a source of the PMOS transistor.
As inputs to the row decoder XD, addresses ax0 to axn
Are selectively input.
【0010】以下、ワード線W0が選択されたと仮定し
て、回路の動作を説明する。尚、ワードドライバWDと
出力回路Iwは、PMOSトランジスタとNMOSトラ
ンジスタで構成するインバータであり、PMOSトラン
ジスタのソースをそれぞれ制御している。まず、ワード
線W0を選択するために、行デコーダXDの入力信号で
あるアドレスax0,ax1をHighレベルにする。
これにより、ワードドライバWDの入力はLowレベル
になり、PMOSトランジスタを活性状態にする。つま
り、ワード線W0とワード線駆動信号Fwを伝播する接
続線がつながり、ワード線W0にはワード線駆動信号F
wが伝播される。The operation of the circuit will be described below assuming that word line W0 is selected. Note that the word driver WD and the output circuit Iw are inverters composed of a PMOS transistor and an NMOS transistor, and respectively control the sources of the PMOS transistors. First, in order to select the word line W0, the addresses ax0 and ax1, which are input signals of the row decoder XD, are set to High level.
As a result, the input of the word driver WD becomes Low level, and the PMOS transistor is activated. That is, the word line W0 is connected to the connection line for transmitting the word line drive signal Fw, and the word line W0 is connected to the word line drive signal Fw.
w is propagated.
【0011】このワード線駆動信号Fwは、本発明に係
るワード線電位制御手段WVCにより、次のようにして
生成される。まず、本発明の/RAS検知手段としての
タイミング回路TCに、半導体装置の外部から行アドレ
スストローブ信号(/RAS)が入力されると、タイミ
ング回路TCは、この信号(/RAS)の立ち下がり時
期と立上り時期を検出し、出力信号を波形整形して、本
発明の電位切替手段としてのスイッチング回路SWに出
力する。尚、「/RAS」等における「/」はローアク
ティブを示す。The word line drive signal Fw is generated by the word line potential control means WVC according to the present invention as follows. First, when a row address strobe signal (/ RAS) is input from outside the semiconductor device to the timing circuit TC as the / RAS detection means of the present invention, the timing circuit TC determines the falling timing of the signal (/ RAS). And the rising timing is detected, and the waveform of the output signal is shaped and output to the switching circuit SW as the potential switching means of the present invention. Note that "/" in "/ RAS" or the like indicates low active.
【0012】スイッチング回路SWは、タイミング回路
TCからの信号(/RAS)が立ち下がると、ノードN
2をLowレベルに、またノードN1をHighレベル
にする。これにより、PMOSトランジスタPhhを導
通、PMOSトランジスタPccを非導通にする。逆に
信号/RASが立ち上がるとPMOSトランジスタPh
hを非導通に、PMOSトランジスタPccを導通にす
る。尚、本実施例では、タイミング回路TCの入力信号
を/RASにしているが他の行系の制御信号を用いても
良い。When the signal (/ RAS) from the timing circuit TC falls, the switching circuit SW switches to the node N.
2 is at a low level, and the node N1 is at a high level. As a result, the PMOS transistor Phh is turned on, and the PMOS transistor Pcc is turned off. Conversely, when the signal / RAS rises, the PMOS transistor Ph
h is turned off, and the PMOS transistor Pcc is turned on. In this embodiment, the input signal of the timing circuit TC is set to / RAS, but another row-related control signal may be used.
【0013】一方、ワード線駆動信号Fwを選択するた
めに、NANDゲートNAの入力アドレス信号a0,a
1を共にHighレベルとし、NANDゲートNAの出
力をLowレベルにする。ラッチ回路LCは、このNA
NDゲートNAの出力をラッチする回路であり、出力回
路Iwの入力に、NANDゲートNAの出力を伝播す
る。それにより、出力回路IwのPMOSトランジスタ
は活性状態になる。ここでは、行アドレスストローブ信
号/RASは事前に立ち下がっており、ワード線駆動信
号Fwは高電位Vchになり、選択したワード線W0の
電位も高電位Vchになる。そのため、ワード線W0に
接続されたメモリセルM0の電荷転送用のMOSトラン
ジスタN0は活性状態になる。On the other hand, in order to select the word line drive signal Fw, the input address signals a0, a of the NAND gate NA are selected.
1 are both at a high level, and the output of the NAND gate NA is at a low level. The latch circuit LC uses this NA
This circuit latches the output of the ND gate NA, and propagates the output of the NAND gate NA to the input of the output circuit Iw. Thereby, the PMOS transistor of the output circuit Iw is activated. Here, row address strobe signal / RAS has fallen in advance, word line drive signal Fw attains high potential Vch, and the potential of selected word line W0 also attains high potential Vch. Therefore, the charge transfer MOS transistor N0 of the memory cell M0 connected to the word line W0 is activated.
【0014】また、アレーA0〜Anのビット線Bt,
Bb対は、ワード線W0が高電位Vchになる前に、プ
リチャージ回路PCによりプリチャージレベルVpに充
電されている。そして、ワード線W0の電位が高電位V
chになると、ビット線BtにはメモリセルM0の記憶
情報(メモリセル信号)が出力される。ここで、書き込
み制御回路WRCの信号FSがHighレベルになる
と、PMOSトランジスタPSが活性状態になり、セン
スアンプSPが駆動される。メモリセルに書き込む電位
が高電位の場合をデータ「1」とし、メモリセルに書き
込む電位が低電位の場合をデータ「0」とすると、メモ
リセルの記憶情報が「1」の場合、センスアンプSPに
よりビット線Btは高電位に増幅され、対となるビット
線BbはプリチャージレベルVpに保持される。The bit lines Bt, Bt,
The Bb pair is charged to the precharge level Vp by the precharge circuit PC before the word line W0 becomes the high potential Vch. Then, the potential of the word line W0 becomes high potential V
When the channel becomes ch, the storage information (memory cell signal) of the memory cell M0 is output to the bit line Bt. Here, when the signal FS of the write control circuit WRC becomes High level, the PMOS transistor PS is activated, and the sense amplifier SP is driven. When the potential to be written to the memory cell is high, the data is “1”, and when the potential to be written to the memory cell is low, the data is “0”. When the storage information of the memory cell is “1”, the sense amplifier SP , The bit line Bt is amplified to a high potential, and the paired bit line Bb is held at the precharge level Vp.
【0015】また、メモリセルの記憶情報が「0」の場
合、センスアンプSPによりビット線Btは、プリチャ
ージレベルVpからメモリセル信号分だけ低下した電位
に保持され、対となるビット線Bbは高電位に増幅され
る。このようにビット線Bbを高電位に増幅した時、コ
モンソースCNのプリチャージレベルVpが電位を上げ
ようとするが、NMOSトランジスタDNが導通常態に
あるためプリチャージレベルVpを保つ。このようにし
てメモリセルに記憶された情報を読み出す場合、通常、
列選択信号YS0〜YSnの内のどれか一つがHigh
レベルになり、選択されたビット線対Bt,Bbの信号
がIO線に出力され、メインアンプMAを介して半導体
装置外部に出力される。また、ページモードの場合は、
列選択信号YS0〜YSnを順次選択し、ビット線対B
t,Bbの信号をIO線に順次出力する。When the information stored in the memory cell is "0", the sense amplifier SP holds the bit line Bt at a potential lower than the precharge level Vp by the amount of the memory cell signal. Amplified to high potential. When the bit line Bb is amplified to a high potential in this manner, the precharge level Vp of the common source CN attempts to increase the potential. However, the precharge level Vp is maintained because the NMOS transistor DN is in a normal conduction state. When reading information stored in a memory cell in this way, usually,
One of the column selection signals YS0 to YSn is High.
Level, and the signal of the selected bit line pair Bt, Bb is output to the IO line and output to the outside of the semiconductor device via the main amplifier MA. Also, in the page mode,
The column selection signals YS0 to YSn are sequentially selected, and the bit line pair B
The signals t and Bb are sequentially output to the IO line.
【0016】次に、行アドレスストローブ信号/RAS
は、列選択の終了に合わせてHighレベルに立ち上が
る。このようにして、信号(/RAS)がHighレベ
ルになると、タイミング回路TC及びスイッチング回路
SWを介して、ノードN2をHighレベルにしてノー
ドN1をLowレベルにする。その結果、ワード線駆動
信号Fwは中間電位Vcになり、ワード線W0も中間電
位Vcになる。ここで、ノードN1がLowレベルにな
ると、書き込み制御回路WRCのインバータI2の出力
がHighレベルとなり、NANDゲートNANの出力
がLowレベルになる。これにより、コモンソース線C
NをプリチャージレベルVpに保持していたNMOSト
ランジスタDNは非導通になり、NMOSトランジスタ
NSが活性化する。Next, a row address strobe signal / RAS
Rises to the High level at the end of the column selection. In this way, when the signal (/ RAS) becomes High level, the node N2 is set to High level via the timing circuit TC and the switching circuit SW, and the node N1 is set to Low level. As a result, the word line drive signal Fw becomes the intermediate potential Vc, and the word line W0 also becomes the intermediate potential Vc. Here, when the node N1 goes low, the output of the inverter I2 of the write control circuit WRC goes high, and the output of the NAND gate NAN goes low. Thereby, the common source line C
The NMOS transistor DN holding N at the precharge level Vp becomes non-conductive, and the NMOS transistor NS is activated.
【0017】コモンソース線CNが低電位VLに低下す
るのを受けてセンスアンプSNは駆動し、ビット線対B
t,Bbの信号差を低電位に増幅する。その後、アドレ
ス信号a0,a1はHighレベルになり、ワード線駆
動信号Fwを接地レベルにしてワード線W0も接地レベ
ルになる。尚、本実施例ではワード線の低電位を接地レ
ベルにしているが、特にこれに限らなくても良い。ま
た、センスアンプSNが増幅した低電位はワード線の低
電位と同じでも良く、それ以外でも良い。When the common source line CN drops to the low potential VL, the sense amplifier SN is driven, and the bit line pair B
The signal difference between t and Bb is amplified to a low potential. After that, the address signals a0 and a1 become High level, the word line drive signal Fw is set to the ground level, and the word line W0 is also set to the ground level. In this embodiment, the low potential of the word line is set to the ground level. However, the present invention is not limited to this. Further, the low potential amplified by the sense amplifier SN may be the same as the low potential of the word line, or may be other than that.
【0018】書き込み動作では、半導体装置外部からの
情報をメモリセルに書き込む書き込み回路WCは、高電
位と中間電位を出力する。以下、ワード線W0が選択さ
れたものとして説明する。ワード線W0が高電位Vch
の時に、書き込み回路WCの出力電位のどちらか一方を
メモリセルのキャパシタに印加し、他方の出力電位を対
をなすビット線の他方に印加する。書き込む情報が高電
位の場合は、前記動作によりメモリセルのキャパシタに
電位を印加できる。しかし、書き込む情報が低電位の場
合は、書き込み回路WCにより例えばビット線Btを介
してメモリセルM0に一旦は中間電位を書き込み、対を
なすビット線Bbに高電位を印加する。そして、ワード
線W0が中間電位Vcになった時点でセンスアンプSN
の低電位増幅を行い、メモリセルM0のキャパシタC0
に低電位を書き込む。In a write operation, a write circuit WC for writing information from outside the semiconductor device to a memory cell outputs a high potential and an intermediate potential. Hereinafter, description will be made assuming that the word line W0 is selected. Word line W0 is at high potential Vch
At this time, one of the output potentials of the write circuit WC is applied to the capacitor of the memory cell, and the other output potential is applied to the other of the paired bit lines. When the information to be written has a high potential, the above operation can apply a potential to the capacitor of the memory cell. However, when the information to be written has a low potential, the write circuit WC temporarily writes an intermediate potential to the memory cell M0 via the bit line Bt, for example, and applies a high potential to the bit line Bb forming a pair. When the word line W0 reaches the intermediate potential Vc, the sense amplifier SN
Of the capacitor C0 of the memory cell M0.
Is written with a low potential.
【0019】このように、本実施例の半導体装置では、
ワード線電位を時系列に高電位Vch、中間電位Vc、
低電位Vssに切り替え、メモリセルM0〜Mnに書き
込む記憶情報が高電位の場合はワード線が高電位Vch
の時にメモリセルM0〜MnのキャパシタC0〜Cnに
印加し、メモリセルM0〜Mnに書き込む記憶情報が低
電位の場合はワード線が中間電位Vcの時にメモリセル
M0〜MnのキャパシタC0〜Cnに印加する。これに
より、メモリセルM0〜Mnに書き込む情報に応じてワ
ード線の電位を十分に高くできるため、メモリセルM0
〜MnのキャパシタC0〜Cnに印加する電位は低下し
ない。As described above, in the semiconductor device of this embodiment,
The word line potential is changed in time series into a high potential Vch, an intermediate potential Vc,
When the potential is switched to the low potential Vss and the storage information to be written to the memory cells M0 to Mn is at the high potential, the word line
Is applied to the capacitors C0 to Cn of the memory cells M0 to Mn when the word line is at the intermediate potential Vc, the stored information is applied to the capacitors C0 to Cn of the memory cells M0 to Mn. Apply. Thereby, the potential of the word line can be made sufficiently high in accordance with the information to be written in the memory cells M0 to Mn.
To Mn of the capacitors C0 to Cn do not decrease.
【0020】また、ワード線が高電位Vchの時には書
き込み電位の低電位が印加されないので、ゲート酸化膜
にかかる電界は従来より小さい。このことにより、メモ
リセルのキャパシタに十分な書き込み電位を印加できる
と共に、ゲート酸化膜の破壊や劣化が起こりにくい半導
体装置となる。そして、この半導体装置を用いたシステ
ムの信頼性を向上させることができる。尚、メモリセル
以外にも、ワードドライバWDなどの回路において、ゲ
ート酸化膜に高電位Vchが印加されるが、ゲート酸化
膜が破壊や劣化する確率は、レイアウト面積比で、メモ
リセルアレーの方が圧倒的に大きいので、メモリセルに
過大な電界が掛かることを抑制すれば半導体装置の故障
を低減できる。When the word line is at the high potential Vch, a low write potential is not applied, so that the electric field applied to the gate oxide film is smaller than in the prior art. As a result, a sufficient write potential can be applied to the capacitor of the memory cell, and a semiconductor device in which the gate oxide film is less likely to be broken or deteriorated can be obtained. And the reliability of the system using this semiconductor device can be improved. In circuits other than memory cells, such as the word driver WD, a high potential Vch is applied to the gate oxide film. However, the probability of the gate oxide film being broken or deteriorated depends on the layout area ratio and the memory cell array. Is overwhelmingly large, so that if an excessive electric field is applied to the memory cell, the failure of the semiconductor device can be reduced.
【0021】次に、図2を用いて、本例の半導体装置の
本発明に係る動作説明を行う。図2は、図1における半
導体装置の本発明に係る動作例を示す説明図である。本
例は、ページモードでの読み出し動作波形を示してお
り、再書き込み動作波形でもある。本図において、/R
ASは行アドレスストローブ信号、Wnはワード線の電
位、Bはメモリセルが接続されているビット線Btの電
位、/Bはビット線Btと対をなすビット線の電位、Y
S0〜YSnは列選択信号をそれぞれ示している。ま
た、この動作波形は、メモリセルにデータ「1」が書き
込まれている場合を示す。Next, the operation of the semiconductor device of this embodiment according to the present invention will be described with reference to FIG. FIG. 2 is an explanatory diagram showing an operation example according to the present invention of the semiconductor device in FIG. This example shows a read operation waveform in the page mode, which is also a rewrite operation waveform. In the figure, / R
AS is a row address strobe signal, Wn is the potential of a word line, B is the potential of a bit line Bt to which a memory cell is connected, / B is the potential of a bit line paired with the bit line Bt, Y
S0 to YSn indicate column selection signals, respectively. This operation waveform shows a case where data “1” is written in the memory cell.
【0022】行アドレスストローブ信号/RASがHi
ghレベル期間中に、ビット線対Bt,Bbはプリチャ
ージレベルVpにプリチャージされている。そして、信
号/RASがLowレベルに立ち下がると、ワード線の
電位が高電位Vchに立ち上がる。ビット線Btの電位
Bにはメモリセルの記憶情報([1])であるメモリセ
ル信号Vsが出力される。このメモリセル信号Vsは、
図1のセンスアンプSPにより、高電位VHまで増幅さ
れる。When row address strobe signal / RAS is Hi
During the gh level period, the bit line pair Bt, Bb is precharged to the precharge level Vp. When the signal / RAS falls to the low level, the potential of the word line rises to the high potential Vch. A memory cell signal Vs, which is information stored in a memory cell ([1]), is output as the potential B of the bit line Bt. This memory cell signal Vs is
The signal is amplified to the high potential VH by the sense amplifier SP in FIG.
【0023】この時、ワード線の電圧Wは、次の関係式
を満たせば十分な書き込み電圧をメモリセルのキャパシ
タに印加できる。 Vch>VH+Vth ・・・(A) 尚、Vthは電荷転送用のMOSトランジスタのしきい
値電圧である。ここで、列選択信号YS0〜YSnが選
択的に高電位に印加されると、ビット線対の電位差
(B,/B)は、図1のIO線に出力され、メインアン
プMAを介して半導体装置の外部に記憶情報として読み
出される。ページモードでは、列選択信号YS0〜YS
nを順次選択することにより半導体装置外部に記憶情報
を順次読み出す。At this time, if the word line voltage W satisfies the following relational expression, a sufficient write voltage can be applied to the capacitor of the memory cell. Vch> VH + Vth (A) Vth is a threshold voltage of the MOS transistor for charge transfer. Here, when the column selection signals YS0 to YSn are selectively applied to a high potential, the potential difference (B, / B) of the bit line pair is output to the IO line in FIG. It is read out as stored information outside the device. In the page mode, the column selection signals YS0 to YS
By sequentially selecting n, stored information is sequentially read out of the semiconductor device.
【0024】このような列選択が終了するとワード線W
nを中間電位Vcに落とし、図1のセンスアンプSNを
駆動してビット線Bbの電位/Bを低電位VLに増幅す
る。この時、ワード線の電圧Wnは、次の関係式を満た
せば十分な書き込み電圧をメモリセルのキャパシタに印
加できる。 Vc>VL+Vth ・・・(B) そして、書き込み電位をキャパシタに印加したままワー
ド線の電位を低電位Vssに落とせば、記憶情報の書き
込み動作が終了する。When such column selection is completed, the word line W
n is lowered to the intermediate potential Vc, and the sense amplifier SN of FIG. 1 is driven to amplify the potential / B of the bit line Bb to the low potential VL. At this time, if the word line voltage Wn satisfies the following relational expression, a sufficient write voltage can be applied to the capacitor of the memory cell. Vc> VL + Vth (B) Then, if the potential of the word line is lowered to the low potential Vss while the write potential is applied to the capacitor, the write operation of the stored information is completed.
【0025】尚、本実施例では、メモリセルの記憶情報
を高電位としているが、記憶情報が低電位の場合でも動
作は同様に行えば良い。また、本実施例では、ワード線
の低電位を接地電位としているが、特にこれに限らなく
ても良い。また、メモリセルの電荷転送用のMOSトラ
ンジスタにPMOSトランジスタを用いても良く、ワー
ド線とビット線の電圧は反転した電圧を用いれば良い。
さらに、本実施例では折り返し型のビット線構成を用い
ているが、開放型のビット線構成を用いても良い。In this embodiment, the information stored in the memory cell is at a high potential. However, the operation may be performed in the same manner even when the stored information is at a low potential. Further, in this embodiment, the low potential of the word line is set to the ground potential. However, the present invention is not limited to this. Further, a PMOS transistor may be used as the MOS transistor for charge transfer of the memory cell, and the voltages of the word line and the bit line may be inverted voltages.
Furthermore, although the folded bit line configuration is used in this embodiment, an open bit line configuration may be used.
【0026】このように、本第1の実施例では、ワード
線が高電位の時には、メモリセルのビット線が低電位に
ならないので、電荷転送用のMOSトランジスタのゲー
トとソースまたはドレイン間には、過大な電界がかから
ない。その結果、ゲート酸化膜の破壊や劣化が起こりに
くい。また、記憶情報に応じてワード線電位を十分に高
くしているので、キャパシタに印加する電位を低下させ
ることがない。As described above, in the first embodiment, when the word line is at a high potential, the bit line of the memory cell does not go to a low potential, so that a voltage is applied between the gate and the source or drain of the MOS transistor for charge transfer. No excessive electric field is applied. As a result, destruction and deterioration of the gate oxide film hardly occur. Further, since the word line potential is sufficiently increased in accordance with the stored information, the potential applied to the capacitor is not reduced.
【0027】図3は、本発明の半導体装置の本発明に係
る構成の第2の実施例を示す回路図である。本図におい
て、Bt,Bbはビット線、W0〜Wnはワード線、M
0〜Mnがメモリセルであり、Diは入力データ、Do
は出力データをそれぞれ示している。また、PCはプリ
チャージ回路、SPは高電位に増幅する本発明の第1の
センスアンプとしてのセンスアンプ、SNは低電位に増
幅する本発明の第2のセンスアンプとしてのセンスアン
プである。FIG. 3 is a circuit diagram showing a semiconductor device according to a second embodiment of the present invention. In the figure, Bt and Bb are bit lines, W0 to Wn are word lines, M
0 to Mn are memory cells, Di is input data, Do
Indicates output data. Further, PC is a precharge circuit, SP is a sense amplifier as a first sense amplifier of the present invention which amplifies to a high potential, and SN is a sense amplifier as a second sense amplifier of the present invention which amplifies to a low potential.
【0028】センスアンプSPは、コモンソース線CP
を介してPMOSトランジスタPSに接続され、PMO
SトランジスタPSのゲートはインバータIPの出力に
接続されている。同様にセンスアンプSNは、コモンソ
ース線CNを介してNMOSトランジスタNSに接続さ
れ、NMOSトランジスタNSのゲートはインバータI
Nを介してNANDゲートNANの出力に接続されてい
る。ビット線Bt,BbはトランスファMOSトランジ
スタSt,Sbを介してIO線(入出力線)IOt,I
Obに接続され、IO線IOt,IObはメインアンプ
MAと、本発明の外部情報書き込み手段としての書き込
み回路WCに接続されている。The sense amplifier SP has a common source line CP
Is connected to the PMOS transistor PS via the
The gate of the S transistor PS is connected to the output of the inverter IP. Similarly, the sense amplifier SN is connected to the NMOS transistor NS via a common source line CN, and the gate of the NMOS transistor NS is connected to the inverter I
It is connected to the output of the NAND gate NAN via N. Bit lines Bt and Bb are connected to IO lines (input / output lines) IOt and I via transfer MOS transistors St and Sb.
Ob, and the IO lines IOt and IOb are connected to a main amplifier MA and a writing circuit WC as an external information writing unit of the present invention.
【0029】メモリセルのプレート線PLはプレート電
圧を供給するプレート電圧源VPLに接続されている。
トランスファMOSトランジスタSt,Sbのゲート
は、図示していない列選択デコーダの出力を伝播する列
選択線YSnに接続されている。また、ワード線W0〜
WnはサブワードドライバSWDの出力に接続されてい
る。サブワードドライバSWDには、行デコーダXDE
Cの出力信号MWt,MWb及びワード線駆動信号Fw
の信号線が接続されている。このワード線駆動信号Fw
は、ワードドライバWDCとスイッチング回路SCとタ
イミング回路TCにより構成された本発明に係るワード
電位制御回路からの出力信号である。The plate line PL of the memory cell is connected to a plate voltage source VPL for supplying a plate voltage.
The gates of the transfer MOS transistors St and Sb are connected to a column selection line YSn that propagates the output of a column selection decoder (not shown). In addition, word lines W0 to W0
Wn is connected to the output of the sub-word driver SWD. The sub-word driver SWD includes a row decoder XDE
C output signals MWt, MWb and word line drive signal Fw
Are connected. This word line drive signal Fw
Is an output signal from the word potential control circuit according to the present invention constituted by the word driver WDC, the switching circuit SC, and the timing circuit TC.
【0030】以下、ワード線W0が選択されたと仮定し
て、本実施例の各回路の動作を説明する。まず、ワード
線W0を選択するために、行デコーダXDECの入力信
号アドレスa1〜a3を全てHighレベルにする。こ
れにより、NANDゲートNA1の出力信号MWbはL
owレベル、インバータI1の出力信号MWtはHig
hレベルになる。これらの出力信号MWb,MWtを受
けて、サブワードドライバSWDを構成するPMOSト
ランジスタPWとNMOSトランジスタNWtは活性化
され導通常態になり、NMOSトランジスタNWbは非
導通状態となる。つまり、ワード線W0はワードドライ
バWDCの出力と接続され、ワード線駆動信号Fwを伝
播する。The operation of each circuit of this embodiment will be described below on the assumption that the word line W0 is selected. First, in order to select the word line W0, the input signal addresses a1 to a3 of the row decoder XDEC are all set to High level. As a result, the output signal MWb of the NAND gate NA1 becomes L
low level, the output signal MWt of the inverter I1 is High.
h level. Receiving these output signals MWb and MWt, the PMOS transistor PW and the NMOS transistor NWt constituting the sub-word driver SWD are activated and become a normal conduction state, and the NMOS transistor NWb is turned off. That is, the word line W0 is connected to the output of the word driver WDC, and propagates the word line drive signal Fw.
【0031】次に、ワード線駆動信号Fwは次のように
出力される。タイミング回路TCを制御する信号Rは行
アドレスストローブ信号/RASから生成した信号であ
り、プリチャージ時にはLowレベルで入力される。ま
た、アドレス信号ax1,ax2はLowレベルが入力
されている。さらに、プリチャージ信号XpもLowレ
ベルが入力されている。そのため、NMOSトランジス
タNW0は導通、PMOSトランジスタPW0は非導通
であり、ワード線駆動信号FwもLowレベルである。
従って、ワード線W0は低電位である。ここで、アドレ
ス信号ax1,ax2をHighレベルにすると、ノー
ドaはLowレベルとなり、NMOSトランジスタNW
0は非導通、PMOSトランジスタPW0は導通とな
る。Next, the word line drive signal Fw is output as follows. The signal R for controlling the timing circuit TC is a signal generated from the row address strobe signal / RAS, and is input at a low level during precharge. The address signals ax1 and ax2 are input at a low level. Further, a low level is also input to the precharge signal Xp. Therefore, the NMOS transistor NW0 is conductive, the PMOS transistor PW0 is nonconductive, and the word line drive signal Fw is also at the Low level.
Therefore, the word line W0 is at a low potential. Here, when the address signals ax1 and ax2 are set to High level, the node a is set to Low level, and the NMOS transistor NW
0 is non-conductive, and the PMOS transistor PW0 is conductive.
【0032】この時、PMOSトランジスタPhhが導
通状態であるため、ワード線駆動信号Fwは高電位Vc
hを出力する。従って、ワード線W0は高電位Vchと
なる。このようにしてワード線の電位が高くなると、メ
モリセルの記憶情報としてビット線Btにはメモリセル
信号が出力される。ここで、信号FPをHighレベル
にすれば、センスアンプSPが活性化され、センスアン
プSPはビット線Bt,Bb対間の信号差を高電位に増
幅する。尚、信号FPと同時に信号FNもHighレベ
ルにするが、ノードN1が高電位であるために、NAN
DゲートNANの出力がHighレベルになり、センス
アンプSNは非活性状態となっている。At this time, since the PMOS transistor Phh is conducting, the word line drive signal Fw is at the high potential Vc.
Output h. Therefore, the word line W0 has the high potential Vch. When the potential of the word line increases in this way, a memory cell signal is output to the bit line Bt as storage information of the memory cell. Here, when the signal FP is set to the high level, the sense amplifier SP is activated, and the sense amplifier SP amplifies the signal difference between the pair of bit lines Bt and Bb to a high potential. Note that the signal FN is also set to the high level at the same time as the signal FP, but since the node N1 is at a high potential, NAN
The output of the D gate NAN becomes High level, and the sense amplifier SN is inactive.
【0033】このようにワード線が高電位Vchを維持
している期間は、NANDゲートNT1の二つの入力の
少なくともどちらか一方がLowレベルである期間とな
る。そこで、信号RをHighレベルにすると、NAN
DゲートNT1の入力の一方はHighレベルになり、
他方は、本発明に係る遅延回路DC0の遅延時間(td
0)後にLowからHighレベルになる。これらの入
力信号を受けて本発明に係るNANDゲートNT1の出
力はLowレベルに切り替わり、本発明の電位切替手段
を一部構成するスイッチング回路SCのインバータIS
0とIS1の出力も切り替わる。As described above, the period in which the word line maintains the high potential Vch is a period in which at least one of the two inputs of the NAND gate NT1 is at the low level. Therefore, when the signal R is set to High level, NAN
One of the inputs of the D gate NT1 becomes High level,
The other is the delay time (td) of the delay circuit DC0 according to the present invention.
0) After that, the level changes from low to high. In response to these input signals, the output of the NAND gate NT1 according to the present invention switches to the low level, and the inverter IS of the switching circuit SC which partially constitutes the potential switching means of the present invention.
The outputs of 0 and IS1 also switch.
【0034】これらの信号が切り替わることにより、ス
イッチング回路SCと共に本発明の電位切替手段を構成
するワードドライバWDCにおけるノードN2はLow
からHighレベルになり、PMOSトランジスタPh
hを非導通にし、ノードN1はHighからLowレベ
ルになり、PMOSトランジスタPccを導通にする。
つまり、ワード線駆動信号Fwは中間電位Vcを出力
し、ワード線W0は中間電位Vcとなる。When these signals are switched, the node N2 of the word driver WDC which constitutes the potential switching means of the present invention together with the switching circuit SC is Low.
To the High level, and the PMOS transistor Ph
h is turned off, the node N1 changes from high to low level, and the PMOS transistor Pcc is turned on.
That is, the word line drive signal Fw outputs the intermediate potential Vc, and the word line W0 has the intermediate potential Vc.
【0035】また、このようにノードN1がHighか
らLowレベルになると、インバータI2を介してNA
NDゲートNANの出力はLowレベルに切り替わり、
インバータINの出力はHighレベルに切り替わる。
その結果、センスアンプSNは活性状態となり、ビット
線Bt,Bb対間の信号差を低電位に増幅する。センス
アンプSNが電圧増幅を完了した後、アドレスax1と
ax2及びプリチャージ信号XpをLowレベルにすれ
ば、ワード線W0は低電位となる。尚、本実施例では、
ワード線の低電位を接地電位にしているが、特にこれに
限らなくても良い。When the node N1 changes from High to Low level, the node N1 is connected to the node N1 via the inverter I2.
The output of the ND gate NAN switches to Low level,
The output of the inverter IN switches to a high level.
As a result, the sense amplifier SN is activated, and amplifies the signal difference between the pair of bit lines Bt and Bb to a low potential. If the addresses ax1 and ax2 and the precharge signal Xp are set to Low level after the sense amplifier SN completes the voltage amplification, the word line W0 becomes low potential. In this embodiment,
Although the low potential of the word line is set to the ground potential, the invention is not limited to this.
【0036】次に、本実施例の書き込み動作を説明す
る。書き込み動作では、書き込み回路WCが出力する書
き込み電位の高電位VHと中間電位VPのどちらか一方
を、ワード線が高電位Vchの時にメモリセルのキャパ
シタに印加し、他方の書き込み電位を対をなすビット線
の他方に印加する。書き込む電位が高電位の時は、前記
動作によりメモリセルのキャパシタに書き込み電位を印
加できる。しかし、書き込む電位が低電位の時は、メモ
リセルのキャパシタに一旦中間電位VPを印加し、ワー
ド線の電位を中間電位にしてからセンスアンプSNの低
電位増幅を用いてキャパシタに印加する。この後、ワー
ド線を低電位にすれば書き込み動作は終了する。Next, the write operation of this embodiment will be described. In the write operation, one of the high potential VH and the intermediate potential VP of the write potential output from the write circuit WC is applied to the capacitor of the memory cell when the word line is at the high potential Vch, and the other write potential forms a pair. Applied to the other bit line. When the writing potential is high, the writing operation can be applied to the capacitor of the memory cell by the above operation. However, when the writing potential is low, the intermediate potential VP is temporarily applied to the capacitor of the memory cell, the potential of the word line is set to the intermediate potential, and then applied to the capacitor using the low potential amplification of the sense amplifier SN. Thereafter, when the word line is set to a low potential, the write operation is completed.
【0037】尚、読み出し動作時には、書き込み回路W
Cの出力ノードはハイインピーダンスでなければならな
い。そこで、ライトイネーブル信号/WEがHighレ
ベルの時は、IO線に信号を出力するPMOSトランジ
スタとNMOSトランジスタは非導通にする。このよう
に、本第2の実施例では、ワード線電位を時系列に高電
位、中間電位、低電位に切り替え、メモリセルに書き込
む記憶情報が高電位の場合は、ワード線が高電位の時に
メモリセルのキャパシタに印加し、また、メモリセルに
書き込む記憶情報が低電位の場合は、ワード線が中間電
位の時にメモリセルのキャパシタに印加する。During a read operation, the write circuit W
The output node of C must be high impedance. Therefore, when the write enable signal / WE is at a high level, the PMOS transistor and the NMOS transistor that output a signal to the IO line are turned off. As described above, in the second embodiment, the word line potential is switched to the high potential, the intermediate potential, and the low potential in a time series, and when the storage information to be written to the memory cell is at the high potential, the word line potential is switched to the high potential. When the potential applied to the capacitor of the memory cell and the storage information to be written to the memory cell is low, the potential is applied to the capacitor of the memory cell when the word line is at the intermediate potential.
【0038】次に、図4を用いて本例の半導体装置の本
発明に係る動作説明を行う。図4は、図3における半導
体装置の本発明に係る動作例を示す説明図である。本例
は動作波形を示しており、図4(a)は、半導体装置外
部からの情報をメモリセルに書き込むための動作であ
る。また、図4(b)は、メモリセルの記憶情報を読み
出すための動作であり、メモリセルの記憶情報を再書き
込みするための動作でもある。それぞれ横軸は時間、縦
軸は電圧を示している。Next, the operation of the semiconductor device of this embodiment according to the present invention will be described with reference to FIG. FIG. 4 is an explanatory diagram showing an operation example of the semiconductor device in FIG. 3 according to the present invention. This example shows operation waveforms, and FIG. 4A shows an operation for writing information from outside the semiconductor device to a memory cell. FIG. 4B shows an operation for reading information stored in a memory cell and an operation for rewriting information stored in a memory cell. The horizontal axis represents time, and the vertical axis represents voltage.
【0039】本動作波形では、ワード線の電圧W、メモ
リセルが接続されているビット線の電圧B、そのビット
線と対をなすビット線の電圧/B、列デコーダが出力す
る列選択信号Ysを模式的に示している。図4(a)に
示す書き込み動作において、メモリセルが保持している
記憶情報を高電位とし、書き込む情報を低電位として説
明する。まず、ワード線の電位が高電位Vchに達する
までに、メモリセル信号Vsがビット線の電圧Bに出力
される。このメモリセル信号Vsは図3のセンスアンプ
SPにより、高電位VHまで増幅される。この時、ワー
ド線の電圧Wは、前述した(A)式を満たせば、十分な
書き込み電圧をメモリセルのキャパシタに印加できる。In this operation waveform, the voltage W of the word line, the voltage B of the bit line to which the memory cell is connected, the voltage / B of the bit line paired with the bit line, the column selection signal Ys output by the column decoder Is schematically shown. In the writing operation illustrated in FIG. 4A, description is given on the assumption that stored information held by a memory cell is at a high potential and information to be written is at a low potential. First, the memory cell signal Vs is output as the bit line voltage B before the word line potential reaches the high potential Vch. This memory cell signal Vs is amplified to the high potential VH by the sense amplifier SP of FIG. At this time, if the voltage W of the word line satisfies the above expression (A), a sufficient write voltage can be applied to the capacitor of the memory cell.
【0040】次に、列選択信号Ysが高電位に印加され
ると、ビット線対はIO線IOt,IObを介して書き
込み回路WCの出力と接続される。書き込む情報を低電
位にするため、一旦はメモリセルのキャパシタに中間電
位(VP)を印加し、対をなすビット線の他方には高電
位/B(VH)を印加する。この後、ワード線電位Wを
中間電位Vcに落とし、図3のセンスアンプSNを駆動
してビット線の電位Bを低電位VLに増幅する。この
時、ワード線の電圧Wは、前述した(B)式を満たせ
ば、十分な書き込み電圧をメモリセルのキャパシタに印
加できる。Next, when the column selection signal Ys is applied to a high potential, the bit line pair is connected to the output of the write circuit WC via the IO lines IOt and IOb. In order to make the information to be written have a low potential, an intermediate potential (VP) is once applied to the capacitor of the memory cell, and a high potential / B (VH) is applied to the other of the paired bit lines. Thereafter, the word line potential W is dropped to the intermediate potential Vc, and the sense amplifier SN in FIG. 3 is driven to amplify the bit line potential B to the low potential VL. At this time, if the voltage W of the word line satisfies the above expression (B), a sufficient write voltage can be applied to the capacitor of the memory cell.
【0041】書き込み電位を保ったままワード線の電位
を低電位に落とせば、記憶情報の書き込み動作が終了す
る。尚、本実施例では、メモリセルの記憶情報を高電
位、書き込み情報を低電位としているが、記憶情報を低
電位、書き込み情報を高電位としても回路の動作は同様
に行えば良い。また、記憶情報と書き込み電位が同じで
も回路の動作は同様に行えば良い。When the potential of the word line is lowered to a low potential while maintaining the write potential, the write operation of the stored information is completed. In this embodiment, the storage information of the memory cell is set to a high potential and the write information is set to a low potential. However, the operation of the circuit may be performed in the same manner even when the storage information is set to a low potential and the write information is set to a high potential. Further, even when the storage potential and the write potential are the same, the operation of the circuit may be performed in the same manner.
【0042】このように、本第2の実施例では、ワード
線の高電位を保持する期間は遅延回路の遅延時間で決め
ているので、半導体装置外部からの入力する行アドレス
ストローブ信号/RASなどの位相のずれが生じてもワ
ード線が高電位を保つ期間はずれない。つまり、ワード
線が高電位となっている期間が延びて、ビット線が低電
位になる期間と重ならない。このことにより、電荷転送
用のMOSトランジスタのゲートとソースまたはドレイ
ン間に過大な電界がかからない。従って、ゲート酸化膜
の破壊や劣化が起こりにくい。また、記憶情報に応じて
ワード線電位を十分に高くしているため、キャパシタに
印加する電位を低下させることがない。As described above, in the second embodiment, the period during which the high potential of the word line is held is determined by the delay time of the delay circuit, and therefore the row address strobe signal / RAS or the like input from outside the semiconductor device is used. Even if the phase shift occurs, the period during which the word line maintains the high potential does not deviate. That is, the period in which the word line is at a high potential is extended, and does not overlap with the period in which the bit line is at a low potential. Thus, no excessive electric field is applied between the gate and the source or the drain of the MOS transistor for charge transfer. Therefore, destruction and deterioration of the gate oxide film hardly occur. Further, since the word line potential is sufficiently increased according to the stored information, the potential applied to the capacitor is not reduced.
【0043】図5は、本発明の半導体装置の本発明に係
る構成の第3の実施例を示す回路図である。本例は、図
3に示した実施例に、動作モードにより信号の遅延時間
を切り替える回路を追加したものであり、それ以外は図
3に示した実施例と同様である。本例における本発明に
係る電位維持時間制御回路OSは、ライトイネーブル信
号/WEを入力とし、本発明の/WE検知手段としての
インバータIW1,IW2により、相補的な信号W,/
Wを発生する。また、信号Rは、本発明のタイミング制
御手段を構成する遅延回路DC1とスイッチSW1から
なる経路、またはスイッチSW2のみの経路を通ってタ
イミング回路TCに入力される。スイッチSW1は、ラ
イトイネーブル信号/WEがLowレベル時にインバー
タIW1から出力される信号Wにより接続され、ライト
イネーブル信号/WEがHighレベル時に切り離され
る。また、スイッチSW2は、インバータIW2によ
り、スイッチSW1と逆の動作を行う。FIG. 5 is a circuit diagram showing a semiconductor device according to a third embodiment of the present invention. This embodiment is the same as the embodiment shown in FIG. 3 except that a circuit for switching the signal delay time according to the operation mode is added to the embodiment shown in FIG. In the present embodiment, the potential maintaining time control circuit OS according to the present invention receives the write enable signal / WE as an input, and the complementary signals W and / W are output by the inverters IW1 and IW2 as the / WE detecting means of the present invention.
Generates W. Further, the signal R is input to the timing circuit TC through a path including the delay circuit DC1 and the switch SW1 or a path including only the switch SW2, which constitutes the timing control unit of the present invention. The switch SW1 is connected by the signal W output from the inverter IW1 when the write enable signal / WE is at a low level, and is disconnected when the write enable signal / WE is at a high level. The switch SW2 performs the reverse operation of the switch SW1 by the inverter IW2.
【0044】書き込み動作時は、ライトイネーブル信号
/WEはLowレベルであり、スイッチSW1が閉じ、
スイッチSW2が開いている。そのため、信号Rは、遅
延回路DC1→スイッチSW1→遅延回路DC2を通る
ので、NANDゲートNT1の入力に到達するのが遅く
なり、ワード線W0が高電位に維持される期間が長くな
る。一方、読み出し動作時は、ライトイネーブル信号/
WEはHighレベルであり、スイッチSW2が閉じて
いる。そのため、信号Rは、遅延回路DC2だけを通
り、NANDゲートNT1の入力に到達する。そのため
ワード線W0は高電位に維持される期間が短く、センス
アンプSNが駆動する時期も読み出し動作に比べて早く
なる。この結果、列選択信号YSnをHighレベルに
する時期を早くでき、メモリセルの記憶情報を速く読み
出すことができる。At the time of the write operation, the write enable signal / WE is at the low level, the switch SW1 is closed,
Switch SW2 is open. Therefore, since the signal R passes through the delay circuit DC1, the switch SW1, and the delay circuit DC2, the signal R arrives at the input of the NAND gate NT1 later, and the period during which the word line W0 is maintained at a high potential becomes longer. On the other hand, during the read operation, the write enable signal /
WE is at a high level, and the switch SW2 is closed. Therefore, the signal R passes through only the delay circuit DC2 and reaches the input of the NAND gate NT1. Therefore, the period during which the word line W0 is maintained at a high potential is short, and the time when the sense amplifier SN is driven is earlier than in the read operation. As a result, the time when the column selection signal YSn is set to the High level can be earlier, and the information stored in the memory cell can be read out quickly.
【0045】次に、図6を用いて本例の半導体装置の本
発明に係る動作説明を行う。図6は、図5における半導
体装置の本発明に係る動作例を示す説明図である。本例
は動作波形を示しており、図6(a)は、半導体装置外
部からの情報をメモリセルに書き込むための動作を示し
ている。また、図6(b)は、メモリセルの記憶情報を
読み出すための動作であり、メモリセルの記憶情報を再
書き込みするための動作でもある。それぞれ横軸は時
間、縦軸は電圧を示している。図6(b)における読み
出し動作では、図6(a)における書き込み動作(a)
と比較して、ワード線Wを高電位Vchに維持する期間
が短く(「td1+td2」に対して「td2」の
み)、早い時期にワード線の電位を中間電位Vcにして
いる。Next, the operation of the semiconductor device of this embodiment according to the present invention will be described with reference to FIG. FIG. 6 is an explanatory diagram showing an operation example according to the present invention of the semiconductor device in FIG. This example shows operation waveforms, and FIG. 6A shows an operation for writing information from outside the semiconductor device to the memory cells. FIG. 6B shows an operation for reading information stored in a memory cell and also an operation for rewriting information stored in a memory cell. The horizontal axis represents time, and the vertical axis represents voltage. In the read operation in FIG. 6B, the write operation (a) in FIG.
As compared to the case, the period during which the word line W is maintained at the high potential Vch is shorter (only “td2” with respect to “td1 + td2”), and the potential of the word line is set to the intermediate potential Vc earlier.
【0046】図6(a)に示す書き込み動作では、列選
択信号Ysによりビット線が選択され、書き込み回路に
より書き込み電位がメモリセルに印加されるまで、ワー
ド線の電位Wは高電位Vchを維持しなければならな
い。この維持する期間は、図5における遅延回路DC1
の遅延時間td1と遅延回路DC2の遅延時間td2と
の和である。それに対して、図6(b)に示す読み出し
動作では、メモリセルの記憶情報をできるだけ速く読み
出すために、ワード線の電位Wが高電位Vchを維持す
る期間を、図5の遅延回路DC2の遅延時間td2だけ
にしている。In the write operation shown in FIG. 6A, the bit line is selected by the column selection signal Ys, and the word line potential W is maintained at the high potential Vch until the write circuit applies a write potential to the memory cell. Must. This maintaining period corresponds to the delay circuit DC1 in FIG.
And the delay time td2 of the delay circuit DC2. On the other hand, in the read operation shown in FIG. 6B, in order to read out the storage information of the memory cell as quickly as possible, the period in which the potential W of the word line is maintained at the high potential Vch is set by the delay circuit DC2 of FIG. Only time td2 is set.
【0047】このように、本第3の実施例では、半導体
装置の動作モードに応じてワード線の高電位Vchを維
持する期間を変え、読み出し動作時にはワード線の電位
を早い時期に中間電位Vcにして、図5のセンスアンプ
SNが低電位に増幅する時期を早くし、外部への記憶情
報の読み出し時期を早くする。これにより、図1、図3
における第1,第2の実施例と同様に、再書き込み電位
を低下することなく、ゲート酸化膜の破壊や劣化を抑止
することができると共に、読み出し時間を短くすること
ができる。As described above, in the third embodiment, the period during which the high potential Vch of the word line is maintained is changed according to the operation mode of the semiconductor device, and during the read operation, the potential of the word line is changed to the intermediate potential Vc earlier. The timing at which the sense amplifier SN of FIG. 5 amplifies to a low potential is advanced, and the timing of reading stored information to the outside is advanced. Thus, FIGS. 1 and 3
As in the first and second embodiments, the gate oxide film can be prevented from being broken or deteriorated without lowering the rewrite potential, and the read time can be shortened.
【0048】図7は、本発明の半導体装置の本発明に係
る構成の第4の実施例を示す回路図である。本例の半導
体装置は、図5に示した実施例と同様に、動作モードに
より信号の遅延時間を切り替える本発明の電位維持時間
制御手段としての回路(スイッチ素子ST,SB、スイ
ッチ制御回路BT等)を追加したものである。すなわ
ち、本実施例は、複数のメモリセルM0〜Mnを接続す
るビット線Bt,Bbと、センスアンプSP,SNを接
続するビット線bt,bbの間に、NMOSトランジス
タからなるスイッチ素子ST,SBを接続し、さらに、
これらのスイッチ素子ST,SBを制御するスイッチ制
御回路BTを追加し、このスイッチ制御回路BTの出力
信号を受けてセンスアンプSNが動作するように、NA
NDゲートNRを追加したものである。それ以外の構成
は、図3における実施例と同様である。FIG. 7 is a circuit diagram showing a fourth embodiment of the configuration according to the present invention of the semiconductor device of the present invention. The semiconductor device according to the present embodiment has a circuit (switch elements ST, SB, switch control circuit BT, etc.) as potential maintaining time control means of the present invention for switching a signal delay time according to an operation mode, similarly to the embodiment shown in FIG. ). That is, in the present embodiment, the switch elements ST and SB composed of NMOS transistors are provided between the bit lines Bt and Bb connecting the plurality of memory cells M0 to Mn and the bit lines bt and bb connecting the sense amplifiers SP and SN. And then,
A switch control circuit BT for controlling these switch elements ST and SB is added, and a NA is set so that the sense amplifier SN operates in response to an output signal of the switch control circuit BT.
An ND gate NR is added. Other configurations are the same as those of the embodiment in FIG.
【0049】このような構成により、本実施例の半導体
装置では、読み出し動作時に、スイッチ素子ST,SB
によりビット線間(ビット線Bt,Bbとビット線b
t,bbの間)を切り離し、その後、低電位に増幅する
センスアンプSNを駆動する。すなわち、まず、書き込
み動作においては、ライトイネーブル信号/WEがLo
wレベルであり、スイッチ制御回路BTからスイッチ素
子ST,SBのゲートにはHighレベルが印加され
る。その結果、各スイッチ素子ST,SBは導通常態と
なり、ビット線対Btとbt,Bbとbbはそれぞれ接
続されており、図1,3,5に示した各実施例と同様な
動作を行う。With such a configuration, in the semiconductor device of this embodiment, the switching elements ST and SB
Between bit lines (bit lines Bt and Bb and bit line b
(between t and bb), and then drive the sense amplifier SN that amplifies to a low potential. That is, first, in the write operation, the write enable signal / WE is set to Lo.
The switch control circuit BT applies a high level to the gates of the switch elements ST and SB. As a result, the switch elements ST and SB are in the normal conduction state, and the bit line pairs Bt and bt, and Bb and bb are connected, respectively, and perform the same operation as in each of the embodiments shown in FIGS.
【0050】これに対して、読み出し動作時において
は、ワード線が高電位になった後で、信号FPがLow
レベルになり、センスアンプSPがメモリセル信号を高
電位に増幅する。一方、信号FPがHighレベルにな
ると、遅延回路DC3の遅延時間td3を経過して、N
ANDゲートNT2の入力をHighレベルにする。こ
のNANDゲートNT2の他の入力も、ライトイネーブ
ル信号/WEがすでにHighレベルであることからH
ighレベルであり、その出力FcはLowになり、N
MOSトランジスタST,SBを非導通にする。つま
り、ビット線Btとビット線bt、および、ビット線B
bとビット線bbは切り離される。On the other hand, in the read operation, the signal FP goes low after the word line goes high.
Level, and the sense amplifier SP amplifies the memory cell signal to a high potential. On the other hand, when the signal FP becomes High level, the delay time td3 of the delay circuit DC3 elapses and N
The input of the AND gate NT2 is set to High level. The other input of the NAND gate NT2 is also at H level because the write enable signal / WE is already at High level.
high level, and its output Fc goes low, and N
The MOS transistors ST and SB are turned off. That is, the bit line Bt and the bit line bt and the bit line B
b and the bit line bb are cut off.
【0051】その後、遅延回路DC4の遅延時間を経過
してセンスアンプSNが駆動し、ビット線対bt,bb
の信号を低電位に増幅する。この時点で、列選択信号Y
SnをHighレベルにすることにより、ビット線対b
t,bbの信号は、IO線(IOb,IOt)に読み出
され、メインアンプMAを介して半導体装置の外部に読
み出される。メモリセルへの低電位の再書き込みは、ワ
ード線を中間電位Vcにした後、スイッチ素子ST,S
Bを導通状態にすれば良い。このように、本第4の実施
例では、動作モードに応じてワード線の電位を維持する
期間を変えることなく、記憶情報を早く読み出すことが
できる。Thereafter, the sense amplifier SN is driven after the delay time of the delay circuit DC4 has elapsed, and the bit line pair bt, bb is driven.
Is amplified to a low potential. At this point, the column selection signal Y
By bringing Sn to a high level, the bit line pair b
The signals t and bb are read out to the IO lines (IOb and IOt) and read out of the semiconductor device via the main amplifier MA. To rewrite the memory cell at a low potential, the word line is set to the intermediate potential Vc, and then the switch elements ST and S
B may be made conductive. As described above, in the fourth embodiment, stored information can be read quickly without changing the period during which the potential of the word line is maintained in accordance with the operation mode.
【0052】次に、図8を用いて本例の半導体装置の本
発明に係る動作説明を行う。図8は、図7における半導
体装置の本発明に係る動作例を示す説明図である。本例
は動作波形を示しており、図8(a)は、半導体装置外
部からの情報をメモリセルに書き込むための動作を示し
ている。また、図8(b)は、メモリセルの記憶情報を
読み出すための動作であり、メモリセルの記憶情報を再
書き込みするための動作でもある。それぞれ横軸は時
間、縦軸は電圧を示している。本例では、図8(b)の
破線(bb)で示すように、読み出し動作時において
は、メモリセルが接続されている図7のビット線Bt,
Bbとセンスアンプが接続されているビット線bt,b
bの間のスイッチ素子ST,SBを非導通にして、図8
(a)に示す書き込み動作時よりも早い時期にセンスア
ンプSNによる低電位の増幅を行っている。Next, the operation of the semiconductor device of this embodiment according to the present invention will be described with reference to FIG. FIG. 8 is an explanatory diagram showing an operation example of the semiconductor device in FIG. 7 according to the present invention. This example shows operation waveforms, and FIG. 8A shows an operation for writing information from outside the semiconductor device to the memory cells. FIG. 8B illustrates an operation for reading out information stored in a memory cell and an operation for rewriting information stored in a memory cell. The horizontal axis represents time, and the vertical axis represents voltage. In this example, as shown by the broken line (bb) in FIG. 8B, during the read operation, the bit lines Bt, Bt,
Bit lines bt, b connected to Bb and the sense amplifier
In FIG. 8, the switching elements ST and SB between the points b and b are turned off.
The low-potential amplification by the sense amplifier SN is performed earlier than the write operation shown in FIG.
【0053】すなわち、図8において、信号Fcは、図
7に示したスイッチ素子ST,SBのゲート信号であ
り、bbはセンスアンプSP,SNが接続されているビ
ット線の電位である。そして、図8(b)に示す読み出
し動作では、ワード線Wを高電位Vchにしてメモリセ
ル信号を出力し、図7のセンスアンプSPによりビット
線を高電位Btに増幅する。その後、信号FcをLow
レベルにして、ビット線Btとビット線bt、および、
ビット線Bbとビット線bbを切り離し、センスアンプ
SNによる低電位の増幅(bb)を行う。これにより、
列選択信号Ysによりビット線を選択する時期が早くで
きるので、記憶情報の読み出しを早くすることができ
る。That is, in FIG. 8, the signal Fc is the gate signal of the switch elements ST and SB shown in FIG. 7, and bb is the potential of the bit line to which the sense amplifiers SP and SN are connected. In the read operation shown in FIG. 8B, the memory cell signal is output by setting the word line W to the high potential Vch, and the bit line is amplified to the high potential Bt by the sense amplifier SP of FIG. After that, the signal Fc is changed to Low.
Level, the bit line Bt and the bit line bt, and
The bit line Bb and the bit line bb are separated, and low-potential amplification (bb) is performed by the sense amplifier SN. This allows
Since the bit line can be selected earlier by the column selection signal Ys, the reading of the stored information can be accelerated.
【0054】尚、低電位の再書き込みは、ワード線を中
間電位Vcにした後、信号FcをHighレベルにすれ
ば、ビット線Btとビット線bt、および、ビット線B
bとビット線bbは接続され、ビット線Bbは低電位に
なり、メモリセルのキャパシタに低電位が印加される。
このように、本第4の実施例では、半導体装置の動作モ
ードに応じて、ワード線の電位を維持する期間を変える
ことなく、記憶情報の読み出しを早くできる。また、低
電位に増幅する時のセンスアンプの負荷が小さいため、
増幅にかかる時間を短くでき、記憶情報の読み出しを速
くできる。The low-potential rewriting is performed by setting the word line to the intermediate potential Vc and then setting the signal Fc to the high level, and setting the bit line Bt, the bit line bt, and the bit line Bt.
b and the bit line bb are connected, the bit line Bb has a low potential, and a low potential is applied to the capacitor of the memory cell.
As described above, in the fourth embodiment, reading of stored information can be performed quickly without changing the period during which the potential of the word line is maintained in accordance with the operation mode of the semiconductor device. Also, since the load on the sense amplifier when amplifying to a low potential is small,
The time required for amplification can be shortened, and the reading of stored information can be accelerated.
【0055】以上、図1〜図8を用いて説明したよう
に、本実施例の半導体装置では、ワ−ド線の電位を時系
列に高電位、中間電位、低電位に切り替え、メモリセル
信号を高電位に増幅する時はワ−ド線が高電位の時に増
幅を完了し、低電位に増幅する時はワ−ド線が中間電位
の時に増幅を完了するように構成する。また、半導体装
置外部からの記憶情報をメモリセルに書き込む際には、
高電位と中間電位を出力し、ワ−ド線が高電位の時にそ
の出力電位のどちらか一方をメモリセルのキャパシタに
印加し、他方の出力電位を対をなすビット線に印加す
る。そして、書き込む情報が高電位の場合は、そのまま
メモリセルのキャパシタに電位を印加するが、書き込む
情報が低電位の場合は、一旦は中間電位を書き込み、ワ
−ド線が中間電位になった時点でセンスアンプの低電位
増幅を用いてキャパシタへの印加を行なう。As described above with reference to FIGS. 1 to 8, in the semiconductor device of this embodiment, the potential of the word line is switched in time series to a high potential, an intermediate potential, and a low potential, and the memory cell signal is switched. When amplifying to a high potential, the amplification is completed when the word line is at a high potential, and when amplifying to a low potential, the amplification is completed when the word line is at an intermediate potential. When writing storage information from outside the semiconductor device to the memory cell,
A high potential and an intermediate potential are output. When the word line is at a high potential, one of the output potentials is applied to a capacitor of the memory cell, and the other output potential is applied to a pair of bit lines. When the information to be written has a high potential, the potential is applied to the capacitor of the memory cell as it is. When the information to be written has a low potential, the intermediate potential is written once, and when the word line reaches the intermediate potential. To apply the voltage to the capacitor using the low potential amplification of the sense amplifier.
【0056】このようにすることにより、電荷転送用の
MOSトランジスタのゲ−トとソ−スまたはドレインに
かかる電界を従来よりも小さくでき、ゲ−ト酸化膜の破
壊や劣化を抑止できる。また、ワ−ド線の電位は書き込
む電位より十分に高いため、メモリセルのキャパシタに
は書き込み電位を低下させることなく十分な電位を印加
できる。従って、半導体装置の故障や誤動作を低減で
き、さらに、このような半導体装置で構成したシステム
の信頼性を向上させることができる。By doing so, the electric field applied to the gate and the source or drain of the charge transfer MOS transistor can be made smaller than before, and the destruction and deterioration of the gate oxide film can be suppressed. Further, since the potential of the word line is sufficiently higher than the writing potential, a sufficient potential can be applied to the capacitor of the memory cell without lowering the writing potential. Therefore, failures and malfunctions of the semiconductor device can be reduced, and the reliability of a system including such a semiconductor device can be improved.
【0057】尚、本発明は、図1〜図8を用いて説明し
た実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能である。例えば、本実施
例においては、半導体記憶装置単品としての半導体装置
を例に説明したが、半導体記憶装置と中央処理装置(C
PU:Central Processing Unit)を混載させた半導体
装置においても適用可能である。この場合、半導体装置
の信頼性を向上させることができる。また、図1におい
ては、センスアンプSNによる低電位の書き込みを、信
号FSを用いて行っているが、スイッチング回路SWの
出力(ノードN2)に、書き込み制御回路WRCのイン
バータIPとNAND回路NANのそれぞれの入力端
を、インバータおよび遅延回路を介して接続し、スイッ
チング回路SWの出力を用いることでも良い。The present invention is not limited to the embodiment described with reference to FIGS. 1 to 8 and can be variously modified without departing from the gist thereof. For example, in the present embodiment, the semiconductor device as a single semiconductor memory device has been described as an example, but the semiconductor memory device and the central processing unit (C
The present invention is also applicable to a semiconductor device in which a PU (Central Processing Unit) is mounted. In this case, the reliability of the semiconductor device can be improved. In FIG. 1, the low potential writing by the sense amplifier SN is performed using the signal FS. However, the output (node N2) of the switching circuit SW is connected to the inverter IP of the write control circuit WRC and the NAND circuit NAN. The respective input terminals may be connected via an inverter and a delay circuit, and the output of the switching circuit SW may be used.
【0058】[0058]
【発明の効果】本発明によれば、メモリセルのキャパシ
タに十分な書き込み電位を印加するためにワード線電位
を高くしても、ゲート酸化膜の耐圧を保障でき、誤動作
と故障のない高信頼な半導体装置の高集積化が可能であ
る。According to the present invention, even if the word line potential is increased in order to apply a sufficient write potential to the capacitor of the memory cell, the withstand voltage of the gate oxide film can be guaranteed, and high reliability without malfunction and failure can be ensured. High integration of various semiconductor devices is possible.
【図1】本発明の半導体装置の本発明に係る構成の第1
の実施例を示す回路図である。FIG. 1 shows a first configuration of a semiconductor device according to the present invention.
FIG. 3 is a circuit diagram showing an example of the embodiment.
【図2】図1における半導体装置の本発明に係る動作例
を示す説明図である。FIG. 2 is an explanatory diagram showing an operation example according to the present invention of the semiconductor device in FIG. 1;
【図3】本発明の半導体装置の本発明に係る構成の第2
の実施例を示す回路図である。FIG. 3 shows a second configuration of the semiconductor device according to the present invention;
FIG. 3 is a circuit diagram showing an example of the embodiment.
【図4】図3における半導体装置の本発明に係る動作例
を示す説明図である。FIG. 4 is an explanatory diagram showing an operation example according to the present invention of the semiconductor device in FIG. 3;
【図5】本発明の半導体装置の本発明に係る構成の第3
の実施例を示す回路図である。FIG. 5 shows a third configuration of the semiconductor device according to the present invention;
FIG. 3 is a circuit diagram showing an example of the embodiment.
【図6】図5における半導体装置の本発明に係る動作例
を示す説明図である。FIG. 6 is an explanatory diagram showing an operation example according to the present invention of the semiconductor device in FIG. 5;
【図7】本発明の半導体装置の本発明に係る構成の第4
の実施例を示す回路図である。FIG. 7 shows the fourth configuration of the semiconductor device according to the present invention;
FIG. 3 is a circuit diagram showing an example of the embodiment.
【図8】図7における半導体装置の本発明に係る動作例
を示す説明図である。FIG. 8 is an explanatory diagram showing an operation example according to the present invention of the semiconductor device in FIG. 7;
A0〜An:アレー、a0〜a3,ax0〜axn:ア
ドレス、Bb,Bt:ビット線、BT:スイッチ制御回
路、C0〜Cn:キャパシタ、CN,CP:コモンソー
ス線、DC0〜DC3:遅延回路、Di:入力データ、
DN:NMOSトランジスタ、Do:出力データ、F
c,FN,FP,Fs:信号、Fw:ワード線駆動信
号、IOb,IOt:入出力線、I1,I2,IN,I
P,IS0,IS1,IW1,IW2:インバータ、I
w:出力回路、LC:ラッチ回路、MA:メインアン
プ、M0〜Mn:メモリセル、MWb,MWt:出力信
号、N0〜Nn:ノード、NA,NAN,NT1:NA
NDゲート、NS,NW0,NWb,NWt:NMOS
トランジスタ、OS:電位維持時間制御回路、PC:プ
リチャージ回路、PL:プレート線、Pcc,Phh,
PS,PW,PW0:PMOSトランジスタ、R:信
号、/RAS:行アドレスストローブ信号、SC:スイ
ッチング回路、SN:センスアンプ(低電位増幅用)、
SP:センスアンプ(高電位増幅用)、Sb,St:ト
ランスファMOSトランジスタ、SB,ST:スイッチ
素子、SW:スイッチグ回路、SW1,SW2:スイッ
チ、SWD:サブワードドライバ、TC:タイミング回
路、Vc:中間電位、Vch:高電位、VH:高電位、
VL:低電位、Vp:プリチャージレベル、VP:中間
電位、VPL:プレート電圧源、VR:プレート電圧
源、Vs:メモリセル信号、W,/W:信号、/WE:
ライトイネーブル信号、W0〜Wn:ワード線、WC:
書き込み回路、WD,WDC:ワードドライバ、XD,
XDEC:行デコーダ、Xp:プリチャージ信号、YS
0〜YSn:列選択線、Ys:列選択信号。A0-An: array, a0-a3, ax0-axn: address, Bb, Bt: bit line, BT: switch control circuit, C0-Cn: capacitor, CN, CP: common source line, DC0-DC3: delay circuit, Di: input data,
DN: NMOS transistor, Do: output data, F
c, FN, FP, Fs: signal, Fw: word line drive signal, IOb, IOt: input / output line, I1, I2, IN, I
P, IS0, IS1, IW1, IW2: Inverter, I
w: output circuit, LC: latch circuit, MA: main amplifier, M0 to Mn: memory cell, MWb, MWt: output signal, N0 to Nn: node, NA, NAN, NT1: NA
ND gate, NS, NW0, NWb, NWt: NMOS
Transistor, OS: potential holding time control circuit, PC: precharge circuit, PL: plate line, Pcc, Phh,
PS, PW, PW0: PMOS transistor, R: signal, / RAS: row address strobe signal, SC: switching circuit, SN: sense amplifier (for low potential amplification),
SP: sense amplifier (for high-potential amplification), Sb, St: transfer MOS transistor, SB, ST: switch element, SW: switching circuit, SW1, SW2: switch, SWD: sub-word driver, TC: timing circuit, Vc: intermediate Potential, Vch: high potential, VH: high potential,
VL: low potential, Vp: precharge level, VP: intermediate potential, VPL: plate voltage source, VR: plate voltage source, Vs: memory cell signal, W, / W: signal, / WE:
Write enable signal, W0-Wn: word line, WC:
Write circuit, WD, WDC: word driver, XD,
XDEC: row decoder, Xp: precharge signal, YS
0 to YSn: column selection line, Ys: column selection signal.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阪田 健 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Ken Sakata 1-280 Higashi-Koikekubo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory of Hitachi, Ltd. Inside the Central Research Laboratory
Claims (9)
線対と複数のワ−ド線、該ワ−ド線と上記ビット線の交
点に配置され、電荷転送用のMOSトランジスタと情報
記憶用のキャパシタからなるメモリセル、上記ビット線
対間に接続されたセンスアンプを少なくとも有し、上記
メモリセルの記憶情報の読み取りおよび書き込みを行な
う半導体装置であって、上記ワ−ド線の電位を高電位、
中間電位、低電位に時系列に切り替えて設定するワード
線電位制御手段と、該ワード線電位制御手段による上記
ワ−ド線の高電位設定時に、高電位の上記記憶情報の上
記メモリセルへの書き込みを行い、上記ワード線電位制
御手段による上記ワ−ド線の中間電位設定時に、低電位
の上記記憶情報の上記メモリセルへの書き込みを行う書
き込み制御手段とを設けたことを特徴とする半導体装
置。1. A plurality of bit line pairs and a plurality of word lines arranged in a matrix, arranged at intersections of the word lines and the bit lines, a MOS transistor for charge transfer, and a MOS transistor for information storage. A semiconductor device having at least a memory cell comprising a capacitor and a sense amplifier connected between the pair of bit lines for reading and writing information stored in the memory cell, wherein the potential of the word line is set to a high potential. ,
A word line potential control means for switching to an intermediate potential and a low potential in a time series manner; and setting the high potential storage information to the memory cell when the word line potential control means sets the word line to a high potential. A semiconductor device comprising: a write control means for performing writing and writing the low-potential storage information to the memory cell when the word line potential control means sets the intermediate potential of the word line. apparatus.
上記センスアンプは、上記メモリセルから出力された高
電位のメモリセル信号を増幅する第1のセンスアンプ
と、上記メモリセルから出力された低電位のメモリセル
信号を増幅する第2のセンスアンプからなり、上記書き
込み制御手段は、上記第1,第2のセンスアンプを駆動
制御し、上記ワード線電位制御手段による上記ワ−ド線
の高電位設定中に、上記第1のセンスアンプによる上記
メモリセル信号の増幅動作を完了させ、上記ワード線電
位制御手段による上記ワ−ド線の中間電位設定中に、上
記第2のセンスアンプによる上記メモリセル信号の増幅
動作を完了させることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein
The sense amplifier includes a first sense amplifier that amplifies a high-potential memory cell signal output from the memory cell and a second sense amplifier that amplifies a low-potential memory cell signal output from the memory cell. The write control means drives and controls the first and second sense amplifiers, and sets the memory by the first sense amplifier during the high potential setting of the word line by the word line potential control means. The amplifying operation of the cell signal is completed, and the amplifying operation of the memory cell signal by the second sense amplifier is completed while the intermediate potential of the word line is being set by the word line potential control means. Semiconductor device.
かに記載の半導体装置において、上記ワード線電位制御
手段は、行アドレスストローブ信号の立上りと立下がり
を検知する/RAS検知手段と、該/RAS検知手段の
検知結果に基づき、上記ワード線を高電位電源もしくは
中間電位電源のいずれかに切り替えて接続する電位切替
手段とを少なくとも有することを特徴とする半導体装
置。3. The semiconductor device according to claim 1, wherein said word line potential control means detects a rise and a fall of a row address strobe signal; A semiconductor device comprising: at least a potential switching unit that switches and connects the word line to either a high-potential power supply or an intermediate-potential power supply based on a detection result of the / RAS detection unit.
上記書き込み制御手段は、上記電位切替手段による上記
ワード線の接続先の切替動作を検知する切替検知手段を
少なくとも有し、該切替検知手段の検知結果に対応し
て、少なくとも上記低電位の記憶情報の上記メモリセル
への書き込み制御を行なうことを特徴とする半導体装
置。4. The semiconductor device according to claim 3, wherein
The write control means has at least a switching detection means for detecting a switching operation of the connection destination of the word line by the potential switching means, and at least the low-potential storage information corresponding to a detection result of the switching detection means. A writing control to said memory cell.
かに記載の半導体装置において、上記ワード線電位制御
手段は、予め生成された信号Rの伝達を所定時間遅延さ
せる遅延手段と、直接入力した上記予め生成された信号
Rおよび上記遅延手段を介して入力した信号RのNAN
D演算を行うNANDゲートと、該NANDゲートの出
力に基づき、上記ワード線を高電位電源もしくは中間電
位電源のいずれかに切り替えて接続する電位切替手段と
を少なくとも具備し、上記ワード線を、高電位電源に接
続した後、上記遅延手段による所定の時間経過後に、中
間電位電源に切り替えて接続することを特徴とする半導
体装置。5. The semiconductor device according to claim 1, wherein said word line potential control means includes: a delay means for delaying transmission of a signal R generated in advance for a predetermined time; NAN of the previously generated signal R input and the signal R input via the delay means
A NAND gate for performing a D operation, and potential switching means for switching the word line to either a high-potential power supply or an intermediate-potential power supply based on an output of the NAND gate, and connecting the word line to a high potential power supply or an intermediate potential power supply. A semiconductor device characterized by switching to and connecting to an intermediate potential power supply after a predetermined time has elapsed by the delay means after connection to the potential power supply.
の半導体装置において、半導体装置の外部からの情報の
入力時、高電位VHと中間電位Vpを生成し、上記外部
からの情報が高電位であれば、該情報を記憶させるメモ
リセルが接続されたビット線に高電位VHを、対のビッ
ト線に中間電位Vpを出力し、上記外部からの情報が低
電位であれば、該情報を記憶させるメモリセルが接続さ
れたビット線に中間電位Vpを、対のビット線に高電位
VHを出力する外部情報書き込み手段を設け、半導体装
置の外部から低電位の情報が入力されれば、上記ワード
線電位制御手段による上記メモリセルが接続された上記
ワード線の中間電位設定時に、上記センスアンプを起動
して上記中間電位Vpを低電位に増幅させて上記メモリ
セルに印加することを特徴とする半導体装置。6. The semiconductor device according to claim 1, wherein a high potential VH and an intermediate potential Vp are generated at the time of inputting information from outside the semiconductor device. If the potential is high, the high potential VH is output to the bit line to which the memory cell for storing the information is connected, and the intermediate potential Vp is output to the pair of bit lines. External information writing means for outputting an intermediate potential Vp to a bit line to which a memory cell for storing information is connected and a high potential VH to a pair of bit lines is provided. If low potential information is input from outside the semiconductor device, When the intermediate potential of the word line to which the memory cell is connected is set by the word line potential control means, the sense amplifier is activated to amplify the intermediate potential Vp to a low potential and apply the amplified potential to the memory cell. A semiconductor device characterized by the above-mentioned.
の半導体装置において、半導体装置の外部への情報の出
力時における上記ワ−ド線の高電位を維持する期間を、
半導体装置の外部からの情報の入力時における上記ワ−
ド線の高電位を維持する期間よりも短く設定する電位維
持時間制御手段を設けることを特徴とする半導体装置。7. The semiconductor device according to claim 1, wherein a period during which the word line is maintained at a high potential when information is output to the outside of the semiconductor device is defined as:
When the information is input from outside the semiconductor device,
A potential maintaining time control means for setting a period shorter than a period for maintaining a high potential of the gate line.
上記電位維持時間制御手段は、ライトイネーブル信号を
検知する/WE検知手段と、該/WE検知手段による上
記ライトイネーブル信号の検知結果が読み出し動作指示
の場合、上記ワ−ド線の高電位から中間電位への切り替
えタイミングを早くさせるタイミング制御手段とを具備
することを特徴とする半導体装置。8. The semiconductor device according to claim 7, wherein
The potential maintaining time control means includes a / WE detection means for detecting a write enable signal, and when the detection result of the write enable signal by the / WE detection means indicates a read operation, the potential maintenance time control means changes from the high potential of the word line to the intermediate potential. A semiconductor device comprising: timing control means for making a switching timing to a potential earlier.
上記電位維持時間制御手段は、ビット線対のそれぞれで
メモリセルとセンスアンプ間を接続制御するスイッチン
グ手段と、上記半導体装置の外部への情報の出力時、上
記センスアンプによる高電位の増幅が終了した時点で、
上記スイッチング手段を非導通にするスイッチ制御手段
とを少なくとも具備し、上記電位維持時間制御手段の上
記スイッチ制御手段により上記メモリセルおよびセンス
アンプ間の接続を切り離した後、上記センスアンプによ
る低電位の増幅を行い、半導体装置の外部へ情報を出力
することを特徴とする半導体装置。9. The semiconductor device according to claim 7, wherein
The potential maintaining time control means includes switching means for controlling connection between the memory cell and the sense amplifier in each of the bit line pairs, and termination of high potential amplification by the sense amplifier when outputting information to the outside of the semiconductor device. At that point,
At least a switch control means for making the switching means non-conductive, after disconnecting the connection between the memory cell and the sense amplifier by the switch control means of the potential maintaining time control means, A semiconductor device which performs amplification and outputs information to the outside of the semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8317866A JPH10162571A (en) | 1996-11-28 | 1996-11-28 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8317866A JPH10162571A (en) | 1996-11-28 | 1996-11-28 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10162571A true JPH10162571A (en) | 1998-06-19 |
Family
ID=18092941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8317866A Withdrawn JPH10162571A (en) | 1996-11-28 | 1996-11-28 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10162571A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001243774A (en) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | Semiconductor memory |
-
1996
- 1996-11-28 JP JP8317866A patent/JPH10162571A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001243774A (en) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | Semiconductor memory |
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Legal Events
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---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |