JPH10154080A - 非対称マルチプロセッサアーキテクチャーの割り込み及び例外事象を処理するためのシステムおよび方法 - Google Patents

非対称マルチプロセッサアーキテクチャーの割り込み及び例外事象を処理するためのシステムおよび方法

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JPH10154080A
JPH10154080A JP9219649A JP21964997A JPH10154080A JP H10154080 A JPH10154080 A JP H10154080A JP 9219649 A JP9219649 A JP 9219649A JP 21964997 A JP21964997 A JP 21964997A JP H10154080 A JPH10154080 A JP H10154080A
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processor
exception
interrupt
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vector
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JP9219649A
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Seungyoon Peter Song
スンギュン・ピーター・ソン
A Mohammed Moatazu
モアタズ・エー・モハメド
Le Nguyen
ル・ングイェン
Churu Park Hiion
ヒーオン・チュル・パク
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】非対称マルチプロセッサアーキテクチャーの割
り込み及び例外事象をハンドリングするためのシステム
および方法を提供する。 【解決手段】 相互異化制御及びデータハンドリング特
性を有するプロセッサを備えた複数個の相互連結された
プロセッサと、前記複数個のプロセッサを制御するため
の共通運用システムと、前記運用システムと結合して動
作し、第１プロセッサの割り込みと例外条件を検出する
ための前記複数個のプロセッサのうち第１プロセッサ上
で動作する割り込み及び例外検出器と、第１プロセッサ
の割り込み及び例外条件を検出し第１プロセッサと第２
プロセッサの割り込み及び例外条件を結合してハンドリ
ングするための前記複数個のプロセッサのうち第２プロ
セッサ上で動作する割り込み及び例外サブハンドラを具
備する割り込み及び例外ハンドラとを有するコンピュー
タシステムを与える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は異化制御及びデータ
ハンドリング特性を有する非対称プロセッサを具備した
マルチプロセッサシステムに係り、より詳しくは非対称
マルチプロセッサシステムの割り込み及び例外をハンド
リングするためのシステム及び方法に関する。
【０００２】
【従来の技術】汎用プロセッサは典型的に割り込み及び
例外をハンドリングするための回路及び構造を含む。割
り込み(interrupt)とは、プロセッサが現在命令スレッ
ドの実行を中止させ割り込みハンドラにより指定され活
性化される割り込みサービス命令スレッドの実行を開始
する事象を言う。割り込みサービス命令スレッドが完全
に実行される時、現在命令スレッドは実行し続ける。割
り込みは割り込み要因が現在命令スレッドの実行命令と
直接に関係しないとの点で外部事象である。割り込みは
代表的にプロセッサのステート或いは文脈を貯蔵し、サ
ービスルーチンを実行し、そしてプロセッサのステート
や文脈を復元し割り込まれた実行スレッドを開始するこ
とによってハンドリングされる。
【０００３】例外はプロセッサの現在状態と一致しない
命令の実行またはプロセッサにより命令を実行しようと
する試み中の一つにより発生される事象である。例外条
件を発生させる事象の一例はプロセッサにより不法もし
くは規定されていない命令を実行しようとする試み、命
令アドレスまたはデータアドレスが整列されないとき命
令を実行しようとする試み、保護エラー、セット区切り
点、ゼロによる除算及び数値命令の実行の間のオーバフ
ロー条件を含む。
【０００４】プロセッサは、例外ハンドラ命令スレッド
を実行して例外条件に応答する。これらの例外は、通常
的に例外条件を起こした特別の形態の条件に依存する選
択されたセットの命令を実行することでハンドリングさ
れる。
【０００５】
【発明が解決しようとする課題】割り込みと例外ハンド
リングによる制御動作は汎用プロセッサによって迅速か
つ容易に遂行され、実際的に大きな文脈ベクトルプロセ
ッサに対しては極めて実行し難いので、マルチプロセッ
サアーキテクチャーシステムに使用された割り込み及び
例外ハンドリングメカニズムは、一般に異化制御及びデ
ータハンドリング特性を有するプロセッサを具備した非
対称マルチプロセッサシステムに使用するのに適しな
い。例外及び割り込みを使用して処理されるマルチプロ
セッサの動作は現在処理されるデータ及びレジスタの貯
蔵を含むプロセッサのステートを具備することが普通で
ある。多くのレジスタを備えたプロセッサはマルチプロ
セッサ文脈転換と同様な動作間プロセッサステートを容
易に貯蔵し再ロードすることができない。
【０００６】このために大きなマシンステート或いは文
脈を具備した非対称プロセッサ用例外及び割り込みハン
ドリングを利用するマルチプロセッサアーキテクチャー
が必要である。
【０００７】
【課題を解決するための手段】マルチメディアコンピュ
ータシステムは非対称プロセッサと呼ばれる相互異化制
御及びデータハンドリング特性を有する複数個のプロセ
ッサを備える。各々のプロセッサが他のプロセッサとは
相互独立的に動作する命令セットをもつが、非対称プロ
セッサは単一の運営システムにより制御される。マルチ
プロセッサコンピュータシステムは、データまたはベク
トルプロセッサと呼ばれ、大きなマシンステートと大き
なデータ幅を有するプロセッサが例外を検出し、制御プ
ロセッサと呼ばれ、小さなマシンステートとデータ幅を
有する他のプロセッサに対するデータ又はベクトルプロ
セッサの割り込み及び例外ハンドリング動作を遅延させ
る割り込み及び例外ハンドリングのマルチプロセッサ構
造的な定義を使用する。制御プロセッサの小さなマシン
ステート及び小さなデータ幅は、制御プログラムが典型
的に個別的なフラグとポインタのモニタリングと制御に
関連するため、運営システムプログラムを実行するのに
適宜である。対照的にデータまたはベクトルプロセッサ
の大きなマシンステートと大きなデータ幅は非効率的に
制御タスクを処理して制御プロセッサの割り込み及びハ
ンドリングの服従が非常に便利である。
【０００８】本発明の他の特徴によれば、マルチプロセ
ッサコンピュータシステムはリセット時、それから例外
が検出される時アイドル状態に入るデータプロセッサを
備える。データプロセッサはアイドル状態に入ってシス
テムデザインとプログラミングを用いてシステムリセッ
ト時プロセッサの同期化を単純化する。
【０００９】本発明の実施の形態によれば、マルチプロ
セッサコンピュータシステムはデータプロセッサ内の制
御及びステータスレジスタを読み取り及び書き込む制御
プロセッサを備える。制御プロセッサは、即ち運営シス
テムまたは応用プログラムの実行の間データプロセッサ
の動作を制御する。制御プロセッサはデータプロセッサ
の実行とは別にデータプロセッサの制御及びステータス
レジスタにアクセスして、同一制御及びステータスレジ
スタは並列に制御プロセッサ及びデータプロセッサによ
りアクセスできる。
【００１０】本発明の他の実施の形態によれば、マルチ
プロセッサコンピュータシステムはデータプロセッサが
アイドル状態にあるときのみ制御及びステータスレジス
タを具備した制御プロセッサがデータプロセッサの初期
状態をアクセスするように制限される構造的定義を備え
る。このような制限は実際的に制御プロセッサとデータ
プロセッサとの間のプログラミング相互動作を単純化し
て、データプロセッサが不一致状態或いは無効状態に入
ることを保護する。
【００１１】多くの利点が、説明された非対称マルチプ
ロセッサアーキテクチャー及び動作方法により得られ
る。その一つはプログラミングモデルとデータプロセッ
サ遂行が同一のマルチプロセッサを使用する非対称アー
キテクチャーに比べて実際的に単純化されることであ
る。
【００１２】
【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい実施の形態をより詳しく説明し、図面全体
を通して同一の部分には同じ符号を使用することにす
る。
【００１３】図１を参照すれば、高水準の概略的ブロッ
ク図はホストプロセッサ１０２とマルチメディア信号プ
ロセッサ１０４を備えたマルチメディアマルチプロセッ
サシステム１００を示している。代表的なホストプロセ
ッサ１０２はペンティアム(Pentium)TMペンティアムプ
ロ(Pentium Pro)TMプロセッサのようなｘ８６プロセッ
サである。ホストコンピュータ１０２はシステムメモリ
１１６に維持された命令とデータに基づいたプログラム
を実行する。ホストプロセッサ１０２はＰＣＩバスのよ
うなシステムバス１０６を介してマルチメディア信号プ
ロセッサ１０４と通信する。マルチメディア信号プロセ
ッサ１０４はオーディオ及び通信コーデック（ＣＯＤＥ
Ｃ）１０８、ビデオＡ／Ｄ変換器１１０、ビデオＤ／Ａ
変換器１１２とフレームバッファＳＤＲＡＭメモリ１１
４のような多様な機能ブロックとインタフェースする。
【００１４】図２を参照すると、概略的なブロック図は
マルチメディアマルチプロセッサシステム１００内のマ
ルチメディア信号プロセッサ１０４を示している。マル
チメディア信号プロセッサ１０４は複数個のマルチメデ
ィアインタフェースに連結されたディジタル信号処理器
（ＤＳＰ）コア２０２を備える。
【００１５】ＤＳＰコア２０２はマルチメディア信号プ
ロセッサ１０４の計算エンジンであり、ＲＩＳＣ制御プ
ロセッサ２０４、ベクトルプロセッサ２０６、キャッシ
ュサブシステム２０８、高速バスＦＢＵＳ２１０及びＩ
／Ｏバス２１２を備える。制御プロセッサ２０４は英国
のＡＲＭ会社で設計し製作した３２−ビットＡＲＭTM制
御プロセッサであって、実施間運営システム動作、割り
込み及び例外ハンドリング、入／出力素子管理、ホスト
コンピュータとの通信などのような一般的な処理機能を
遂行する。一つの実施の形態において、制御プロセッサ
２０４は４０ＭＨｚで動作する。制御プロセッサ２０４
はコプロセッサインタフェース２４２を介してベクトル
プロセッサ２０６とインタフェースする。
【００１６】制御プロセッサ２０４は命令処理間発生す
る一般的な非定常条件、即ち例外に応答して例外ハンド
リングを実行して実行制御フローを変更させる。制御プ
ロセッサ２０４は、リセット条件、中断（データ）条
件、ＦＩＱ、ＩＲＱ、中断（先取り）条件、及び不明な
命令トラップまたはソフトウェア割り込みを含む高次優
先順位から低次優先順位まで順次に並べられた七つの例
外に応答する。
【００１７】図３に示される概略的なブロック図は、命
令デコーダ及び制御ロジック３０２により制御されるＡ
ＲＭ７制御プロセッサ２０４を示している。制御プロセ
ッサ２０４は書き込みデータレジスタ３０４そして命令
パイプライン及び読み取りデータレジスタ３０６を介し
てキャッシュサブシステム２０８と通信する。制御プロ
セッサ２０４は３１ｘ３２−ビットレジスタバンク３１
２のデータをアドレッシングするためのアドレスレジス
タ３０８とアドレス増分器３１０を備える。制御プロセ
ッサ２０４は３２−ビットＡＬＵ３１４、バレルシフタ
３１６及びブース掛け算器(Booth's multiplier)３１８
を備える。コプロセッサインタフェース２４２を介して
制御プロセッサ２０４とベクトルプロセッサ２０６との
間の演算コードと命令引数を伝達するｎＯＰＣ、ｎＣＰ
Ｉ、ＣＰＡ及びＣＰＢ信号ラインを経由してコプロセッ
サインタフェース２４２は命令デコーダ及び制御ロジッ
ク３０２に直接連結される。
【００１８】図４は制御プロセッサ２０４の機能図を示
している。ベクトルプロセッサ２０６はマルチメディア
信号プロセッサ１０４のディジタル信号処理エンジンで
ある。ベクトルプロセッサ２０６は単一命令−マルチプ
ルデータアーキテクチャーを有し、離散コサイン変換
（ＤＣＴ;Dicscrete Cosine Transforms)、ＦＩＲフィ
ルタリング、畳み込み(convolution)、動画推定及び他
の処理動作のような信号処理機能を並列に実行するため
にマルチプルデータ要素上で動作するパイプラインのＲ
ＩＳＣエンジンを備える。ベクトルプロセッサ２０６は
ベクトル処理と同様に、複数個のベクトル実行ユニット
によってマルチプルデータ要素が並列に動作されるベク
トル演算を支援する。ベクトルプロセッサ２０６はスカ
ラー演算そして結合されたベクトル−スカラー演算の両
方とも実行する。ベクトルプロセッサ２０６のマルチプ
ルデータ要素は、１サイクル当たり（例えば、１２．５
ｎｓ）３２ ８／９−ビット固定小数点算出演算速度、
１６ １６−ビット固定小数点算出演算速度、８ ３２
−ビット固定小数点または浮動小数点算出演算速度で計
算される５７６−ビットベクトルでパック（ｐａｃｋ）
される。大抵の３２−ビットスカラー演算は１サイクル
当たり１命令速度でパイプラインされ、反面、大部分の
５７６−ビットベクトル演算は２サイクル内において１
命令速度でパイプラインされる。ロード及び貯蔵動作は
算出動作と並行され別途のロード及び貯蔵回路により独
立的に実行される。
【００１９】図５を参照すると、ベクトルプロセッサ２
０６は命令取り出しユニット５０２、命令デコーダ及び
発行者(issuer)５０４、命令実行データ経路５０６そし
てロード及び貯蔵ユニット５０８の四つの機能ブロック
をもつ。命令取り出しユニット５０２と命令デコーダ及
び発行者５０４はベクトルプロセッサ２０６内に含ま
れ、ベクトルプロセッサ２０６を制御プロセッサ２０４
と独立的に動作させる。
【００２０】命令取り出しユニット５０２は命令を先取
り(prefetch)してサブルーチン命令へのブランチ(Branc
h)及びジャンプ(Jump)のような制御フロー命令を処理す
る。命令取り出しユニット５０２は現在実行ストリーム
用先取りされた命令の１６−エントリキュー（ｑｕｅｕ
ｅ）とブランチターゲットストリーム用プリフェッチさ
れた命令の８−エントリキューを含む。命令取り出しユ
ニット５０２は１サイクル内で命令キャッシュから８個
の命令まで受け取る。命令デコーダ及び発行者５０４は
ベクトルプロセッサ２０６により実行された全ての命令
をデコードしてスケジューリングする。デコーダは命令
取り出しユニット５０２から受付順に１サイクル内で１
命令を処理する反面、発行者は実行資源及び被演算者デ
ータ使用可能度(availability)全てに関係する無秩序な
ほとんどの命令をスケジューリングする。
【００２１】図６を参照すれば、命令実行データ経路５
０６は４端子レジスタファイル６０２、８個の３２ｘ３
２並列掛け算器６０４と８個の３６−ビットＡＬＵ６０
６を備える。レジスタファイル６０２はサイクル当たり
二回の読み取り動作及び二回の書き込み動作を支援す
る。並列掛け算器６０４はサイクル当たり整数または浮
動小数点フォーマットで８個の３２−ビット乗算、１６
個の１６−ビット乗算または３２個の８−ビット乗算を
行う。ＡＬＵ６０６はサイクル当たり（例えば１２．５
ｎｓ）整数または浮動小数点フォーマットで８個の３６
−ビットＡＬＵ演算、１６個の１６−ビットＡＬＵ演算
または３２個の８−ビットＡＬＵ演算まで実行する。
【００２２】レジスタファイル６０２は複数個の専用レ
ジスタと複数個のリターンアドレスレジスタを備える。
専用レジスタはベクトル制御及びステータスレジスタＶ
ＣＳＲ、ベクトルプログラムカウンタＶＰＣ、ベクトル
例外プログラムカウンタＶＥＰＣ、ベクトル割り込みソ
ースレジスタＶＩＳＲＣ、ベクトル及び制御プロセッサ
同期レジスタＶＡＳＹＮＣそして多様なカウント、マス
ク、オーバフロー及び区切り点レジスタのような他のレ
ジスタを備える。ベクトルプログラムカウントＶＰＣは
ベクトルプロセッサ２０６により実行される次の命令の
アドレスである。ベクトル割り込みソースレジスタＶＩ
ＳＲＣは制御プロセッサ２０４に対する割り込みソース
である。ＶＩＳＲＣの適切なビットは例外検出時ハード
ウェアによって設定される。ビットはベクトルプロセッ
サ２０６の実行開始前にソフトウェアによりリセットさ
れる。ＶＩＳＲＣのいずれか一つのビットはベクトルプ
ロセッサ２０６がＶＰ＿ＩＤＬＥ状態に入るようにす
る。対応する割り込みイネーブルビットはコプロセッサ
インタフェース２４２内のＶＩＭＳＫレジスタでセット
されるがＩＲＱ割り込みは制御プロセッサ２０４へ伝送
される。
【００２３】ベクトルプロセッサ２０６は明確な例外及
び不明確な例外を含む例外条件を検出する。明確な例外
はベクトルプロセッサ２０６により検出されて障害(fau
lting)命令以前に報告される。明確な例外は命令アドレ
ス区切り点例外、データアドレス区切り点例外、無効命
令例外、単一段階例外、リターンアドレススタックオー
バフロー例外、ＶＣＩＮＴ例外そしてＶＣＪＯＩＮ例外
を含む。ベクトルプロセッサ２０６の不明な例外は障害
命令に対してプログラム順序の遅い命令の変数実行後検
出され報告される。不明な例外は無効命令アドレス例
外、無効データアドレス例外、整列されないデータアク
セス例外、整数オーバフロー例外、浮動小数点オーバフ
ロー例外、浮動小数点無効被演算者例外、ゼロによる浮
動小数点除算例外、そしてゼロによる整数除算例外を含
む。
【００２４】ベクトル割り込み命令レジスタＶＩＩＮＳ
は命令が制御プロセッサ２０４を割り込むために実行さ
れるときベクトルプロセッサＶＣＩＮＴまたはＶＣＪＯ
ＩＮ命令により更新(up-date)される。
【００２５】ベクトルプロセッサ２０６は制御プロセッ
サ２０４により実行されるコプロセッサ割り込み命令Ｃ
ＰＩＮＴとマルチプルネストされたジャンプからベクト
ルプロセッサ２０６内のソフトウェアにより実行された
サブルーチン命令から生じるハードウェアスタックオー
バフローを含む２つの特殊条件を認識する。マルチメデ
ィア信号プロセッサ１０４によって発生された他の割り
込み及び例外条件は制御プロセッサ２０４により処理さ
れる。
【００２６】ベクトルプロセッサ２０６はベクトルプロ
セッサ２０６をアイドルＶＰ＿ＩＤＬＥ状態に位置させ
るシステムリセットの際、命令のパワーアップシーケン
スを実行する。制御プロセッサ２０４がベクトルプロセ
ッサ２０６内のレジスタを初期化させ制御プロセッサ命
令セットのＳＴＡＲＴＶＰ命令を用いてベクトルプロセ
ッサ２０６の動作を活性化させるときまでベクトルプロ
セッサ２０６はＶＰ＿ＩＤＬＥ状態にとどまる。
【００２７】図２を参照すれば、制御プロセッサ２０４
はベクトルプロセッサ２０６の動作を初期化させる。殊
に、制御プロセッサ２０４は制御プロセッサ２０４の命
令セットに対して拡張を通してベクトルプロセッサ２０
６との相互作用を制御する。命令セット拡張はＳＴＡＲ
ＴＶＰとＩＮＴＶＰ命令のようなコプロセッサデータ演
算、コプロセッサデータ伝送、ＴＥＳＴＳＥＴ命令そし
てベクトルプロセッサ２０６の読み取り及び書き込みレ
ジスタ用ＭＦＶＰ、ＭＴＶＰ、ＭＦＥＲ及びＭＴＥＲ命
令のようなコプロセッサレジスタ伝送を含む。
【００２８】制御プロセッサ２０４はＳＴＡＲＴＶＰ命
令を用いてベクトルプロセッサ２０６を開始させる。Ｓ
ＴＡＲＴＶＰ命令はベクトルプロセッサ２０６が実行中
であることを示すＶＰ＿ＲＵＮ状態に入るようにする。
ＳＴＡＲＴＶＰはベクトルプロセッサ２０６が既にＶＰ
＿ＲＵＮ状態に存すればいずれもしない。ＳＴＡＲＴＶ
Ｐ命令に応答して制御プロセッサへ通信される結果は無
く、制御プロセッサ２０４は次のＳＴＡＴＲＶＰの実行
を続ける。ＳＴＡＲＴＶＰ命令は条件コードを設定する
コプロセッサデータ演算フォーマットＣＤＰ命令に次い
で呼び出される。ＳＴＡＲＴＶＰ命令は下記のアセンブ
ラ構文を用いて呼び出される。
【００２９】 ＣＤＰ｛ｃｏｎｄ｝ ｐ７、０、ｃ０、ｃ０、ｃ０ ＳＴＡＲＴＶＰ｛ｃｏｎｄ｝
【００３０】ここで、これらの条件はequal(eq), not e
qual(ne), carry set(cs), carry clear(cc), minus(m
i), plus(pl)そして他の条件を含む。ＳＴＡＲＴＶＰは
条件が真（ｔｒｕｅ）である場合のみ実行される。制御
プロセッサ２０４はＳＴＡＲＴＶＰ命令を用いてベクト
ルプロセッサ２０６へ実行開始のための要求信号を伝送
し、ベクトル割り込みソースＶＩＳＲＣレジスタのベク
トルプロセッサジョイントビットＶＩＳＲＣ＜ｖｊｐ＞
とベクトルプロセッサ割り込みビットＶＩＳＲＣ＜ｖｉ
ｐ＞を自動的にクリアさせる。ＳＴＡＲＴＶＰを呼び出
すとき制御プロセッサ２０４はベクトルプロセッサ２０
６が実行を開始することを待たず次の命令を実行し続け
る。ベクトルプロセッサ２０６の状態はＳＴＡＲＴＶＰ
が呼び出される前に所望のように初期化されるべきであ
る。ベクトルプロセッサ２０６が既にＶＰ＿ＲＵＮ状態
にあればＳＴＡＲＴＶＰ命令は何らの影響も与えない。
ベクトルプロセッサの使用不能例外はＳＴＡＲＴＶＰ命
令の間発生される。
【００３１】制御プロセッサ２０４は割り込みベクトル
プロセッサＩＮＴＶＰ命令を使用してベクトルプロセッ
サ２０６を停止させる。ＩＮＴＶＰ命令はベクトルプロ
セッサ２０６が実行されないことを示すＶＰ＿ＩＤＬＥ
状態でベクトルプロセッサ２０６が入るようにする。Ｉ
ＮＴＶＰはベクトルプロセッサが実行されなければいず
れもしない。ＩＮＴＶＰ命令に応答して制御プロセッサ
に通信される結果は無く制御プロセッサ２０４は次のＩ
ＮＴＶＰを引き続き実行する。ＩＮＴＶＰ命令は条件コ
ードを設定するコプロセッサデータ演算フォーマットＣ
ＤＰ後に呼び出される。ＩＮＴＶＰ命令は条件が真（ｔ
ｒｕｅ）であるときしか実行されない。すなわち、ＩＮ
ＴＶＰ命令は下記のアセンブラ構文を用いて呼び出され
る。
【００３２】 ＣＤＰ｛ｃｏｎｄ｝ ｐ７、１、ｃ０、ｃ０、ｃ０ ＩＮＴＶＰ｛ｃｏｎｄ｝
【００３３】ここで、これらの条件はequal(eq), not e
qual(ne), carry set(cs), carry clear(cc), minus(m
i), plus(pl)そして他の条件を含む。制御プロセッサ２
０４はＩＮＴＶＰ命令を用いてベクトルプロセッサ２０
６に実行中止要求信号を伝送する。ＩＮＴＶＰ命令を呼
び出すとき制御プロセッサ２０４はベクトルプロセッサ
２０６の中止を待たずに次の命令を実行し続ける。拡張
されたレジスタＭＦＥＲ命令からの移動はベクトルプロ
セッサ２０６が中止されたか否かを決定するために典型
的にＩＮＴＶＰ命令の次に使う。ＩＮＴＶＰ命令はベク
トルプロセッサ２０６がすでにＶＰ＿ＩＤＬＥ状態にあ
れば何らの影響も与えない。ベクトルプロセッサの使用
不能例外はＩＮＴＶＰ命令の間発生される。
【００３４】制御プロセッサ２０４はテスト及び設定Ｔ
ＥＳＴＳＥＴ命令を使用し、同期用テストを含むベクト
ルプロセッサ２０６の動作状態をテストする。ＴＥＳＴ
ＳＥＴは使用者−拡張レジスタを読み取ってレジスタの
ビット３０を“１”に設定することにより、ベクトルプ
ロセッサ２０６と制御プロセッサ２０４との間に生産者
／注文者形の同期を提供する。ＴＥＳＴＳＥＴは制御プ
ロセッサ２０４をレジスタが伝送されるまで停止させ
る。
【００３５】制御プロセッサ２０４は条件コードを設定
するコプロセッサレジスタ伝送動作（ＭＲＣ、ＭＭＣ
Ｒ）命令に次いでＴＥＳＴＳＥＴ命令を要求する。ＴＥ
ＳＴＳＥＴ命令は条件が真であるときのみ実行される。
ＴＥＳＴＳＥＴ命令は下記のアセンブラ構文を用いて呼
び出される。
【００３６】ＭＲＣ｛ｃｏｎｄ｝ ｐ７、０、Ｒｄ、
ｃ０、ｃＥＲ、０ ＴＥＳＴＳＥＴ｛ｃｏｎｄ｝ Ｒｄ、ＲＮＡＭＥ
【００３７】ここで、これらの条件はequal(eq), not e
qual(ne), carry set(cs), carry clear(cc), minus(m
i), plus(pl)そして他の条件を含む。Ｒｄは制御プロセ
ッサ２０４内のレジスタである。ＥＲはコプロセッサイ
ンタフェース２４２内の拡張されたレジスタであり、Ｒ
ＮＡＭＥはＵＥＲ１或いはＶＡＳＹＮＣのような構造的
に特殊なレジスタ簡略記憶記号(mnemonic)として見なさ
れる。
【００３８】他の制御プロセッサ命令はベクトルプロセ
ッサスカラー／専用レジスタを制御プロセッサ２０４の
一般レジスタに伝送する。しかも、他の制御プロセッサ
命令は制御プロセッサレジスタをベクトルプロセッサス
カラー／専用レジスタへ伝送する。
【００３９】例えばＭＦＶＰ命令はデータをベクトルプ
ロセッサスカラー／専用レジスタから制御プロセッサ２
０４の一般レジスタに移動させる。ＭＦＶＰ命令は条件
コードを設定するコプロセッサレジスタ伝送動作（ＭＲ
Ｃ、ＭＣＲ）命令に次いで呼び出される。ＭＦＶＰ命令
は条件が真であるときのみ実行される。ＭＦＶＰ命令は
下記のアセンブラ構文を用いて呼び出される。
【００４０】ＭＲＣ｛ｃｏｎｄ｝ ｐ７、１、Ｒｄ、
ＣＲｎ、ＣＲｍ、０ ＭＴＶＰ｛ｃｏｎｄ｝ Ｒｄ、ＲＮＡＭＥ
【００４１】ここで、これらの条件はequal(eq), not e
qual(ne), carry set(cs), carry clear(cc), minus(m
i), plus(pl)そして他の条件を含む。コプロセッサ番号
コードｐ７はベクトルプロセッサ２０６を指定する。Ｒ
ｄは制御プロセッサ２０４内のレジスタである。ＣＲｎ
およびＣＲｍはベクトルプロセッサ２０６内のスカラー
／専用レジスタである。ＲＮＡＭＥはＳＰ０またはＶＣ
ＳＲのような構造的に特殊なレジスタ簡略記憶記号と見
なされる。制御プロセッサ２０４はＭＦＶＰ命令を呼び
出してベクトルプロセッサ２０６内のスカラー／専用レ
ジスタＣＲｎとＣＲｍからデータを制御プロセッサレジ
スタＲｄに伝送する。ベクトルプロセッサの使用不能例
外はＭＦＶＰ命令の間発生する。
【００４２】ベクトルプロセッサＭＴＶＰ命令に対する
移動はデータを制御プロセッサ２０４内の一般レジスタ
からベクトルプロセッサのスカラー／専用レジスタに移
動させるものである。ＭＴＶＰ命令は条件コードを設定
するコプロセッサレジスタ伝送動作（ＭＲＣ、ＭＣＲ）
命令に次いで呼び出される。ＭＴＶＰ命令は条件が真で
あるときのみ実行される。ＭＴＶＰ命令は下記のアセン
ブラ構文を用いて呼び出される。
【００４３】ＭＲＣ｛ｃｏｎｄ｝ ｐ７、１、Ｒｄ、Ｃ
Ｒｎ、ＣＲｍ、０ ＭＴＶＰ｛ｃｏｎｄ｝Ｒｄ、ＲＮＡＭＥ
【００４４】ここで、これらの条件はequal(eq), not e
qual(ne), carry set(cs), carry clear(cc), minus(m
i), plus(pl)そして他の条件を含む。コプロセッサ番号
コードｐ７はベクトルプロセッサ２０６を指定する。Ｒ
ｄは制御プロセッサ２０４内のレジスタである。ＣＲ
ｎ，ＣＲｍはベクトルプロセッサ２０６内のスカラー／
専用レジスタである。ＲＮＡＭＥはＳＰ０又はＶＣＳＲ
のような構造的に特殊なレジスタ簡便記憶記号と見なさ
れる。制御プロセッサ２０４はＭＴＶＰ命令を呼び出し
て制御プロセッサＲｄ内のデータをベクトルプロセッサ
２０６内のスカラー／専用レジスタＣＲｎとＣＲｍへ伝
送する。ベクトルプロセッサ使用不能例外はＭＴＶＰ命
令の間発生される。
【００４５】ＭＦＶＰとＭＴＶＰはベクトルプロセッサ
２０６がＶＰ＿ＩＤＬＥ状態にあるときのみ遂行される
べきである。制御プロセッサ２０４とベクトルプロセッ
サ２０６との間に直接的な通信は行われない。各伝送は
コプロセッサインタフェース２４２により例示的な実施
の形態から提供される中間記憶領域(intermediate stor
age)を用いる。
【００４６】ＭＦＶＰとＭＴＶＰ命令は制御プロセッサ
２０４がベクトルプロセッサ２０６内の制御及びステー
タスレジスタを自由に読み取り及び書き込み可能にす
る。つまり、制御プロセッサは運用システムまたは応用
プログラムの実行間ベクトルプロセッサの動作を制御す
る。制御プロセッサ２０４がベクトルプロセッサ２０６
の実行とは関係なくベクトルプロセッサ２０６の制御及
びステータスレジスタにアクセスし、同一制御及びステ
ータスレジスタが制御プロセッサ２０４とベクトルプロ
セッサ２０６により並列にアクセスされるのでＭＦＶＰ
とＭＴＶＰ命令はベクトルプロセッサ２０６がＶＰ＿Ｉ
ＤＬＥ状態にある場合のみ実行されなければならない。
【００４７】拡張レジスタＭＴＥＲ命令に対する移動は
データを制御プロセッサ２０４から特殊拡張レジスタに
移動させる。ＭＴＥＲ命令は条件コードを設定するコプ
ロセッサレジスタ伝送動作（ＭＲＣ、ＭＣＲ）命令に次
いで呼び出される。ＭＴＥＲ命令は条件が真であるとき
のみ実行される。ＭＴＥＲ命令は下記のアセンブラ構文
を用いて呼び出される。
【００４８】ＭＲＣ｛ｃｏｎｄ｝ ｐ７、１、Ｒｄ、ｃ
Ｐ、ｃＥＲ、０ ＭＴＥＲ｛ｃｏｎｄ｝ＲＮＡＭＥ、Ｒｄ
【００４９】ここで、これらの条件はequal(eq), not e
qual(ne), carry set(cs), carry clear(cc), minus(m
i), plus(pl)そして他の条件を含む。Ｒｄは制御プロセ
ッサ２０４内のレジスタである。Ｐは選ばれたコプロセ
ッサを指定するもので、ＥＲは該コプロセッサＰ内の拡
張レジスタを指定する。ＲＮＡＭＥはＰＥＲ０又はＣＳ
Ｒのような構造的に特殊なレジスタ簡便記憶記号と見な
される。制御プロセッサ２０４はＭＴＥＲ命令を呼び出
して制御プロセッサレジスタＲｄ内のデータを指定され
たコプロセッサＰ内の指定された拡張レジスタＥＲへ移
動させる。指定されたコプロセッサに対して試みられた
アクセスのあいだ保護違反はＭＴＥＲ命令間発生され
る。
【００５０】拡張レジスタＭＦＥＲ命令に対する移動は
指定されたコプロセッサ内の拡張されたレジスタからの
データを制御プロセッサ２０４内のレジスタに移動させ
ることである。ＭＦＥＲ命令は条件コードを設定するコ
プロセッサレジスタ伝送動作（ＭＲＣ、ＭＣＲ）命令に
次いで呼び出される。ＭＦＥＲ命令は条件が真であると
きのみ実行される。ＭＦＥＲ命令は下記のアセンブラ構
文を用いて呼び出される。
【００５１】 ＭＲＣ｛ｃｏｎｄ｝ ｐ７、２、Ｒｄ、ｃＰ、ｃＥＲ、
０ＭＴＥＲ｛ｃｏｎｄ｝Ｒｄ、ＲＮＡＭＥ
【００５２】ここで、これらの条件はequal(eq), not e
qual(ne), carry set(cs), carry clear(cc), minus(m
i), plus(pl)そして他の条件を含む。コプロセッサ番号
コードｐ７はベクトルプロセッサ２０６を指定する。コ
プロセッサ番号ｐ７はベクトルプロセッサ２０６を指定
する。Ｒｄは制御プロセッサ２０４内のレジスタであ
る。Ｐは選ばれたコプロセッサを指定するもので、ＥＲ
はコプロセッサＰ内の拡張レジスタを指定する。ＲＮＡ
ＭＥはＰＥＲ０又はＣＳＲのような構造的に特殊なレジ
スタ簡便記憶記号と見なされる。制御プロセッサ２０４
はＭＦＥＲ命令を呼び出して指定されたコプロセッサＰ
内の指定された拡張レジスタＥＲからのデータをレジス
タＲｄに移動させる。指定されたコプロセッサに対して
試みられたアクセス間保護違反はＭＴＥＲ命令の間発生
される。
【００５３】図７はコプロセッサインタフェース２４２
に対する概略的なブロック図である。同図において、コ
プロセッサインタフェース２４２は制御プロセッサ２０
４の命令セットを拡張する命令を遂行するためのレジス
タとロジック機能を加えて制御プロセッサ２０４の機能
性を補う。コプロセッサインタフェース２４２は制御プ
ロセッサ２０４とベクトルプロセッサ２０６間の通信の
ためのレジスタを含む。コプロセッサインタフェース２
４２はやはり別のクロック速度で動作する構造間のデー
タと信号通信のためのバッファとしての役割をも果た
す。一つの実施の形態では制御プロセッサ２０４は４０
ＭＨｚ速度(rate)で動作し、ベクトルプロセッサ２０６
は８０ＭＨｚで実行する。
【００５４】コプロセッサインタフェース２４２はデコ
ーダ７０２、ステートマシン７０４、特権拡張レジスタ
ブロック７０６および使用者拡張レジスタブロック７０
８を具備する。特権拡張レジスタブロック７０６と使用
者拡張レジスタブロック７０８内のレジスタは、制御プ
ロセッサ２０４及びベクトルプロセッサ２０６により読
み取りおよび書き込み可能である。デコーダ７０２は制
御プロセッサ命令セットの命令を復号化する。制御プロ
セッサ命令セットは制御プロセッサ２０４上で実行可能
な命令と制御プロセッサにより実行不能であるが、その
代わりにコプロセッサインタフェース２４２により実行
され特殊コプロセッサ機能性が遂行できる命令を含む。
デコーダ７０２は制御プロセッサ命令を復号化し拡張さ
れた命令を検出して実行するためのステートマシン７０
４へ検出された拡張命令を供給する。ステートマシン７
０４は拡張命令を遂行するためのロジックを具備する。
【００５５】特権拡張レジスタブロック７０６は制御プ
ロセッサ２０４により特殊命令の実行間アクセスされる
拡張レジスタである。特権拡張レジスタブロック７０６
は制御レジスタＣＴＲ、プロセッサバージョンレジスタ
ＰＶＲ、ベクトル割り込みマスクレジスタＶＩＭＳＫ、
命令アドレス区切り点レジスタＡＩＡＢＲ、データアド
レス区切り点レジスタＡＤＡＢＲ、スクラッチパッドレ
ジスタＳＰＲＥＧ及びステータスレジスタＳＴＲを具備
する。特権拡張レジスタブロック７０６は制御プロセッ
サ２０４とベクトルプロセッサ２０６の同期のために優
先的に使用される。
【００５６】一つの実施の形態では、使用者拡張レジス
タブロック７０８のレジスタはビット＜３０＞にマッピ
ングされた単一ビットをもつのでビット＜３１＞と＜２
９：０＞は“０”として読み出される。使用者拡張レジ
スタブロック７０８はベクトルプロセッサステートフラ
グＶＰＳＴＡＴＥとベクトル及び制御プロセッサ同期化
ＶＡＳＹＮＣフラグを具備する。ＶＰＳＴＡＴＥはビッ
ト＜３０＞がセットされるときベクトルプロセッサ２０
６がＶＰ＿ＲＵＮ状態にあることを示す。ビット＜３０
＞がリセットされるとき、ベクトルプロセッサ２０６は
ＶＰ＿ＩＤＬＥ状態にあり、実行される次の命令をアド
レッシングするプログラムカウンタと共に中止される。
ＶＡＳＹＮＣはベクトルプロセッサ２０６と制御プロセ
ッサ２０４との間の生産者−消費者同期化を許容する。
ＶＡＳＹＮＣフラグはベクトルプロセッサ２０６内で実
行するＶＭＯＶによりセット又はリセットされる。な
お、ＶＡＳＹＮＣは拡張レジスタＭＦＥＲからの移動、
拡張レジスタＭＴＥＲへの移動またはＴＥＳＴＳＥＴ命
令を使用する制御プロセッサ２０４の処理によってセッ
ト又はリセットされる。
【００５７】パワーアップリセット時、特権拡張レジス
タブロック７０６と使用者拡張レジスタブロック７０８
の全てのビットはリセットされ、ベクトルプロセッサ２
０６はアイドル状態になる。
【００５８】ベクトル割り込みマスクレジスタＶＩＭＳ
Ｋはベクトルプロセッサ２０６内で発生する例外を制御
プロセッサ２０４に報告することを制御する。ベクトル
割り込みソースＶＩＳＲＣレジスタにおいて対応のビッ
トによってセットされるときＶＩＭＳＫビットは制御プ
ロセッサ２０４を割り込む例外をイネーブルさせる。Ｖ
ＩＳＲＣレジスタは複数個の例外と割り込みのソースを
示す複数個のビットを含んでいる。ＶＩＭＳＫレジスタ
のビットはデータアドレス区切り点割り込みイネーブル
ＤＡＢＥ、命令アドレス区切り点割り込みイネーブルＩ
ＡＢＥ及び単一ステップ割り込みイネーブルＳＳＴＰＥ
を具備する。
【００５９】ＶＩＭＳＫはさらに浮動小数点オーバフロ
ーＦＯＶＥ、無効被演算者ＦＩＮＶＥとゼロによる除算
ＦＤＩＶＥ割り込みイネーブルビット及び整数オーバフ
ローＩＯＶＥとゼロによる除算ＩＤＩＶＥ割り込みイネ
ーブルビットを制御する。ＶＩＭＳＫはやはりＶＣＩＮ
Ｔ割り込みイネーブルＶＩＥ、ＶＣＪＯＩＮ割り込みイ
ネーブルＶＪＥと文脈転換イネーブルＣＳＥを制御す
る。
【００６０】ベクトルプロセッサ２０６は制御プロセッ
サ２０４へ信号を伝送することによって制御プロセッサ
２０４と相互作用する。特に、ベクトルプロセッサ２０
６は制御プロセッサ２０４に書き込みアクセス及び読み
取りアクセスを提供するロジックを含む。ベクトルプロ
セッサ２０６はＶＣＪＯＩＮ命令とＶＣＩＮＴ命令を使
用し、ベクトルプロセッサ２０６が同期命令を遂行する
ことを示す使用者拡張レジスタを経由して間接的に制御
プロセッサ２０４に信号を伝送する。ベクトルプロセッ
サ２０６は、また、ベクトルプロセッサ２０６が実行を
中止しＶＰ＿ＩＤＬＥ状態に入ったことを示す割り込み
要求を通して直接的に制御プロセッサ２０４に信号を伝
送する。ベクトルプロセッサ２０６は制御プロセッサ２
０４へと信号を伝送するための二つの命令を実行する。
ＶＣＪＯＩＮ命令（ＶＣＪＯＩＮｎ）は条件的に制御プ
ロセッサ２０４と結合してベクトルプロセッサ２０６が
中止されてＶＰ＿ＩＤＬＥ状態に入るようにする。ベク
トルプロセッサ２０６内のプログラムカウンタ（図示せ
ず）はＶＣＪＯＩＮ命令の後続の命令をアドレスする。
ＶＣＩＮＴ命令（ＶＣＩＮＴ ｎ）は制御プロセッサ２
０４を条件的に割り込ませてベクトルプロセッサ２０６
が中止されてＶＰ＿ＩＤＬＥ状態に入るようにする。ベ
クトルプロセッサ２０６内のプログラムカウンタはＶＣ
ＩＮＴ命令の後続の命令をアドレスする。ＶＣＩＮＴと
ＶＣＪＯＩＮ命令は制御フロークラスに分類されるベク
トルプロセッサ２０６により実行される命令である。制
御フロー命令はブランチ、減少及びブランチ、ジャン
プ、サブルーチンからのリターン、そして文脈転換と障
壁(barrier)命令のような多様な条件命令を具備する。
【００６１】条件文脈転換ＶＣＣＳ命令、条件割り込み
ＶＣＩＮＴ命令及び条件結合ＶＣＪＯＩＮ命令を具備し
たベクトルプロセッサ２０６上で実行する複数個の命令
は割込と例外処理のために使われる。
【００６２】イネーブルされると、条件割り込みＶＣＩ
ＮＴ命令はベクトルプロセッサ２０６の実行を中止し制
御プロセッサ２０４を割り込む。ＶＣＩＮＴ命令はＶＣ
ＩＮＴ割り込みを発生させる。条件割り込みＶＣＩＮＴ
命令のアセンブラ構文は次の通りである。
【００６３】ＶＣＩＮＴ．ｃｏｎｄ＃ＩＣＯＤＥ ｃｏｎｄは定義された条件コードであり、＃ＩＣＯＤＥ
は制御プロセッサ２０４により使用常数を識別する２３
−ビット値である。条件コードｃｏｎｄはunconditiona
l(un), less than(lt), equal(eq), less than or equa
l to(le), greater than(gt), not equal(ne), greater
than or equal to(ge)、及びoverflow(ov)の条件コー
ドから選択される。ＶＣＩＮＴ動作は下記のように疑似
コードによって説明される。
【００６４】 If ((cond==VCSR[SO, GT, EQ, LT])｜(cond==un)){ VISRC<vip>=1; VIINS = [VCINT.cond #ICODE instruction]; VEPC = VPC; if (VIMSK<vie>==1)signal control processor int; VP_STATE = VP_IDLE; } else VPC= VPC+4;
【００６５】従って、ベクトル制御及びステータスレジ
スタＶＣＳＲは条件コードをマッチさせるとか、或いは
条件コードが無条件である場合であればベクトル割り込
みソースＶＩＳＲＣレジスタのベクトル割り込みビット
はセットされ、ベクトル割り込み命令レジスタＶＩＩＮ
Ｓは＃ＩＣＯＤＥパラメータにより識別された命令でロ
ードされ、ベクトル例外プログラムカウンタＶＥＰＣは
ベクトルプロセッサ２０６のプログラムカウンタからの
値でロードされる。ベクトル割り込み命令レジスタＶＩ
ＩＮＳはＶＣＩＮＴ命令の識別子、条件及び＃ＩＣＯＤ
Ｅ引数でロードされ、（１）ベクトルプロセッサ２０６
が制御プロセッサ２０４を割り込ませる理由と、（２）
ソフトウェア割り込みサービスルーチンを実行する時制
御プロセッサ２０４により使用常数値に関係する情報を
制御プロセッサ２０４に提供する。ＶＩＭＳＫレジスタ
のベクトルプロセッサ割り込みイネーブルビットがセッ
トされると、ベクトルプロセッサ２０６は割り込み信号
ＩＲＱを制御プロセッサ２０４へ送る。ベクトルプロセ
ッサ２０６の状態ＶＰ＿ＳＴＡＴＥはアイドル状態にセ
ットされる。しかし、条件コードが無条件でなく制御コ
ードがベクトル制御及びステータスレジスタＶＣＳＲと
マッチングされなければ、ＶＣＩＮＴ命令はプログラム
カウンタが４ずつ増加することを除いては無視される。
【００６６】もしもイネーブルされると、制御プロセッ
サタスクＶＣＪＯＩＮ命令との条件結合はベクトルプロ
セッサ２０６の実行を中止し、制御プロセッサ２０４内
で動作するタスクと結合される。ＶＣＪＯＩＮ命令はＶ
ＣＪＯＩＮ割り込みを発生させることもできる。
【００６７】条件割り込みＶＣＪＯＩＮ命令のアセンブ
ラ構文は下記のようである。 ＶＣＪＯＩＮ．ｃｏｎｄ＃Ｏｆｆｓｅｔ ここで、ｃｏｎｄは定義された条件コードであり、＃Ｏ
ｆｆｓｅｔは順次に活性化されるベクトルプロセッササ
ービスルーチンのベクトルプロセッサ２０６のメモリ内
のＶＣＪＯＩＮ命令の位置に係るオフセットを識別する
２３−ビット値である。ＶＣＪＯＩＮ命令は制御プロセ
ッサ２０４内で実行する割り込みサービスルーチンを活
性化させる。制御プロセッサ２０４は＃Ｏｆｆｓｅｔパ
ラメータを貯蔵し定義された割込サービスルーチンを実
行する。割込サービスルーチンが完了される間、制御プ
ロセッサ２０４は定義された動作を遂行して、次のプロ
セスのためにベクトルプロセッサ２０６内のレジスタを
セットさせる。割込サービスルーチン完了時、制御プロ
セッサ２０４はＳＴＡＲＴＶＰ命令を用いてベクトルプ
ロセッサ２０６をスタートさせ貯蔵されたアドレス＃Ｏ
ｆｆｓｅｔをベクトルプロセッサ２０６が実行を開始す
るときのサブルーチンの位置として指定される。オフセ
ット引数はブランチ命令と同様に制御プロセッサにより
使用され、制御プロセッサ２０４によって実行された命
令のシーケンスを指示する。ＶＣＪＯＩＮ命令の使用例
は、ここで完全に参考文献となっている米国特許出願
（No.xx/xxx,xxx）、代理人文書Ｎｏ．Ｍ−４３６５Ｕ
Ｓ、Ｓ．Ｐ．Ｓｏｎｇ外の“マルチプロセッサ内の有効
な文脈貯蔵及び復元”(EFFICIENT CONTEXT SAVING AND
RESTORING IN MULTIPROSESSORS)に開示された。条件コ
ードｃｏｎｄはunconditional(un), less than(lt), eq
ual(eq), less than or equal to(le), greater than(g
t), not equal(ne), greater than or equal to(ge)及
びoverflow(ov)の条件コードから選択される。ＶＣＪＯ
ＩＮ動作は下記のように疑似コードにより説明される。
【００６８】 If ((cond==VCSR[SO, GT, EQ, LT])｜(cond==un)){ VISRC<vjp>=1; VIINS = [VCJOIN.cond #Offset instruction]; VEPC = VPC; if (VIMSK<vje>==1)signal control processor int; VP_STATE = VP_IDLE; } else VPC= VPC+4;
【００６９】したがって、ベクトル制御及びステータス
レジスタＶＣＳＲは条件コードをマッチさせるとか、あ
るいは条件コードが無条件である場合であればベクトル
割込ソースＶＩＳＲＣレジスタのベクトル結合ビットは
セットされ、ベクトル割込命令レジスタＶＩＩＮＳは＃
Ｏｆｆｓｅｔパラメータにより識別された命令でロード
され、ベクトル例外プログラムカウンタＶＥＰＣはベク
トルプロセッサ２０６のプログラムカウンタからの値で
ロードされる。ベクトル割込命令レジスタＶＩＩＮＳは
ＶＣＪＯＩＮ命令の識別子、条件及び＃Ｏｆｆｓｅｔ引
数でロードされ、（１）ベクトルプロセッサ２０６が制
御プロセッサ２０４を割り込む理由と、（２）制御プロ
セッサ２０４がベクトルプロセッサ２０６を再活性化さ
せるときベクトルプロセッサルーチンの命令シーケンス
フローを指示するためのブランチオフセットを示すベク
トルプロセッサ２０６の命令メモリ内のアドレスまたは
ラベルからオフセットに係る情報を制御プロセッサ２０
４に提供する。ＶＩＭＳＫレジスタのベクトルプロセッ
サ結合イネーブルビットがセットされると、ベクトルプ
ロセッサ２０６は割り込み信号ＩＲＱを制御プロセッサ
２０４へ送る。ベクトルプロセッサ２０６の状態ＶＰ＿
ＳＴＡＴＥはアイドルＩＤＬＥ状態にセットされる。し
かし、条件コードが無条件である制御コードがベクトル
制御及びステータスレジスタＶＣＳＲとマッチングされ
なければＶＣＪＯＩＮ命令はプログラムカウンタが４ず
つ増加することを除いて無視される。
【００７０】条件文脈転換ＶＣＣＳ命令は、ＶＩＭＳＫ
レジスタの文脈転換イネーブルビットＶＩＭＳＫ＜ｃｓ
ｅ＞が真であれば文脈転換サブルーチンへの中間（遅延
しない）ジャンプを実行する。ＶＩＭＳＫ＜ｃｓｅ＞が
真であれば、ＶＰＣ＋４でのリターンアドレスはリター
ンアドレスタックに貯蔵される。もしそうでなければア
ドレスＶＰＣ＋４で例外は続けられる。ＶＣＣＳ命令は
リターンアドレススタックオーバフロー例外を発生され
ることもできる。条件文脈転換ＶＣＣＳ命令のアセンブ
ラ構文は下記のようである。
【００７１】ＶＣＣＳ＃Ｏｆｆｓｅｔここで、＃Ｏｆｆ
ｓｅｔは文脈サブルーチンの位置を識別する２３−ビッ
ト値である。ＶＣＣＳ動作は下記のように疑似コードに
より説明される。
【００７２】 If VIMSK<cse>==1) { if (VSP<4> > 15) { VISRC<RASO> = 1; signal control processor with RASO; VP_STATE = VP_IDLE; } else RSTACK[VSP<3:0>]=VPC+4; VSP<4:0> = VSP<4:0>+1; VPC = VPC + 4; } } else VPC=VPC+4;
【００７３】従って、ＶＩＭＳＫレジスタの文脈転換イ
ネーブルビットがセットされると、リターンスタックポ
インタＶＳＰはオーバフローをテストする。オーバフロ
ー条件が発生すればベクトル割り込みソースＶＩＳＲＣ
レジスタのリターンアドレススタックオーバフロービッ
トはセットされ、ベクトルプロセッサ２０６は制御プロ
セッサ２０４へリターンアドレススタックオーバフロー
例外を送り、ベクトルプロセッサ２０６の状態ＶＰ＿Ｓ
ＴＡＴＥはアイドル状態にセットされる。もし、オーバ
フロー条件が発生されなければ４ずつ増加するプログラ
ムカウンタはリターンアドレススタックＲＳＴＡＣＫに
押され（ｐｕｓｈ）、リターンスタックポインタＶＳＰ
は１ずつ増加し、ベクトルプロセッサ２０６のプログラ
ムカウンタＶＰＣは＃Ｏｆｆｓｅｔ×４の符号拡張され
た積だけ増加する。ＶＩＭＳＫレジスタの文脈転換イネ
ーブルビットがセットされなければ、ＶＣＣＳ命令はプ
ログラムカウンタが４ずつ増加することを除いては無視
される。
【００７４】制御プロセッサ２０４とベクトルプロセッ
サ２０６は、一旦ベクトルプロセッサ２０６の動作が制
御プロセッサ２０４によりＳＴＡＲＴＶＰ命令の実行に
次いで実行し始めると、並列に独立的に動作する。制御
プロセッサ２０４とベクトルプロセッサ２０６の独立的
な並列動作は特殊制御命令を使用して同期化する。二つ
のスレッド(thread)の同時実行の支援：一つは制御プロ
セッサ２０４上におけるスレッドであり、もう一つはベ
クトルプロセッサ２０６上におけるスレッド、はタスク
実行速度を相当増加させＭＳＰプロセッサ群の多様なプ
ロセッサへ制御プロセッサ２０４上で動作する命令コー
ドの移植（ｐｏｒｔｉｎｇ）を容易にする。例示された
実施の形態で、ベクトルプロセッサ２０６は８０ＭＨｚ
速度で動作する。
【００７５】図２を参照すれば、キャッシュサブシステ
ム２０８はデータキャッシュ２１４（例えば、５Ｋ
Ｂ）、命令キャッシュ２１６（例えば２ＫＢ）及びキャ
ッシュロム２１８（例えば１６ＫＢ）を具備し、典型的
にベクトルプロセッサ（８０ＭＨｚ）と同一速度で動作
する。一つの実施の形態では、キャッシュサブシステム
２０８は制御プロセッサ２０４用１Ｋｂｙｔｅの命令貯
蔵領域と１Ｋｂｙｔｅのデータ貯蔵領域、そして制御プ
ロセッサ２０４とベクトルプロセッサ２０６用の共用１
６Ｋｂｙｔｅ統合命令とデータキャッシュロムを備え
る。キャッシュサブシステム１２８は３２−ビットデー
タバスを介して制御プロセッサ２０４とインタフェース
し、１２８−ビットデータバスを介してベクトルプロセ
ッサ２０６とインタフェースする。キャッシュロム２１
８はｕＲＯＭ初期化ソフトウェア、自己診断ソフトウェ
ア、多様なシステム管理ソフトウェア、ライブラリルー
チン及び選択された命令とデータ常数用キャッシュを備
える。特に、キャッシュロム２１８は命令例外ハンドラ
と制御プロセッサ２０４用の入出力デバイス割り込みハ
ンドラ０、１、２、３を具備する。キャッシュロム２１
８はベクトルプロセッサ割り込みハンドラと制御プロセ
ッサ２０４内で実行するベクトルプロセッサ区切り点例
外ハンドラをも具備する。
【００７６】ＦＢＵＳ２１０は例えば３２−ビットＰＣ
Ｉバスインタフェース２２０、６４−ビットＳＤＲＡＭ
メモリコントローラ２２２、８−チャンネルＤＭＡコン
トローラ２２４、注文者ＡＳＩＣロジックブロック２２
６及びメモリデータ移動者２２８を備えた複数個のＦＢ
ＵＳ周辺装置とインタフェースする。ＰＣＩバスインタ
フェース２２０はシステムバス１０６とインタフェース
し、たとえば３３ＭＨｚで動作する。注文者ＡＳＩＣロ
ジックブロック２２６は所望の注文機能を遂行するため
のロジックブロックを供給する。注文者ＡＳＩＣロジッ
クブロック２２６は、一つの実施の形態で多様なアナロ
グコーデックＣＯＤＥＣ及び注文者−特殊Ｉ／Ｏ素子に
対するインタフェースを具備した１０Ｋゲートを供給す
る。メモリデータ移動者２２８はホストプロセッサ１０
２からのＤＭＡデータをマルチメディア信号プロセッサ
１０４に位置したＳＤＲＡＭメモリ２３０へ伝送する。
【００７７】Ｉ／Ｏバス２１２は例えば、バスストリー
ムプロセッサ２３２、ＵＡＲＴ直列ライン２３４、タイ
マー回路２３６、割り込みコントローラ２３８及び特殊
レジスタ２４０を備えた複数個のＩ／Ｏバス素子とイン
タフェースする。バスストリームプロセッサ２３２はビ
デオビットストリームを処理する。特殊レジスタ２４０
はソフトウェア的に制御された初期化及び割り込み処理
のために使用される。図８はマルチメディア信号プロセ
ッサ１０４上で実行するＭＳＰシステムコンポーネント
ソフトウェア８０２とホストプロセッサ１０２上で実行
するＰＣ応用及び運用システムソフトウェア８０８を備
えたソフトウェア及びファームウェアアーキテクチャー
８００の概略的なブロック図である。
【００７８】同図において、マルチメディア信号プロセ
ッサ１０４はベクトルプロセッサ２０６上で実行するベ
クトル化されたＤＳＰファームウェアライブラリ８０４
と制御プロセッサ２０４上で実行されるシステム管理機
能ブロック８０６により制御される。ベクトル化された
ＤＳＰファームウェアライブラリ８０４とシステム管理
機能ブロック８０６はＭＳＰシステムコンポーネントソ
フトウェア８０２内に含まれる。アーキテクチャー８０
０はホスト応用制御動作から信号処理機能を簡単に分離
させることによってソフトウェア開発を単純化し、ソフ
トウェアデザイン管理を改善し且つ応用開発及び維持費
を減少させる。
【００７９】ＭＳＰシステムコンポーネントソフトウェ
ア８０２は排他的に制御プロセッサ２０４上で実行さ
れ、ＭＳＰ実時間カーネル８１０、マルチメディアライ
ブラリモジュール８１２、システム管理機能ブロック８
０６及びベクトル化されたＤＳＰファームウェアライブ
ラリ８０４を備える。ＭＳＰ実時間カーネル８１０は代
表的にホストプロセッサ１０２、資源管理、Ｉ／Ｏ素子
ハンドリングそして大部分の割り込み及び例外処理に対
するインタフェースの責任を背負う。ＭＳＰ実時間カー
ネル８１０はホストプロセッサ１０２で実行するＷｉｎ
ｄｏｗｓTM及びＷｉｎｄｏｗｓ ＮＴTMとインタフェー
スする。ＭＳＰ実時間カーネル８１０はまたホストプロ
セッサ１０２から選択された応用ファームウェアを選択
してダウンロードするためのソフトウェア、制御プロセ
ッサ２０４とベクトルプロセッサ２０６で実行用タスク
をスケジューリングするためのソフトウェアそれからメ
モリおよびＩ／Ｏ素子を備えたマルチメディア信号プロ
セッサ１０４のシステム資源を管理するためのソフトウ
ェアを含む。ＭＳＰ実時間カーネル８１０はマルチメデ
ィア信号プロセッサ１０４のタスク間通信を同期化させ
るためのソフトウェアとＭＳＰ関連割り込み、例外及び
ステータス条件を報告するためのソフトウェアを備え
る。
【００８０】ベクトル化されたＤＳＰファームウェアラ
イブラリ８０４は実際に全てのディジタル信号処理機能
を実行する。ベクトル化されたＤＳＰファームウェアラ
イブラリ８０４はさらに制御プロセッサ２０４によりベ
クトルプロセッサ２０６に提起されるコプロセッサ割り
込み或いはベクトルプロセッサ２０６内で発生されたハ
ードウェアスタックオーバフロー例外のような規定され
た特殊割り込みを制御する。
【００８１】マルチメディアライブラリモジュール８１
２はデータ通信、ＭＰＥＧビデオ及びオーディオ、音声
コーディング及び合成、サウンドブラスター（Ｓｏｕｎ
ｄＢｌａｓｔｅｒTM）と互換可能なオーディオなどを備
えた通信ハンドリング機能を実行する。ＭＳＰ実時間カ
ーネル８１０はマルチメディア信号プロセッサ１０４上
で実行されるマルチメディア応用を用いる拡張を備えた
実時間、粗状態(robust)、マルチタスク、プリエンプテ
ィブ(pre-emptive)運用システムである。
【００８２】ホストプロセッサ１０２内で実行するＰＣ
応用及び運用システムソフトウェア８０８はシステムバ
ス１０６を介してＭＳＰ制御及びステータスレジスタを
読み取り及び書き込むことでマルチメディア信号プロセ
ッサ１０４を制御する。
【００８３】ＭＳＰプログラム実行は第１実行ストリー
ムを実行する制御プロセッサ２０４から始まる。制御プ
ロセッサ２０４はベクトルプロセッサ２０６内の第２独
立実行ストリームを初期化させる。制御プロセッサ２０
４とベクトルプロセッサ２０６の動作は制御プロセッサ
２０４内で動作するＳＴＡＲＴＶＰ、ＩＮＴＶＰ及びＴ
ＥＳＴＶＰ命令を具備した特定コプロセッサ命令とベク
トルプロセッサ２０６内で実行するＶＪＯＩＮとＶＩＮ
Ｔ割り込みを備えた特殊命令を通じて同期化される。制
御プロセッサ２０４とベクトルプロセッサ２０６との間
のデータ伝送は制御プロセッサ２０４内で実行されたデ
ータ移動命令を用いて実行される。
【００８４】パワーアップ後、マルチメディア信号プロ
セッサ１０４は自動的に自己診断シーケンスに入って機
能性を全くテストするようになる。自己診断シーケンス
はマルチメディア信号プロセッサ１０４内の全てのレジ
スタの初期化とマルチメディア信号プロセッサ１０４の
コンポーネントの機能性を立証するためのオンーチップ
自己診断の実行を備える。自己診断シーケンスの終了
時、マルチメディア信号プロセッサ１０４はＭＳＰ初期
化ソフトウェアをロードさせることから実行し、ＭＳＰ
実時間カーネル８１０をロードして実行するＭＳＰシス
テムコンポーネントソフトウェア８０２を実行する。マ
ルチメディア信号プロセッサ１０４はＰＣＩバスを通し
たハードウェアによって制御されたシステムリセット、
ＭＳＰ制御レジスタ内のＰＣＩシステムリセットビット
を介したソフトウェアにより制御されたシステムリセッ
トそして制御プロセッサ２０４とＭＳＰ制御レジスタ内
のベクトル再開始（restart）ビットを介してソフトウ
ェアで制御された再開始を備えた３つのタイプのリセッ
ト動作を支援する。
【００８５】図９はマルチメディアマルチプロセッサシ
ステム１００内の割り込みと例外処理に係る動作を示し
ているフローチャートである。ベクトルプロセッサ２０
６はマルチメディアマルチプロセッサ１００内で極めて
制限された制御及び管理機能を実行する。特別にベクト
ルプロセッサ２０６は例外を発生するが、ベクトルプロ
セッサ２０６は例外を処理する能力をもっていない。代
わりに、例外及びリセット初期化は制御プロセッサ２０
４により処理される。その上制御プロセッサ２０４はベ
クトルプロセッサ２０６がアイドル状態にある時のみベ
クトルプロセッサの読み取りおよび書き込みが許容され
る。従って制御プロセッサ２０４は制御プロセッサとし
て動作しベクトルプロセッサ２０６は制御プロセッサの
制御のもとに制御されるプロセッサとして動作する。
【００８６】このような方法で、マルチメディアマルチ
プロセッサシステム１００はベクトルプロセッサ２０６
と制御プロセッサ２０４が相互異化制御及びデータ処理
特性をもっている点で非対称の複数個のプロセッサを備
える。非対称プロセッサは単一の運用システムにより制
御される。ベクトルプロセッサ２０６と制御プロセッサ
２０４は相互独立的な命令セットをもつ。マルチメディ
アマルチプロセッサシステム１００はベクトルプロセッ
サ２０６が大きなマシンステート又は文脈そして大きな
データ幅と多くのレジスタを備える割り込みと例外処理
のマルチプロセッサ方式定義(architectural definitio
n)を使用する。一つの例示的実施の形態で、ベクトルプ
ロセッサ２０６は８０３２−ビットスカラレジスタと４
Ｋｂｙｔｅスクラッチパッドメモリに対し、６４２８８
−ビットベクトルレジスタと２８８−ビットデータ幅を
有する。すなわち、ベクトルプロセッサ２０６の大きな
マシン状態は相対的に多くのビットをもつレジスタを含
んで相対的に多いレジスタを備える。つまり、ベクトル
プロセッサ２０６はビットとフラグのような小さなデー
タ構造を処理するために最適化されてはいないが、アレ
イもしくはベクトルのような大きなデータ構造を高効率
的に処理する。すなわち、ベクトルプロセッサ２０６は
例外を検出するための回路は具備するが制御プロセッサ
２０４への割り込みと例外処理動作を遅延させる。制御
プログラムは典型的に各フラグとポインタのモニタリン
グおよび制御を包含するので制御プロセッサ２０４は割
り込みと例外処理のような運用システムプログラムを実
行するのに極めて有益な小さいマシンステートと幅、た
とえば１６或いは３２−ビットをもつ。
【００８７】ベクトルプロセッサ２０６は例外条件を検
出し、条件をサービスする制御プロセッサ２０４に割り
込み信号を送り、例外を起こす条件又はソースが制御プ
ロセッサ２０４によりサービスされるときまでアイドル
状態に入って残っているようにする。マルチメディアプ
ロセッサシステム１００の制御は全ての制御動作が単独
の制御プロセッサ２０４により実行されるため、例外お
よび割り込みコントロール動作が座標化される必要無く
単純化される。
【００８８】ベクトルプロセッサ２０６はＭＳＰアーキ
テクチャーに従って定義され、ベクトルプロセッサ２０
６が実行されるかもしくは無限中断される実行をもつか
否かをそれぞれ示すラン状態ＶＰ＿ＲＵＮとアイドル状
態ＩＤＬＥ＿ＳＴＡＴＥで動作する。マルチメディアマ
ルチプロセッサシステム１００のリセット時（９０
２）、ベクトルプロセッサ２０６はＶＰ＿ＩＤＬＥ状態
に入る（９０４）。制御プロセッサ２０４はＶＰ＿ＩＤ
ＬＥ状態の間ベクトルプロセッサ２０６内でレジスタを
読み取り及び書き込むことのみを許容する（９０６）。
ベクトルプロセッサ２０６がＶＰ＿ＲＵＮ状態に存する
とき制御プロセッサ２０４により実行されベクトルプロ
セッサ２０６のレジスタに印加される読み取り動作また
は書き込み動作の結果は“境界が定義されていない(bou
ndedly undefined)”である。“境界が定義されていな
い”結果はマルチメディア信号プロセッサ１０４内の任
意命令シーケンスにより発生されるマルチメディアマル
チプロセッサシステム１００の状態である。従って、制
御プロセッサ２０４によりベクトルプロセッサ２０６内
のレジスタの読み取り及び書き込みアクセスはベクトル
プロセッサ２０６がアイドル状態ＶＰ＿ＩＤＬＥにある
ときのみ許容される。
【００８９】制御プロセッサ２０４はベクトルプロセッ
サ２０６内のレジスタを初期化させる（９０８）。ベク
トルプロセッサ２０６のレジスタを選択された状態に初
期化させた後、制御プロセッサ２０４はＳＴＡＲＴＶＰ
命令を実行して（９１０）ベクトルプロセッサ２０６の
状態をＶＰ＿ＲＵＮ状態に変化させる（９１１）。
【００９０】ベクトルプロセッサ２０６が例外条件に出
会った時（９１２）、ベクトルプロセッサ２０６はＶＰ
＿ＩＤＬＥ状態に入って割り込み要求を制御プロセッサ
２０４に送る（９１６）。ベクトルプロセッサ２０６は
制御プロセッサ２０４が他のＳＴＡＲＴＶＰ命令を実行
するときまでＶＰ＿ＩＤＬＥ状態に残っているようにな
る（９１８）。制御プロセッサ２０４はベクトルプロセ
ッサ２０６内のレジスタを読み取って報告された例外の
特性を決め（９２０）、定義された方法で例外（９２
２）をハンドリングする（９２２）。その後制御プロセ
ッサ２０４は所望の場合ベクトルプロセッサ２０６内の
レジスタを再び初期化させ（９２４）、ベクトルプロセ
ッサ２０６の実行をさらに試みる（９２６）。
【００９１】ベクトルプロセッサ２０６は制御プロセッ
サ２０４よりはベクトルプロセッサ２０６内のレジスタ
を貯蔵するとか復元するのに一層効率的である。よっ
て、制御プロセッサ２０４がベクトルプロセッサ２０６
をプログラムしてレジスタが文脈転換動作間命令の貯蔵
及び復元を実行するようにするとき性能利点が得られ
る。便利な文脈転換動作は本発明の出願日に出願し、現
在出願中である米国特許出願（出願番号No.xx/xxx,xx
x）（代理人文書番号Ｍ−４３６５）、Ｓ．Ｐ．Ｓｏｎ
ｇ外の“マルチプロセッサの効率的な文脈貯蔵及び復
元”に詳細に記載されている。
【００９２】ベクトルプロセッサ２０６はリセット時と
例外が検出されてシステムデザイン及びプログラミング
を容易で、かつリセット時プロセッサの同期化を単純化
するときＶＰ＿ＩＤＬＥ状態に入る。典型的に例外らは
よく発生されなくベクトルプロセッサ２０６の割り込み
処理はベクトルプロセッサ２０６の機能及び性能を十分
に減少させなくても極めて単純化される。さらに、例外
の応答は普通制限された有効の特徴として見なされる。
例えば、マルチメディア応用プログラムのような実時間
に実行する多くの通常的な応用プログラムは実時間動作
モードで例外事象に対する応答をディスエーブルさせる
プログラムを含む。他の実施の形態で、ある通常的な応
用プログラムは飽和モードを用いて実時間演算処理間演
算又はアンダーフロー条件を避ける。
【００９３】以上、本発明を望ましい実施の形態に関連
して図示し且つ説明したが、本発明がそれに限られるこ
とではなく、特許請求の範囲による本発明の精神や分野
を離脱しない限り、本発明が多様に改造及び変化できる
ということが通常の知識をもつ当業者は容易に分かるこ
とができる。たとえば、実施の形態ではペンティアムホ
ストコンピュータと特別のマルチメディアプロセッサを
備えたマルチプロセッサシステムを用いるシステムとし
て説明された。他のプロセッサ構造が他の実施の形態で
使用されることができる。
【００９４】関連した出願に対する相互参考文献この特
許文書は次のような現在出願された特許出願である参考
文献と関連し、これらによって具体化される。米国特許
出願（No.XX/XXX,XXX）、代理人文書No.M-4354US, Le N
guyen"マルチメディア信号プロセッサのマルチプロセッ
サ動作"。米国特許出願（No.XX/XXX,XXX）、代理人文書
No.M-4355US, Le Nguyen"マルチメディア信号プロセッ
サの単一命令−マルチプルデータ処理"。米国特許出願
（No.XX/XXX,XXX）、代理人文書No.M-4365US, S.P.Song
等の"マルチプロセッサの効率的な文脈貯蔵および復
元"。米国特許出願（No.XX/XXX,XXX）、代理人文書No.M
-4366US, S.P.Song等の"引数通過を有するソフトウェア
割り込みをハンドリングするためのシステム及び方
法"。米国特許出願（No.XX/XXX,XXX）、代理人文書No.M
-4368US, C.Reader等の"ビデオデータ処理方法及び装
置"。米国特許出願（No.XX/XXX,XXX）、代理人文書No.M
-4369US, Le Nguyen等の"ベクトルレジスタらのマルチ
プルバンクを用いた単一命令−マルチプルデータ処
理"。米国特許出願（No.XX/XXX,XXX）、代理人文書No.M
-4370US, Le Nguyen等の"結合されたスカラ／ベクトル
演算を備えた単一命令−マルチプルデータ処理"。
【００９５】
【発明の効果】上述のように本発明のマルチプロセッサ
コンピュータシステムは、データプロセッサがアイドル
状態にあるときのみ制御及びステータスレジスタを備え
た制御プロセッサがデータプロセッサの初期状態をアク
セスするように制限される構造的な定義を備えることに
よって制御プロセッサとデータプロセッサ間のプログラ
ミング相互動作を単純化しデータプロセッサが不一致状
態または無効状態に入ることを保護する。そして、プロ
グラミングモデルとデータプロセッサ遂行が同一なマル
チプルプロセッサを使用する非対称アーキテクチャーに
比べて単純化される長所がある。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係るマルチメディアマ
ルチプロセッサシステムを説明するための高レベルの概
略的なブロック図である。
【図２】 図１のマルチメディアマルチプロセッサシス
テムに含まれたマルチメディア信号プロセッサを示す概
略的なブロック図である。
【図３】 マルチメディアマルチプロセッサシステムの
制御プロセッサを説明するための概略的なブロック図で
ある。
【図４】 制御プロセッサを示す機能図である。
【図５】 図２のマルチメディア信号プロセッサのベク
トルプロセッサを示す概略的なブロック図である。
【図６】 図５のベクトルプロセッサのベクトルプロセ
ッサ実行データパスを示す概略的なブロック図である。
【図７】 図２のマルチメディア信号プロセッサのコプ
ロセッサインタフェースを示す概略的なブロック図であ
る。
【図８】 マルチメディア信号プロセッサのファームウ
ェアアーキテクチャーを説明するための概略的なブロッ
ク図である。
【図９】 マルチメディアマルチプロセッサシステムの
割り込み及び例外ハンドリングに関する動作を説明する
ためのフローチャートである。
【符号の説明】
１００ マルチメディアマルチプロセッサシステム １０２ ホストコンピュータ １０４ マルチメディア信号プロセッサ １０６ システムバス（ＰＣＩバス） １０８ 通信ＣＯＤＥＣ １１０ ビデオＡ／Ｄ変換器 １１２ ビデオＤ／Ａ変換器 １１４ フレームバッファＳＤＲＡＭバッファ ２０２ ＤＳＰコア ２０４ ＲＩＳＣ制御プロセッサ ２０６ ベクトルプロセッサ ２０８ キャッシュサブシステム ２１０ 高速バス（ＦＢＵＳ） ２１２ Ｉ／Ｏバス ３０４ 書込データレジスタ ３０６ 読み取りデータレジスタ ３１２ レジスタバンク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ル・ングイェン アメリカ合衆国・カリフォルニア・ 95030・モンテ・セレノ・ダニエル・プレ イス・15095 (72)発明者 ヒーオン・チュル・パク アメリカ合衆国・カリフォルニア・ 95014・クパティノ・パークウッド・ドラ イヴ・＃４・10140

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 相互異化制御及びデータハンドリング特
    性を有するプロセッサを備えた複数個の相互連結された
    プロセッサと、 前記複数個のプロセッサを制御するための共通運用シス
    テムと、 前記運用システムと結合して動作し、第１プロセッサの
    割り込みと例外条件を検出するための前記複数個のプロ
    セッサのうち第１プロセッサ上で動作する割り込み及び
    例外検出器と、 第１プロセッサの割り込み及び例外条件を検出し第１プ
    ロセッサと第２プロセッサの割り込み及び例外条件を結
    合してハンドリングするための前記複数個のプロセッサ
    のうち第２プロセッサ上で動作する割り込み及び例外サ
    ブハンドラを具備する割り込み及び例外ハンドラと、を
    含むことを特徴とするコンピュータシステム。
  2. 【請求項２】 前記第２プロセッサは定義されたデータ
    経路幅を有する制御プロセッサであり、前記第１プロセ
    ッサは第２プロセッサのデータ経路幅より実際に大きい
    データ経路幅を有するベクトルプロセッサであることを
    特徴とする請求項１に記載のコンピュータシステム。
  3. 【請求項３】 前記複数個のプロセッサのうち前記第１
    プロセッサ上で動作する前記割り込み及び例外条件検出
    器は検出された例外に応答して前記第１プロセッサをア
    イドル状態に非活性化させることを特徴とする請求項１
    に記載のコンピュータシステム。
  4. 【請求項４】 前記第２プロセッサは前記第１プロセッ
    サの制御及びステータスレジスタを読み取り及び書き込
    みアクセスすることを特徴とする請求項１に記載のコン
    ピュータシステム。
  5. 【請求項５】 前記複数個のプロセッサのうち第１プロ
    セッサ上で動作する前記割り込み及び例外検出器は検出
    された例外に応答して前記第１プロセッサをアイドル状
    態に非活性化させ、前記第２プロセッサは前記第１プロ
    セッサがアイドル状態にあるとき前記第１プロセッサの
    制御及びステータスレジスタを読み取り及び書き込みア
    クセスすることを特徴とする請求項４に記載のコンピュ
    ータシステム。
  6. 【請求項６】 相互異化制御及びデータハンドリング特
    性を有するプロセッサを具備した複数個の相互連結され
    たプロセッサと、 前記複数個のプロセッサを制御するための共通運営シス
    テムと、 前記運営システムと結合して動作し、第１プロセッサの
    割り込みと例外条件を検出するための前記複数個のプロ
    セッサのうち第１プロセッサ上で動作し、例外条件の検
    出に応答して前記第１プロセッサをアイドル状態にディ
    スエーブルさせる割り込み及び例外検出器を具備する割
    り込み及び例外ハンドラと、を含むことを特徴とするコ
    ンピュータシステム。
  7. 【請求項７】 前記割り込み及び例外ハンドラは前記第
    １プロセッサの割り込み及び例外応答を制御し、前記複
    数個のプロセッサのうち第２プロセッサ上で動作する割
    り込み及び例外サブハンドラをさらに含むことを特徴と
    する請求項６に記載のコンピュータシステム。
  8. 【請求項８】 前記第２プロセッサは定義されたデータ
    経路幅を有する制御プロセッサであり、前記第１プロセ
    ッサは前記第２プロセッサのデータ経路幅よりは実際に
    大きいデータ経路幅を有するベクトルプロセッサである
    ことを特徴とする請求項７に記載のコンピュータシステ
    ム。
  9. 【請求項９】 相互異化制御及びデータハンドリング特
    性を有するプロセッサを具備する複数個の相互連結され
    たプロセッサと、 前記複数個のプロセッサを制御するための共通運営シス
    テムと、 前記複数個のプロセッサのうち前記第１プロセッサと前
    記第１プロセッサの制御及びステータスレジスタを読み
    取り及び書き込みアクセスする第２プロセッサ上で運営
    システムと結合して動作する割り込み及び例外ハンドラ
    と、を含むことを特徴とするコンピュータシステム。
  10. 【請求項１０】 前記割り込み及び例外ハンドラは前記
    第１プロセッサの割り込み及び例外条件を検出するため
    の前記第１プロセッサ上で動作する割り込み及び例外検
    出器をさらに含むことを特徴とする請求項９に記載のコ
    ンピュータシステム。
  11. 【請求項１１】 前記割り込み及び例外ハンドラは前記
    第１プロセッサの割り込み及び例外条件を検出して前記
    第１プロセッサ及び第２プロセッサの割り込み及び例外
    条件を結合してハンドリングするための第２プロセッサ
    上で動作する割り込み及び例外サブハンドラをさらに含
    むことを特徴とする請求項９に記載のコンピュータシス
    テム。
  12. 【請求項１２】 前記第２プロセッサは定義されたデー
    タ経路幅を有する制御プロセッサであり、前記第１プロ
    セッサは前記第２プロセッサのデータ経路幅よりは実際
    に大きいデータ経路幅を有するベクトルプロセッサであ
    ることを特徴とする請求項９に記載のコンピュータシス
    テム。
  13. 【請求項１３】 前記複数個のプロセッサのうち前記第
    １プロセッサ上で動作する前記割り込み及び例外検出器
    は検出された例外に応答して前記第１プロセッサをアイ
    ドル状態に非活性化させ、前記第２プロセッサは前記第
    １プロセッサがアイドル状態にあるときのみ前記第１プ
    ロセッサの制御及びステータスレジスタを読み取り及び
    書き込みアクセスするように制限されることを特徴とす
    る請求項９に記載のコンピュータシステム。
  14. 【請求項１４】 非対称プロセッサを具備したコンピュ
    ータシステムの割り込み及び例外をハンドリングする方
    法において、 制御されるプロセッサとして前記非対称プロセッサのう
    ち第１プロセッサを動作させるステップと、 制御するプロセッサとして前記非対称プロセッサのうち
    第２プロセッサを動作させるステップと、 前記制御するプロセッサの例外条件を検出するステップ
    と、 前記制御されるプロセッサから制御プロセッサへ前記制
    御されるプロセッサの例外条件を示す割り込み要求信号
    を伝送するステップと、 例外条件に応答して前記制御されるプロセッサをアイド
    ル状態に作るステップと、 前記制御するプロセッサを動作させて前記制御されるプ
    ロセッサの例外条件をハンドリングするステップと、 を含むことを特徴とする割り込み及び例外ハンドリング
    方法。
  15. 【請求項１５】 前記コンピュータシステムのリセット
    を検出するステップと、 前記コンピュータシステムのリセットに応答して前記制
    御されるプロセッサをアイドル状態に作るステップとを
    さらに含むことを特徴とする請求項１４に記載の割り込
    み及び例外ハンドリング方法。
  16. 【請求項１６】 前記制御するプロセッサを動作させて
    前記制御されるプロセッサの例外条件をハンドリングす
    る方法は、 前記制御されるプロセッサからの割り込み要求信号に応
    答して前記制御されるプロセッサがアイドル状態である
    とき、前記制御するプロセッサを動作させて前記制御さ
    れるプロセッサのレジスタを初期化させるステップと、 前記制御されるプロセッサのレジスタが初期化される
    際、前記制御するプロセッサを動作させて前記制御され
    るプロセッサをラン状態に活性化させるための命令を実
    行させるステップとをさらに含むことを特徴とする請求
    項１５に記載の割り込み及び例外ハンドリング方法。
  17. 【請求項１７】 前記制御するプロセッサを動作させて
    前記制御されるプロセッサの例外条件をハンドリングす
    るステップは、 前記制御するプロセッサを動作させて前記制御されるプ
    ロセッサからレジスタ情報を読み出すステップと、 前記レジスタ情報によって例外形態を決めるステップ
    と、 前記制御するプロセッサを動作させて例外形態によって
    例外をハンドリングするステップとをさらに含むことを
    特徴とする請求項１６に記載の割り込み及び例外ハンド
    リング方法。
  18. 【請求項１８】 前記制御されるプロセッサがアイドル
    状態にあるとき、前記制御するプロセッサを動作させて
    前記制御されるプロセッサのレジスタを読み取り及び書
    き込むステップをさらに含むことを特徴とする請求項１
    ４に記載の割り込み及び例外ハンドリング方法。
  19. 【請求項１９】 単一の運営システムを用いて前記制御
    するプロセッサと前記制御されるプロセッサを動作させ
    るステップと、 前記制御するプロセッサと前記制御されるプロセッサの
    相互独立的な命令セットを実行するステップとをさらに
    含むことを特徴とする請求項１４に記載の割り込み及び
    例外ハンドリング方法。
  20. 【請求項２０】 前記制御されるプロセッサは大きなマ
    シンステート及び大きなデータ幅を有するベクトルプロ
    セッサまたはデータプロセッサであり、前記制御するプ
    ロセッサは前記制御されるプロセッサのマシンステート
    とデータ幅よりは実際に小さなマシンステートとデータ
    幅を有する制御プロセッサであることを特徴とする請求
    項１４に記載の割り込み及び例外ハンドリング方法。
  21. 【請求項２１】 制御プロセッサと、 前記制御プロセッサに連結され、前記制御プロセッサに
    比べて大きなマシンステートとデータ幅を有するベクト
    ルまたはデータプロセッサと、 前記制御プロセッサと前記ベクトルまたはデータプロセ
    ッサとの間に連結されたコプロセッサインタフェース
    と、 前記ベクトルまたはデータプロセッサに連結され、例外
    条件を検出し例外条件検出に応答して前記制御プロセッ
    サへ割り込み要求を送り出し、前記ベクトルまたはデー
    タプロセッサをアイドル状態にディスエーブルさせる例
    外検出器と、 前記制御プロセッサに連結され、前記割り込み要求を受
    けながら前記割り込み要求に応答して前記ベクトルまた
    はデータプロセッサの例外条件をハンドリングする例外
    ハンドラとを含むことを特徴とするマルチメディアコン
    ピュータシステム。
  22. 【請求項２２】 前記コプロセッサインタフェースが、 前記制御プロセッサと前記ベクトルまたはデータプロセ
    ッサにより読み取り及び書き込み可能な複数個のレジス
    タと、 前記制御プロセッサ命令セットの命令を復号化し、前記
    コプロセッサインタフェース上で実行可能な拡張命令を
    復号化するデコーダと、 拡張命令を実行するための状態マシン(state machine)
    とを含むことを特徴とする請求項２１に記載のマルチメ
    ディアコンピュータシステム。
  23. 【請求項２３】 前記制御プロセッサと前記ベクトルま
    たはデータプロセッサは相互異化制御及びデータハンド
    リング特性を有することを特徴とする請求項２１に記載
    のマルチメディアコンピュータシステム。
  24. 【請求項２４】 前記制御プロセッサは定義されたデー
    タ経路幅を有し、前記ベクトルデータプロセッサは前記
    制御プロセッサのデータ経路幅よりは実際に大きいデー
    タ経路幅を有することを特徴とする請求項２３に記載の
    マルチメディアコンピュータシステム。
  25. 【請求項２５】 前記制御プロセッサに連結され、前記
    制御プロセッサの動作を制御するプログラムコードを備
    えたホストコンピュータをさらに含むことを特徴とする
    請求項２１に記載のマルチメディアコンピュータシステ
    ム。
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