JPH10135285A - Test circuit of semiconductor integrated circuit device - Google Patents
Test circuit of semiconductor integrated circuit deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置のテスト回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test circuit for a semiconductor integrated circuit device.
【０００２】[0002]
【従来の技術】従来、入力バッファの入力電圧マージン
を保証するためには、定めた規格の電圧を入力し、多く
のゲートを伝播して最終的出力が期待値と一致するか否
かで判断する場合がほとんどである。この場合、多くの
ゲートを伝播して行く途中でのったノイズ等の影響によ
り、本来の入力バッファの入力電圧マージンが測定でき
ない場合が多々有る。また、多くのゲートを伝播して最
終的に出力で検出できるテストパターン（故障検出率）
がないと測定できないことになる。2. Description of the Related Art Conventionally, in order to guarantee an input voltage margin of an input buffer, a voltage of a predetermined standard is input, and it is determined whether or not a final output matches an expected value by propagating through many gates. In most cases. In this case, there are many cases where the original input voltage margin of the input buffer cannot be measured due to the influence of noise or the like while propagating through many gates. In addition, a test pattern that can be propagated through many gates and finally detected at the output (failure detection rate)
Without it, measurements cannot be made.
【０００３】また、従来、グリッドライン上やチップ内
に別回路を設ける技術はあるが、ほとんどは本来の機能
を有するチップとは異なる回路をモニタ素子として設け
たりして、本来の機能を有する回路とは切り離されてい
る〔いわゆるＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒ
ｏｕｐ）チップなど〕。また、本来の機能を有する回路
と接続されていても、それはワイヤボンディングされる
パッドとは別のパッド等を直接接続しているものがほと
んどである。Conventionally, there is a technique of providing another circuit on a grid line or in a chip. However, in most cases, a circuit different from a chip having an original function is provided as a monitor element, and a circuit having an original function is provided. [TEG (Test Element Gr)
up) chip etc.]. In most cases, even when connected to a circuit having an original function, a pad other than a pad to be wire-bonded is directly connected.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記し
たように従来の半導体集積回路装置のテスト方法では、
入力バッファから出力に伝播する間にのるノイズの影響
や出力バッファのできに左右され、正確な入力バッファ
の入力電圧マージンを測定することが不可能である。However, as described above, in the conventional method for testing a semiconductor integrated circuit device,
It is impossible to accurately measure the input voltage margin of the input buffer due to the influence of noise during propagation from the input buffer to the output and the formation of the output buffer.
【０００５】また、従来のものは本来の機能を有するチ
ップ（回路）とは異なる回路をモニタ素子として設ける
もので、その回路を測定しても、本来の機能を有するチ
ップ（回路）のできを保証することはできないものであ
る。本発明は、上記問題点を除去し、チップ面積の増大
を抑えてテスト回路を付加するとともに、本来の機能を
有するチップの入力バッファの入力電圧マージンを正確
に保証することができる半導体集積回路装置のテスト回
路を提供することを目的とする。[0005] Further, in the conventional device, a circuit different from a chip (circuit) having the original function is provided as a monitor element. Even if the circuit is measured, the chip (circuit) having the original function can be formed. It cannot be guaranteed. The present invention eliminates the above problems, adds a test circuit while suppressing an increase in chip area, and accurately assures an input voltage margin of an input buffer of a chip having an original function. It is an object of the present invention to provide a test circuit.
【０００６】[0006]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）半導体集積回路装置のテスト回路において、複数
のチップが配置される半導体ウエハのグリッドライン上
にテスト用バッファ素子及びスイッチ素子を設けるよう
にしたものである。According to the present invention, there is provided a test circuit for a semiconductor integrated circuit device, wherein a test buffer is provided on a grid line of a semiconductor wafer on which a plurality of chips are arranged. An element and a switch element are provided.
【０００７】（２）上記（１）記載の半導体集積回路装
置のテスト回路において、複数のチップの内、一方のチ
ップのパッドに第１のスイッチ素子を接続し、この第１
のスイッチ素子に前記テスト用バッファ素子を接続し、
このテスト用バッファ素子に第２のスイッチ素子を接続
し、この第２のスイッチ素子をもう一方のチップのパッ
ドに接続するようにしたものである。(2) In the test circuit of the semiconductor integrated circuit device according to the above (1), a first switch element is connected to a pad of one of a plurality of chips, and the first switch element is connected to the first switch element.
The test buffer element is connected to the switch element of
A second switch element is connected to the test buffer element, and the second switch element is connected to a pad of another chip.
【０００８】（３）上記（１）記載の半導体集積回路装
置のテスト回路において、複数のチップの各チップに個
別にテスト用パッドとバッファ素子とスイッチ素子とを
接続するようにしたものである。 （４）上記（１）記載の半導体集積回路装置のテスト回
路において、複数のチップのパッド間を接続するよう
に、グリッドライン上にそれぞれ第１のスイッチ素子、
バッファ素子、第２のスイッチ素子、共用パッド、第１
のスイッチ素子、バッファ素子、第２のスイッチ素子を
直列に接続するようにしたものである。(3) In the test circuit of the semiconductor integrated circuit device described in (1), a test pad, a buffer element, and a switch element are individually connected to each of the plurality of chips. (4) In the test circuit of the semiconductor integrated circuit device according to the above (1), a first switch element is provided on each grid line so as to connect between pads of a plurality of chips.
Buffer element, second switch element, shared pad, first
, A buffer element and a second switch element are connected in series.
【０００９】（５）半導体集積回路装置のテスト回路に
おいて、チップの未使用部分にテスト用バッファの出力
パッドに接続されるテスト用バッファ及びスイッチ素子
を隣接するチップ外周のパッドに直列に接続するように
したものである。(5) In a test circuit of a semiconductor integrated circuit device, a test buffer and a switch element connected to an output pad of a test buffer are connected in series to an adjacent pad on the outer periphery of an adjacent chip in an unused portion of the chip. It was made.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示す半導体集積回路装置のテスト回路の配
置方法の説明図である。この図において、１，１１はチ
ップ、２，１２はチップの外周部に配置されたパッド、
２Ａはそのパッド２中のテスト用出力パッド、３はグリ
ッドライン（ＧＬ）上に設けられたテスト用バッファ素
子、４は同様にグリッドライン上に設けられ、バッファ
素子に直列に接続されるスイッチ素子、５はチップ内に
形成されるスイッチ素子、６はチップ内に形成される入
力バッファ素子である。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is an explanatory diagram of a test circuit arrangement method of a semiconductor integrated circuit device according to a first embodiment of the present invention. In this figure, 1 and 11 are chips, 2 and 12 are pads arranged on the outer periphery of the chip,
2A is a test output pad in the pad 2; 3 is a test buffer element provided on a grid line (GL); 4 is a switch element similarly provided on a grid line and connected in series to the buffer element. Reference numeral 5 denotes a switch element formed in the chip, and reference numeral 6 denotes an input buffer element formed in the chip.
【００１１】このように、第１実施例によれば、テスト
用バッファ素子３をグリッドライン上に設けることによ
り、チップ面積の増大を抑えることができる。また、グ
リッドライン上にスイッチ素子４を設けることにより、
本デバイスとテスト用バッファの切り換えが可能とな
る。次に、本発明の第２実施例について説明する。As described above, according to the first embodiment, by providing the test buffer element 3 on the grid line, it is possible to suppress an increase in chip area. Also, by providing the switch element 4 on the grid line,
It is possible to switch between this device and the test buffer. Next, a second embodiment of the present invention will be described.
【００１２】図２は本発明の第２実施例を示す半導体集
積回路装置のテスト回路の配置方法の説明図である。こ
の図において、２１，３１はチップ、２２，３２はチッ
プの外周部に配置されたパッド、２３はグリッドライン
上に設けられたバッファ素子、２４は同様にグリッドラ
イン上に設けられ、バッファ素子２３の入力側に直列に
接続される第１のスイッチ素子、２５はバッファ素子２
３の出力側に直列に接続される第２のスイッチ素子、２
６はチップ内に形成されるスイッチ素子、２７はチップ
内に形成される入力バッファ素子である。FIG. 2 is an explanatory diagram of a method of arranging test circuits in a semiconductor integrated circuit device according to a second embodiment of the present invention. In this figure, 21 and 31 are chips, 22 and 32 are pads arranged on the outer periphery of the chip, 23 is a buffer element provided on a grid line, and 24 is similarly provided on a grid line. The first switch element connected in series to the input side of the
A second switch element connected in series to the output side of 3;
6 is a switch element formed in the chip, and 27 is an input buffer element formed in the chip.
【００１３】このように、第２実施例によれば、テスト
用のバッファ素子２３をグリッドライン上に設け、その
出力パッドとして、隣接チップ３１のパッドを使用する
ようにしたので、チップ面積の増大を抑えることができ
る。更に、グリッドライン上にスイッチ素子を設けるこ
とにより、本デバイスとテスト用バッファの切換えが可
能となる。As described above, according to the second embodiment, the test buffer element 23 is provided on the grid line, and the pad of the adjacent chip 31 is used as the output pad, thereby increasing the chip area. Can be suppressed. Further, by providing a switch element on the grid line, it is possible to switch between the device and the test buffer.
【００１４】次に、本発明の第３実施例について説明す
る。図３は本発明の第３実施例を示す半導体集積回路装
置のテスト回路の配置方法の説明図である。この図にお
いて、４１，５１はチップ、４２，５２はチップの外周
部に配置されたパッド、４３，５３はグリッドライン上
に設けられたテスト用バッファ素子、４４は同様にグリ
ッドライン上に設けられ、バッファ素子４３の入力側に
直列に接続されるスイッチ素子、４５はグリッドライン
上に設けられ、バッファ素子４３の出力側に直列に接続
されるパッド、４６はチップ内に形成されるスイッチ素
子、４７はチップ内に形成される入力バッファ素子であ
る。Next, a third embodiment of the present invention will be described. FIG. 3 is an explanatory diagram of a method of arranging test circuits in a semiconductor integrated circuit device according to a third embodiment of the present invention. In this figure, 41 and 51 are chips, 42 and 52 are pads arranged on the outer periphery of the chip, 43 and 53 are test buffer elements provided on grid lines, and 44 is similarly provided on grid lines. A switch element connected in series to the input side of the buffer element 43, a pad 45 provided on the grid line and connected in series to the output side of the buffer element 43, a switch element 46 formed in the chip, 47 is an input buffer element formed in the chip.
【００１５】また、５４は同様にグリッドライン上に設
けられ、テスト用バッファ素子５３の出力側に直列に接
続されるスイッチ素子、５５はグリッドライン上に設け
られ、バッファ素子５３の入力側に直列に接続されるパ
ッド、５６はチップ内に形成されるスイッチ素子、５７
はチップ内に形成される入力バッファ素子である。この
ように、第３実施例によれば、テスト用のバッファ素子
４３，５３と、その入出力パッド４５，５５をグリッド
ライン上に設けることにより、チップの増大を抑えるこ
とができる。更に、グリッドライン上にスイッチ素子を
設けることにより、本デバイスとテスト用バッファの切
換えが可能となる。A switch element 54 is also provided on the grid line and connected in series to the output side of the test buffer element 53. A switch element 55 is provided on the grid line and connected in series to the input side of the buffer element 53. , A switch element formed in the chip, 57
Is an input buffer element formed in the chip. As described above, according to the third embodiment, by providing the test buffer elements 43 and 53 and their input / output pads 45 and 55 on the grid lines, it is possible to suppress an increase in the number of chips. Further, by providing a switch element on the grid line, it is possible to switch between the device and the test buffer.
【００１６】次に、本発明の第４実施例について説明す
る。図４は本発明の第４実施例を示す半導体集積回路装
置のテスト回路の配置方法の説明図である。この図にお
いて、６１，７１はチップ、６２，７２はチップの外周
部に配置されたパッド、６４，７６はグリッドライン上
のテスト用バッファ素子、６５，６６，７７，７８はグ
リッドライン上のスイッチ素子、６７，７４はチップ内
に形成されるスイッチ素子、６８，７５はチップ内に形
成される入力バッファ素子、８０は共用で使用されるグ
リッドライン上のパッドである。Next, a fourth embodiment of the present invention will be described. FIG. 4 is an explanatory diagram of a method of arranging test circuits in a semiconductor integrated circuit device according to a fourth embodiment of the present invention. In this figure, 61 and 71 are chips, 62 and 72 are pads arranged on the outer periphery of the chip, 64 and 76 are test buffer elements on grid lines, and 65, 66, 77 and 78 are switches on grid lines. Elements, 67 and 74 are switch elements formed in the chip, 68 and 75 are input buffer elements formed in the chip, and 80 is a pad on a grid line used in common.
【００１７】このように、第４実施例によれば、テスト
用バッファ素子６４とその出力パッド８０をグリッドラ
イン上に設け、また、隣接チップのテスト用バッファ素
子７６もその出力パッド８０を共用することができる。
次に、本発明の第５実施例について説明する。図５は本
発明の第５実施例を示す半導体集積回路装置のテスト回
路の配置方法の説明図である。As described above, according to the fourth embodiment, the test buffer element 64 and its output pad 80 are provided on the grid line, and the test buffer element 76 of the adjacent chip also shares the output pad 80. be able to.
Next, a fifth embodiment of the present invention will be described. FIG. 5 is an explanatory diagram of a method of arranging test circuits in a semiconductor integrated circuit device according to a fifth embodiment of the present invention.
【００１８】この図において、８１はチップ、８２はチ
ップの外周部に配置されたパッド、８３はチップ内の未
使用部分に設けたテスト用バッファ素子、８４はチップ
内の未使用部分に形成されるスイッチ素子、８５はチッ
プ内に形成されている使用されているスイッチ素子、８
６はチップ内に形成されている使用されている入力用バ
ッファ素子である。なお、８２Ａはテスト用出力パッド
である。In this figure, 81 is a chip, 82 is a pad arranged on the outer periphery of the chip, 83 is a test buffer element provided in an unused portion in the chip, and 84 is formed in an unused portion in the chip. Switch element 85 used in the chip, 8
Reference numeral 6 denotes a used input buffer element formed in the chip. Reference numeral 82A is a test output pad.
【００１９】グリッドライン上やチップ内の未使用部分
に設けたバッファ素子を測定する場合は、そのバッファ
素子に接続しているスイッチ素子をＯＮさせる。このと
き本来の機能を有するチップの内部へ接続しているスイ
ッチ素子はＯＦＦにしておく。本来の機能を有するチッ
プ（回路）をテストする場合は、逆に前者のスイッチ素
子はＯＦＦにし、後者のスイッチ素子をＯＮにして、本
来の機能を有するチップに対して、テストできるように
する。When measuring a buffer element provided on a grid line or an unused portion in a chip, a switch element connected to the buffer element is turned on. At this time, the switch element connected to the inside of the chip having the original function is turned off. When a chip (circuit) having an original function is tested, the former switch element is turned off and the latter switch element is turned on so that a chip having an original function can be tested.
【００２０】このように、第５実施例によれば、テスト
用バッファ素子８３をチップ内の未使用部分のスイッチ
素子８４（ゲート）を使用することにより、チップ面積
の増大を抑えることができる。以上のように、本発明に
よれば、本来の機能を有する回路の入力バッファ素子の
出力（保証）を伝播時等のノイズの影響を受けずに、同
一または同等の回路を測定し、本来の機能を有するチッ
プ（回路）の入力バッファの入力電圧マージンを正確に
保証することができる。As described above, according to the fifth embodiment, an increase in the chip area can be suppressed by using the unused switch element 84 (gate) in the chip as the test buffer element 83. As described above, according to the present invention, the same or equivalent circuit is measured without being affected by noise at the time of propagation of the output (guaranteed) of the input buffer element of the circuit having the original function, and the original circuit is measured. An input voltage margin of an input buffer of a chip (circuit) having a function can be accurately guaranteed.
【００２１】また、この場合、本来の機能を有するチッ
プ（回路）の故障検出率に関係なく別に設けたバッファ
素子を測定することにより、入力電圧マージンを保証す
ることができる。更に、グリッドライン上やチップ内の
未使用部分にバッファ素子を設けた場合、スイッチ素子
を設けることにより、本来の機能を有するチップ（回
路）をテストする場合は、別に設けたバッファ素子の影
響を受けないようにできる。In this case, the input voltage margin can be assured by measuring a separately provided buffer element regardless of the failure detection rate of the chip (circuit) having the original function. Furthermore, when a buffer element is provided on a grid line or in an unused portion of a chip, a switch element is provided to test a chip (circuit) having an original function. I can not receive it.
【００２２】また、そのスイッチ素子を設けることによ
り、隣接チップのパッド等や本来のチップ（回路）のパ
ッドを使用でき、チップ面積の増加を抑制できる。上記
したように、本発明によれば、 本来の機能を有するチップ（回路）と、その１段目の
入力バッファと同一、または同等の回路をグリッドライ
ン上やチップ内に別に設けて測定することにより、伝播
時等のノイズの影響を受けずに、本来の機能を有するチ
ップの入力バッファの入力電圧マージンを保証すること
ができる。Further, by providing the switch element, pads of an adjacent chip or pads of an original chip (circuit) can be used, and an increase in chip area can be suppressed. As described above, according to the present invention, a chip (circuit) having an original function and a circuit identical or equivalent to the input buffer of the first stage are separately provided on a grid line or in a chip for measurement. Accordingly, the input voltage margin of the input buffer of the chip having the original function can be guaranteed without being affected by noise at the time of propagation or the like.
【００２３】グリッドライン上やチップ内の未使用部
分に、バッファ素子を設けて、スイッチ素子を通して、
本来の機能を有する回路のパッドと接続することによ
り、スイッチを切った場合、本来の機能を有する回路の
動作テスト時等には、別に設けたバッファ素子の影響を
受けないようにすることができる。 グリッドライン上にパッドやバッファ素子を設けて、
スイッチ素子を通して、隣接チップのパッド等を利用し
てテストを行うことができる。A buffer element is provided on an unused portion on a grid line or in a chip, and is passed through a switch element.
By connecting to the pad of the circuit having the original function, when the switch is turned off, the operation of the circuit having the original function can be prevented from being affected by the separately provided buffer element at the time of an operation test or the like. . Providing pads and buffer elements on grid lines,
A test can be performed by using a pad or the like of an adjacent chip through the switch element.
【００２４】上記やのようにして、別に設けるバ
ッファ回路やそれを測定するための構成による全体のエ
リア（面積）の増大を抑制する。 なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。As described above, the increase in the entire area (area) due to the separately provided buffer circuit and the configuration for measuring the buffer circuit is suppressed. Note that the present invention is not limited to the above embodiment,
Various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
【００２５】[0025]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （Ａ）本来の機能を有する回路の入力バッファ素子の出
力（保証）を伝播時等のノイズの影響を受けずに、同一
または同等の回路を測定し、本来の機能を有するチップ
（回路）の入力バッファの入力電圧マージンを正確に保
証することができる。As described above, according to the present invention, the following effects can be obtained. (A) The same or equivalent circuit is measured without being affected by noise at the time of propagation of the output (guaranteed) of the input buffer element of the circuit having the original function, and the chip (circuit) having the original function is measured. The input voltage margin of the input buffer can be accurately guaranteed.
【００２６】また、この場合、本来の機能を有するチッ
プ（回路）の故障検出率に関係なく別に設けたバッファ
素子を測定することにより、入力電圧マージンを保証す
ることができる。 （Ｂ）更に、グリッドライン上やチップ内の未使用部分
にバッファ素子を設けた場合、スイッチ素子を設けるこ
とにより、本来の機能を有するチップ（回路）をテスト
する場合は、別に設けたバッファ素子の影響を受けない
ようにできる。In this case, the input voltage margin can be assured by measuring a separately provided buffer element regardless of the failure detection rate of the chip (circuit) having the original function. (B) Further, when a buffer element is provided on a grid line or an unused portion in a chip, a switch element is provided to test a chip (circuit) having an original function. Can be unaffected.
【００２７】また、そのスイッチ素子を設けることによ
り、隣接チップのパッド等や本来のチップ（回路）のパ
ッドを使用でき、チップ面積の増加を抑制できる。By providing the switch element, pads of an adjacent chip or pads of an original chip (circuit) can be used, and an increase in chip area can be suppressed.
【図１】本発明の第１実施例を示す半導体集積回路装置
のテスト回路の配置方法の説明図である。FIG. 1 is an explanatory diagram of a method of arranging test circuits in a semiconductor integrated circuit device according to a first embodiment of the present invention.
【図２】本発明の第２実施例を示す半導体集積回路装置
のテスト回路の配置方法の説明図である。FIG. 2 is an explanatory diagram of a method of arranging test circuits in a semiconductor integrated circuit device according to a second embodiment of the present invention.
【図３】本発明の第３実施例を示す半導体集積回路装置
のテスト回路の配置方法の説明図である。FIG. 3 is an explanatory diagram of a method of arranging test circuits in a semiconductor integrated circuit device according to a third embodiment of the present invention.
【図４】本発明の第４実施例を示す半導体集積回路装置
のテスト回路の配置方法の説明図である。FIG. 4 is an explanatory diagram of a method of arranging test circuits in a semiconductor integrated circuit device according to a fourth embodiment of the present invention.
【図５】本発明の第５実施例を示す半導体集積回路装置
のテスト回路の配置方法の説明図である。FIG. 5 is an explanatory diagram of a method of arranging test circuits in a semiconductor integrated circuit device according to a fifth embodiment of the present invention.
１，１１，２１，３１，４１，５１，６１，７１，８１
チップ ２，１２，２２，３２，４２，４５，５２，５５，６
２，７２，８０，８２パッド ２Ａ，８２Ａ テスト用出力パッド ３，２３，４３，５３，６４，７６，８３ グリッド
ライン上のバッファ素子（テスト用バッファ素子） ４，４４，５４，６５，６６，７７，７８ グリッド
ライン上のスイッチ素子 ５，２６，４６，５６，６７，７４ チップ内に形成
されるスイッチ素子 ６，２７，４７，５７，６８，７５ チップ内に形成
される入力バッファ素子 ２４ 第１のスイッチ素子 ２５ 第２のスイッチ素子 ３１ 隣接チップ ８４ チップ内の未使用部分に形成されるスイッチ素
子 ８５ チップ内に形成されている使用されているスイ
ッチ素子 ８６ チップ内に形成されている使用されている入力
用バッファ素子 ＧＬ グリッドライン1,11,21,31,41,51,61,71,81
Chips 2, 12, 22, 32, 42, 45, 52, 55, 6
2, 72, 80, 82 pads 2A, 82A Test output pads 3, 23, 43, 53, 64, 76, 83 Buffer elements on grid lines (test buffer elements) 4, 44, 54, 65, 66, 77, 78 Switch element on grid line 5, 26, 46, 56, 67, 74 Switch element formed in chip 6, 27, 47, 57, 68, 75 Input buffer element formed in chip 24 1 switch element 25 second switch element 31 adjacent chip 84 switch element formed in an unused portion in chip 85 used switch element formed in chip 86 used in chip Input buffer element GL grid line
Claims (5)
のグリッドライン上にテスト用バッファ素子及びスイッ
チ素子を設けるようにしたことを特徴とする半導体集積
回路装置のテスト回路。1. A test circuit for a semiconductor integrated circuit device, wherein a test buffer element and a switch element are provided on a grid line of a semiconductor wafer on which a plurality of chips are arranged.
スト回路において、複数のチップの内、一方のチップの
パッドに第１のスイッチ素子を接続し、該第１のスイッ
チ素子に前記テスト用バッファ素子を接続し、該テスト
用バッファ素子に第２のスイッチ素子を接続し、該第２
のスイッチ素子をもう一方のチップのパッドに接続する
ことを特徴とする半導体集積回路装置のテスト回路。2. The test circuit for a semiconductor integrated circuit device according to claim 1, wherein a first switch element is connected to a pad of one of the plurality of chips, and the first switch element is connected to the first switch element. Connecting a buffer element, connecting a second switch element to the test buffer element,
A test circuit for a semiconductor integrated circuit device, wherein said switch element is connected to a pad of another chip.
スト回路において、複数のチップの各チップに個別にテ
スト用パッドとバッファ素子とスイッチ素子とを接続す
るようにしたことを特徴とする半導体集積回路装置のテ
スト回路。3. A test circuit for a semiconductor integrated circuit device according to claim 1, wherein a test pad, a buffer element, and a switch element are individually connected to each of the plurality of chips. Test circuit for integrated circuit devices.
スト回路において、複数のチップのパッド間を接続する
ように、グリッドライン上にそれぞれ第１のスイッチ素
子、バッファ素子、第２のスイッチ素子、共用パッド、
第１のスイッチ素子、バッファ素子、第２のスイッチ素
子を直列に接続することを特徴とする半導体集積回路装
置のテスト回路。4. The test circuit for a semiconductor integrated circuit device according to claim 1, wherein a first switch element, a buffer element, and a second switch element are respectively arranged on a grid line so as to connect pads of a plurality of chips. , Shared pad,
A test circuit for a semiconductor integrated circuit device, wherein a first switch element, a buffer element, and a second switch element are connected in series.
の出力パッドに接続されるテスト用バッファ素子及びス
イッチ素子を隣接するチップ外周のパッドに直列に接続
することを特徴とする半導体集積回路装置のテスト回
路。5. A semiconductor integrated circuit device according to claim 1, wherein a test buffer element and a switch element connected to an output pad of the test buffer are connected to an unused portion of the chip in series with pads on the outer periphery of the adjacent chip. Test circuit.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8286595A JPH10135285A (en) | 1996-10-29 | 1996-10-29 | Test circuit of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8286595A JPH10135285A (en) | 1996-10-29 | 1996-10-29 | Test circuit of semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135285A true JPH10135285A (en) | 1998-05-22 |
Family
ID=17706456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8286595A Withdrawn JPH10135285A (en) | 1996-10-29 | 1996-10-29 | Test circuit of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135285A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014007372A (en) * | 2012-05-30 | 2014-01-16 | Denso Corp | Inspection device and manufacturing method of semiconductor device |
-
1996
- 1996-10-29 JP JP8286595A patent/JPH10135285A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014007372A (en) * | 2012-05-30 | 2014-01-16 | Denso Corp | Inspection device and manufacturing method of semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |