JPH10133629A - Liquid crystal display device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain an excellent display image with high definition by forming a signal control means which controls the voltage of a signal electrode and a clock signal control means on a 1st substrate together with scanning electrodes, signal electrodes, and a pixel circuit. SOLUTION: The scanning lines GV1 to GVN, a plurality of signal lines which transmit luminance signals Vd1 to Vdm respectively, the pixel circuit 10, a signal circuit 700, a vertical scanning circuit 800, and a timing circuit 900 are formed on the 1st substrate having display electrodes, and liquid crystal is sandwiched between the 1st substrate and a 2nd substrate where transparent electrodes are formed and driven with an applied voltage. Then the timing circuit 900 operates so that a horizontal synchronizing signal Hs and a counter output Co are put in phase with each other, so timing signals PH1 to PHM can be matched with the phase of a video signal VI1. Consequently, the video signal VI1 can be inputted precisely to a sample holding circuit to display an image of high picture quality.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、アクティブマトリ
ックス方式の液晶表示装置に係り、特に液晶表示パネル
上に駆動回路を一体的に形成した駆動回路一体型の液晶
表示装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type liquid crystal display device, and more particularly to a drive circuit integrated type liquid crystal display device in which a drive circuit is integrally formed on a liquid crystal display panel.

【０００２】[0002]

【従来の技術】従来の駆動回路一体型のアクティブマト
リックス方式の液晶表示装置は、例えば、１９９０年出
版の小林駿介著、「カラー液晶ディスプレイ」（産業図
書刊）や、「エスアイディ９３ダイジェスト」（１９９
３年刊）の第３８３頁から第３８６頁に記載されてい
る。これらの図書に記載された従来の液晶表示装置は、
第１の基板と第２の基板との間に液晶を挟持し、第１の
基板上に、複数の走査電極と、これらの走査電極と交差
した複数の信号電極と、走査電極の電圧及び信号電極の
電圧により制御される画素回路とを設け、この画素回路
に、走査電極及び信号電極の交点に設けたＭＯＳトラン
ジスタや薄膜トランジスタにより形成されるスイッチン
グ素子と、これらのスイッチング素子によりその電圧を
制御される表示電極とを設け、第２の基板の一方の面上
に透明電極を形成し、表示電極と透明電極との間に印加
される電圧により液晶を駆動するものである。液晶を駆
動する駆動回路は、走査電極の電圧を制御する走査回路
と、信号電極の電圧を制御する信号回路とにより構成さ
れる。2. Description of the Related Art Conventional active matrix type liquid crystal display devices integrated with a drive circuit are described in, for example, "Color Liquid Crystal Display" (published by Shunsuke Kobayashi) published in 1990, "S.I. 199
3rd year), pages 383 to 386. The conventional liquid crystal display devices described in these books are:
A liquid crystal is sandwiched between a first substrate and a second substrate, and a plurality of scan electrodes, a plurality of signal electrodes intersecting these scan electrodes, a voltage and a signal of the scan electrodes are provided on the first substrate. A pixel circuit controlled by the voltage of the electrode; a switching element formed by a MOS transistor or a thin film transistor provided at the intersection of the scanning electrode and the signal electrode; and the voltage controlled by the switching element. And a transparent electrode is formed on one surface of the second substrate, and the liquid crystal is driven by a voltage applied between the display electrode and the transparent electrode. A driving circuit for driving the liquid crystal includes a scanning circuit for controlling the voltage of the scanning electrode and a signal circuit for controlling the voltage of the signal electrode.

【０００３】スイッチング素子であるトランジスタは、
ゲートを走査電極に、ドレインを信号電極に、ソースを
液晶容量に接続されている。また、通常、液晶容量と並
列に保持容量が接続されている。ある画素のトランジス
タのゲート電極が選択状態になるとそのトランジスタは
導通し、信号電極上の映像信号をその画素の液晶容量及
び保持容量に書き込む。ゲート電極が非選択状態となる
とそのトランジスタはハイインピーダンス状態となり、
その画素の液晶容量に書き込まれた映像信号を保持す
る。[0003] Transistors that are switching elements include:
The gate is connected to the scanning electrode, the drain is connected to the signal electrode, and the source is connected to the liquid crystal capacitor. Usually, a storage capacitor is connected in parallel with the liquid crystal capacitor. When a gate electrode of a transistor of a certain pixel is selected, the transistor is turned on, and a video signal on a signal electrode is written to a liquid crystal capacitor and a storage capacitor of the pixel. When the gate electrode is in a non-selected state, the transistor is in a high impedance state,
The video signal written in the liquid crystal capacitance of the pixel is held.

【０００４】走査回路は、各走査電極に１フレーム期間
毎に１回走査パルスを印加する。通常、この走査パルス
の印加タイミングには、液晶表示パネルの上側から下側
に向かって順に一定のずれを設けている。１フレーム期
間としては１／６０秒がよく用いられる。代表的な画素
構成である６４０×４８０ドットの液晶表示パネルで
は、１フレーム期間に４８０回の走査が行われるので、
走査パルスの時間幅は約３５μｓとなる。走査回路とし
ては通常シフトレジスタが用いられ、このシフトレジス
タの動作速度は約２８ＫＨｚである。The scanning circuit applies a scanning pulse to each scanning electrode once every one frame period. Usually, the scan pulse application timing is provided with a certain shift from the upper side to the lower side of the liquid crystal display panel. 1/60 second is often used as one frame period. In a liquid crystal display panel of 640 × 480 dots which is a typical pixel configuration, 480 scans are performed in one frame period.
The time width of the scanning pulse is about 35 μs. Normally, a shift register is used as the scanning circuit, and the operation speed of the shift register is about 28 KHz.

【０００５】信号回路は、走査パルスが印加される１行
分の画素に対応する液晶駆動電圧を各信号電極に印加す
る。走査パルスが印加された選択画素においては、走査
電極に接続されたトランジスタのゲート電極の電圧が高
くなり、このトランジスタはオン状態となる。このと
き、液晶駆動電圧は、信号電極からトランジスタのドレ
イン、ソース間を経由して液晶に印加され、液晶容量と
保持容量とを合わせた画素容量を充電する。この動作を
繰り返すことにより、液晶表示パネル全面の画素容量に
映像信号に対応した電圧がフレーム期間毎に繰返し印加
され、液晶が駆動される。The signal circuit applies a liquid crystal drive voltage corresponding to one row of pixels to which the scanning pulse is applied to each signal electrode. In the selected pixel to which the scan pulse is applied, the voltage of the gate electrode of the transistor connected to the scan electrode increases, and this transistor is turned on. At this time, the liquid crystal driving voltage is applied to the liquid crystal via the signal electrode and between the drain and the source of the transistor, and charges the pixel capacitance obtained by combining the liquid crystal capacitance and the storage capacitance. By repeating this operation, a voltage corresponding to the video signal is repeatedly applied to the pixel capacitance on the entire surface of the liquid crystal display panel every frame period, and the liquid crystal is driven.

【０００６】駆動回路一体型の液晶表示装置の場合は、
信号電極を駆動するこの信号回路は、シフトレジスタと
サンプル・ホールド回路とで構成される。シフトレジス
タは、各画素に対応するサンプル・ホールド回路のタイ
ミング信号を発生する。サンプル・ホールド回路では、
このタイミング信号に基づいて各画素に対応する映像信
号をサンプリングし、各信号電極に液晶駆動電圧を供給
する。In the case of a liquid crystal display device integrated with a driving circuit,
This signal circuit for driving the signal electrodes is composed of a shift register and a sample and hold circuit. The shift register generates a timing signal of a sample and hold circuit corresponding to each pixel. In the sample and hold circuit,
A video signal corresponding to each pixel is sampled based on the timing signal, and a liquid crystal drive voltage is supplied to each signal electrode.

【０００７】上記画素構成の場合、信号回路のシフトレ
ジスタは、走査回路の走査パルスの時間幅で６４０個の
タイミング信号を発生する。このため、このシフトレジ
スタのタイミング信号の時間間隔は５０ｎｓ以下とな
り、２０ＭＨｚ以上の動作速度が必要となる。すなわ
ち、サンプル・ホールド回路はこのように短い時間タイ
ミングで映像信号をサンプリングすることが要求される
こととなる。In the case of the above-mentioned pixel configuration, the shift register of the signal circuit generates 640 timing signals in the time width of the scanning pulse of the scanning circuit. For this reason, the time interval between the timing signals of the shift register is 50 ns or less, and an operation speed of 20 MHz or more is required. That is, the sample and hold circuit is required to sample the video signal at such a short time.

【０００８】もし映像信号とシフトレジスタで発生する
サンプリング信号のタイミングがずれた場合には、その
映像信号は、隣接する画素の映像信号の影響を受け、振
幅が小さくなってしまう。具体的には、例えば１画素の
幅で描画した縦線と横線とを表示した場合、縦線のコン
トラストが横線のコントラストより弱くなってしまうと
いう問題が生じる。すなわち、信号回路のシフトレジス
タは、サンプリング信号と映像信号とのタイミングが一
致するように制御するよう要求される。この要求は、表
示画像の高精細化にともなって画素数が増大すると、更
に厳しいものとなる。If the timing of the video signal is shifted from the timing of the sampling signal generated by the shift register, the video signal is affected by the video signal of an adjacent pixel and the amplitude is reduced. Specifically, for example, when a vertical line and a horizontal line drawn with a width of one pixel are displayed, there is a problem that the contrast of the vertical line becomes weaker than that of the horizontal line. That is, the shift register of the signal circuit is required to control so that the timings of the sampling signal and the video signal match. This requirement becomes even more stringent as the number of pixels increases with higher definition of the display image.

【０００９】この問題に対しては、従来は、サンプル信
号をシフトレジスタに入力するクロック信号の位相でタ
イミング調整する方法や、映像信号を分割して複数の映
像信号として入力することによりサンプル・ホールド回
路の動作速度を低くする方法等が取られていた。In order to solve this problem, conventionally, a method of adjusting the timing of a sample signal with the phase of a clock signal input to a shift register, or a method of dividing and inputting a video signal and inputting a plurality of video signals as a sample and hold signal has been proposed. A method of reducing the operation speed of the circuit has been adopted.

【００１０】しかし、前者の方法では、シフトレジスタ
で発生するサンプリング信号が内部回路の遅延によって
入力クロックよりも遅れてしまい、この遅延時間が温度
や電源電圧により変動するので、精密なタイミング制御
は困難であった。また、後者の方法では、シリアルデー
タである映像信号をパラレルデータに変換するデータ変
換回路を設けなければならず、さらに分割した映像信号
間の特性のバラツキによって表示むらが出易いという難
点があった。However, in the former method, the sampling signal generated in the shift register is delayed from the input clock due to the delay of the internal circuit, and the delay time fluctuates depending on the temperature and the power supply voltage, so that precise timing control is difficult. Met. In the latter method, it is necessary to provide a data conversion circuit for converting a video signal that is serial data into parallel data, and there is a problem that display unevenness is likely to occur due to variations in characteristics between the divided video signals. .

【００１１】[0011]

【発明が解決しようとする課題】上述の如く、従来の駆
動回路一体型の液晶表示装置においては、サンプリング
信号と映像信号との精密なタイミング制御が難しく、高
精細で良質な表示画像を得ることが困難であった。本発
明は、このような従来の液晶表示装置の欠点を解消する
ためになされたものであり、高精細で良好な表示画像を
得ることのできる液晶表示装置を提供することを目的と
する。As described above, in the conventional liquid crystal display device integrated with a driving circuit, precise timing control of the sampling signal and the video signal is difficult, and a high-definition and high-quality display image is obtained. Was difficult. SUMMARY OF THE INVENTION The present invention has been made in order to solve such disadvantages of the conventional liquid crystal display device, and has as its object to provide a liquid crystal display device capable of obtaining a high-definition and good display image.

【００１２】[0012]

【課題を解決するための手段】本発明による液晶表示装
置は、少なくとも、信号電極の電圧をクロック信号によ
り制御する信号制御手段と、クロック信号を制御するク
ロック信号制御手段とを、走査電極、信号電極、画素回
路と共に第１の基板上に形成したものである。これによ
り、信号線の引き回し等による影響が除去され、映像信
号とクロック信号とのタイミングの精密な制御が可能と
なり、高精細で良好な表示画像を得ることができる。The liquid crystal display device according to the present invention comprises at least signal control means for controlling the voltage of a signal electrode by a clock signal, and clock signal control means for controlling the clock signal, comprising a scanning electrode and a signal. It is formed on a first substrate together with electrodes and pixel circuits. As a result, the influence of the routing of the signal lines and the like is removed, the timing of the video signal and the clock signal can be precisely controlled, and a high-definition and good display image can be obtained.

【００１３】また、クロック信号制御手段が、クロック
信号の位相を制御する位相同期手段を備えたものであ
る。これにより、クロック信号の精密なタイミング制御
が可能となる。Further, the clock signal control means includes phase synchronization means for controlling the phase of the clock signal. This allows precise timing control of the clock signal.

【００１４】また、位相同期手段が、信号制御回路から
入力信号を取り出すものである。これにより、映像信号
とクロック信号とのより精密なタイミング制御が可能と
なる。Further, the phase synchronization means extracts an input signal from the signal control circuit. This enables more precise timing control of the video signal and the clock signal.

【００１５】また、位相同期手段が、入力信号間の位相
を比較する位相比較回路と、この位相比較回路の出力信
号を低域瀘波する低域瀘波回路と、この低域瀘波回路の
出力に応じて出力信号の周波数を変化させる電圧制御発
振回路と、信号制御回路から取り出した入力信号を分周
する分周手段とを備えたものである。これにより、クロ
ック信号の精密なタイミング制御が可能となる。Further, the phase synchronizing means includes a phase comparator for comparing phases between input signals, a low-pass filter for low-pass filtering the output signal of the phase comparator, and a low-pass filter for the low-pass filter. It comprises a voltage controlled oscillation circuit for changing the frequency of an output signal in accordance with an output, and frequency dividing means for dividing the frequency of an input signal extracted from the signal control circuit. This allows precise timing control of the clock signal.

【００１６】また、分周手段が、信号制御回路から取り
出した入力信号を信号制御回路中でのクロック信号の遅
延時間と等しくなるように遅延せしめる遅延回路と、こ
の遅延回路により遅延された入力信号を計数するカウン
タとを備えたものである。これにより、更に精密に映像
信号とクロック信号とをタイミング制御することが可能
となる。Further, the frequency dividing means delays the input signal extracted from the signal control circuit so as to be equal to the delay time of the clock signal in the signal control circuit, and the input signal delayed by the delay circuit. And a counter for counting. This makes it possible to more precisely control the timing of the video signal and the clock signal.

【００１７】[0017]

【発明の実施の形態】以下、図面を参照しながら本発明
の一実施の形態につき説明する。図１は、本発明の一実
施の形態の液晶表示装置の構成を示すブロック図であ
る。図において、本液晶表示装置は、画素回路１０を縦
Ｎ行、横Ｍ列（Ｍ，Ｎは正の整数）のマトリックス状に
配置した表示部１と、表示部１の各画素にそれぞれ供給
されるＮ本の走査線ＧＶ１〜ＧＶＮを駆動する垂直走査
回路８００と、表示部１の各画素にそれぞれ供給される
Ｍ個の輝度信号Ｖｄ１〜ＶｄＭを出力する信号回路７０
０と、信号回路７００に供給するクロック信号を発生す
るタイミング回路９００と、信号回路７００、垂直走査
回路８００及びタイミング回路９００にそれぞれの動作
を制御する制御信号を供給する制御回路６００とを備え
ている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram illustrating a configuration of a liquid crystal display device according to an embodiment of the present invention. In the figure, the present liquid crystal display device is supplied to a display unit 1 in which pixel circuits 10 are arranged in a matrix of N rows and M columns (M and N are positive integers), and to each pixel of the display unit 1. Vertical scanning circuit 800 that drives N scanning lines GV1 to GVN, and a signal circuit 70 that outputs M luminance signals Vd1 to VdM supplied to each pixel of the display unit 1, respectively.
0, a timing circuit 900 for generating a clock signal to be supplied to the signal circuit 700, and a control circuit 600 for supplying control signals to the signal circuit 700, the vertical scanning circuit 800, and the timing circuit 900 for controlling respective operations. I have.

【００１８】走査線ＧＶ１〜ＧＶＮ、輝度信号Ｖｄ１〜
ＶｄＭをそれぞれ伝達する複数本の信号線、画素回路１
０、信号回路７００、垂直走査回路８００及びタイミン
グ回路９００は、各画素回路毎に設けられた表示電極を
有する図示しない第１の基板上に形成され、この第１の
基板と透明電極を形成した図示しない第２の基板との間
には図示しない液晶が挟持され、表示電極と透明電極と
の間に印加される電圧によりこの液晶が駆動される。The scanning lines GV1 to GVN and the luminance signals Vd1 to Vd1
A plurality of signal lines each transmitting VdM, a pixel circuit 1
0, the signal circuit 700, the vertical scanning circuit 800, and the timing circuit 900 are formed on a first substrate (not shown) having a display electrode provided for each pixel circuit, and the first substrate and the transparent electrode are formed. A liquid crystal, not shown, is sandwiched between a second substrate, not shown, and the liquid crystal is driven by a voltage applied between the display electrode and the transparent electrode.

【００１９】画素回路１０は、ＭＯＳトランジスタ１
ａ、保持容量１ｂ及び液晶容量１ｃにより構成され、Ｍ
ＯＳトランジスタ１ａのゲート端子は各走査線ＧＶ１〜
ＧＶＮにそれぞれ接続され、ドレイン端子は輝度信号Ｖ
ｄ１〜ＶｄＭをそれぞれ伝達する各信号線にそれぞれ接
続され、ソース端子は各画素毎の保持容量１ｂ及び液晶
容量１ｃに接続されている。The pixel circuit 10 includes the MOS transistor 1
a, a storage capacitor 1b and a liquid crystal capacitor 1c.
The gate terminal of the OS transistor 1a is connected to each of the scanning lines GV1 to GV1.
GVN, and the drain terminal is connected to the luminance signal V
The source terminals are connected to the storage capacitor 1b and the liquid crystal capacitor 1c of each pixel, respectively.

【００２０】信号回路７００は、クロック信号ＣＬＫを
分配するクロック分配回路４００と、クロック分配回路
４００により分配されたクロック信号ＣＬＫ’の入力を
受けてタイミング信号ＰＨ１〜ＰＨＭを発生するシフト
レジスタにより構成される水平走査回路７１０と、水平
走査回路７１０から出力されるタイミング信号ＰＨ１〜
ＰＨＭにより輝度信号Ｖｄ１〜ＶｄＭをサンプル・ホー
ルドして各画素回路１０に供給するサンプル・ホールド
回路７２０とにより構成される。サンプル・ホールド回
路７２０は、輝度信号Ｖｄ１〜ＶｄＭをサンプル・ホー
ルドするＭ個のＭＯＳトランジスタＭＳ１〜ＭＳＭと一
端を接地点に接続したコンデンサＣＳ１〜ＣＳＭで構成
され、各ＭＯＳトランジスタＭＳ１〜ＭＳＭのドレイン
端子は各コンデンサＣＳ１〜ＣＳＭの他端と、輝度信号
Ｖｄ１〜ＶｄＭをそれぞれ伝達する各信号線とに、ソー
ス端子は映像信号ＶＩ１の入力端子に、ゲート端子は水
平走査回路７１０の各出力端子に接続されている。The signal circuit 700 comprises a clock distribution circuit 400 for distributing the clock signal CLK, and a shift register for receiving the input of the clock signal CLK 'distributed by the clock distribution circuit 400 and generating timing signals PH1 to PHM. Horizontal scanning circuit 710, and timing signals PH1 to PH1 output from the horizontal scanning circuit 710.
A sample-and-hold circuit 720 that samples and holds the luminance signals Vd1 to VdM by the PHM and supplies it to each pixel circuit 10. The sample and hold circuit 720 is composed of M MOS transistors MS1 to MSM that sample and hold the luminance signals Vd1 to VdM and capacitors CS1 to CSM having one end connected to a ground point, and the drain terminals of the MOS transistors MS1 to MSM. Is connected to the other end of each of the capacitors CS1 to CSM and each signal line for transmitting the luminance signal Vd1 to VdM, the source terminal is connected to the input terminal of the video signal VI1, and the gate terminal is connected to each output terminal of the horizontal scanning circuit 710. Have been.

【００２１】タイミング回路９００は、入力信号間の位
相を比較する位相比較回路１００と、位相比較回路１０
０から出力される位相差信号ＰＵ，ＰＤを低域瀘波する
低域瀘波回路２００と、低域瀘波回路２００から出力さ
れる電圧信号ＶＦＣの電圧値に応じて出力するクロック
信号ＣＬＫの周波数を変化させる電圧制御発振回路３０
０と、クロック分配回路４００から取り出した入力信号
を制御回路６００で設定された分周比に応じて分周する
分周回路５００とにより構成され、分周回路５００は、
クロック分配回路４００中でのクロック信号ＣＬＫの遅
延時間と等しくなるように入力されたクロック信号ＣＬ
Ｋ’を遅延せしめる遅延回路５１０と、遅延回路５１０
により遅延されたクロック信号ＣＬＫ’を計数するカウ
ンタ５２０とにより構成される。カウンタ５１０の出力
信号ＣＯは、水平同期信号Ｈｓと共に位相比較回路１０
０のそれぞれの入力端子に入力される。カウンタ５２０
は、動作するのに要する遅延時間が水平走査回路７１０
と等しくなるように構成してある。さらに、遅延回路５
１０は、クロック分配回路４００の最終インバータと遅
延時間が等しくなるように構成してある。The timing circuit 900 includes a phase comparison circuit 100 for comparing phases between input signals and a phase comparison circuit 10
A low-pass filtering circuit 200 for low-pass filtering the phase difference signals PU and PD outputted from 0, and a clock signal CLK outputted according to the voltage value of the voltage signal VFC outputted from the low-pass filtering circuit 200. Voltage controlled oscillator circuit 30 for changing frequency
0, and a frequency dividing circuit 500 that frequency-divides an input signal taken out from the clock distribution circuit 400 in accordance with a frequency dividing ratio set by the control circuit 600.
Clock signal CL input to be equal to the delay time of clock signal CLK in clock distribution circuit 400
A delay circuit 510 for delaying K ′;
And a counter 520 that counts the clock signal CLK ′ delayed by. The output signal CO of the counter 510, together with the horizontal synchronizing signal Hs,
0 is input to each input terminal. Counter 520
Is a delay time required to operate the horizontal scanning circuit 710
It is configured to be equal to Further, the delay circuit 5
Reference numeral 10 is configured so that the delay time is equal to the final inverter of the clock distribution circuit 400.

【００２２】制御回路６００は、水平同期信号Ｈｓ、垂
直同期信号Ｖｓ、シリアルデータＳＤの入力をそれぞれ
の入力端子から受け、水平走査回路７１０の動作を制御
するスタート信号ＳＴＡ、垂直走査回路８００を制御す
るスタート信号ＦＳＴ及びクロック信号ＣＫＶ、カウン
タ５２０の動作を制御するクロック信号ＣＫＣをそれぞ
れの回路に出力する。The control circuit 600 receives the horizontal synchronizing signal Hs, the vertical synchronizing signal Vs, and the serial data SD from the respective input terminals, and controls the start signal STA for controlling the operation of the horizontal scanning circuit 710 and the vertical scanning circuit 800. A start signal FST, a clock signal CKV, and a clock signal CKC for controlling the operation of the counter 520 are output to the respective circuits.

【００２３】次に、本実施の形態の動作を図２のタイミ
ングチャートを参照しながら説明する。制御回路６００
から垂直走査回路８００に入力されるスタート信号ＦＳ
Ｔは表示部１に表示する映像の各フレームの先頭を示し
ており、クロック信号ＣＫＶは走査線の切り替えタイミ
ングを示している。垂直走査回路８００は、クロック信
号ＣＫＶの立上りのタイミングでスタート信号ＦＳＴを
取り込み、各走査線ＧＶ１〜ＧＶＮ上にそれぞれ走査信
号ＰＶ１〜ＰＶＮを出力する。走査信号ＰＶ１〜ＰＶＮ
により、表示部１のマトリックス状に配置された画素回
路１０が走査線毎に垂直方向に順次選択される。映像信
号ＶＩ１は、第２の基板上の透明電極の電圧ＣＯＭを基
準に変化し、フレーム毎に極性が反転する。Next, the operation of this embodiment will be described with reference to the timing chart of FIG. Control circuit 600
Signal FS input to the vertical scanning circuit 800 from the
T indicates the beginning of each frame of the video displayed on the display unit 1, and the clock signal CKV indicates the switching timing of the scanning line. The vertical scanning circuit 800 captures the start signal FST at the rising timing of the clock signal CKV, and outputs the scanning signals PV1 to PVN on the scanning lines GV1 to GVN, respectively. Scan signals PV1 to PVN
Accordingly, the pixel circuits 10 arranged in a matrix of the display unit 1 are sequentially selected in the vertical direction for each scanning line. The video signal VI1 changes with reference to the voltage COM of the transparent electrode on the second substrate, and the polarity is inverted for each frame.

【００２４】信号回路７００の水平走査回路７１０のス
タート信号ＳＴＡは、表示部１に表示する映像の各走査
線の先頭を示している。水平走査回路７１０は、垂直走
査回路８００と同様に、クロック信号ＣＬＫ’の立上り
でスタート信号ＳＴＡを取り込み、タイミング信号ＰＨ
１〜ＰＨＭをサンプル・ホールド回路７２０の各ＭＯＳ
トランジスタＭＳ１〜ＭＳＭに順次出力する。サンプル
・ホールド回路７２０は、映像信号ＶＩ１をタイミング
信号ＰＨ１〜ＰＨＭのタイミングで順次サンプリング
し、輝度信号Ｖｄ１〜ＶｄＭを表示部１の各画素回路１
０に出力する。輝度信号Ｖｄ１〜ＶｄＭは、マトリック
ス状に配置された各画素回路１０に列毎に入力される。
このとき、画素回路１０は走査信号ＰＶ１〜ＰＶＮによ
り選択された画素回路１０のＭＯＳトランジスタ１ａの
みがオン状態なので、選択された行の画素回路１０の保
持容量１ｂに輝度信号Ｖｄ１〜ＶｄＭが書き込まれ、ホ
ールドされる。保持容量１ｂにホールドされた電圧は液
晶容量１ｃに印加されるので、画素回路１０により映像
信号ＶＩ１に応じた映像が表示部１上に表示される。The start signal STA of the horizontal scanning circuit 710 of the signal circuit 700 indicates the start of each scanning line of the image displayed on the display unit 1. Similar to the vertical scanning circuit 800, the horizontal scanning circuit 710 captures the start signal STA at the rising edge of the clock signal CLK 'and outputs the timing signal PH
1 to PHM for each MOS of sample and hold circuit 720
The signals are sequentially output to the transistors MS1 to MSM. The sample and hold circuit 720 sequentially samples the video signal VI1 at the timing of the timing signals PH1 to PHM, and outputs the luminance signals Vd1 to VdM to each pixel circuit 1 of the display unit 1.
Output to 0. The luminance signals Vd1 to VdM are input to each pixel circuit 10 arranged in a matrix for each column.
At this time, since only the MOS transistor 1a of the pixel circuit 10 selected by the scanning signals PV1 to PVN is in the ON state, the luminance signals Vd1 to VdM are written to the storage capacitor 1b of the pixel circuit 10 in the selected row. Is held. Since the voltage held in the storage capacitor 1b is applied to the liquid crystal capacitor 1c, an image corresponding to the image signal VI1 is displayed on the display unit 1 by the pixel circuit 10.

【００２５】ここで、垂直走査回路８００に入力される
スタート信号ＦＳＴと垂直同期信号Ｖｓ、及び水平走査
回路７１０に入力されるスタート信号ＳＴＡと水平同期
信号Ｈｓとの関係については図示しなかったが、各スタ
ート信号は各同期信号に対してある期間遅れて出力され
ている。Here, the relationship between the start signal FST and the vertical synchronizing signal Vs input to the vertical scanning circuit 800 and the relationship between the start signal STA and the horizontal synchronizing signal Hs input to the horizontal scanning circuit 710 are not shown. , Each start signal is output after a certain period with respect to each synchronization signal.

【００２６】タイミング回路９００の位相比較回路１０
０には、水平同期信号Ｈｓと分周回路５００の出力信号
ＣＯとが入力され、それらの位相差信号ＰＵ，ＰＤが位
相比較回路１００から出力される。位相差信号ＰＵ，Ｐ
Ｄは、水平同期信号Ｈｓと出力信号ＣＯとの位相差の極
性によって、位相差信号ＰＵ，ＰＤを出力する出力端子
のいずれか一方に、水平同期信号Ｈｓと出力信号ＣＯと
の位相差に応じたパルス幅の信号が出力される。低域瀘
波回路２００は、このような位相差信号ＰＵ，ＰＤの入
力を受け、入力された位相差信号ＰＵ，ＰＤのパルス幅
に応じた電圧値の電圧信号ＶＦＣを出力する。この電圧
信号ＶＦＣは電圧制御発振回路３００に入力され、電圧
制御発振回路３００から電圧信号ＶＦＣの電圧値に応じ
た周波数のクロック信号ＣＬＫが出力される。Phase comparison circuit 10 of timing circuit 900
To 0, the horizontal synchronizing signal Hs and the output signal CO of the frequency dividing circuit 500 are input, and the phase difference signals PU and PD are output from the phase comparing circuit 100. Phase difference signals PU, P
D corresponds to the phase difference between the horizontal synchronizing signal Hs and the output signal CO at one of the output terminals for outputting the phase difference signals PU and PD depending on the polarity of the phase difference between the horizontal synchronizing signal Hs and the output signal CO. The signal having the pulse width is output. The low-pass filter circuit 200 receives such phase difference signals PU and PD, and outputs a voltage signal VFC having a voltage value corresponding to the pulse width of the input phase difference signals PU and PD. The voltage signal VFC is input to the voltage controlled oscillation circuit 300, and the voltage controlled oscillation circuit 300 outputs a clock signal CLK having a frequency corresponding to the voltage value of the voltage signal VFC.

【００２７】タイミング回路９００から出力されたクロ
ック信号ＣＬＫは、信号回路７００のクロック分配回路
４００に入力され、所定の個数のクロック信号ＣＬＫ’
に分配された後、水平走査回路７１０及び分周回路５０
０の遅延回路５１０に入力される。遅延回路５１０でク
ロック分配回路４００の最終段のバッファの遅延時間と
同じだけ遅延させられたクロック信号ＣＬＫ’はカウン
タ５２０に入力される。カウンタ５２０では、制御回路
６００から入力されるクロック信号ＣＫＣによって定め
られる分周比に応じてクロック信号ＣＬＫ’を分周し、
クロック信号ＣＬＫ’が分周されたものである出力信号
ＣＯを出力する。The clock signal CLK output from the timing circuit 900 is input to the clock distribution circuit 400 of the signal circuit 700, and a predetermined number of clock signals CLK '
After being distributed to the horizontal scanning circuit 710 and the frequency dividing circuit 50.
0 is input to the delay circuit 510. The clock signal CLK ′ delayed by the delay circuit 510 by the same amount as the delay time of the buffer at the last stage of the clock distribution circuit 400 is input to the counter 520. The counter 520 divides the frequency of the clock signal CLK ′ according to the frequency division ratio determined by the clock signal CKC input from the control circuit 600,
An output signal CO, which is obtained by dividing the frequency of the clock signal CLK ′, is output.

【００２８】このように、タイミング回路９００は水平
同期信号Ｈｓと分周回路５００の出力信号ＣＯとの位相
差が一致するようにクロック信号ＣＬＫを制御し、カウ
ンタ５２０における遅延時間は水平走査回路７１０にお
ける遅延時間と等しいから、分周回路５００の出力タイ
ミングは水平走査回路７１０の出力タイミングと一致さ
せることができ、水平同期信号Ｈｓとサンプリング信号
であるタイミング信号ＰＨ１〜ＰＨＭとのタイミングを
一致させることができる。したがって、映像信号ＶＩ１
のサンプリングは信号回路７００の遅延時間の変動の影
響を受けずに安定に行うことが可能となる。この結果、
高画質の映像を表示することが可能となる。As described above, the timing circuit 900 controls the clock signal CLK so that the phase difference between the horizontal synchronizing signal Hs and the output signal CO of the frequency dividing circuit 500 coincides with each other. , The output timing of the frequency dividing circuit 500 can be matched with the output timing of the horizontal scanning circuit 710, and the timing of the horizontal synchronizing signal Hs and the timing signals PH1 to PHM as sampling signals should be matched. Can be. Therefore, the video signal VI1
Can be stably performed without being affected by the fluctuation of the delay time of the signal circuit 700. As a result,
High-quality video can be displayed.

【００２９】次に、上記動作について、図３のタイミン
グチャートを参照して説明する。本発明の液晶表示装置
に入力される映像信号ＶＩ１と水平同期信号Ｈｓは、入
力されないクロック信号（ＣＬＫ”）のタイミングで発
生される。映像信号ＶＩ１をサンプル・ホールド回路７
２０で正確に取り込むには、走査回路７１０のタイミン
グ信号ＰＨ１〜ＰＨＭをこのクロック信号ＣＬＫ”に同
期させることが重要である。Next, the above operation will be described with reference to the timing chart of FIG. The video signal VI1 and the horizontal synchronizing signal Hs input to the liquid crystal display device of the present invention are generated at the timing of a clock signal (CLK ″) that is not input.
It is important to synchronize the timing signals PH1 to PHM of the scanning circuit 710 with this clock signal CLK ″ in order to accurately capture the data at 20.

【００３０】図３において、クロック分配回路４００の
内部から出力されるクロック信号ＣＬＫ’は、電圧制御
発振回路３００から出力されるクロック信号ＣＬＫに対
して遅延時間ｔｄ１だけ遅れる。このクロック信号ＣＬ
Ｋ’に対して、水平走査回路７１０のタイミング信号Ｐ
Ｈ１〜ＰＨＭは遅延時間ｔｄ３だけ遅れ、カウンタ５２
０の出力ＣＯは遅延回路５１０の遅れも加わり遅延時間
ｔｄ２だけ遅れる。ここで、タイミング回路９００は水
平同期信号Ｈｓとカウンタ出力Ｃｏの位相を一致させる
ように動作するので、遅延時間ｔｄ２が遅延時間ｔｄ３
と一致するように遅延回路５１０を設定することによっ
て、タイミング信号ＰＨ１〜ＰＨＭを、この液晶表示装
置には入力されないクロック信号ＣＬＫ”のタイミング
で作られる映像信号ＶＩ１の位相に合わせることができ
る。この結果、映像信号ＶＩ１をサンプル・ホールド回
路７２０に精度よく取り込むことができ、高画質の画像
を表示することが可能となる。In FIG. 3, clock signal CLK ′ output from inside clock distribution circuit 400 lags clock signal CLK output from voltage controlled oscillation circuit 300 by delay time td1. This clock signal CL
K ′, the timing signal P of the horizontal scanning circuit 710
H1 to PHM are delayed by the delay time td3, and the counter 52
The output CO of 0 is delayed by the delay time td2 due to the delay of the delay circuit 510. Here, since the timing circuit 900 operates so that the phase of the horizontal synchronization signal Hs and the phase of the counter output Co match, the delay time td2 is changed to the delay time td3.
By setting the delay circuit 510 so as to match the timing, the timing signals PH1 to PHM can be adjusted to the phase of the video signal VI1 generated at the timing of the clock signal CLK "which is not input to the liquid crystal display device. As a result, the video signal VI1 can be accurately taken into the sample-and-hold circuit 720, and a high-quality image can be displayed.

【００３１】さらに、クロック分配回路４００や分周回
路５００などを同一基板上に形成することで、遅延時間
ｔｄ２，ｔｄ３は温度依存性や電圧依存性まで一致させ
ることが可能となるため、使用環境の影響を受け難く安
定な液晶表示装置を実現できる。Further, by forming the clock distribution circuit 400, the frequency divider circuit 500, and the like on the same substrate, the delay times td2 and td3 can be made to match the temperature dependency and the voltage dependency. And a stable liquid crystal display device which is hardly affected by the influence of the liquid crystal display can be realized.

【００３２】また、本実施の形態においては、カウンタ
５２０へ入力される入力信号をクロック分配回路４００
の内部から出力されるクロック信号ＣＬＫ’としている
が、この入力信号を電圧制御発振回路３００から出力さ
れるクロック信号ＣＬＫとし、遅延回路５１０の遅延時
間ｔｄ２を遅延時間ｔｄ１と遅延時間ｔｄ３の和となる
ように設定しても、同一の効果を得ることができる。In this embodiment, the input signal input to counter 520 is supplied to clock distribution circuit 400.
, The input signal is the clock signal CLK output from the voltage controlled oscillation circuit 300, and the delay time td2 of the delay circuit 510 is the sum of the delay times td1 and td3. The same effect can be obtained even if it is set so that

【００３３】次に、タイミング回路９００を構成する主
な回路要素について詳細に説明する。図４は、位相比較
回路１００の具体的構成を示す回路図である。この位相
比較回路１００は、水平同期信号Ｈｓ及び分周回路５０
０の出力信号ＣＯがそれぞれ入力されるインバータ１０
１，１０２と、インバータ１０１，１０２の出力を受け
る２入力ＮＡＮＤゲート回路１０３，１０９と、ＮＡＮ
Ｄゲート回路１０３，１０９の出力を受ける２入力ＮＡ
ＮＤゲート回路１０５，１０６、４入力ＮＡＮＤゲート
回路１０９、３入力ＮＡＮＤゲート回路１１０，１１１
と、２入力ＮＡＮＤゲート回路１０５，１０６の入力を
それぞれ受ける２入力ＮＡＮＤゲート回路１０７，１０
８と、３入力ＮＡＮＤゲート回路１１０，１１１の出力
をそれぞれ受けて位相差信号ＰＵ，ＰＤをそれぞれ出力
するインバータ１１２，１１３とから成る周波数・位相
比較型の位相比較回路である。Next, main circuit elements constituting the timing circuit 900 will be described in detail. FIG. 4 is a circuit diagram showing a specific configuration of the phase comparison circuit 100. The phase comparison circuit 100 includes a horizontal synchronization signal Hs and a frequency division circuit 50.
0 to which the output signal CO is input.
1, 102, two-input NAND gate circuits 103, 109 receiving outputs of inverters 101, 102, and NAN
2-input NA receiving outputs of D gate circuits 103 and 109
ND gate circuits 105 and 106, 4-input NAND gate circuit 109, 3-input NAND gate circuits 110 and 111
And two-input NAND gate circuits 107 and 10 receiving inputs of two-input NAND gate circuits 105 and 106, respectively.
8 is a frequency / phase comparison type phase comparison circuit comprising inverters 112 and 113 receiving the outputs of the 8-input NAND gate circuits 110 and 111 and outputting the phase difference signals PU and PD, respectively.

【００３４】位相比較回路１００は、水平同期信号Ｈｓ
と分周回路５００の出力信号ＣＯの立上りエッジの位相
差をパルス信号である位相差信号ＰＵ，ＰＤに変換して
出力する。この動作を図５に示すタイミングチャートを
用いて説明する。水平同期信号Ｈｓが出力信号ＣＯより
も進んでいるときは、図５の（Ａ）の部分に示すよう
に、位相差信号ＰＵとして水平同期信号Ｈｓと出力信号
ＣＯとの位相差に相当するパルス幅のパルス信号が出力
される。逆に、水平同期信号Ｈｓが出力信号ＣＯよりも
遅れているときには、図５の（Ｃ）の部分に示すよう
に、水平同期信号Ｈｓと出力信号ＣＯとの位相差に相当
するパルス幅のパルス信号が位相差信号ＰＤとして出力
される。水平同期信号Ｈｓと出力信号ＣＯとの位相差が
０のとき、すなわち両信号の位相が一致しているときに
は、図５の（Ｂ）の部分に示すように、位相比較回路１
００からは何の出力も出力されない。このように、位相
差比較回路１００は、水平同期信号Ｈｓ及び分周回路５
００の出力信号ＣＯ、すなわち信号回路７００の動作の
遅れ分だけ遅延させられたくロック信号ＣＬＫ、の位相
差を位相差信号ＰＵ，ＰＤのパルス幅に変換して出力し
ている。The phase comparison circuit 100 outputs the horizontal synchronizing signal Hs
And the phase difference between the rising edges of the output signal CO of the frequency dividing circuit 500 is converted into phase difference signals PU and PD which are pulse signals and output. This operation will be described with reference to the timing chart shown in FIG. When the horizontal synchronizing signal Hs is ahead of the output signal CO, as shown in FIG. 5A, a pulse corresponding to the phase difference between the horizontal synchronizing signal Hs and the output signal CO is used as the phase difference signal PU. A pulse signal having a width is output. Conversely, when the horizontal synchronizing signal Hs lags behind the output signal CO, as shown in FIG. 5C, a pulse having a pulse width corresponding to the phase difference between the horizontal synchronizing signal Hs and the output signal CO. The signal is output as a phase difference signal PD. When the phase difference between the horizontal synchronizing signal Hs and the output signal CO is 0, that is, when the phases of the two signals match, as shown in FIG.
No output is output from 00. As described above, the phase difference comparison circuit 100 includes the horizontal synchronization signal Hs and the frequency division circuit 5.
The phase difference of the output signal CO of 00, ie, the lock signal CLK to be delayed by the delay of the operation of the signal circuit 700, is converted into the pulse width of the phase difference signals PU and PD and output.

【００３５】図６は、低域瀘波回路２００の具体的構成
を示す回路図である。低域瀘波回路２００は、位相比較
回路１００の出力信号である位相差信号ＰＵ，ＰＤのう
ち位相差信号ＰＵが入力されるインバータ２０１と、位
相差信号ＰＤが入力されるＮＭＯＳトランジスタ２１５
と、インバータ２０１の出力信号が入力されるＰＭＯＳ
トランジスタ２２４と、ゲート端子、ソース端子をそれ
ぞれ共通に接続されカレントミラー回路を構成するＮＭ
ＯＳトランジスタ２１１，２１２，２１３と、このカレ
ントミラー回路の電流値を決定する抵抗器２３１と、同
様にゲート端子、ソース端子をそれぞれ共通に接続され
カレントミラー回路を構成するＰＭＯＳトランジスタ２
２１，２２２と、ＰＭＯＳトランジスタ２２４及びＮＭ
ＯＳトランジスタ２１５のドレイン端子間に接続された
出力端子と、この出力端子とアースとの間に直列に接続
された抵抗器２３２及び容量２４１とから構成される。FIG. 6 is a circuit diagram showing a specific configuration of the low-pass filter 200. The low-pass filtering circuit 200 includes an inverter 201 to which the phase difference signal PU is input among the phase difference signals PU and PD which are output signals of the phase comparison circuit 100, and an NMOS transistor 215 to which the phase difference signal PD is input.
And a PMOS to which an output signal of the inverter 201 is input
The transistor 224 has a gate terminal and a source terminal which are commonly connected to each other to form a current mirror circuit NM
The OS transistors 211, 212, and 213, the resistor 231 that determines the current value of the current mirror circuit, and the PMOS transistor 2 that similarly connects the gate terminal and the source terminal to each other to form a current mirror circuit
21, 222, the PMOS transistor 224 and the NM
It comprises an output terminal connected between the drain terminals of the OS transistor 215, and a resistor 232 and a capacitor 241 connected in series between the output terminal and the ground.

【００３６】次にこの低域瀘波回路２００の動作を図５
のタイミングチャートを用いて説明する。図５に示すよ
うに、位相比較回路１００から出力される位相差信号Ｐ
ＵがＨレベルのときには、ＰＭＯＳトランジスタ２２４
がオンし、抵抗器２３２を介して容量２４１にＰＭＯＳ
トランジスタ２２２により制御されるだけの電流が流れ
込む。一方、位相差信号ＰＤがＨレベルのときには、Ｎ
ＭＯＳトランジスタ２１５がオンし、抵抗器２３２を介
して容量２４１からＮＭＯＳトランジスタ２１３により
制御されるだけの電流が流れ出る。この抵抗器２３２及
び容量２４１に流れ込む電流がフィルタ電流ＩＦであ
る。このフィルタ電流ＩＦは、図５の（Ａ）及び（Ｃ）
の部分にそれぞれ示すように、位相差信号ＰＵがＨレベ
ルのときに正に、位相差信号ＰＤがＨレベルのときに負
となる。このフィルタ電流ＩＦによって、抵抗器２３２
の両端子間にはフィルタ電流ＩＦに比例した電圧が、容
量２４１の両端子間にはフィルタ電流ＩＦを積分した電
圧が発生する。これにより位相差信号ＰＵ，ＰＤのパル
ス幅に応じて電圧値の異なる電圧信号ＶＦＣが低域瀘波
回路２００から出力されることとなる。Next, the operation of the low-pass filter 200 will be described with reference to FIG.
This will be described with reference to the timing chart of FIG. As shown in FIG. 5, the phase difference signal P output from the phase comparison circuit 100
When U is at the H level, the PMOS transistor 224
Turns on, and a PMOS is connected to the capacitor 241 through the resistor 232.
A current that is controlled by the transistor 222 flows in. On the other hand, when the phase difference signal PD is at the H level, N
The MOS transistor 215 is turned on, and a current controlled by the NMOS transistor 213 flows out of the capacitor 241 through the resistor 232. The current flowing into the resistor 232 and the capacitor 241 is the filter current IF. This filter current IF corresponds to (A) and (C) in FIG.
Are positive when the phase difference signal PU is at the H level, and negative when the phase difference signal PD is at the H level. This filter current IF causes the resistor 232
, A voltage proportional to the filter current IF is generated between both terminals, and a voltage obtained by integrating the filter current IF is generated between both terminals of the capacitor 241. As a result, the voltage signal VFC having a different voltage value according to the pulse width of the phase difference signals PU and PD is output from the low-pass filter 200.

【００３７】図７は電圧制御発振回路３００の具体的構
成を示す回路図である。電圧制御発振回路３００は、そ
れぞれカレントミラー回路を構成するＮＭＯＳトランジ
スタ３０２，３０３，３０４及びＰＭＯＳトランジスタ
３１１，３１２と、このカレントミラー回路の入力電流
を制御するためにＮＭＯＳトランジスタ３０１，３０２
及び抵抗器３４１で構成されるソースフォロワ型の電圧
−電流変換回路と、直列に多段接続されリングオシレー
タを構成するインバータ３２１〜３２Ｎと、バッファ回
路を構成するインバータ３３１とから成る。FIG. 7 is a circuit diagram showing a specific configuration of the voltage controlled oscillation circuit 300. The voltage-controlled oscillation circuit 300 includes NMOS transistors 302, 303, 304 and PMOS transistors 311 and 312 that constitute a current mirror circuit, and NMOS transistors 301 and 302 for controlling the input current of the current mirror circuit.
A source-follower type voltage-current conversion circuit composed of a resistor 341; inverters 321 to 32N connected in series to form a ring oscillator; and inverters 331 constituting a buffer circuit.

【００３８】このような構成のリングオシレータの発振
周波数は、インバータ３２１〜３２Ｎの入力容量や配線
容量等の負荷容量に反比例し、この各段のインバータ３
２１〜３２Ｎの負荷の駆動電流に比例する。この駆動電
流はインバータ３２１〜３２Ｎの電源電流に比例し、こ
の駆動電流をカレントミラー回路を介して電圧信号ＶＦ
Ｃにより制御している。このように、リングオシレータ
の発振周波数はカレントミラー回路の電流により制御さ
れ、カレントミラー回路の電流は電圧−電流変換回路の
入力電圧値により制御されるから、電圧信号ＶＦＣの電
圧値に応じた周波数を有するクロック信号ＣＬＫが電圧
制御発振回路３００から出力されることとなる。The oscillation frequency of the ring oscillator having such a configuration is inversely proportional to the load capacity such as the input capacity and the wiring capacity of the inverters 321 to 32N.
It is proportional to the drive current of a load of 21 to 32N. This drive current is proportional to the power supply current of the inverters 321 to 32N, and this drive current is supplied to the voltage signal VF via the current mirror circuit.
It is controlled by C. As described above, since the oscillation frequency of the ring oscillator is controlled by the current of the current mirror circuit, and the current of the current mirror circuit is controlled by the input voltage value of the voltage-current conversion circuit, the frequency corresponding to the voltage value of the voltage signal VFC Is output from the voltage-controlled oscillation circuit 300.

【００３９】次に、以上のように構成されたタイミング
回路９００の動作について説明する。分周回路５００の
出力信号ＣＯが水平同期信号Ｈｓに対して位相差Δφだ
け遅れている場合、位相差信号ＰＵが位相差Δφの期間
だけＨレベルとなり、低域瀘波回路２００から出力され
る電圧信号ＶＦＣのレベルは増大し、電圧制御発振回路
３００の出力であるクロック信号ＣＬＫの周波数が増大
する。これにより、分周回路５００の出力信号ＣＯの位
相が進み、位相差Δφが減少する。一方、分周回路５０
０の出力信号ＣＯが水平同期信号Ｈｓに対して位相差Δ
φだけ進んでいる場合には、位相差信号ＰＤが位相差Δ
φの期間だけＨレベルとなり、低域瀘波回路２００から
出力される電圧信号ＶＦＣのレベルは減少し、クロック
信号ＣＬＫの周波数が減少する。これにより、分周回路
５００の出力信号ＣＯの位相が遅れ、位相差Δφが減少
する。この動作を繰り返すことにより、タイミング回路
９００は、分周回路５００の出力信号ＣＯと水平同期信
号Ｈｓとの位相が一致するようにクロック信号ＣＬＫの
周波数を制御している。Next, the operation of the timing circuit 900 configured as described above will be described. When the output signal CO of the frequency dividing circuit 500 lags behind the horizontal synchronizing signal Hs by the phase difference Δφ, the phase difference signal PU becomes H level only during the period of the phase difference Δφ, and is output from the low-pass filtering circuit 200. The level of voltage signal VFC increases, and the frequency of clock signal CLK output from voltage controlled oscillation circuit 300 increases. Thereby, the phase of the output signal CO of the frequency dividing circuit 500 advances, and the phase difference Δφ decreases. On the other hand, the frequency dividing circuit 50
0 is the phase difference Δ with respect to the horizontal synchronization signal Hs.
If the phase difference signal PD is advanced by φ, the phase difference signal PD
The level becomes the H level only during the period of φ, the level of the voltage signal VFC output from the low-pass filter 200 decreases, and the frequency of the clock signal CLK decreases. Thereby, the phase of the output signal CO of the frequency dividing circuit 500 is delayed, and the phase difference Δφ decreases. By repeating this operation, the timing circuit 900 controls the frequency of the clock signal CLK so that the phase of the output signal CO of the frequency dividing circuit 500 matches the phase of the horizontal synchronization signal Hs.

【００４０】なお、本実施の形態においては、低域瀘波
回路２００や電圧制御発振回路３００に主としてＣＭＯ
Ｓトランジスタを用いた例を示したが、高温又は低温の
多結晶シリコンによる薄膜トランジスタ（ＴＦＴ）を用
いても同様な効果を得ることができる。In this embodiment, the low-pass filter 200 and the voltage-controlled oscillator 300 are mainly composed of a CMO.
Although an example using an S transistor is described, a similar effect can be obtained by using a thin film transistor (TFT) made of high-temperature or low-temperature polycrystalline silicon.

【００４１】[0041]

【発明の効果】本発明による液晶表示装置においては、
少なくとも、信号制御手段と、クロック信号制御手段と
を、走査電極、信号電極、画素回路と共に第１の基板上
に形成したので、映像信号とクロック信号とのタイミン
グの精密な制御が可能となり、高精細で良好な表示画像
を得ることができる。According to the liquid crystal display device of the present invention,
Since at least the signal control means and the clock signal control means are formed on the first substrate together with the scanning electrodes, the signal electrodes, and the pixel circuits, precise control of the timing between the video signal and the clock signal becomes possible. A fine and good display image can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】図１は、本発明の一実施の形態の液晶表示装置
の構成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a liquid crystal display device according to an embodiment of the present invention.

【図２】図２は、図１の実施の形態の動作を示すタイミ
ングチャートである。FIG. 2 is a timing chart showing an operation of the embodiment of FIG. 1;

【図３】図３は、図１の実施の形態の動作を示すタイミ
ングチャートである。FIG. 3 is a timing chart showing an operation of the embodiment of FIG. 1;

【図４】図４は、図１の実施の形態の位相比較回路の具
体的構成を示す回路図である。FIG. 4 is a circuit diagram illustrating a specific configuration of the phase comparison circuit according to the embodiment of FIG. 1;

【図５】図５は、図４の位相比較回路の動作を示すタイ
ミングチャートである。FIG. 5 is a timing chart showing an operation of the phase comparison circuit of FIG. 4;

【図６】図６は、図１の実施の形態の低域瀘波回路の具
体的構成を示す回路図である。FIG. 6 is a circuit diagram showing a specific configuration of the low-pass filter circuit according to the embodiment of FIG. 1;

【図７】図７は、図１の実施の形態の電圧制御発振回路
の具体的構成を示す回路図である。FIG. 7 is a circuit diagram showing a specific configuration of the voltage controlled oscillation circuit according to the embodiment of FIG. 1;

【符号の説明】[Explanation of symbols]

ＧＶ１，ＧＶ２，・・・，ＧＶＮ 走査線 １ 表示部 １ａ ＭＯＳトランジスタ １ｂ 保持容量 １ｃ 液晶容量 １０ 画素回路 １００ 位相比較回路 ２００ 低域瀘波回路 ３００ 電圧制御発振回路 ４００ クロック分配回路 ５００ 分周回路 ５１０ 遅延回路 ５２０ カウンタ ６００ 制御回路 ７００ 信号回路 ７１０ 水平走査回路 ７２０ サンプル・ホールド回路 ８００ 垂直走査回路 ９００ タイミング回路 GV1, GV2,..., GVN scanning line 1 display unit 1a MOS transistor 1b storage capacitor 1c liquid crystal capacitor 10 pixel circuit 100 phase comparator circuit 200 low-pass filter circuit 300 voltage-controlled oscillator circuit 400 clock distribution circuit 500 frequency divider circuit 510 Delay circuit 520 Counter 600 Control circuit 700 Signal circuit 710 Horizontal scanning circuit 720 Sample and hold circuit 800 Vertical scanning circuit 900 Timing circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹本 一八男 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Kazuya Takemoto 3300 Hayano, Mobara-shi, Chiba Pref. Electronic Device Division, Hitachi, Ltd.

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 第１の基板と第２の基板との間に液晶を
挟持し、該第１の基板上に、複数の走査電極と、該走査
電極と交差した複数の信号電極と、前記走査電極の電圧
及び前記信号電極の電圧により制御される画素回路とを
設け、該画素回路に、前記走査電極及び前記信号電極の
交点に設けたスイッチング素子と、該スイッチング素子
によりその電圧を制御される表示電極とを設け、前記第
２の基板の一方の面上に透明電極を形成し、前記表示電
極と前記透明電極との間に印加される電圧により前記液
晶を駆動する液晶表示装置において、 少なくとも、前記信号電極の電圧をクロック信号により
制御する信号制御手段と、該クロック信号を制御するク
ロック信号制御手段とを前記第１の基板上に形成したこ
とを特徴とする液晶表示装置。1. A liquid crystal sandwiched between a first substrate and a second substrate, a plurality of scan electrodes, a plurality of signal electrodes intersecting with the scan electrodes, A pixel circuit controlled by a voltage of a scanning electrode and a voltage of the signal electrode; a switching element provided at an intersection of the scanning electrode and the signal electrode; and the voltage is controlled by the switching element. A display electrode, a transparent electrode is formed on one surface of the second substrate, and the liquid crystal is driven by a voltage applied between the display electrode and the transparent electrode. A liquid crystal display device, wherein at least signal control means for controlling the voltage of the signal electrode by a clock signal and clock signal control means for controlling the clock signal are formed on the first substrate. 【請求項２】 前記クロック信号制御手段が、前記クロ
ック信号の位相を制御する位相同期手段を備えたことを
特徴とする請求項１記載の液晶表示装置。2. The liquid crystal display device according to claim 1, wherein said clock signal control means includes a phase synchronization means for controlling a phase of said clock signal. 【請求項３】 前記位相同期手段が、前記信号制御手段
から入力信号を取り出すことを特徴とする請求項２記載
の液晶表示装置。3. The liquid crystal display device according to claim 2, wherein said phase synchronization means extracts an input signal from said signal control means. 【請求項４】 前記位相同期手段が、入力信号間の位相
を比較する位相比較回路と、該位相比較回路の出力信号
を低域瀘波する低域瀘波回路と、該低域瀘波回路の出力
に応じて出力信号の周波数を変化させる電圧制御発振回
路と、前記信号制御回路から取り出した入力信号を分周
する分周手段とを備えたことを特徴とする請求項３記載
の液晶表示装置。4. A phase comparison circuit for comparing phases between input signals, a low-pass filtering circuit for low-pass filtering an output signal of the phase comparison circuit, and the low-pass filtering circuit. 4. The liquid crystal display according to claim 3, further comprising: a voltage controlled oscillation circuit for changing a frequency of an output signal in accordance with an output of the signal control circuit; and a frequency dividing means for dividing an input signal extracted from the signal control circuit. apparatus. 【請求項５】 前記分周手段は、前記信号制御回路から
取り出した入力信号を該信号制御回路中での前記クロッ
ク信号の遅延時間と等しくなるように遅延せしめる遅延
回路と、該遅延回路により遅延された前記入力信号を計
数するカウンタとを備えたことを特徴とする請求項４記
載の液晶表示装置。5. A delay circuit for delaying an input signal extracted from the signal control circuit so as to be equal to a delay time of the clock signal in the signal control circuit, and a delay circuit configured to delay the input signal. 5. The liquid crystal display device according to claim 4, further comprising a counter that counts the input signal.