JPH1013232A - Dac用クロック位相調整回路 - Google Patents
Dac用クロック位相調整回路Info
- Publication number
- JPH1013232A JPH1013232A JP8162617A JP16261796A JPH1013232A JP H1013232 A JPH1013232 A JP H1013232A JP 8162617 A JP8162617 A JP 8162617A JP 16261796 A JP16261796 A JP 16261796A JP H1013232 A JPH1013232 A JP H1013232A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase
- data
- dac
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 温度などの状態変化によりVRAMよりDA
Cに出力されるデータの遅延時間が変化してデータの位
相ずれが生じても、正確なDA変換を行わせる。 【解決手段】 MPU5はメモリ4からVRAM1にデ
ータを書き込む。データは読出クロックによりVRAM
1からクロック位相制御部6に読み込まれる。クロック
位相制御部6で読出クロックの他に順次位相のずれた複
数種類のクロックを生成し、これらのクロックによりV
RAMのデータをとりこぼしなく取り込む。クロック位
相制御部6でVRAM1から読み出されるデータの位相
のずれに応じたDAC用クロックの最適位相選択信号を
作成する。MPU5はクロック位相制御部6から最適ク
ロックの位相選択信号を取り込み、それをクロック位相
制御部6に戻す。クロック位相制御部6は選択信号入力
に基づいてデータに最適な位相関係にあるクロックを選
択しDAC用クロックとしてDAC3に出力する。
Cに出力されるデータの遅延時間が変化してデータの位
相ずれが生じても、正確なDA変換を行わせる。 【解決手段】 MPU5はメモリ4からVRAM1にデ
ータを書き込む。データは読出クロックによりVRAM
1からクロック位相制御部6に読み込まれる。クロック
位相制御部6で読出クロックの他に順次位相のずれた複
数種類のクロックを生成し、これらのクロックによりV
RAMのデータをとりこぼしなく取り込む。クロック位
相制御部6でVRAM1から読み出されるデータの位相
のずれに応じたDAC用クロックの最適位相選択信号を
作成する。MPU5はクロック位相制御部6から最適ク
ロックの位相選択信号を取り込み、それをクロック位相
制御部6に戻す。クロック位相制御部6は選択信号入力
に基づいてデータに最適な位相関係にあるクロックを選
択しDAC用クロックとしてDAC3に出力する。
Description
【0001】
【発明の属する技術分野】本発明はRAMの出力データ
をDACに取り込んでDA変換する際に、出力データの
位相ずれに応じてDAC用クロックの位相を最適に調整
するDAC用クロック位相調整回路に係り、特にVRA
M出力を取り込むDACに好適なものに関する。
をDACに取り込んでDA変換する際に、出力データの
位相ずれに応じてDAC用クロックの位相を最適に調整
するDAC用クロック位相調整回路に係り、特にVRA
M出力を取り込むDACに好適なものに関する。
【0002】
【従来の技術】パソコンなどのコンピュータでは、ビデ
オRAM(以下、VRAMという)と呼ばれるカラーデ
ィスプレイ表示用メモリが使用され、その出力データは
デジタル−アナログ変換器(以下、DACという)に読
み込まれて、ビット数に応じたカラー表示ができるよう
になっている。
オRAM(以下、VRAMという)と呼ばれるカラーデ
ィスプレイ表示用メモリが使用され、その出力データは
デジタル−アナログ変換器(以下、DACという)に読
み込まれて、ビット数に応じたカラー表示ができるよう
になっている。
【0003】図3は、そのようなVRAMとDACの従
来の接続回路例を示し、(a)はブロック図、(b)は
タイミングチャートである。1はnビットのデータを入
力、保持、出力できるVRAMであり、VRAM1に保
持されたnビットのデータは読出しクロックCLKにて
各ビット共、1クロック1データづつ順次読み出され
る。3はVRAM1のnビットの出力データをデジタル
−アナログ変換(以下、DA変換という)するDACで
あり、VRAM1より入力されたnビットの出力データ
を、読出しクロックCLKをインバータ2で反転させて
180°位相をずらしたDAC用クロックCLK*で順
次取り込み、DA変換して出力する。
来の接続回路例を示し、(a)はブロック図、(b)は
タイミングチャートである。1はnビットのデータを入
力、保持、出力できるVRAMであり、VRAM1に保
持されたnビットのデータは読出しクロックCLKにて
各ビット共、1クロック1データづつ順次読み出され
る。3はVRAM1のnビットの出力データをデジタル
−アナログ変換(以下、DA変換という)するDACで
あり、VRAM1より入力されたnビットの出力データ
を、読出しクロックCLKをインバータ2で反転させて
180°位相をずらしたDAC用クロックCLK*で順
次取り込み、DA変換して出力する。
【0004】
【発明が解決しようとする課題】ところでVRAMは、
その構成上、温度、電圧、経時変化等の影響を受け、そ
れにより出力データの遅延時間が変化して位相ずれが生
じやすい。しかしながら、上述した従来技術では、VR
AM1より出力されるデータの遅延時間の変化により位
相ずれが生じると、DAC用クロックCLK*のサンプ
リングエッジに対し、DAC3において正確なDA変換
が行えない場合があった。例えば、図3(b)に示すよ
うに、実線で示すVRAMの出力データが、状態変化に
より点線で示すように位相がずれた場合、実線のタイミ
ングでDAC3に取り込まれていた出力データが点線位
置にずれてしまうため、正確なDA変換が行えなくな
る。正確なDA変換が行えないと、VRAMデータにあ
ってはカラー表示がおかしくなり、また一般のRAMデ
ータにあってはデータ変換精度が落ちるという欠点があ
る。
その構成上、温度、電圧、経時変化等の影響を受け、そ
れにより出力データの遅延時間が変化して位相ずれが生
じやすい。しかしながら、上述した従来技術では、VR
AM1より出力されるデータの遅延時間の変化により位
相ずれが生じると、DAC用クロックCLK*のサンプ
リングエッジに対し、DAC3において正確なDA変換
が行えない場合があった。例えば、図3(b)に示すよ
うに、実線で示すVRAMの出力データが、状態変化に
より点線で示すように位相がずれた場合、実線のタイミ
ングでDAC3に取り込まれていた出力データが点線位
置にずれてしまうため、正確なDA変換が行えなくな
る。正確なDA変換が行えないと、VRAMデータにあ
ってはカラー表示がおかしくなり、また一般のRAMデ
ータにあってはデータ変換精度が落ちるという欠点があ
る。
【0005】本発明の目的は、上述した従来技術の問題
点を解消して、温度などの状態変化によりRAMより出
力されるデータの遅延時間が変化してデータの位相ずれ
が生じても、RAMの出力データに対して最適な位置関
係にあるDAC用クロックを自動的に判別してこれをD
ACに与え、正確なDA変換を行わせることができるク
ロック位相調整回路を提供することにある。
点を解消して、温度などの状態変化によりRAMより出
力されるデータの遅延時間が変化してデータの位相ずれ
が生じても、RAMの出力データに対して最適な位置関
係にあるDAC用クロックを自動的に判別してこれをD
ACに与え、正確なDA変換を行わせることができるク
ロック位相調整回路を提供することにある。
【0006】
【課題を解決するための手段】請求項1に記載の発明
は、読出しクロックに同期してRAMから読み出される
データをDACに取り込むためのDAC用クロックの位
相を、温度などの状態変化により変化する上記データの
位相ずれに応じて調整するDAC用クロック位相調整回
路において、RAMから読み出されるデータの位相ずれ
を調べるための調整用データを記憶するデータ用メモリ
と、定期的にまたはRAM出力要求があったときに、上
記データ用メモリからRAMに調整用データを書き込む
制御を行うと共に、位相選択制御を行うためにクロック
位相制御部で作成された最適位相選択信号を取り込み、
取り込んだ最適位相選択信号をクロック位相制御部に戻
すMPUとを備える。
は、読出しクロックに同期してRAMから読み出される
データをDACに取り込むためのDAC用クロックの位
相を、温度などの状態変化により変化する上記データの
位相ずれに応じて調整するDAC用クロック位相調整回
路において、RAMから読み出されるデータの位相ずれ
を調べるための調整用データを記憶するデータ用メモリ
と、定期的にまたはRAM出力要求があったときに、上
記データ用メモリからRAMに調整用データを書き込む
制御を行うと共に、位相選択制御を行うためにクロック
位相制御部で作成された最適位相選択信号を取り込み、
取り込んだ最適位相選択信号をクロック位相制御部に戻
すMPUとを備える。
【0007】さらにMPUの書き込み制御によりRAM
に書き込まれた調整用データが状態変化に応じて上記読
出しクロックの周期中のいずれのタイミングでRAMか
ら読み出されても、そのタイミングの近くで調整用デー
タを読み取れるように、上記読出しクロックを基準にし
て順次位相をずらした複数種類のクロックを生成し、R
AMから読み出される調整用データを上記複数種類のク
ロック毎に読み込み、これらの読み込みにより各クロッ
クの位相ずれに応じた位相ずれを伴う各調整用データと
上記複数種類のクロックとに基づいて、RAMから読み
出される調整用データの位相ずれに応じたDAC用クロ
ックの最適位相選択信号を作成し、この最適位相選択信
号がMPUに取り込まれてMPUより戻ってきたとき、
その最適位相選択信号に基づいて上記複数種類のクロッ
クの中から調整用データの位相のずれに最適な位相関係
にあるクロックを選択し、これをDAC用クロックとし
てDACに出力するクロック位相制御部とを備えたDA
C用クロック位相調整回路である。
に書き込まれた調整用データが状態変化に応じて上記読
出しクロックの周期中のいずれのタイミングでRAMか
ら読み出されても、そのタイミングの近くで調整用デー
タを読み取れるように、上記読出しクロックを基準にし
て順次位相をずらした複数種類のクロックを生成し、R
AMから読み出される調整用データを上記複数種類のク
ロック毎に読み込み、これらの読み込みにより各クロッ
クの位相ずれに応じた位相ずれを伴う各調整用データと
上記複数種類のクロックとに基づいて、RAMから読み
出される調整用データの位相ずれに応じたDAC用クロ
ックの最適位相選択信号を作成し、この最適位相選択信
号がMPUに取り込まれてMPUより戻ってきたとき、
その最適位相選択信号に基づいて上記複数種類のクロッ
クの中から調整用データの位相のずれに最適な位相関係
にあるクロックを選択し、これをDAC用クロックとし
てDACに出力するクロック位相制御部とを備えたDA
C用クロック位相調整回路である。
【0008】請求項1に記載の発明の作用は次の通りで
ある。温度、電圧、経時変化などによりRAMより出力
されるデータの遅延時間が変化した場合、このデータを
入力とするDACのDAC用クロックの位相が一定であ
ると、DACにおいて入力されるDAC用クロックのサ
ンプリングエッジに対し出力データの位相がずれ、正確
なDA変換が行えない。ところが請求項1に記載の発明
では、RAMの出力データに対して最適の位相関係にあ
るDAC用クロックを自動的に判別し、それをDACに
与えるので、RAMより出力されるデータの遅延時間が
変化しても、正確なDA変換が行える。
ある。温度、電圧、経時変化などによりRAMより出力
されるデータの遅延時間が変化した場合、このデータを
入力とするDACのDAC用クロックの位相が一定であ
ると、DACにおいて入力されるDAC用クロックのサ
ンプリングエッジに対し出力データの位相がずれ、正確
なDA変換が行えない。ところが請求項1に記載の発明
では、RAMの出力データに対して最適の位相関係にあ
るDAC用クロックを自動的に判別し、それをDACに
与えるので、RAMより出力されるデータの遅延時間が
変化しても、正確なDA変換が行える。
【0009】すなわち、請求項1の発明において、まず
MPUは、データの位相ずれを予め調べるためにデータ
用メモリからRAMに調整用データを書き込む。この調
整用データは読出しクロックに同期してRAMから読み
出され、クロック位相制御部に読み込まれる。
MPUは、データの位相ずれを予め調べるためにデータ
用メモリからRAMに調整用データを書き込む。この調
整用データは読出しクロックに同期してRAMから読み
出され、クロック位相制御部に読み込まれる。
【0010】クロック位相制御部では、読出しクロック
の他に、読出しクロックに対して順次位相のずれた複数
種類のクロックが生成され、読出しクロックを含むこれ
らの複数種類のクロックにより、RAMからの調整用デ
ータを読み込むので、読出しクロックの周期中のいずれ
のタイミングでRAMから調整用データが読み出されて
も、その調整用データをいずれかの種類のクロックが、
そのタイミングの近くで読み込むことができる。複数種
類のクロックとクロック位相制御部に読み込まれた各調
整用データとから、RAMから読み出される調整用デー
タの位相のずれに応じたDAC用クロックの最適位相選
択信号が作成される。
の他に、読出しクロックに対して順次位相のずれた複数
種類のクロックが生成され、読出しクロックを含むこれ
らの複数種類のクロックにより、RAMからの調整用デ
ータを読み込むので、読出しクロックの周期中のいずれ
のタイミングでRAMから調整用データが読み出されて
も、その調整用データをいずれかの種類のクロックが、
そのタイミングの近くで読み込むことができる。複数種
類のクロックとクロック位相制御部に読み込まれた各調
整用データとから、RAMから読み出される調整用デー
タの位相のずれに応じたDAC用クロックの最適位相選
択信号が作成される。
【0011】次にMPUは、クロック位相制御部から最
適クロックの位相選択信号を取り込み、定期的にまたは
RAM出力要求があったときに、取り込んだ最適位相選
択信号をクロック位相制御部に戻す。この最適位相選択
信号がMPUより戻ってきたとき、クロック位相制御部
は、その最適位相選択信号入力に基づいて複数種類のク
ロックの中から調整用データの位相のずれに最適な位相
関係にあるクロックを選択し、これをDAC用クロック
としてDACに出力する。
適クロックの位相選択信号を取り込み、定期的にまたは
RAM出力要求があったときに、取り込んだ最適位相選
択信号をクロック位相制御部に戻す。この最適位相選択
信号がMPUより戻ってきたとき、クロック位相制御部
は、その最適位相選択信号入力に基づいて複数種類のク
ロックの中から調整用データの位相のずれに最適な位相
関係にあるクロックを選択し、これをDAC用クロック
としてDACに出力する。
【0012】このように調整用データの位相ずれに最適
な位相関係にあるクロックがDAC用クロックとしてD
ACに入力されるので、実際のデータについての正確な
DA変換を行うことができる。
な位相関係にあるクロックがDAC用クロックとしてD
ACに入力されるので、実際のデータについての正確な
DA変換を行うことができる。
【0013】請求項2に記載の発明は、請求項1の発明
において、上記RAMがビデオRAM(VRAM)であ
り、上記データ用メモリがVRAMの任意の1データラ
インにデータを書き込むためのメモリであって、それに
記憶されるデータが、「1」と「0」を規則的に繰り返
すVRAM1ライン分の調整用データであるDAC用ク
ロック位相調整回路である。
において、上記RAMがビデオRAM(VRAM)であ
り、上記データ用メモリがVRAMの任意の1データラ
インにデータを書き込むためのメモリであって、それに
記憶されるデータが、「1」と「0」を規則的に繰り返
すVRAM1ライン分の調整用データであるDAC用ク
ロック位相調整回路である。
【0014】データ用メモリに記憶する調整用データ
は、読出しクロック及びこれに対して位相を順次ずらし
た複数種類のクロックとともに、繰返し信号であるDA
C用クロックを生成する要素となる。したがって、調整
用データは「1」と「0」が規則的に繰り返すデータに
なっていないと、クロックが途中で消滅したりするなど
の欠陥のあるDAC用クロックが生成されてしまう。こ
の点で、VRAMの内部データをそのまま使うと、内部
データはランダムであることから、DAC用クロックを
生成することができない。このため本発明のようにVR
AMの外部から「1」と「0」が規則的に繰り返すデー
タを調整用データとして読み込ませてやる必要がある。
このときVRAM1ライン分の調整用データを読み込ま
せるのは、VRAMでは1ライン単位での位相ずれが問
題になるからである。また、調整用データをデータ用メ
モリからVRAMを経由させてVRAMから読み出すの
は、VRAMより出力される実際のデータの位相ずれを
調整用データに付与するためである。
は、読出しクロック及びこれに対して位相を順次ずらし
た複数種類のクロックとともに、繰返し信号であるDA
C用クロックを生成する要素となる。したがって、調整
用データは「1」と「0」が規則的に繰り返すデータに
なっていないと、クロックが途中で消滅したりするなど
の欠陥のあるDAC用クロックが生成されてしまう。こ
の点で、VRAMの内部データをそのまま使うと、内部
データはランダムであることから、DAC用クロックを
生成することができない。このため本発明のようにVR
AMの外部から「1」と「0」が規則的に繰り返すデー
タを調整用データとして読み込ませてやる必要がある。
このときVRAM1ライン分の調整用データを読み込ま
せるのは、VRAMでは1ライン単位での位相ずれが問
題になるからである。また、調整用データをデータ用メ
モリからVRAMを経由させてVRAMから読み出すの
は、VRAMより出力される実際のデータの位相ずれを
調整用データに付与するためである。
【0015】請求項3に記載の発明は、請求項2に記載
のDAC用クロック位相調整回路において、上記クロッ
ク位相制御部が、読出しクロックを基準にして順次位相
のずれた複数種類のクロックを生成するクロック生成手
段と、VRAM出力の任意の1ライン分の調整用データ
を順次位相のずれた複数種類のクロックでサンプリング
して隣り合う位相データをラッチするラッチ手段と、第
1のラッチ手段の出力に基づいて上記データの位相ずれ
を検出して、その位相ずれ情報をもつ信号を出力する第
1のゲート回路と、第1のゲート回路からの出力信号に
基づいてVRAM出力の1ライン分の調整用データの位
相のずれに最適な位置関係にあるクロックを上記複数種
類のクロックから選択するための位相選択信号を形成す
る位相選択信号形成手段と、MPUの位相選択制御によ
りMPUから戻された上記位相選択信号に基づき複数種
類のクロックの中から上記データの位相のずれに最適な
位相関係にあるクロックを選択し、これをDAC用クロ
ックとして出力する第2のゲート回路とを備えたDAC
用クロック位相調整回路である。
のDAC用クロック位相調整回路において、上記クロッ
ク位相制御部が、読出しクロックを基準にして順次位相
のずれた複数種類のクロックを生成するクロック生成手
段と、VRAM出力の任意の1ライン分の調整用データ
を順次位相のずれた複数種類のクロックでサンプリング
して隣り合う位相データをラッチするラッチ手段と、第
1のラッチ手段の出力に基づいて上記データの位相ずれ
を検出して、その位相ずれ情報をもつ信号を出力する第
1のゲート回路と、第1のゲート回路からの出力信号に
基づいてVRAM出力の1ライン分の調整用データの位
相のずれに最適な位置関係にあるクロックを上記複数種
類のクロックから選択するための位相選択信号を形成す
る位相選択信号形成手段と、MPUの位相選択制御によ
りMPUから戻された上記位相選択信号に基づき複数種
類のクロックの中から上記データの位相のずれに最適な
位相関係にあるクロックを選択し、これをDAC用クロ
ックとして出力する第2のゲート回路とを備えたDAC
用クロック位相調整回路である。
【0016】請求項3に記載の発明の作用は次の通りで
ある。VRAMから任意の1ライン分の調整用データが
出力されると、このデータはラッチ手段で順次位相のず
れた複数種類のクロックでそれぞれラッチされる。この
ラッチ出力が入力された第1のゲート回路は、ラッチ出
力に基づいて上記データの位相ずれを検出して、その位
相ずれ情報をもつ信号を出力する。この出力信号を入力
された位相選択信号形成手段は、出力信号に基づいてV
RAM出力の1ライン分の調整用データの位相のずれに
最適な位置関係にあるクロックを上記複数種類のクロッ
クから選択するための位相選択信号を形成する。MPU
からの位相選択制御により上記位相選択信号が入力され
た第2のゲート回路は、位相選択信号に基づき複数種類
のクロックの中から上記データの位相のずれに最適な位
相関係にあるクロックを選択し、これをDAC用クロッ
クとして出力する。
ある。VRAMから任意の1ライン分の調整用データが
出力されると、このデータはラッチ手段で順次位相のず
れた複数種類のクロックでそれぞれラッチされる。この
ラッチ出力が入力された第1のゲート回路は、ラッチ出
力に基づいて上記データの位相ずれを検出して、その位
相ずれ情報をもつ信号を出力する。この出力信号を入力
された位相選択信号形成手段は、出力信号に基づいてV
RAM出力の1ライン分の調整用データの位相のずれに
最適な位置関係にあるクロックを上記複数種類のクロッ
クから選択するための位相選択信号を形成する。MPU
からの位相選択制御により上記位相選択信号が入力され
た第2のゲート回路は、位相選択信号に基づき複数種類
のクロックの中から上記データの位相のずれに最適な位
相関係にあるクロックを選択し、これをDAC用クロッ
クとして出力する。
【0017】請求項4に記載の発明は、請求項2に記載
の発明において、上記クロック位相制御部が、VRAM
の読出しクロックを入力し、その読出しクロックの周期
をTとしたとき、読出しクロックに対してT/m、2T
/m、3T/m…(m−1)T/mづつ位相のずれた
(m−1)種類(mは2以上の整数)のクロックを出力
するクロック生成手段と、該クロック生成手段から出力
されるクロック及び上記読出しクロックを含むm種類の
クロックで、VRAMの任意の1データラインより読み
出した調整用データをサンプリングして隣り合う位相デ
ータをラッチするためのm個の第1フリップフロップ
と、各第1フリップフロップの隣り合う出力の積を取っ
てデータの位相ずれと相関のあるDAC用クロック源を
作るm個の第1ANDゲートと、各第1フリップフロッ
プの積の反転出力を得るNANDゲートと、上記第1A
NDゲートのそれぞれの出力と上記NANDゲートの出
力の積をとるm個の第2ANDゲートとを備える。
の発明において、上記クロック位相制御部が、VRAM
の読出しクロックを入力し、その読出しクロックの周期
をTとしたとき、読出しクロックに対してT/m、2T
/m、3T/m…(m−1)T/mづつ位相のずれた
(m−1)種類(mは2以上の整数)のクロックを出力
するクロック生成手段と、該クロック生成手段から出力
されるクロック及び上記読出しクロックを含むm種類の
クロックで、VRAMの任意の1データラインより読み
出した調整用データをサンプリングして隣り合う位相デ
ータをラッチするためのm個の第1フリップフロップ
と、各第1フリップフロップの隣り合う出力の積を取っ
てデータの位相ずれと相関のあるDAC用クロック源を
作るm個の第1ANDゲートと、各第1フリップフロッ
プの積の反転出力を得るNANDゲートと、上記第1A
NDゲートのそれぞれの出力と上記NANDゲートの出
力の積をとるm個の第2ANDゲートとを備える。
【0018】さらに上記第2ANDゲート出力をそれぞ
れクロック入力とし、データ入力がプルアップされ、M
PUから位相選択制御を行うときクリアされて、クロッ
クが入力されないときはクリア値がラッチされ、クロッ
クが入力されたときプルアップ値をラッチするm個の第
2フリップフロップと、MPUの位相選択制御によりM
PUから戻された上記ラッチデータと、上記m種類のク
ロックとの和の反転出力を出すm個のNORゲートと、
このNORゲートの出力の和を取りDACのクロック端
子にDAC用クロックとして出力するORゲートとを備
えているDAC用クロック位相調整回路である。
れクロック入力とし、データ入力がプルアップされ、M
PUから位相選択制御を行うときクリアされて、クロッ
クが入力されないときはクリア値がラッチされ、クロッ
クが入力されたときプルアップ値をラッチするm個の第
2フリップフロップと、MPUの位相選択制御によりM
PUから戻された上記ラッチデータと、上記m種類のク
ロックとの和の反転出力を出すm個のNORゲートと、
このNORゲートの出力の和を取りDACのクロック端
子にDAC用クロックとして出力するORゲートとを備
えているDAC用クロック位相調整回路である。
【0019】ここでmは2以上の整数であればよい。た
だm≦3では位相調整精度が高くなく、かといってm≧
5では回路が複雑になる。したがって、実用的にはm=
4が望ましい。
だm≦3では位相調整精度が高くなく、かといってm≧
5では回路が複雑になる。したがって、実用的にはm=
4が望ましい。
【0020】請求項4に記載の発明の作用は次の通りで
ある。VRAMの任意の1データラインよりデータが読
出しクロックに同期してVRAMから読み出され、クロ
ック位相制御部に入力されると、そのデータは、読出し
クロック、およびクロック生成手段で生成された位相の
順次ずれた(m−1)種類のクロックのタイミングでm
個の第1フリップフロップにそれぞれラッチされる。し
たがって、状態変化により遅延時間が変化して読出しク
ロック周期T内でデータの位相がずれても、いずれかの
種類のクロックが位相のずれたデータを読み込むので、
とりこぼしがない。
ある。VRAMの任意の1データラインよりデータが読
出しクロックに同期してVRAMから読み出され、クロ
ック位相制御部に入力されると、そのデータは、読出し
クロック、およびクロック生成手段で生成された位相の
順次ずれた(m−1)種類のクロックのタイミングでm
個の第1フリップフロップにそれぞれラッチされる。し
たがって、状態変化により遅延時間が変化して読出しク
ロック周期T内でデータの位相がずれても、いずれかの
種類のクロックが位相のずれたデータを読み込むので、
とりこぼしがない。
【0021】m個の第1フリップフロップのラッチ出力
は、m個の第1ANDゲートにより各第1フリップフロ
ップの隣り合う出力の積を取られる。これによりVRA
Mから読み出されるデータの位相ずれと相関のあるDA
C用クロック源を作る。また第1フリップフロップのラ
ッチ出力はNANDゲートにより反転され、データの位
相ずれに応じた反転出力となる。このNANDゲートに
より反転された出力と上記m個の第1ANDゲートのそ
れぞれの出力との積をさらにm個の第2ANDゲートで
取ると、VRAM出力データの位相に最適な位相をもつ
クロックで第1フリップフロップで読み取られたデータ
のみが「0」出力に変換される。
は、m個の第1ANDゲートにより各第1フリップフロ
ップの隣り合う出力の積を取られる。これによりVRA
Mから読み出されるデータの位相ずれと相関のあるDA
C用クロック源を作る。また第1フリップフロップのラ
ッチ出力はNANDゲートにより反転され、データの位
相ずれに応じた反転出力となる。このNANDゲートに
より反転された出力と上記m個の第1ANDゲートのそ
れぞれの出力との積をさらにm個の第2ANDゲートで
取ると、VRAM出力データの位相に最適な位相をもつ
クロックで第1フリップフロップで読み取られたデータ
のみが「0」出力に変換される。
【0022】そして、このANDゲート出力は、m個の
第2フリップフロップにそれぞれクロックとして入力さ
れる。このm個の第2フリップフロップはそのデータ入
力がプルアップされているので、クロックが入力された
とき「1」をラッチするが、MPUから位相選択制御を
行うときにクリアされるので、クロックが入力されなけ
れば「0」のラッチ出力のままである。これらのラッチ
出力がVRAMから読み出される出力データの位相のず
れに応じたDAC用クロックの最適位相選択信号とな
る。
第2フリップフロップにそれぞれクロックとして入力さ
れる。このm個の第2フリップフロップはそのデータ入
力がプルアップされているので、クロックが入力された
とき「1」をラッチするが、MPUから位相選択制御を
行うときにクリアされるので、クロックが入力されなけ
れば「0」のラッチ出力のままである。これらのラッチ
出力がVRAMから読み出される出力データの位相のず
れに応じたDAC用クロックの最適位相選択信号とな
る。
【0023】この第2フリップフロップから出力される
最適位相選択信号は、一旦MPUに取り込まれた後MP
Uから戻され、その戻された最適位相選択信号とm種類
のクロックとがm個のNORゲートに入力され、このN
ORゲートよりそれらの和の反転出力が出される。すな
わち最適位相選択信号のうち、「0」のラッチ出力の入
力されたNORゲートのみが開いて、このNORゲート
に入っているクロックが反転して取り出される。「1」
のラッチ出力の入力されたNORゲートからはクロック
は出力されない。これらNORゲートの出力の和はOR
ゲートで取られるため、そのORゲートからVRAM出
力データの位相ずれに最適な位相関係をもつDAC用ク
ロックが選択されて出力される。
最適位相選択信号は、一旦MPUに取り込まれた後MP
Uから戻され、その戻された最適位相選択信号とm種類
のクロックとがm個のNORゲートに入力され、このN
ORゲートよりそれらの和の反転出力が出される。すな
わち最適位相選択信号のうち、「0」のラッチ出力の入
力されたNORゲートのみが開いて、このNORゲート
に入っているクロックが反転して取り出される。「1」
のラッチ出力の入力されたNORゲートからはクロック
は出力されない。これらNORゲートの出力の和はOR
ゲートで取られるため、そのORゲートからVRAM出
力データの位相ずれに最適な位相関係をもつDAC用ク
ロックが選択されて出力される。
【0024】このように定期的にまたはRAM出力要求
があったときに、調整用データにより最適な位相関係を
もつDAC用クロックを判別し、それをDACのクロッ
ク端子に与え、VRAMから出力される実際のデータを
DACに取り込むようにしたので、状態変化によりVR
AMからの出力データの遅延時間が変化してその位相が
ずれても、とりこぼしなくデータを取り込むことができ
るため、常に正確なDA変換を行うことができる。
があったときに、調整用データにより最適な位相関係を
もつDAC用クロックを判別し、それをDACのクロッ
ク端子に与え、VRAMから出力される実際のデータを
DACに取り込むようにしたので、状態変化によりVR
AMからの出力データの遅延時間が変化してその位相が
ずれても、とりこぼしなくデータを取り込むことができ
るため、常に正確なDA変換を行うことができる。
【0025】
【発明の実施の形態】以下に本発明の実施の形態を図面
を用いて説明する。図1は本実施の形態のDAC用クロ
ック位相調整回路を示すブロック図である。
を用いて説明する。図1は本実施の形態のDAC用クロ
ック位相調整回路を示すブロック図である。
【0026】1はnビットのデータを入力、保持、出力
できるVRAM、3はVRAM1より入力される出力デ
ータを後述のクロック位相制御部6より入力されるDA
C用クロックにしたがいDA変換するDAC、4は
「1」と「0」が規則的に並ぶ「1,0,1,0,…」
の調整用データをVRAM1の1ライン分保持し、書き
込み制御がなされたときVRAM1の任意の1データラ
インに入力するデータ用メモリである。
できるVRAM、3はVRAM1より入力される出力デ
ータを後述のクロック位相制御部6より入力されるDA
C用クロックにしたがいDA変換するDAC、4は
「1」と「0」が規則的に並ぶ「1,0,1,0,…」
の調整用データをVRAM1の1ライン分保持し、書き
込み制御がなされたときVRAM1の任意の1データラ
インに入力するデータ用メモリである。
【0027】5は定期的にまたはVRAM出力要求があ
ったときに、データ用メモリ4のデータをVRAM1に
書き込む制御を行うと共に、位相選択制御を行うため
に、クロック位相制御部6より最適クロック位相選択信
号を一旦読み込み、読み込んだその位相選択信号をクロ
ック位相制御部6に戻すマイクロプロセッサユニット
(MPU)である。なおVRAMの出力要求は、一定時
間VRAM出力を行わないときや、外部に温度センサが
設けられていて温度センサにより一定の温度変化が検出
されたとき等に出される。
ったときに、データ用メモリ4のデータをVRAM1に
書き込む制御を行うと共に、位相選択制御を行うため
に、クロック位相制御部6より最適クロック位相選択信
号を一旦読み込み、読み込んだその位相選択信号をクロ
ック位相制御部6に戻すマイクロプロセッサユニット
(MPU)である。なおVRAMの出力要求は、一定時
間VRAM出力を行わないときや、外部に温度センサが
設けられていて温度センサにより一定の温度変化が検出
されたとき等に出される。
【0028】6はMPU5の制御にしたがい、データ用
メモリ4よりVRAM1に書き込まれ、読出しクロック
にしたがいVRAM1より出力された「1,0,1,
0,…」の調整用データに対して最適のクロック位相関
係のデータ判定を行い、その判定結果である最適クロッ
ク位相選択信号をMPU5に出力し、またMPU5より
同位相選択信号を受け、その位相選択信号にしたがい最
適位相のDAC用クロックをDAC3に出力するクロッ
ク位相制御部である。
メモリ4よりVRAM1に書き込まれ、読出しクロック
にしたがいVRAM1より出力された「1,0,1,
0,…」の調整用データに対して最適のクロック位相関
係のデータ判定を行い、その判定結果である最適クロッ
ク位相選択信号をMPU5に出力し、またMPU5より
同位相選択信号を受け、その位相選択信号にしたがい最
適位相のDAC用クロックをDAC3に出力するクロッ
ク位相制御部である。
【0029】図2はクロック位相制御部6の詳細なブロ
ック図である。7は読出しクロックの周期Tに対しT/
4、2T/4、3T/4づつ位相のずれた3種類のクロ
ックを出力するクロック生成手段としてのディレイライ
ンである。
ック図である。7は読出しクロックの周期Tに対しT/
4、2T/4、3T/4づつ位相のずれた3種類のクロ
ックを出力するクロック生成手段としてのディレイライ
ンである。
【0030】8はラッチ手段であり、これを構成する8
1〜84はVRAM出力の任意の1ラインの調整用デー
タを、読出しクロック及び位相のずれた3種類のクロッ
クでサンプリングして隣り合う位相データをラッチする
フリップフロップ(以下、FFという)、9は第1のゲ
ート回路であり、これを構成する91、92、93、9
4はそれぞれ隣り合うFF81と82、FF82と8
3、FF83と84、FF84と81の出力の積をとっ
てデータの位相ずれと相関のあるDAC用クロック源を
作るANDゲート、10はFF81〜84の出力の全て
の積を取り、これを反転出力するNANDゲート、11
1〜114はそれぞれANDゲート91とNANDゲー
ト10、ANDゲート92とNANDゲート10、AN
Dゲート93とNANDゲート10、ANDゲート94
とNANDゲート10の積を取るANDゲートである。
1〜84はVRAM出力の任意の1ラインの調整用デー
タを、読出しクロック及び位相のずれた3種類のクロッ
クでサンプリングして隣り合う位相データをラッチする
フリップフロップ(以下、FFという)、9は第1のゲ
ート回路であり、これを構成する91、92、93、9
4はそれぞれ隣り合うFF81と82、FF82と8
3、FF83と84、FF84と81の出力の積をとっ
てデータの位相ずれと相関のあるDAC用クロック源を
作るANDゲート、10はFF81〜84の出力の全て
の積を取り、これを反転出力するNANDゲート、11
1〜114はそれぞれANDゲート91とNANDゲー
ト10、ANDゲート92とNANDゲート10、AN
Dゲート93とNANDゲート10、ANDゲート94
とNANDゲート10の積を取るANDゲートである。
【0031】12は調整用データに対して最適なクロッ
ク位相を選択する信号を生成する位相選択信号形成手段
であり、これを構成する121〜124はそれぞれAN
Dゲート111〜114の出力をクロック入力とし、デ
ータ入力はVDD電位、すなわち「1」レベルにプルアッ
プされたFFである。13は第2のゲート回路であり、
これを構成する131〜134は読出し及び位相のずれ
た計4種類のクロックと、MPU5からの位相選択信号
とをそれぞれ入力し、MPU5から「0」レベルの位相
選択信号が入力されたときのみゲートを開いて、そのゲ
ートに入力されるクロックを選別し、これを反転させて
通過させるNORゲートである。なお、ここでクロック
を反転させているのは、従来例(図3)のインバータ2
によるクロック反転に対応させるためである。14はN
ORゲート131〜134の和を取って、選別されたD
AC用クロックを出力するORゲートである。
ク位相を選択する信号を生成する位相選択信号形成手段
であり、これを構成する121〜124はそれぞれAN
Dゲート111〜114の出力をクロック入力とし、デ
ータ入力はVDD電位、すなわち「1」レベルにプルアッ
プされたFFである。13は第2のゲート回路であり、
これを構成する131〜134は読出し及び位相のずれ
た計4種類のクロックと、MPU5からの位相選択信号
とをそれぞれ入力し、MPU5から「0」レベルの位相
選択信号が入力されたときのみゲートを開いて、そのゲ
ートに入力されるクロックを選別し、これを反転させて
通過させるNORゲートである。なお、ここでクロック
を反転させているのは、従来例(図3)のインバータ2
によるクロック反転に対応させるためである。14はN
ORゲート131〜134の和を取って、選別されたD
AC用クロックを出力するORゲートである。
【0032】図1のDAC用クロック位相調整回路の動
作について説明する。MPU5が外部よりVRAM1か
らの出力命令を受けたり、一定時間が経過したときに、
MPU5はデータ用メモリ4に対し、VRAM1への書
き込み制御を行い、それによりデータ用メモリ4は予め
入力されている「1,0,1,0…」のVRAM1ライ
ン分の調整用データをVRAM1の任意のデータライン
に書き込む。次にVRAM1より読出しクロックにした
がい前述の調整用データを読み出し、読み出した調整用
データと読出しクロックとをクロック位相制御部6に入
力し、DAC3に入力する実際の出力データに対して最
適なDAC用クロックを得るための位相選択信号をMP
U5に出力し、MPU5は同位相選択信号を内部でラッ
チした後、位相選択制御を行うためにクロック位相制御
部6に出力する。
作について説明する。MPU5が外部よりVRAM1か
らの出力命令を受けたり、一定時間が経過したときに、
MPU5はデータ用メモリ4に対し、VRAM1への書
き込み制御を行い、それによりデータ用メモリ4は予め
入力されている「1,0,1,0…」のVRAM1ライ
ン分の調整用データをVRAM1の任意のデータライン
に書き込む。次にVRAM1より読出しクロックにした
がい前述の調整用データを読み出し、読み出した調整用
データと読出しクロックとをクロック位相制御部6に入
力し、DAC3に入力する実際の出力データに対して最
適なDAC用クロックを得るための位相選択信号をMP
U5に出力し、MPU5は同位相選択信号を内部でラッ
チした後、位相選択制御を行うためにクロック位相制御
部6に出力する。
【0033】クロック位相制御部6はMPU5からラッ
チデータである位相選択信号を受け取り、それにより選
択された位相のDAC用クロックをDAC3に出力し、
その出力タイミングでVRAMから出力される実データ
をDAC3に取り込みDA変換を行う。次に図4及び図
5を用いてクロック位相制御部6の動作について詳細な
説明を行う。
チデータである位相選択信号を受け取り、それにより選
択された位相のDAC用クロックをDAC3に出力し、
その出力タイミングでVRAMから出力される実データ
をDAC3に取り込みDA変換を行う。次に図4及び図
5を用いてクロック位相制御部6の動作について詳細な
説明を行う。
【0034】位相選択信号形成手段12を構成するFF
121〜124は、MPU5よりデータ用メモリ4から
VRAM1へ「1,0,1,0…」の調整用データの書
き込み制御が行われるときと、クロック位相制御部6に
位相選択信号を書き込む制御が行われるときに、クリア
端子にクリア信号が送られてクリアされる。
121〜124は、MPU5よりデータ用メモリ4から
VRAM1へ「1,0,1,0…」の調整用データの書
き込み制御が行われるときと、クロック位相制御部6に
位相選択信号を書き込む制御が行われるときに、クリア
端子にクリア信号が送られてクリアされる。
【0035】VRAM1の読出しクロック(図4
(a))にしたがい、VRAM1の任意の1ラインより
「1,0,1,0…」の調整用データ(図4(b))が
読み出される。読み出された調整用データは読出しクロ
ックのアクティブなエッジ(ここでは立上がりである
が、立下がりでもよい。)より時間tだけ遅延して出力
される。tの値は温度、電圧、経時変化等により変化す
る。また読出しクロックはディレイライン7に入力さ
れ、ディレイライン7はクロック周期TのT/4位相の
ずれたクロック(図4(d))、2T/4位相のずれた
クロック(図4(e))、3T/4位相のずれたクロッ
ク(図4(f))を出力する。
(a))にしたがい、VRAM1の任意の1ラインより
「1,0,1,0…」の調整用データ(図4(b))が
読み出される。読み出された調整用データは読出しクロ
ックのアクティブなエッジ(ここでは立上がりである
が、立下がりでもよい。)より時間tだけ遅延して出力
される。tの値は温度、電圧、経時変化等により変化す
る。また読出しクロックはディレイライン7に入力さ
れ、ディレイライン7はクロック周期TのT/4位相の
ずれたクロック(図4(d))、2T/4位相のずれた
クロック(図4(e))、3T/4位相のずれたクロッ
ク(図4(f))を出力する。
【0036】VRAM1より読み出された調整用データ
はラッチ手段8であるFF81〜84に入力され4種類
のクロックでラッチされ、4種類のクロックの位相に応
じた位相ずれをもって出力される(図4(g)、
(h)、(i)、(j))。これらの位相をずらされた
出力は第1のゲート回路9のANDゲート91〜94で
FF81と82、FF82と83、FF83と84、F
F84と81の出力のそれぞれの積を取られる(図4
(k)、(l)、(m)、(n))。またNANDゲー
ト10でFF81〜84の全出力の積が取られて反転出
力される(図4(o))。
はラッチ手段8であるFF81〜84に入力され4種類
のクロックでラッチされ、4種類のクロックの位相に応
じた位相ずれをもって出力される(図4(g)、
(h)、(i)、(j))。これらの位相をずらされた
出力は第1のゲート回路9のANDゲート91〜94で
FF81と82、FF82と83、FF83と84、F
F84と81の出力のそれぞれの積を取られる(図4
(k)、(l)、(m)、(n))。またNANDゲー
ト10でFF81〜84の全出力の積が取られて反転出
力される(図4(o))。
【0037】ANDゲート91〜94の出力とNAND
ゲート10の出力は、最適位相選択信号を得るためにA
NDゲート111〜114でそれぞれ積を取られる(図
4(p)、(q)、(r)、(s))。図から分かるよ
うに、ANDゲート111〜114出力のうち、1つだ
け「0」レベル状態のものがあるが、これが最適なクロ
ック位相を選別するための原判定信号となる。
ゲート10の出力は、最適位相選択信号を得るためにA
NDゲート111〜114でそれぞれ積を取られる(図
4(p)、(q)、(r)、(s))。図から分かるよ
うに、ANDゲート111〜114出力のうち、1つだ
け「0」レベル状態のものがあるが、これが最適なクロ
ック位相を選別するための原判定信号となる。
【0038】ANDゲート111〜114の出力は、デ
ータ入力がプルアップされたFF121〜124の各ク
ロック端子に入力される。したがって、クロックが入力
される3つのFF121、123、124は、プルアッ
プ値を読み込んで「1」にラッチされるが(図5
(e)、(g)、(h))、「0」レベル状態のAND
ゲート112出力が入力されるフリップフロップ122
のみは、クロックが入力されないので、その出力はクリ
アによる「0」ラッチのままとなる(図5(f))。こ
の「0」ラッチ出力がDAC用クロックの最適位相を表
わす判定信号となり、FF121〜124の全体出力が
最適位相選択信号となる。
ータ入力がプルアップされたFF121〜124の各ク
ロック端子に入力される。したがって、クロックが入力
される3つのFF121、123、124は、プルアッ
プ値を読み込んで「1」にラッチされるが(図5
(e)、(g)、(h))、「0」レベル状態のAND
ゲート112出力が入力されるフリップフロップ122
のみは、クロックが入力されないので、その出力はクリ
アによる「0」ラッチのままとなる(図5(f))。こ
の「0」ラッチ出力がDAC用クロックの最適位相を表
わす判定信号となり、FF121〜124の全体出力が
最適位相選択信号となる。
【0039】FF121〜124の出力は、一旦、MP
U5に送られてラッチされ、ラッチ後MPU5から第2
のゲート回路13に戻されて、第2のゲート回路13を
構成する各NORゲート131〜134の一方の入力端
子に入力される。これにより4つのNORゲートのうち
「0」の判定信号が入力されるNORゲート132のみ
が選択されてゲートが開き、残りのNORゲート13
1、133、134はゲートが閉じられる。NORゲー
ト131〜134の他方の入力端子には、読出しクロッ
ク、T/4位相遅れのクロック、2T/4T位相遅れの
クロック、そして3T/4位相遅れのクロックがそれぞ
れ入力されているので、ゲートが開いたNORゲート1
32からT/4位相遅れのクロックが選別されて反転出
力される(図5(j))。それ以外の位相ずれのクロッ
クは選別されず、したがってNORゲート131、13
3、134からはクロックは出ない(図5(i)、
(k)、(l))。
U5に送られてラッチされ、ラッチ後MPU5から第2
のゲート回路13に戻されて、第2のゲート回路13を
構成する各NORゲート131〜134の一方の入力端
子に入力される。これにより4つのNORゲートのうち
「0」の判定信号が入力されるNORゲート132のみ
が選択されてゲートが開き、残りのNORゲート13
1、133、134はゲートが閉じられる。NORゲー
ト131〜134の他方の入力端子には、読出しクロッ
ク、T/4位相遅れのクロック、2T/4T位相遅れの
クロック、そして3T/4位相遅れのクロックがそれぞ
れ入力されているので、ゲートが開いたNORゲート1
32からT/4位相遅れのクロックが選別されて反転出
力される(図5(j))。それ以外の位相ずれのクロッ
クは選別されず、したがってNORゲート131、13
3、134からはクロックは出ない(図5(i)、
(k)、(l))。
【0040】NORゲート131〜134の出力はOR
ゲート14に入力されて、和を取られて出力される(図
5(m))。したがってT/4位相遅れのクロックがD
AC用クロックとして第2のゲート回路13から出力さ
れ、これはVRAMから出力されるデータに対して最適
な位相関係をもつDAC用クロックとなる。
ゲート14に入力されて、和を取られて出力される(図
5(m))。したがってT/4位相遅れのクロックがD
AC用クロックとして第2のゲート回路13から出力さ
れ、これはVRAMから出力されるデータに対して最適
な位相関係をもつDAC用クロックとなる。
【0041】以上、VRAMから出力されるデータが時
間tだけ遅延した場合に、それに合わせてDAC用クロ
ックの位相を調整するタイミングチャート例を図4及び
図5で説明したが、図6はその全例の結果だけを示した
ものである。予想される遅延時間ta 、tb 、tc 、t
d を伴うデータ〜(図6(e)、(f)、(g)、
(h))がVRAMから出力されるときに、本発明によ
り位相調整される各DAC用クロック〜(図6
(i)、(j)、(k)、(l))、およびそのときに
DACに読み込まれる各DAC読込みデータ〜(図
6(m)、(n)、(o)、(p))をそれぞれ示して
あり、図4及び図5の例はちょうど図6の(f)、
(j)、(n)に対応する。これを見るとデータの位相
ずれに応じてDAC用クロックの位相が推移し、最適に
調整されているのが分かる。なお、図6(q)〜(t)
は、データの位相ずれにかかわらず、読出しクロック
(図6(a))を反転しただけのDAC用クロック
(図6(i))に固定される従来例のDAC読込みデー
タ〜を参考までに示したものである。
間tだけ遅延した場合に、それに合わせてDAC用クロ
ックの位相を調整するタイミングチャート例を図4及び
図5で説明したが、図6はその全例の結果だけを示した
ものである。予想される遅延時間ta 、tb 、tc 、t
d を伴うデータ〜(図6(e)、(f)、(g)、
(h))がVRAMから出力されるときに、本発明によ
り位相調整される各DAC用クロック〜(図6
(i)、(j)、(k)、(l))、およびそのときに
DACに読み込まれる各DAC読込みデータ〜(図
6(m)、(n)、(o)、(p))をそれぞれ示して
あり、図4及び図5の例はちょうど図6の(f)、
(j)、(n)に対応する。これを見るとデータの位相
ずれに応じてDAC用クロックの位相が推移し、最適に
調整されているのが分かる。なお、図6(q)〜(t)
は、データの位相ずれにかかわらず、読出しクロック
(図6(a))を反転しただけのDAC用クロック
(図6(i))に固定される従来例のDAC読込みデー
タ〜を参考までに示したものである。
【0042】上述のように本実施の形態によれば温度、
電圧、経時変化等によりVRAM1の出力データの遅延
時間tが変化して位相がずれても、論理的に最適のDA
C用クロックタイミングを自動判定し、そのタイミング
をもつDAC用クロックを出力することができるので、
正確なDA変換を行うことができる。またVRAM出力
の1ライン分の調整用データを使って、DACへのVR
AMデータの読み込みタイミングを最適に行うようにし
たので、色ずれのない綺麗なカラー表示を実現できる。
特にVGA、S−VGAのようにCRTの解像度が上が
ると、VRAMの読出しクロックのスピードも速くな
り、スピードが速くなると位相のずれの影響が画質にで
やすくなるが、本実施の形態によれば、この位相ずれに
よる画質の低下を有効に抑えることができる。
電圧、経時変化等によりVRAM1の出力データの遅延
時間tが変化して位相がずれても、論理的に最適のDA
C用クロックタイミングを自動判定し、そのタイミング
をもつDAC用クロックを出力することができるので、
正確なDA変換を行うことができる。またVRAM出力
の1ライン分の調整用データを使って、DACへのVR
AMデータの読み込みタイミングを最適に行うようにし
たので、色ずれのない綺麗なカラー表示を実現できる。
特にVGA、S−VGAのようにCRTの解像度が上が
ると、VRAMの読出しクロックのスピードも速くな
り、スピードが速くなると位相のずれの影響が画質にで
やすくなるが、本実施の形態によれば、この位相ずれに
よる画質の低下を有効に抑えることができる。
【0043】なお、上述した実施の形態では、VRAM
の出力を読み込む際のDAC用クロックの調整例につい
て説明したが、この機能はDACを用いる回路全般に有
効であり、読み込み対象はVRAMに限定されない。ま
た、クロック位相制御部を図示する個別論理回路で構成
したが、この構成に限定されない。
の出力を読み込む際のDAC用クロックの調整例につい
て説明したが、この機能はDACを用いる回路全般に有
効であり、読み込み対象はVRAMに限定されない。ま
た、クロック位相制御部を図示する個別論理回路で構成
したが、この構成に限定されない。
【0044】
【発明の効果】本発明によれば、DAC用クロックの位
相制御を行うことにより、RAMからの出力データの位
相に応じて自動的に最適の位相関係にあるDAC用クロ
ックを得て、そのDAC用クロックによりRAMからの
出力データをDACに取り込むようにしたので、温度、
電圧、経時変化等によりRAMからの出力データの遅延
時間が変化してその位相がずれても、正確なDA変換を
行うことができる。
相制御を行うことにより、RAMからの出力データの位
相に応じて自動的に最適の位相関係にあるDAC用クロ
ックを得て、そのDAC用クロックによりRAMからの
出力データをDACに取り込むようにしたので、温度、
電圧、経時変化等によりRAMからの出力データの遅延
時間が変化してその位相がずれても、正確なDA変換を
行うことができる。
【0045】特に、RAMをVRAMとし、VRAM出
力の1ライン分の調整用データを使って、DAC用クロ
ックの位相制御を行うようにした場合には、色ずれのな
い綺麗なカラー表示を実現できる。
力の1ライン分の調整用データを使って、DAC用クロ
ックの位相制御を行うようにした場合には、色ずれのな
い綺麗なカラー表示を実現できる。
【図1】本発明の実施の形態例を示すDAC用クロック
位相調整回路のブロック図である。
位相調整回路のブロック図である。
【図2】図1に示すクロック位相制御部の詳細ブロック
図である。
図である。
【図3】従来例のVRAMとDACの接続回路例を示す
図であり、(a)はブロック図、(b)はタイミングチ
ャートである。
図であり、(a)はブロック図、(b)はタイミングチ
ャートである。
【図4】クロック位相制御部の作用を説明するための制
御部前段のタイミング図である。
御部前段のタイミング図である。
【図5】クロック位相制御部の作用を説明するための制
御部後段のタイミング図である。
御部後段のタイミング図である。
【図6】T/4づつ位相ずれした各VRAM出力データ
を想定したときのDACに読み込むのに最適なDAC用
クロック、及びそのDAC用クロックにしたがってDA
Cに取り込まれた各データのタイミングチャートであ
る。
を想定したときのDACに読み込むのに最適なDAC用
クロック、及びそのDAC用クロックにしたがってDA
Cに取り込まれた各データのタイミングチャートであ
る。
1 VRAM 3 DAC 4 データ用メモリ 5 MPU 6 クロック位相制御部
Claims (4)
- 【請求項1】読出しクロックに同期してRAMから読み
出されるデータをDACに取り込むためのDAC用クロ
ックの位相を、温度などの状態変化により変化する上記
データの位相ずれに応じて調整するDAC用クロック位
相調整回路において、 RAMから読み出されるデータの位相ずれを調べるため
の調整用データを記憶するデータ用メモリと、 定期的にまたはRAM出力要求があったときに、上記デ
ータ用メモリからRAMに調整用データを書き込む制御
を行うと共に、位相選択制御を行うためにクロック位相
制御部で作成された最適位相選択信号を取り込み、取り
込んだ最適位相選択信号をクロック位相制御部に戻すM
PUと、 MPUの書き込み制御によりRAMに書き込まれた調整
用データが状態変化に応じて上記読出しクロックの周期
中のいずれのタイミングでRAMから読み出されても、
そのタイミングの近くで調整用データを読み取れるよう
に、上記読出しクロックを基準にして順次位相をずらし
た複数種類のクロックを生成し、RAMから読み出され
る調整用データを上記複数種類のクロック毎に読み込
み、これらの読み込みにより各クロックの位相ずれに応
じた位相ずれを生じた各調整用データと上記複数種類の
クロックとに基づいて、RAMから読み出される調整用
データの位相ずれに応じたDAC用クロックの最適位相
選択信号を作成し、この最適位相選択信号がMPUに取
り込まれてMPUより戻ってきたとき、その最適位相選
択信号に基づいて上記複数種類のクロックの中から調整
用データの位相のずれに最適な位相関係にあるクロック
を選択し、これをDAC用クロックとしてDACに出力
するクロック位相制御部とを備えたDAC用クロック位
相調整回路。 - 【請求項2】請求項1に記載のDAC用クロック位相調
整回路において、上記RAMがVRAMであり、上記デ
ータ用メモリがVRAMの任意の1データラインにデー
タを書き込むためのメモリであって、それに記憶される
データが、「1」と「0」を規則的に繰り返すVRAM
1ライン分の調整用データであるDAC用クロック位相
調整回路。 - 【請求項3】請求項2に記載のDAC用クロック位相調
整回路において、上記クロック位相制御部が、 読出しクロックを基準にして順次位相のずれた複数種類
のクロックを生成するクロック生成手段と、 VRAM出力の任意の1ライン分の調整用データを順次
位相のずれた複数種類のクロックでサンプリングして隣
り合う位相データをラッチするラッチ手段と、 第1のラッチ手段の出力に基づいて上記データの位相ず
れを検出して、その位相ずれ情報をもつ信号を出力する
第1のゲート回路と、 第1のゲート回路からの出力信号に基づいてVRAM出
力の1ライン分の調整用データの位相のずれに最適な位
置関係にあるクロックを上記複数種類のクロックから選
択するための位相選択信号を形成する位相選択信号形成
手段と、 MPUの位相選択制御によりMPUから戻された上記位
相選択信号に基づき複数種類のクロックの中から上記デ
ータの位相のずれに最適な位相関係にあるクロックを選
択し、これをDAC用クロックとして出力する第2のゲ
ート回路とを備えたDAC用クロック位相調整回路。 - 【請求項4】請求項2に記載のDAC用クロック位相調
整回路において、上記クロック位相制御部が、 VRAMの読出しクロックを入力し、その読出しクロッ
クの周期をTとしたとき、読出しクロックに対してT/
m、2T/m、3T/m…(m−1)T/mづつ位相の
ずれた(m−1)種類(mは2以上の整数)のクロック
を出力するクロック生成手段と、 該クロック生成手段から出力されるクロック及び上記読
出しクロックを含むm種類のクロックで、VRAMの任
意の1データラインより読み出した調整用データをサン
プリングして隣り合う位相データをラッチするためのm
個の第1フリップフロップと、 各第1フリップフロップの隣り合う出力の積を取ってデ
ータの位相ずれと相関のあるDAC用クロック源を作る
m個の第1ANDゲートと、 各第1フリップフロップの積の反転出力を得るNAND
ゲートと、 上記第1ANDゲートのそれぞれの出力と上記NAND
ゲートの出力の積をとるm個の第2ANDゲートと、 上記第2ANDゲート出力をそれぞれクロック入力と
し、データ入力がプルアップされ、MPUから位相選択
制御を行うときクリアされて、クロックが入力されない
ときはクリア値がラッチされ、クロックが入力されたと
きプルアップ値をラッチするm個の第2フリップフロッ
プと、 MPUの位相選択制御によりMPUから戻された上記ラ
ッチデータと、上記m種類のクロックとの和の反転出力
を出すm個のNORゲートと、 このNORゲートの出力の和を取りDACのクロック端
子にDAC用クロックとして出力するORゲートとを備
えているDAC用クロック位相調整回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8162617A JPH1013232A (ja) | 1996-06-24 | 1996-06-24 | Dac用クロック位相調整回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8162617A JPH1013232A (ja) | 1996-06-24 | 1996-06-24 | Dac用クロック位相調整回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1013232A true JPH1013232A (ja) | 1998-01-16 |
Family
ID=15758017
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8162617A Pending JPH1013232A (ja) | 1996-06-24 | 1996-06-24 | Dac用クロック位相調整回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1013232A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000269818A (ja) * | 1999-03-08 | 2000-09-29 | Motorola Inc | データ変換器におけるノイズ減衰回路および方法 |
-
1996
- 1996-06-24 JP JP8162617A patent/JPH1013232A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000269818A (ja) * | 1999-03-08 | 2000-09-29 | Motorola Inc | データ変換器におけるノイズ減衰回路および方法 |
JP4514881B2 (ja) * | 1999-03-08 | 2010-07-28 | フリースケール セミコンダクター インコーポレイテッド | データ変換器におけるノイズ減衰回路および方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2827867B2 (ja) | マトリックス表示装置のデータドライバ | |
US20060274016A1 (en) | Liquid crystal display having data driver and gate driver | |
KR100563826B1 (ko) | 액정표시장치의 데이타구동회로 | |
US7659878B2 (en) | Display control device | |
JPH07283701A (ja) | タイミング発生装置 | |
US20040260975A1 (en) | Semiconductor integrated circuit | |
JPH1013232A (ja) | Dac用クロック位相調整回路 | |
JPH11312400A (ja) | 半導体集積回路 | |
US5867137A (en) | Display control device and method for generating display data to display images in gray scale | |
TWI506607B (zh) | 顯示面板的控制驅動器 | |
KR100668873B1 (ko) | 주기 측정 장치 및 그를 구비한 반도체 메모리 장치 | |
JPH1027497A (ja) | メモリ試験装置 | |
JP3326890B2 (ja) | パルス幅変調回路 | |
JPH09330070A (ja) | 1ビット方式制御波形生成回路 | |
JPH06187797A (ja) | メモリ集積回路 | |
JPH09318712A (ja) | タイミング発生器 | |
JP2806849B2 (ja) | メモリアドレス制御装置 | |
KR100606055B1 (ko) | 메모리 제어장치 | |
JP3013767B2 (ja) | フレームタイミング位相調整回路 | |
JPH06188635A (ja) | 任意波形発生装置 | |
JPH0750876B2 (ja) | フレーム変換回路 | |
JP3281818B2 (ja) | 可変遅延線回路 | |
KR100532386B1 (ko) | 전류 소비 감소 기능을 갖는 박막 트랜지스터 액정표시장치 드라이버의 쉬프트 레지스터 | |
JPS604327A (ja) | デジタル・パタ−ン発生器 | |
JP3397165B2 (ja) | 画像合成装置 |