JPH10126229A - Waveform shaping device - Google Patents
Waveform shaping deviceInfo
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- JPH10126229A JPH10126229A JP8279522A JP27952296A JPH10126229A JP H10126229 A JPH10126229 A JP H10126229A JP 8279522 A JP8279522 A JP 8279522A JP 27952296 A JP27952296 A JP 27952296A JP H10126229 A JPH10126229 A JP H10126229A
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- output
- counting
- comparator
- time
- signal
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、正弦波として発生
する電気信号を、方形波に変換し、周期などについての
正確な計測を行うために用いる波形整形装置に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a waveform shaping device for converting an electric signal generated as a sine wave into a square wave and performing accurate measurement of a period and the like.
【０００２】[0002]
【従来の技術】一定値以下の周波数の信号を通さない、
デジタルフィルタを有する波形整形装置としては、図１
２に示すような構成が考えられる。波形整形の対象とな
る正弦波信号は、コンパレータ１の非反転入力端子に入
力される。コンパレータ１の出力信号は、順次Ｄフリッ
プフロップ（以下Ｄ−ＦＦと略称する。）に送られる。
Ｄ−ＦＦ２は現在のコンパレータ出力を保持するために
使用され、Ｄ−ＦＦ３，４はタイミングを合わせるため
のバッファとして使用される。また、Ｄ−ＦＦ５は波形
整形装置の最終出力を保持するために使用される。2. Description of the Related Art A signal having a frequency lower than a certain value is not passed.
As a waveform shaping device having a digital filter, FIG.
A configuration as shown in FIG. The sine wave signal to be shaped is input to the non-inverting input terminal of the comparator 1. The output signal of the comparator 1 is sequentially sent to a D flip-flop (hereinafter, abbreviated as D-FF).
The D-FF 2 is used to hold the current comparator output, and the D-FFs 3 and 4 are used as buffers for adjusting timing. The D-FF 5 is used to hold the final output of the waveform shaping device.
【０００３】コンパレータ１の反転入力端子には、切換
回路７が接続され、後述するように２つの基準レベルが
切換え可能である。Ｄ−ＦＦ２で保持されたコンパレー
タの現在の出力論理とＤ−ＦＦ５で保持されている波形
整形装置の最終出力論理とがＥＸＯＲ回路８で比較され
てインバータ回路９を介してＯＲ回路１０およびＡＮＤ
回路１２に入力される。ＯＲ回路１０の他方の入力端子
にはクロック発生回路６からクロック信号が入力されて
おり、Ｄ−ＦＦ２の出力信号とＤ−ＦＦ５の出力信号の
論理が異なるときに、クロック信号はＯＲ回路１０を通
してカウンタ１１に入力され、カウンタのカウントＵＰ
が行われる。カウンタ１１のカウント値は、ｂｉｔ比較
器１４でプリセット値設定回路１５によりプリセットさ
れている比較値と比較される。（このプリセット値が、
前記一定周波数にあたる。）カウンタ１１のカウント値
がプリセツト値と同―になった時、ｂｉｔ比較器からの
出力信号がＤ―ＦＦ１３を介してＤ―ＦＦ５のクロック
として入力され、Ｄ―ＦＦ４で保持されていた論理値を
Ｄ―ＦＦ５を通して最終出力として出力する。また、Ｄ
―ＦＦ１３の出力信号は、ＡＮＤ回路１２を介してカウ
ンタ１１をリセットする。同様に、Ｄ―ＦＦ２とＤ―Ｆ
Ｆ５の出力論理が同じ論理である場合もインバータ回路
９を介してＡＮＤ回路１２にリセット信号が入力されカ
ウンタ１１をリセットする。A switching circuit 7 is connected to the inverting input terminal of the comparator 1, and can switch between two reference levels as described later. The EXOR circuit 8 compares the current output logic of the comparator held by the D-FF2 with the final output logic of the waveform shaping device held by the D-FF5, and the OR circuit 10 and the AND circuit via the inverter circuit 9.
Input to the circuit 12. A clock signal is input to the other input terminal of the OR circuit 10 from the clock generation circuit 6, and when the output signal of the D-FF 2 and the output signal of the D-FF 5 are different in logic, the clock signal passes through the OR circuit 10. It is input to the counter 11 and the count UP of the counter
Is performed. The count value of the counter 11 is compared with a comparison value preset by the preset value setting circuit 15 by the bit comparator 14. (This preset value is
This corresponds to the constant frequency. When the count value of the counter 11 becomes equal to the preset value, the output signal from the bit comparator is input as the clock of the D-FF5 via the D-FF13, and the logical value held by the D-FF4 Is output as the final output through the D-FF5. Also, D
-The output signal of the FF 13 resets the counter 11 via the AND circuit 12. Similarly, D-FF2 and DF
Also when the output logic of F5 is the same logic, a reset signal is input to the AND circuit 12 via the inverter circuit 9 to reset the counter 11.
【０００４】図１３は、図１２の構成の基本的な動作を
示す。図１３（１）に示すように、波形整形装置の最終
出力信号の出カ論理により、コンパレータ１は切換回路
７によって２種類の基準レベル１６，１７が切換え可能
であり、図１３（１）の仮想線で示すような基準電圧Ｖ
REF1，ＶREF2に切換えられる。すなわち、時刻ｔ０で
は、入力される正弦波信号が一方の基準レベル１７の電
圧ＶREF1を越え、コンパレータ１の出力は、論理反転す
る。その後、前述したように一定時間そのままの状態が
保持されると、時刻ｔ１において最終出力信号の論理反
転が行われる。それと同時に、切換スイッチ７により他
方の基準レベル１６の電圧ＶREF2に切換えられる。この
後、正弦波入力信号が時刻ｔ２において、基準レベル１
６により設定される電圧ＶREF2以下となった時、コンパ
レータ１の出力は論理反転し、同様に一定時間この状態
が継続した時刻ｔ３において最終出力が論理反転し、ふ
たたび切換スイッチ７によリ基準レベル１７の電圧ＶRE
F1に切換えられる。以上のような一連の動作により、コ
ンパレータ１に入力される正弦波信号は、出力端子２０
から方形波信号として導出される。FIG. 13 shows a basic operation of the configuration shown in FIG. As shown in FIG. 13A, the comparator 1 can switch between two kinds of reference levels 16 and 17 by the switching circuit 7 by the output logic of the final output signal of the waveform shaping device. The reference voltage V as shown by a virtual line
REF1 and VREF2 are switched. That is, at time t0, the input sine wave signal exceeds the voltage VREF1 of one reference level 17, and the output of the comparator 1 is logically inverted. Thereafter, when the state is maintained for a certain period of time as described above, the logical inversion of the final output signal is performed at time t1. At the same time, the voltage is switched to the voltage VREF2 of the other reference level 16 by the changeover switch 7. Thereafter, at time t2, the sine wave input signal changes to the reference level 1
When the voltage becomes equal to or lower than the voltage VREF2 set by the comparator 6, the output of the comparator 1 is logically inverted. Similarly, at time t3 when this state continues for a certain period of time, the final output is logically inverted. 17 voltage VRE
Switch to F1. By the above series of operations, the sine wave signal input to the comparator 1 is output to the output terminal 20.
As a square wave signal.
【０００５】正弦波信号としては、例えば自動車の車速
を検出するための電磁ピックアップ式センサ１８からの
出力が対象となる。電磁ピックアップ式センサ１８を、
自動車の車軸などに設けるローターと呼ばれる歯車１９
に接近させ、ローターの回転に伴ってローター１８の歯
が周方向に移動する際の磁束変化を電気的に取出す信号
の波形整形などに好適に用いられる。The sine wave signal is, for example, an output from an electromagnetic pickup type sensor 18 for detecting the speed of an automobile. The electromagnetic pickup type sensor 18 is
A gear 19 called a rotor provided on an axle of an automobile or the like.
, And is suitably used for waveform shaping of a signal for electrically extracting a magnetic flux change when the teeth of the rotor 18 move in the circumferential direction with the rotation of the rotor.
【０００６】[0006]
【発明が解決しようとする課題】図１２に示すような構
成では、図１４（１）に示すように、時刻ｔ１０でコン
パレータ出力が一旦ハイレベルに変化した後、時刻ｔ１
１でノイズによってローレベルに変化すると、図１４
（２）に示すように、カウンタ１１は一旦リセットさ
れ、時刻ｔ１２でコンパレータ出力が再びハイレベルに
なってから改めて計数を開始する。このため、ｂｉｔ比
較器１４によってカウンタ５の計数値がカウンタ所定値
に達すると判断されて、出力端子２０からの最終出力が
所定の論理反転を起こすまでの時間が（３）に示すよう
に遅れてしまう。図１２の出力端子２０からの最終出力
の方形波のパルス幅を正確に計測したい場合には、誤差
が大きくなってしまう。In the configuration shown in FIG. 12, as shown in FIG. 14 (1), after the comparator output once changes to the high level at time t10, then at time t1
When the level changes to low level due to noise in FIG.
As shown in (2), the counter 11 is reset once, and starts counting again after the comparator output goes high again at time t12. For this reason, the bit comparator 14 determines that the count value of the counter 5 reaches the counter predetermined value, and the time until the final output from the output terminal 20 causes the predetermined logical inversion is delayed as shown in (3). Would. If it is desired to accurately measure the pulse width of the square wave of the final output from the output terminal 20 in FIG. 12, an error will increase.
【０００７】本発明の目的は、コンパレータの出力にノ
イズが含まれていても、ノイズの影響を低減し、精度を
高めることができる波形整形装置を提供することであ
る。It is an object of the present invention to provide a waveform shaping device which can reduce the influence of noise and increase the accuracy even if the output of the comparator contains noise.
【０００８】[0008]
【課題を解決するための手段】本発明は、正弦波信号を
方形波信号に変換する波形整形装置として、波形整形装
置の最終出力信号の状態により切換え可能な２つの基準
値発生手段と、基準値発生手段から発生された基準値と
入力された正弦波信号とを比較するコンパレータとを備
え、コンパレータの出力信号が一定時間連続して一方の
論理値に変化したままであるとき、コンパレータの出力
を最終出力信号として出力する波形整形装置において、
コンパレータに入力される正弦波信号の周期よりも短
い、予め定める周期でクロック信号を発生するクロック
発生手段と、コンパレータの出力論理値が一方に変化し
たままであるとき、クロック発生手段から発生されるク
ロック信号を計数し、前記一定時間に対応する所定値に
到達する時点で、前記コンパレータ出力を波形整形装置
の最終出力信号として導出する計数手段と、計数の途中
で、コンパレータの出力論理値が変化した場合、変化し
ている期間、計数手段によるクロック信号の計数を停止
させる計数停止手段とを含むことを特徴とする波形整形
装置である。本発明に従えば、クロック発生手段から予
め定める周期で発生されるクロック信号を、―定時間に
対応する所定値に到達するまで計数手段によって計数す
る。正弦波を方形波に変換するコンパレータからの出力
信号が、ノイズにより計数途中で反転した場合、計数停
止手段によって計数手段によるクロック信号の計数が停
止される。したがって、コンパレータ出力がノイズで反
転している期間には、計数手段がリセットされることな
く、計数が停止しているだけであるので、リセット後に
改めて所定値まで計数する必要はなく、入力される正弦
波信号の周期に正確に対応する方形波信号に変換するこ
とができる。SUMMARY OF THE INVENTION The present invention provides a waveform shaping device for converting a sine wave signal into a square wave signal, two reference value generating means switchable according to the state of the final output signal of the waveform shaping device, A comparator for comparing the reference value generated from the value generating means with the input sine wave signal, wherein when the output signal of the comparator has continuously changed to one logical value for a certain period of time, the output of the comparator is Is output as a final output signal.
Clock generating means for generating a clock signal at a predetermined cycle shorter than the cycle of the sine wave signal input to the comparator, and the clock generating means when the output logic value of the comparator remains changed to one. Counting means for counting the clock signal and reaching the predetermined value corresponding to the predetermined time, the counting means for deriving the comparator output as the final output signal of the waveform shaping device; and the output logic value of the comparator changes during the counting. And a counting stop means for stopping the counting of the clock signal by the counting means during the changing period. According to the present invention, the clock signal generated at a predetermined cycle from the clock generating means is counted by the counting means until the clock signal reaches a predetermined value corresponding to a fixed time. If the output signal from the comparator that converts the sine wave into a square wave is inverted during counting due to noise, the counting stop unit stops counting the clock signal by the counting unit. Therefore, during the period when the output of the comparator is inverted due to noise, the counting means is not reset and the counting is simply stopped. It can be converted to a square wave signal that exactly corresponds to the period of the sine wave signal.
【０００９】また本発明は、前記計数停止手段により、
クロック信号の計数が停止している待機期間が、予め定
める時間を越えて継続するか否かを検出する待機期間検
出手段と、待機期間検出手段によって、予め定める時間
を越える待機期間が検出されるとき、前記計数手段の計
数値をリセットするリセット手段とを備えることを特徴
とする。本発明に従えば、待機時間検出手段は、計数手
段がクロック信号を計数しないで待機している期間が予
め定める時間を越えて継続するか否かを検出する。待機
時間が予め定める期間を越えると検出されるときには、
リセット手段によって計数手段の計数値がリセットされ
る。これによって、入力信号がないのにもかかわらず、
ノイズによって計数手段の計数が行われるような場合
に、計数値をリセットして誤差の発生を防止することが
できる。Further, according to the present invention, the counting stop means includes:
A standby period detecting means for detecting whether or not the standby period in which the counting of the clock signal is stopped continues beyond a predetermined time, and a standby period exceeding the predetermined time is detected by the standby period detecting means. And reset means for resetting the count value of the counting means. According to the present invention, the waiting time detecting means detects whether or not the period in which the counting means waits without counting the clock signal exceeds a predetermined time. If the standby time is detected to exceed the predetermined period,
The count value of the counting means is reset by the reset means. With this, despite no input signal,
In the case where counting is performed by the counting means due to noise, the count value can be reset to prevent occurrence of an error.
【００１０】さらに本発明は、正弦波信号を方形波信号
に変換する波形整形装置として、波形整形装置の最終出
力信号の状態により切換え可能な２つの基準値発生手段
と、基準値発生手段から発生された基準値と入力された
正弦波信号とを比較するコンパレータとを備え、コンパ
レータの出力信号が一定時間連続して一方の論理値に変
化したままであるとき、コンパレータの出力を最終出力
信号として出力する波形整形装置において、コンパレー
タに入力される正弦波信号の周期よりも短い、予め定め
る周期でクロック信号を発生するクロック発生手段と、
クロック発生手段から発生されるクロック信号を、計数
値が増加する方向または減少する方向に切換え可能に計
数し、前記一定時間に対応する所定値に到達する時点
で、前記コンパレータ出力を波形整形装置の最終出力信
号として導出する計数手段と、現在出力されている最終
出力の出力論理値と比較して、コンパレータ出力の論理
値が異なるときには計数手段を増加側に切換え、コンパ
レータ出力の論理値が同じときには計数手段を減少側に
切換える計数切換手段とを備えることを特徴とする波形
整形装置である。本発明に従えば、計数手段として、計
数値が増加する方向と計数値が減少する方向とに切換え
可能な、いわゆるアップダウンカウンタを用い、計数値
が増加方向に計数途中でノイズによりコンパレータの出
力信号が反転した場合、計数値が減少する方向への計数
を行い、ノイズが検出されない時に計数値が増加する方
向への計数を行う。これによって、ノイズによる計数値
のリセットが防止され、―定時間の計測誤差を減少する
ことができる。Further, the present invention provides a waveform shaping device for converting a sine wave signal into a square wave signal, two reference value generating means switchable according to the state of the final output signal of the waveform shaping device, and a signal generated from the reference value generating means. And a comparator for comparing the input reference value and the input sine wave signal, and when the output signal of the comparator has continuously changed to one logical value for a certain period of time, the output of the comparator is used as the final output signal. In a waveform shaping device that outputs, a clock generation unit that generates a clock signal at a predetermined cycle shorter than the cycle of the sine wave signal input to the comparator,
The clock signal generated from the clock generating means is countably counted in a direction in which the count value increases or decreases, and at the time when the count value reaches a predetermined value corresponding to the predetermined time, the output of the comparator is changed by the waveform shaping device. The counting means derived as the final output signal is compared with the output logic value of the final output currently output, and when the logical value of the comparator output is different, the counting means is switched to the increasing side, and when the logical value of the comparator output is the same, A waveform shaping device comprising: a count switching unit that switches a counting unit to a decreasing side. According to the present invention, a so-called up-down counter, which can switch between a direction in which the count value increases and a direction in which the count value decreases, is used as the counting means. When the signal is inverted, counting is performed in a direction in which the count value decreases, and when no noise is detected, counting is performed in a direction in which the count value increases. As a result, resetting of the count value due to noise is prevented, and measurement error in a fixed time can be reduced.
【００１１】また本発明は、前記計数手段の計数開始後
の経過時間を計時する計時手段と、計時手段によって所
定時間の経過が計時されるとき、計数手段の計数値が所
定値以上となっているか否かを判断し、所定値以上とな
っているときコンパレータの出力を波形整形装置の最終
出力信号として導出する出力切換手段とを備えることを
特徴とする。本発明に従えば、計数手段による計数開始
後の経過時間を計時手段によって計時し、所定時間が経
過する時に計数手段の計数値が所定値以上となっていれ
ば、最終出力の論理反転を行う。所定値を―定時間経過
に対応する設定値よりも小さくしておけば、ノイズが検
出される期間に計数値を減少させ、一定時間に対応する
計数値に達するまでの時間が長くなっても、それより短
い所定時間で最終的な出力の反転を行うことができ、誤
差の増大を防止することができる。Further, according to the present invention, there is provided a time counting means for counting an elapsed time after the counting means starts counting, and when the elapsed time of the predetermined time is counted by the time counting means, the count value of the counting means becomes equal to or more than a predetermined value. Output switching means for judging whether or not the output is a predetermined value or more, and deriving an output of the comparator as a final output signal of the waveform shaping device when the value is equal to or more than a predetermined value. According to the present invention, the elapsed time after the start of counting by the counting means is counted by the timing means, and if the count value of the counting means is equal to or more than the predetermined value when the predetermined time has elapsed, the logical inversion of the final output is performed. . If the predetermined value is made smaller than the set value corresponding to the elapse of the fixed time, the count value is reduced during the period in which noise is detected, and even if the time until the count value corresponding to the fixed time is reached becomes longer. , The final output can be inverted in a predetermined time shorter than that, and an increase in error can be prevented.
【００１２】また本発明は、前記クロック信号を計数す
る計数手段の計数値が０となるとき、前記計数開始後の
経過時間を計時する計時手段を０に初期化する初期化手
段を備えることを特徴とする。本発明に従えば、コンパ
レータの出力信号波形中に含まれているノイズにより計
数値が増加側に計数され、ノイズがなくなり計数値が０
にもどった場合でも、計時手段の計時値を０に初期化す
るので、ノイズによる誤差を防止することができる。Further, according to the present invention, when the count value of the counting means for counting the clock signal becomes 0, initialization means for initializing the time counting means for counting the elapsed time after the start of the counting to 0 is provided. Features. According to the present invention, the count value is counted toward the increasing side by the noise included in the output signal waveform of the comparator, and the noise disappears and the count value becomes zero.
Even in the case of returning, the time value of the time counting means is initialized to 0, so that an error due to noise can be prevented.
【００１３】[0013]
【発明の実施の形態】図１は、本発明の実施の一形態に
よる波形整形装置の電気的構成を示す。波形整形の対象
となる正弦波信号は、コンパレータ２１の非反転入カ端
子に入力される。コンパレータ２１の出力は、Ｄ―ＦＦ
に順次送られる。Ｄ―ＦＦ４１は現在のコンパレータ出
力を保持するために使用され、Ｄ―ＦＦ４２およびＤ−
ＦＦ６３はタイミングを合わせるためのバッファとして
使用される。また、Ｄ―ＦＦ６４は波形整形装置の最終
出力を保持するために使用される。コンパレータ２１の
反転入力端子には、切換回路２４が接続され、２つの基
準レベルが切換え可能である。Ｄ―ＦＦ４１で保持され
たコンパレータの現在の出力論理とＤ―ＦＦ６４で保持
されている波形整形装置の最終出力論理とがＥＸＯＲ回
路４０で比較されインバータ回路２７を介してＯＲ回路
３３に入力される。ＯＲ回路３３の他方の入力端子には
クロック発生回路２３からクロック信号が入力されてお
り、Ｄ―ＦＦ４１の出力信号とＤ―ＦＦ６４の出力信号
の論理が異なる時にクロック信号はＯＲ回路３３を通し
てカウンタ２５に入力されカウンタ２５のカウントＵＰ
が行われる。また、ノイズにより計数途中でＤ―ＦＦ４
１とＤ―ＦＦ６４出力論理が同じになった場合、ＥＸＯ
Ｒ回路４０の出力はローレベル出力となり、インバータ
回路２７を介してＯＲ回路３３にハイレベル信号が入力
され、カウンタ２５にはクロック信号は入力されず、計
数を停止する。カウンタ２５のカウント値は、ｂｉｔ比
較器４４でプリセット値設定回路４５によリプリセット
されている比較値と比較される。カウンタ２５のカウン
ト値がプリセット値と同―になった時、ｂｉｔ比較器４
４からの出力信号がＤ―ＦＦ６５を介してＤ―ＦＦ６４
のクロックとして入力され、Ｄ―ＦＦ６３で保持されて
いた論理値をＤ―ＦＦ６４を通して最終出力として出力
する。また、Ｄ―ＦＦ６５の出力信号は、カウンタ２５
をリセットする。FIG. 1 shows an electrical configuration of a waveform shaping device according to an embodiment of the present invention. The sine wave signal to be shaped is input to the non-inverting input terminal of the comparator 21. The output of the comparator 21 is a D-FF
Are sent in sequence. The D-FF 41 is used to hold the current comparator output, and the D-FF 42 and the D-FF 41
The FF 63 is used as a buffer for adjusting timing. The D-FF 64 is used to hold the final output of the waveform shaping device. A switching circuit 24 is connected to the inverting input terminal of the comparator 21, and two reference levels can be switched. The EXOR circuit 40 compares the current output logic of the comparator held by the D-FF 41 and the final output logic of the waveform shaping device held by the D-FF 64, and inputs the result to the OR circuit 33 via the inverter circuit 27. . A clock signal is input from the clock generation circuit 23 to the other input terminal of the OR circuit 33. When the logic of the output signal of the D-FF 41 and the output signal of the D-FF 64 are different, the clock signal is passed through the OR circuit 33 to the counter 25. Input to the counter 25 and the count UP of the counter 25
Is performed. Also, D-FF4 during counting due to noise
EXO when 1 and D-FF64 output logic become the same
The output of the R circuit 40 becomes a low level output, a high level signal is input to the OR circuit 33 via the inverter circuit 27, and no clock signal is input to the counter 25, and counting stops. The count value of the counter 25 is compared with a comparison value re-preset by the preset value setting circuit 45 in the bit comparator 44. When the count value of the counter 25 becomes equal to the preset value, the bit comparator 4
4 is output to the D-FF 64 via the D-FF 65
, And outputs the logical value held by the D-FF 63 through the D-FF 64 as a final output. The output signal of the D-FF 65 is
Reset.
【００１４】図２は、図１に示す実施形態で、コンパレ
ータ２１の出力に短時間ローレベルとなるノイズが含ま
れているときの動作を示す。クロック信号の周期は、充
分に短いものとする。図１の実施形態の基本的な正弦波
信号の方形波信号への変換動作は、図１２に示す形態と
同様に図１３に示すように行われる。図２（１）に示す
ように、時刻ｔ２０からコンパレータ２１の出力がハイ
レベルに立ち上がり、ノイズの影響によって時刻ｔ２１
と時刻ｔ２２との間ローレベルに変化すると、図２
（２）に示すカウンタ２５の計数値は、時刻ｔ２０から
時刻ｔ２１まで増加し、時刻ｔ２１から時刻ｔ２２まで
は計数を停止して計数値が一定に保たれる。時刻ｔ２２
からコンパレータ２１の出力がハイレベルに戻ると、カ
ウンタ２５の計数値も再び増加し、ｂｉｔ比較器４４に
カウンタ所定値として設定されているプリセット値に達
する時刻ｔ２３で、図２（３）に示す最終出力の論理レ
ベルが反転する。本実施形態では、図２（３）に示すよ
うに、時刻ｔ２０から時刻ｔ２３までの時間が計数さ
れ、図１４（３）に示すような時刻ｔ１０から時刻ｔ１
３までが計数される場合に比較して、ノイズの影響が軽
減される。FIG. 2 shows the operation of the embodiment shown in FIG. 1 when the output of the comparator 21 includes noise that goes low for a short time. The period of the clock signal is assumed to be sufficiently short. The basic operation of converting a sine wave signal into a square wave signal in the embodiment of FIG. 1 is performed as shown in FIG. 13 similarly to the embodiment shown in FIG. As shown in FIG. 2A, the output of the comparator 21 rises to a high level from the time t20, and the time t21 is affected by noise.
When the level changes to a low level between time t22 and time t22,
The count value of the counter 25 shown in (2) increases from time t20 to time t21, stops counting from time t21 to time t22, and keeps the count value constant. Time t22
When the output of the comparator 21 returns to the high level, the count value of the counter 25 also increases again, and at time t23 when the preset value set as the counter predetermined value in the bit comparator 44 is reached, as shown in FIG. The logic level of the final output is inverted. In the present embodiment, as shown in FIG. 2 (3), the time from time t20 to time t23 is counted, and as shown in FIG. 14 (3), from time t10 to time t1
The effect of noise is reduced as compared with the case where up to 3 is counted.
【００１５】図３は、本発明の実施のさらに他の形態の
電気的構成を示す。本実施の形態で図１の実施の形態と
異なる部分には異なることを示す符号を付し、それ以外
の部分は説明を省略する。カウンタ５０は、カウンタ２
５が停止している待機時間を計測するためのカウンタで
ある。ＯＲ回路５１にはクロック発生回路２３からのク
ロック信号とＥＸＯＲ回路４０の出力信号が入力され
る。つまり、ＯＲ回路５１からは、カウンタ２５が停止
している期間だけクロック信号が出力される。この信号
は、カウンタ５０のクロック信号として使用される。し
たがって、カウンタ５０は、カウンタ２５が停止してい
る期間のみカウントＵＰする。カウンタ５０のカウント
値はｂｉｔ比較器５３でプリセット値設定回路５４で設
定されている設定値と比較される。カウンタ５０のカウ
ント値とプリセット値設定回路５４の値が同―値になる
とＡＮＤ回路５８を介してカウンタ２５にリセット信号
を出力しカウンタ２５はリセットされる。また、カウン
タ５０のリセット信号として、ＯＲ回路３３の出力信号
が入力されている。つまり、カウンタ２５に対してクロ
ックが与えられるとカウンタ５０はリセットされる。FIG. 3 shows an electrical configuration of still another embodiment of the present invention. In the present embodiment, portions different from the embodiment of FIG. 1 are denoted by reference numerals indicating different portions, and the description of other portions is omitted. The counter 50 is a counter 2
Reference numeral 5 denotes a counter for measuring a standby time during which the apparatus is stopped. The clock signal from the clock generation circuit 23 and the output signal of the EXOR circuit 40 are input to the OR circuit 51. That is, a clock signal is output from the OR circuit 51 only during the period when the counter 25 is stopped. This signal is used as a clock signal of the counter 50. Therefore, the counter 50 counts up only while the counter 25 is stopped. The count value of the counter 50 is compared with the set value set by the preset value setting circuit 54 by the bit comparator 53. When the count value of the counter 50 becomes equal to the value of the preset value setting circuit 54, a reset signal is output to the counter 25 via the AND circuit 58, and the counter 25 is reset. The output signal of the OR circuit 33 is input as a reset signal of the counter 50. That is, when a clock is applied to the counter 25, the counter 50 is reset.
【００１６】図１の実施形態では図４に示すような不具
合の恐れがあるけれども、図３の実施形態では図５に示
すようにその不具合の恐れは解消される。すなわち、図
４（１）に示すように、ノイズによってコンパレータ２
１から、時刻ｔ４０からｔ４１、ｔ４２からｔ４３、ｔ
４４からｔ４５，…に示すような短いパルス状の出力が
導出されるとき、図４（２）に示すように、コンパレー
タ出力がハイレベルである期間のみカウンタ２５の計数
値が増加し、コンパレータ出力がローレベルの期間は一
定に保たれると、カウンタ２５の計数値はノイズによっ
て徐々に増加し、時刻ｔ４９でカウンタ所定値に到達す
る。図４（３）に示すように、時刻ｔ４９で最終出力の
論理値が反転してしまい、正弦波の入力信号が与えられ
ないのにもかかわらず、論理反転が発生して誤動作を生
じる不具合となる。本実施形態では、図５（１）に示す
ように時刻ｔ５０からｔ５１までカウンタ２５の計数値
が増加し、その後、一定値に保たれても、カウンタ５０
の計数が所定時間に対応するプリセット値に到達する
と、時刻ｔ５２でカウンタ２５がリセットされる。コン
パレータ２１からの出力信号中に、時刻ｔ５３から時刻
ｔ５４まで発生するノイズによる影響も時刻ｔ５５に解
消され、時刻ｔ５６から時刻ｔ５７までのノイズによる
影響も時刻ｔ５７に解消する。この結果図５（３）に示
すように、最終出力はローレベルのまま論理反転を発生
せず、ノイズによる誤動作の恐れを解消することができ
る。In the embodiment of FIG. 1, there is a possibility of the problem as shown in FIG. 4, but in the embodiment of FIG. 3, the problem of the problem is eliminated as shown in FIG. That is, as shown in FIG.
1, from time t40 to t41, from t42 to t43, t
When a short pulse-like output as shown at t45,... Is derived from 44, the count value of the counter 25 increases only while the comparator output is at a high level, as shown in FIG. Is kept constant during the low-level period, the count value of the counter 25 gradually increases due to noise, and reaches the counter predetermined value at time t49. As shown in FIG. 4 (3), the logic value of the final output is inverted at time t49, and the logic inversion occurs even though no sine wave input signal is supplied, resulting in malfunction. Become. In the present embodiment, as shown in FIG. 5A, the count value of the counter 25 increases from the time t50 to the time t51.
Count reaches the preset value corresponding to the predetermined time, the counter 25 is reset at time t52. In the output signal from the comparator 21, the influence of noise occurring from time t53 to time t54 is also eliminated at time t55, and the influence of noise from time t56 to time t57 is also eliminated at time t57. As a result, as shown in FIG. 5C, the final output remains at the low level and no logical inversion occurs, so that the possibility of malfunction due to noise can be eliminated.
【００１７】図６は、本発明の実施のさらに他の形態に
よる波形整形装置の電気的構成を示す。本実施形態で、
図１または図３に示す実施形態と異なる部分には異なる
ことを示す符号を付し、それ以外の部分は説明を省略す
る。本実施形態では、計数手段としてたとえば１０ｂｉ
ｔのＵＰ／ＤＯＵＮカウンタ６０を用いる。クロック信
号の計数用に２つの入力端子を有し、ＯＲ回路３３の出
力が接続される入力端子に入力されるクロック信号は、
計数値が増加する方向に計数するＵＰカウント動作を行
う。ＯＲ回路６１の出力が接続される入力側は、クロッ
ク信号の計数値が減少するような計数動作を行うＤＯＷ
Ｎカウント用に設けられる。ＯＲ回路３３の出力は、現
在のコンパレータ出力であるＤ―ＦＦ４１と波形整形回
路の最終出力であるＤ―ＦＦ６４の出力論理が異なる時
にクロック信号を出力し、ＯＲ回路６１はＤ―ＦＦ４１
とＤ―ＦＦ６４の出力信号の論理が同じである時にクロ
ック信号を出力する。つまり、コンパレータの出力信号
が最終出力信号の論理に対して変化すると増加側に計数
を行い、途中でノイズによりコンパレータ出力が変化す
ると減少側に計数を行う。カウンタ６０は、ｂｉｔ比較
器４４によってプリセット値設定回路で設定されている
値と同一になった場合にリセットされる他にカウンタ６
０の計数値が計数上限を越えた場合に出力されるキャリ
イアウト（Ｃ．Ｏ．）信号およびカウンタ６０の計数値
が０以下となった時に出力されるボローアウト（Ｂ．
０．）信号によってもリセットされるようにＡＮＤ回路
５８により接続されている。FIG. 6 shows an electrical configuration of a waveform shaping device according to still another embodiment of the present invention. In this embodiment,
The portions different from the embodiment shown in FIG. 1 or FIG. 3 are denoted by the reference numerals indicating the differences, and the description of the other portions is omitted. In the present embodiment, for example, 10 bi
The t / UP / DOWN counter 60 is used. The clock signal which has two input terminals for counting the clock signal and is input to the input terminal to which the output of the OR circuit 33 is connected is
An UP counting operation for counting in a direction in which the count value increases is performed. The input side to which the output of the OR circuit 61 is connected is a DOW that performs a counting operation such that the count value of the clock signal decreases.
Provided for N count. The output of the OR circuit 33 outputs a clock signal when the output logic of the D-FF 41 as the current comparator output and the D-FF 64 as the final output of the waveform shaping circuit are different.
And outputs a clock signal when the logic of the output signal of the D-FF 64 is the same. That is, when the output signal of the comparator changes with respect to the logic of the final output signal, counting is performed on the increasing side, and when the output of the comparator changes on the way due to noise, counting is performed on the decreasing side. The counter 60 is reset when the bit comparator 44 becomes equal to the value set in the preset value setting circuit.
The carry-out (CO) signal output when the count value of 0 exceeds the upper limit of the count and the borrow-out (B.O.) signal output when the count value of the counter 60 becomes 0 or less.
0. ) Are connected by an AND circuit 58 so as to be reset by a signal.
【００１８】図７は、図６に示す実施形態の動作を示
す。図７（１）に示すようにコンパレータ２１の出力信
号が、時刻ｔ７０からハイレベルとなり、時刻ｔ７１か
ら時刻ｔ７２までの短い期間ノイズによって出力信号が
ローレベルに変化する場合を想定する。コンパレータ２
１の出力信号のレベルがハイレベルのときにはカウンタ
６０はＵＰカウントを行い、ローレベルのときにはＤＯ
ＷＮカウントを行う。すなわち、インバータ２７および
ＯＲ回路３３，６１は、計数方向切換手段として動作す
る。この結果、カウンタ６０の計数値は、図７（２）に
示すように変化し、時刻ｔ７３でプリセット値設定回路
５４に設定されているプリセット値であるカウンタ所定
値に到達する。時刻ｔ７３では、図７（３）に示す最終
出力もローレベルからハイレベルに論理反転される。FIG. 7 shows the operation of the embodiment shown in FIG. As shown in FIG. 7A, it is assumed that the output signal of the comparator 21 changes to high level from time t70 and changes to low level due to noise for a short period from time t71 to time t72. Comparator 2
1 is at a high level, the counter 60 counts up, and when the output signal is at a low level, DO
WN count is performed. That is, the inverter 27 and the OR circuits 33 and 61 operate as counting direction switching means. As a result, the count value of the counter 60 changes as shown in FIG. 7 (2) and reaches the counter predetermined value which is the preset value set in the preset value setting circuit 54 at time t73. At time t73, the final output shown in FIG. 7C is also logically inverted from low level to high level.
【００１９】図８は、本発明の実施のさらに他の形態に
よる波形整形装置の概略的な電気的構成を示す。本実施
形態では、図６に示す実施形態を基本とし、さらに構成
を追加している。したがって図６に示す実施形態から構
成を追加した部分には異なることを示す符号を付し、同
一部分の重複する説明を省略する。本実施形態では、計
時手段としてカウンタ７０、ＯＲ回路７１、ＡＮＤ回路
７２、ｂｉｔ比較器７３およびプリセット値設定回路７
４を用い、計数手段であるカウンタ６０が計数を開始し
てからの経過時間を計時する。カウンタ７０のクロック
入力は、２入力のＯＲ回路７１の出力に接続される。Ｏ
Ｒ回路７１には、クロック発生回路２３からのクロック
信号とＪＫフリップフロップ（以下「ＪＫ−ＦＦ」と略
称する）回路７５のＱ出力とが与えられる。ＪＫ−ＦＦ
回路７５のＪ入力はＱバー出力に接続され、Ｋ入力は接
地される。ＪＫ−ＦＦ回路７５のリセット入力には、Ｄ
−ＦＦ回路６４の出力が与えられる。ＪＫ−ＦＦ回路７
５のクロック入力にはインバータ２７の出力が与えられ
る。ｂｉｔ比較器７３は、プリセット値設定回路７４に
設定されるプリセット値と、カウンタ７０の計数値とを
比較し、計数値がプリセット値以上になると、２入力の
ＡＮＤ回路７２を介してカウンタ７０をリセットする。
ＯＲ回路７２のもう１つの入力には、カウンタ６０の計
数値が０以下になった時に出力されるＢ．０．出力が与
えられる。ｂｉｔ比較器７３の出力は、減算器７６にも
与えられる。カウンタ７０の計数値がプリセット値設定
回路７４に設定されているプリセット値以上となると、
減算器７６からカウンタ６０の計数値とプリセット値設
定回路７７に設定されている所定値との減算結果に応
じ、計数値の方が大きければハイレベルの信号が導出さ
れ、２入力のＯＲ回路７８に入力される。ＯＲ回路７８
の他の入力には、Ｄ−ＦＦ回路６５からの出力が与えら
れる。ＯＲ回路７８の出力は、Ｄ−ＦＦ６４のクロック
入力に与えられる。FIG. 8 shows a schematic electrical configuration of a waveform shaping device according to still another embodiment of the present invention. The present embodiment is based on the embodiment shown in FIG. Therefore, the portions added with the configuration from the embodiment shown in FIG. 6 are denoted by the reference numerals indicating the differences, and the overlapping description of the same portions will be omitted. In the present embodiment, a counter 70, an OR circuit 71, an AND circuit 72, a bit comparator 73, and a preset value setting circuit 7
4, the elapsed time from the start of counting by the counter 60 as counting means is counted. The clock input of the counter 70 is connected to the output of a two-input OR circuit 71. O
A clock signal from the clock generation circuit 23 and a Q output of a JK flip-flop (hereinafter abbreviated as “JK-FF”) circuit 75 are provided to the R circuit 71. JK-FF
The J input of circuit 75 is connected to the Q output and the K input is grounded. The reset input of the JK-FF circuit 75 includes D
-The output of the FF circuit 64 is provided. JK-FF circuit 7
The output of the inverter 27 is supplied to the clock input 5. The bit comparator 73 compares the preset value set in the preset value setting circuit 74 with the count value of the counter 70, and when the count value becomes equal to or greater than the preset value, the bit comparator 73 controls the counter 70 via the two-input AND circuit 72. Reset.
Another input of the OR circuit 72 is a B.O.R. circuit which is output when the count value of the counter 60 becomes 0 or less. 0. Output is given. The output of the bit comparator 73 is also provided to a subtractor 76. When the count value of the counter 70 becomes equal to or more than the preset value set in the preset value setting circuit 74,
According to the result of subtraction of the count value of the counter 60 from the subtractor 76 and the predetermined value set in the preset value setting circuit 77, if the count value is larger, a high-level signal is derived, and a two-input OR circuit 78 is provided. Is input to OR circuit 78
The other input is supplied with an output from the D-FF circuit 65. The output of the OR circuit 78 is provided to the clock input of the D-FF 64.
【００２０】図９、図１０および図１１は、図８の実施
形態の動作を示す。図９（１）に示すように、時刻ｔ８
０からコンパレータ２１の出力信号がハイレベルに立ち
上がり、ノイズによって時刻ｔ８１から時刻ｔ８２まで
の間および時刻ｔ８３から時刻ｔ８４までの間ローレベ
ルに変化する場合を想定する。図９（２）に示すよう
に、カウンタ６０の計数値は、コンパレータ２１の出力
信号がハイレベルの期間は増加し、ローレベルの期間は
減少する。この結果、カウンタ６０の計数値は、カウン
タ７０によって計時される所定時間ｔｗまで、時刻ｔ８
０から時刻ｔ８５までの期間では、プリセット値設定回
路４５に設定される所定時間内カウントに対するカウン
タ所定値に達しないけれども、プリセット値設定回路７
７に設定されるカウンタ所定値以上となる。このため、
図９（３）に示すように、最終出力は時刻ｔ８５でロー
レベルからハイレベルに変化する。FIGS. 9, 10 and 11 show the operation of the embodiment of FIG. As shown in FIG. 9A, at time t8
It is assumed that the output signal of the comparator 21 rises from 0 to a high level and changes to a low level from time t81 to time t82 and from time t83 to time t84 due to noise. As shown in FIG. 9B, the count value of the counter 60 increases while the output signal of the comparator 21 is at the high level and decreases during the low level. As a result, the count value of the counter 60 is maintained at the time t8 until the predetermined time tw measured by the counter 70.
In the period from 0 to time t85, the counter does not reach the counter predetermined value for the count within the predetermined time set in the preset value setting circuit 45, but the preset value setting circuit 7
The value is equal to or greater than the counter predetermined value set to 7. For this reason,
As shown in FIG. 9C, the final output changes from the low level to the high level at time t85.
【００２１】図１０および図１１は、計数手段であるカ
ウンタ６０の０カウント出力を用いて、計時手段である
カウンタ７０のリセットを行わない場合と行う場合との
比較を示す。図１０および図１１の（１）は、コンパレ
ータ２１の出力を示し、ノイズによって時刻ｔ９０から
時刻ｔ９１まで短いハイレベルの出力があり、これによ
って図１０および図１１の（２）に示すように、カウン
タ６０の計数値が一旦増加し、時刻ｔ９２で０に戻る。
その後、時刻ｔ９３でコンパレータ２１の出力信号がハ
イレベルに変化し、ノイズによって時刻ｔ９４から時刻
ｔ９５までの間、および時刻ｔ９６から時刻ｔ９７の間
ローレベルまで変化する。図１０（２）に示すように、
時刻ｔ９０から所定時間ｔｗの計時を開始すると、所定
時間ｔｗ経過時点ではカウンタ６０の計数値が所定値に
達していないので、図１０（３）に示す最終出力の反転
は、カウンタ６０の計数値が所定値に到達する時刻ｔ９
８に行われる。この結果、時刻ｔ９０から時刻ｔ９８ま
での時間がコンパレータ２１の出力がハイレベルとなる
期間として判断される恐れがある。図１１（２）に示す
ように、時刻ｔ９２でカウンタ６０の計数値が０になれ
ばカウンタ７０をリセットして初期化するようにする
と、所定時間ｔｗのカウントは時刻ｔ９３から開始す
る。時刻ｔ９３から所定時間ｔｗが経過した時点では、
カウンタ６０の計数値は所定値を越えているので、図１
１（３）に示すように、最終出力の反転を行う。この場
合はコンパレータ２１の出力信号は、時刻ｔ９３からの
所定時間ｔｗまでに判断されるので、時刻ｔ９０から時
刻ｔ９１までのノイズ影響を受けることなく、時刻ｔ１
００で論理反転し、図９と同様の動作を行うことができ
る。FIGS. 10 and 11 show a comparison between the case where the reset of the counter 70 as the time counting means is not performed and the case where the reset is performed using the 0 count output of the counter 60 as the counting means. (1) of FIG. 10 and FIG. 11 show the output of the comparator 21, and there is a short high-level output from time t90 to time t91 due to noise. As a result, as shown in (2) of FIG. The count value of the counter 60 once increases, and returns to 0 at time t92.
Thereafter, at time t93, the output signal of the comparator 21 changes to high level, and changes to low level from time t94 to time t95 and from time t96 to time t97 due to noise. As shown in FIG.
When the counting of the predetermined time tw is started from the time t90, the count value of the counter 60 has not reached the predetermined value at the time point when the predetermined time tw has elapsed. Therefore, the inversion of the final output shown in FIG. Reaches a predetermined value at time t9
8 is performed. As a result, the time from time t90 to time t98 may be determined as a period in which the output of the comparator 21 is at a high level. As shown in FIG. 11B, when the count value of the counter 60 becomes 0 at time t92, the counter 70 is reset and initialized, and the counting of the predetermined time tw starts from time t93. At the time when the predetermined time tw has elapsed from the time t93,
Since the count value of the counter 60 exceeds a predetermined value, FIG.
As shown in 1 (3), the final output is inverted. In this case, since the output signal of the comparator 21 is determined by the predetermined time tw from the time t93, the output signal is not affected by the noise from the time t90 to the time t91, and the time t1 is not affected.
The logic is inverted at 00, and the same operation as in FIG. 9 can be performed.
【００２２】[0022]
【発明の効果】以上のように本発明によれば、コンパレ
ータからの出力信号中にノイズが含まれている期間には
クロック信号の計数を停止するので、ノイズによって計
数手段の計数値が大きく変化することを防ぎ、波形整形
の精度を高めることができる。As described above, according to the present invention, the counting of the clock signal is stopped during the period when the noise is included in the output signal from the comparator. Can be prevented, and the accuracy of waveform shaping can be improved.
【００２３】また本発明によれば、一旦計数手段が計数
を開始して、コンパレータへの入力レベルが基準レベル
を越えない待機期間が予め定める時間を越えて継続する
ときには、計数手段の計数値をリセットするので、正弦
波の入力信号がないのにノイズによって計数値が増大
し、誤動作することを防止することができる。Further, according to the present invention, once the counting means starts counting, and when the standby period in which the input level to the comparator does not exceed the reference level continues beyond a predetermined time, the counting value of the counting means is changed. Since the reset is performed, it is possible to prevent the count value from being increased due to noise even when there is no sine wave input signal, thereby preventing malfunction.
【００２４】さらに本発明によれば、計数手段に計数値
が増加する方向への計数と計数値が減少する方向への計
数が可能な、いわゆるアップダウンカウンタを使用し、
ノイズが検出されるときには計数値が減少する方向への
計数に切換えるので、ノイズによって計数手段の計数値
が大きく変化することを防ぎ、波形整形の精度を高める
ことができる。Further, according to the present invention, a so-called up-down counter capable of counting in the direction in which the count value increases and counting in the direction in which the count value decreases is used for the counting means.
When the noise is detected, the counting is switched to the counting in the decreasing direction, so that the counting value of the counting means is not largely changed by the noise, and the waveform shaping accuracy can be improved.
【００２５】また本発明によれば、計数手段が計数を開
始してからの経過時間が所定時間に達し、そのときの計
数値が所定値以上に達していれば、出力の論理値を反転
する。ノイズが検出されて、計数値を減少する計数が行
われる結果、計数手段の計数値が予め一定時間に対応す
る所定値に到達する時間が、一定時間よりも長くなって
も、所定時間を一定時間に近く設定しておくことによっ
て、誤差の増大を防止することができる。According to the present invention, if the elapsed time from the start of counting by the counting means has reached a predetermined time and the count value at that time has reached a predetermined value or more, the logical value of the output is inverted. . As a result of noise being detected and counting to reduce the count value, the predetermined time is kept constant even if the time for the count value of the counting means to reach the predetermined value corresponding to the certain time in advance becomes longer than the certain time. By setting the time close to the time, it is possible to prevent the error from increasing.
【００２６】また本発明によれば、ノイズによって計数
値を減少させるときに、計数値が０になれば経過時間の
計時値を０に初期化するので、ノイズが先行して正弦波
信号が入力されるような場合の誤差を低減することがで
きる。Further, according to the present invention, when the count value is reduced by noise, the count value of the elapsed time is initialized to 0 if the count value becomes zero, so that the sine wave signal is input prior to the noise. Error in such a case can be reduced.
【図１】本発明の実施の一形態の概略的な電気的構成を
示すブロック図である。FIG. 1 is a block diagram showing a schematic electrical configuration of an embodiment of the present invention.
【図２】図１の実施形態の動作を示すタイムチャートで
ある。FIG. 2 is a time chart illustrating an operation of the embodiment of FIG. 1;
【図３】本発明の実施の他の形態の概略的な電気的構成
を示すブロック図である。FIG. 3 is a block diagram showing a schematic electrical configuration of another embodiment of the present invention.
【図４】図１の実施形態で不具合が生じる可能性のある
動作を示すタイムチャートである。FIG. 4 is a time chart illustrating an operation that may cause a failure in the embodiment of FIG. 1;
【図５】図３の実施形態で、図４に示す不具合の恐れを
解消する動作を示すタイムチャートである。5 is a time chart showing an operation for eliminating the possibility of the failure shown in FIG. 4 in the embodiment of FIG. 3;
【図６】本発明の実施のさらに他の形態の概略的な電気
的構成を示すブロック図である。FIG. 6 is a block diagram showing a schematic electrical configuration of still another embodiment of the present invention.
【図７】図６の実施形態の動作を示すタイムチャートで
ある。FIG. 7 is a time chart showing the operation of the embodiment of FIG. 6;
【図８】本発明の実施のさらに他の形態の概略的な電気
的構成を示すブロック図である。FIG. 8 is a block diagram showing a schematic electrical configuration of still another embodiment of the present invention.
【図９】図８の実施形態の動作を示すタイムチャートで
ある。FIG. 9 is a time chart showing the operation of the embodiment of FIG. 8;
【図１０】図８の実施形態の動作を示すタイムチャート
である。FIG. 10 is a time chart illustrating the operation of the embodiment in FIG. 8;
【図１１】図８の実施形態の動作を示すタイムチャート
であるFIG. 11 is a time chart showing the operation of the embodiment of FIG. 8;
【図１２】本発明の基礎となる概略的な電気的構成を示
すブロック図である。FIG. 12 is a block diagram showing a schematic electrical configuration on which the present invention is based.
【図１３】図１２の構成の基本的動作を示すタイムチャ
ートである。FIG. 13 is a time chart illustrating a basic operation of the configuration of FIG. 12;
【図１４】図１２の構成に対するノイズの影響を示すタ
イムチャートである。FIG. 14 is a time chart illustrating the influence of noise on the configuration of FIG. 12;
２１ コンパレータ ２３ クロック発生回路 ２４ 切換回路 ２５，５０，６０，７０ カウンタ ２７ インバータ ２８，３３，４８，６１，７８ ＯＲ回路 ２９ 入力端子 ３０ 出力端子 ３１，３２ 基準レベル ４０ ＥＸＯＲ回路 ４１，４２，４３，６３，６４，６５ Ｄ−ＦＦ回路 ４４，５３，７３ ｂｉｔ比較器 ４５，５４，７４ プリセット値設定回路 ５８，７２ ＡＮＤ回路 ７５ ＪＫ−ＦＦ回路 ７６ 減算器 Reference Signs List 21 comparator 23 clock generation circuit 24 switching circuit 25, 50, 60, 70 counter 27 inverter 28, 33, 48, 61, 78 OR circuit 29 input terminal 30 output terminal 31, 32 reference level 40 EXOR circuit 41, 42, 43, 63, 64, 65 D-FF circuit 44, 53, 73 bit comparator 45, 54, 74 Preset value setting circuit 58, 72 AND circuit 75 JK-FF circuit 76 Subtractor
Claims (5)
整形装置として、波形整形装置の最終出力信号の状態に
より切換え可能な２つの基準値発生手段と、基準値発生
手段から発生された基準値と入力された正弦波信号とを
比較するコンパレータとを備え、コンパレータの出力信
号が一定時間連続して一方の論理値に変化したままであ
るとき、コンパレータの出力を最終出力信号として出力
する波形整形装置において、 コンパレータに入力される正弦波信号の周期よりも短
い、予め定める周期でクロック信号を発生するクロック
発生手段と、 コンパレータの出力論理値が一方に変化したままである
とき、クロック発生手段から発生されるクロック信号を
計数し、前記一定時間に対応する所定値に到達する時点
で、前記コンパレータ出力を波形整形装置の最終出力信
号として導出する計数手段と、 計数の途中で、コンパレータの出力論理値が変化した場
合、変化している期間、計数手段によるクロック信号の
計数を停止させる計数停止手段とを含むことを特徴とす
る波形整形装置。1. A waveform shaping device for converting a sine wave signal into a square wave signal, two reference value generating means switchable according to a state of a final output signal of the waveform shaping device, and a reference generated by the reference value generating means. A comparator for comparing a value with an input sine wave signal, and a waveform for outputting the output of the comparator as a final output signal when the output signal of the comparator continuously changes to one logical value for a certain period of time In the shaping device, a clock generating means for generating a clock signal at a predetermined cycle shorter than a cycle of a sine wave signal input to the comparator, and a clock generating means when the output logical value of the comparator remains changed to one. The clock signal generated from the counter is counted, and when the clock signal reaches a predetermined value corresponding to the fixed time, the output of the comparator is changed to a waveform. Counting means for deriving the final output signal of the device, and counting stop means for stopping the counting of the clock signal by the counting means during the period when the output logic value of the comparator changes during counting. A waveform shaping device characterized by the above-mentioned.
の計数が停止している待機期間が、予め定める時間を越
えて継続するか否かを検出する待機期間検出手段と、 待機期間検出手段によって、予め定める時間を越える待
機期間が検出されるとき、前記計数手段の計数値をリセ
ットするリセット手段とを備えることを特徴とする請求
項１記載の波形整形装置。2. A standby period detecting unit for detecting whether or not a standby period in which counting of a clock signal is stopped by a counting stop unit continues for more than a predetermined time. 2. The waveform shaping device according to claim 1, further comprising: reset means for resetting a count value of said counting means when a standby period exceeding a predetermined time is detected.
整形装置として、波形整形装置の最終出力信号の状態に
より切換え可能な２つの基準値発生手段と、基準値発生
手段から発生された基準値と入力された正弦波信号とを
比較するコンパレータとを備え、コンパレータの出力信
号が一定時間連続して一方の論理値に変化したままであ
るとき、コンパレータの出力を最終出力信号として出力
する波形整形装置において、 コンパレータに入力される正弦波信号の周期よりも短
い、予め定める周期でクロック信号を発生するクロック
発生手段と、 クロック発生手段から発生されるクロック信号を、計数
値が増加する方向または減少する方向に切換え可能に計
数し、前記一定時間に対応する所定値に到達する時点
で、前記コンパレータ出力を波形整形装置の最終出力信
号として導出する計数手段と、 現在出力されている最終出力の出力論理値と比較して、
コンパレータ出力の論理値が異なるときには計数手段を
増加側に切換え、コンパレータ出力の論理値が同じとき
には計数手段を減少側に切換える計数切換手段とを備え
ることを特徴とする波形整形装置。3. A waveform shaping device for converting a sine wave signal into a square wave signal, two reference value generating means switchable according to the state of the final output signal of the waveform shaping device, and a reference generated by the reference value generating means. A comparator for comparing a value with an input sine wave signal, and a waveform for outputting the output of the comparator as a final output signal when the output signal of the comparator continuously changes to one logical value for a certain period of time In the shaping device, a clock generating means for generating a clock signal at a predetermined cycle shorter than the cycle of the sine wave signal input to the comparator; and a clock signal generated from the clock generating means, in a direction in which a count value increases or The comparator output is counted so as to be switchable in a decreasing direction, and at the time when a predetermined value corresponding to the predetermined time is reached, the output of the comparator is adjusted. Counting means for deriving as the final output signal of the apparatus, as compared with the output logic value of the final output currently being output,
A waveform shaping device comprising: count switching means for switching the counting means to an increasing side when the logical value of the comparator output is different, and switching the counting means to a decreasing side when the logical value of the comparator output is the same.
計時する計時手段と、計時手段によって所定時間の経過
が計時されるとき、計数手段の計数値が所定値以上とな
っているか否かを判断し、所定値以上となっているとき
コンパレータの出力を波形整形装置の最終出力信号とし
て導出する出力切換手段とを備えることを特徴とする請
求項３記載の波形整形装置。4. A counting means for counting an elapsed time after the counting by the counting means is started, and whether or not the count value of the counting means is equal to or more than a predetermined value when the counting of the predetermined time is performed by the counting means. 4. The waveform shaping device according to claim 3, further comprising: output switching means for judging the output of the waveform shaping device as a final output signal of the waveform shaping device when the output is equal to or more than a predetermined value.
計数値が０となるとき、前記計数開始後の経過時間を計
時する計時手段を０に初期化する初期化手段を備えるこ
とを特徴とする請求項４記載の波形整形装置。5. An initialization means for initializing a time counting means for counting an elapsed time after the start of the counting to zero when a count value of the counting means for counting the clock signal becomes zero. The waveform shaping device according to claim 4.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8279522A JPH10126229A (en) | 1996-10-22 | 1996-10-22 | Waveform shaping device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8279522A JPH10126229A (en) | 1996-10-22 | 1996-10-22 | Waveform shaping device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10126229A true JPH10126229A (en) | 1998-05-15 |
Family
ID=17612205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8279522A Withdrawn JPH10126229A (en) | 1996-10-22 | 1996-10-22 | Waveform shaping device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10126229A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016019082A (en) * | 2014-07-07 | 2016-02-01 | ローム株式会社 | Noise cancellation circuit, timing controller, display device, electronic equipment, control method of source driver |
-
1996
- 1996-10-22 JP JP8279522A patent/JPH10126229A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016019082A (en) * | 2014-07-07 | 2016-02-01 | ローム株式会社 | Noise cancellation circuit, timing controller, display device, electronic equipment, control method of source driver |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |