JPH10116919A - Field-effect transistor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which has a high mobility of a carrier and less crystal defects. SOLUTION: On a p-well 11p on a silicon substrate 10, a silicon layer 13n and a SiGeC layer are formed. On a hereto interface between the SiGeC layer and the silicon layer 13n, a discontinuous conduction band is formed, and electrons travel on a channel formed on this interface. Since the SiGeC layer has a higher mobility of electrons than silicon, the speed of NMOS also increases. With respect to PMOS, a silicon layer 13n, a SiGeC layer, a SiGe layer 15n and a Si layer 17n are formed on an n-well 11n. In the case of PMOS, the channel of a hole is formed on the interface between a SiGe layer 15p and a Si layer 17p. On this hereto interface, a discontinuous conduction bank is formed, and the hole travels on this channel. Since the SiGe layer has higher mobility of hole than the silicon layer, the speed of PMOS also increases.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、電界効果型トラン
ジスタに関し、特に、ＳｉＧｅＣ層を用いたヘテロ接合
の電界効果型トランジスタに関するものである。The present invention relates to a field-effect transistor, and more particularly to a hetero-junction field-effect transistor using a SiGeC layer.

【０００２】[0002]

【従来の技術】シリコン基板上に形成される相補型半導
体装置（ＣＭＯＳ）に代わって、Ｓｉ／ＳｉＧｅ系によ
るヘテロ構造CMOS(HeterostructureCMOS:以下HCMOSと略
する）の提案がされている。2. Description of the Related Art Instead of a complementary semiconductor device (CMOS) formed on a silicon substrate, a heterostructure CMOS (Heterostructure CMOS: hereinafter abbreviated as HCMOS) based on Si / SiGe has been proposed.

【０００３】これは、Ｓｉより移動度の高いＳｉ／Ｓｉ
Ｇｅ系を用いることにより、より高速の素子を作製でき
ると期待されているからである。Ｓｉ／ＳｉＧｅ系で
は、組成の制御によりＳｉ基板上に歪、及び、バンドギ
ャップエネルギーを制御したエピタキシャル成長が可能
である。Ismailは、この系のHCMOSによる特性向上につ
いての基礎実験をしている(K. Ismail, "Si/SiGe High
Speed Field-Effect Tramsistors", IEDM Tech. Dig.
1995, p509. 及びM.A. Armstrong et al, "Design of
Si/SiGe Hetrojunction Complementary Metal-Oxide-Se
miconductor Transistors" IEDM Tech. Dig. 1995, p76
1.を参照)。[0003] This is because Si / Si has higher mobility than Si.
This is because it is expected that a higher-speed device can be manufactured by using a Ge system. In the Si / SiGe system, the epitaxial growth can be performed on the Si substrate by controlling the composition and the strain and the band gap energy can be controlled. Ismail has been conducting basic experiments on improving the characteristics of this system using HCMOS (K. Ismail, "Si / SiGe High
Speed Field-Effect Tramsistors ", IEDM Tech. Dig.
1995, p509. And MA Armstrong et al, "Design of
Si / SiGe Hetrojunction Complementary Metal-Oxide-Se
miconductor Transistors "IEDM Tech. Dig. 1995, p76
See 1.).

【０００４】Ｓｉ基板上に電子及びホールのチャンネル
を形成するには、バンドギャップのヘテロ界面における
不連続が必要となる。Ｓｉ／ＳｉＧｅ系では、正孔につ
いてはＳｉＧｅがＳｉに対して価電子帯のバンド不連続
を有するため、正孔のチャンネルが形成することができ
る。伝導帯は、バンド不連続がほとんどないので、電子
のチャネルはＳｉ層に引っ張り歪を印加して、Ｓｉ／Ｓ
ｉＧｅヘテロ界面にバンド不連続を形成している。しか
し、格子定数を変化させることから、格子緩和による転
位の導入を伴う。[0004] The formation of electron and hole channels on a Si substrate requires discontinuity at the bandgap heterointerface. In the Si / SiGe system, for holes, since SiGe has a valence band discontinuity with respect to Si, a hole channel can be formed. Since the conduction band has almost no band discontinuity, the channel of electrons applies tensile strain to the Si layer, and the Si / S
Band discontinuity is formed at the iGe hetero interface. However, changing the lattice constant involves the introduction of dislocations due to lattice relaxation.

【０００５】[0005]

【発明が解決しようとする課題】図５にＳｉ基板上に成
長したＳｉＧｅ層を示す。ＳｉＧｅ層は、Ｓｉ基板より
も格子定数は大きいので、（ａ）に示したように結晶成
長した段階で歪みが蓄積されている。この歪みの蓄積が
大きくなると（ｂ）に示したようにＳｉＧｅ層に転位が
入ってしまう。このようにＳｉ基板上にＳｉＧｅ層を成
長させると格子不整合歪による転位や欠陥の導入は避け
られない。したがって、この結晶を利用した素子の初期
特性はともかく、信頼性や寿命の観点からは、転位の増
殖などによる特性劣化の影響がでてくると考えられる。FIG. 5 shows a SiGe layer grown on a Si substrate. Since the SiGe layer has a larger lattice constant than the Si substrate, strain is accumulated at the stage of crystal growth as shown in FIG. If the accumulation of this strain increases, dislocations enter the SiGe layer as shown in FIG. As described above, when a SiGe layer is grown on a Si substrate, introduction of dislocations and defects due to lattice mismatch strain is inevitable. Therefore, aside from the initial characteristics of an element using this crystal, it is considered that the influence of characteristic deterioration due to propagation of dislocations and the like will occur from the viewpoint of reliability and life.

【０００６】従来の技術に示したように、ＳｉＧｅ系に
おいては、ＣＭＯＳをヘテロ構造で作製する場合、電子
のチャネルを形成するために、Ｓｉ／ＳｉＧｅのヘテロ
界面において、伝導帯のバンド不連続が取れるように、
Ｓｉ層に引っ張り歪を印加しなければならない。そのた
めに、Ｓｉ基板上にＳｉより格子定数の大きなＳｉＧｅ
層を積層し、その上に成長するＳｉ層に引っ張り歪を蓄
積させる。ＳｉＧｅ層の膜厚を大きくしていくと、その
間にＳｉＧｅ層の格子定数は、Ｓｉから本来のＳｉＧｅ
層へと格子定数が変化して臨界膜厚を超えるため、格子
緩和が生じＳｉＧｅ層に転位等の欠陥が導入される。こ
れらの欠陥は、先ほど述べたように素子の初期特性への
影響は少ない場合もあるが、長期的な信頼性や寿命とい
う観点からは、問題が生じると思われる。すなわち、電
流による欠陥の増殖や、金属や不純物の欠陥を介在した
劣化が生じる。これらの問題は、素子の実用化を考える
上で大きな問題であり、改善が必須である。As shown in the prior art, in the case of fabricating a CMOS with a heterostructure in a SiGe system, a conduction band discontinuity is formed at a Si / SiGe heterointerface in order to form an electron channel. So that you can get
Tensile strain must be applied to the Si layer. Therefore, SiGe having a larger lattice constant than Si is formed on a Si substrate.
The layers are stacked, and tensile strain is accumulated in the Si layer grown thereon. As the thickness of the SiGe layer is increased, the lattice constant of the SiGe layer changes from Si to the original SiGe
Since the lattice constant changes into a layer and exceeds the critical thickness, lattice relaxation occurs and defects such as dislocations are introduced into the SiGe layer. Although these defects may have little effect on the initial characteristics of the element as described above, they may cause problems from the viewpoint of long-term reliability and life. That is, a defect is multiplied by an electric current, and deterioration is caused by a defect of a metal or an impurity. These problems are major problems when considering the practical use of the element, and improvement is essential.

【０００７】そこで本発明はＳｉＧｅＣ層を用い、その
層と隣接する層とのバンド不連続を利用することで、キ
ャリアの移動度が高く、また格子不整合による結晶欠陥
が少なく信頼性の高い電界効果型トランジスタを提供す
ることを目的とする。Accordingly, the present invention uses a SiGeC layer and utilizes a band discontinuity between the layer and an adjacent layer, so that the mobility of carriers is high, the crystal defect due to lattice mismatch is small, and the electric field is high in reliability. It is an object to provide an effect transistor.

【０００８】[0008]

【課題を解決するための手段】本発明は、上記目的を達
成するために、Ｓｉ_1-x-yＧｅ_xＣ_y（０≦ｘ≦１，０≦
ｙ≦１）層を用い、この層に隣接する層とに形成される
ヘテロ接合を利用することでキャリアの移動度を大きく
するとともに、Ｓｉ_1-x-yＧｅ_xＣ_y層に結晶欠陥にが入
らないようにすることができる。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a Si _1-xy Ge _x C _y (0 ≦ x ≦ 1, 0 ≦
y ≦ 1) layer, the mobility of carriers is increased by using a heterojunction formed with a layer adjacent to this layer, and crystal defects enter the Si _1-xy Ge _{x Cy} layer. Can not be.

【０００９】また、基板にＳｉを用いた場合は、Ｓｉ基
板上にＳｉＧｅＣからなる多層構造を形成し、格子緩和
層の導入無し（緩和を起こさない程度の膜厚に設定）
に、バンドギャップエネルギーの制御をＳｉＧｅＣ三元
混晶の組成を制御することによって実現するものであ
る。これにより、Ｓｉ_1-x-yＧｅ_xＣ_yと隣接する層との
間にバンド不連続が形成できる。このＳｉＧｅＣ層はＳ
ｉよりも移動度が大きいので、素子のスピードを大きく
することができる。When Si is used for the substrate, a multilayer structure made of SiGeC is formed on the Si substrate, and no lattice relaxation layer is introduced (the film thickness is set to a value that does not cause relaxation).
In addition, the control of the band gap energy is realized by controlling the composition of the ternary mixed crystal of SiGeC. This allows the band discontinuity formed between the layer adjacent to the _{Si 1-xy Ge x C y} . This SiGeC layer is made of S
Since the mobility is higher than i, the speed of the element can be increased.

【００１０】また、ＳｉＧｅＣ層と、この層を挟む障壁
層とを設け、ＳｉＧｅＣ層をチャネルとして電荷を走行
させることもできる。電荷はたとえばゲート電極により
制御することになる。同様に、ＳｉＧｅ層をチャネルと
し、このチャネルはＳｉ層により挟まれるようにする。
これにより、チャネルを走行する正孔等の電荷をゲート
電極で制御することができる。これらの場合は、電荷の
閉じ込め効率を大きくすることができる。[0010] It is also possible to provide a SiGeC layer and a barrier layer sandwiching the SiGeC layer, and allow the charge to travel using the SiGeC layer as a channel. The charge is controlled by, for example, a gate electrode. Similarly, the SiGe layer is used as a channel, and this channel is sandwiched between the Si layers.
Thus, charges such as holes traveling in the channel can be controlled by the gate electrode. In these cases, the charge confinement efficiency can be increased.

【００１１】また、シリコン基板上にＨＣＭＯＳを形成
することから、素子のスピードが要求されるところには
このＨＣＭＯＳを用い、それ以外には、通常のシリコン
基板上に形成したＣＭＯＳを作製すればよく、このよう
に、シリコンの基板に直接作製する素子との集積をもす
ることができる。Since an HCMOS is formed on a silicon substrate, the HCMOS is used where an element speed is required, and otherwise, a CMOS formed on a normal silicon substrate may be manufactured. In this way, integration with an element manufactured directly on a silicon substrate can also be achieved.

【００１２】[0012]

【発明の実施の形態】本発明は、ＳｉＧｅ／Ｓｉ系にＣ
を添加した、ＳｉＧｅＣの３元混晶系を用いて、Ｓｉに
格子整合させ、バンドギャップエネルギーの差異からヘ
テロ界面のバンド不連続を形成する電界効果トランジス
タである。また、ＳｉＧｅＣ層をＳｉにわざと格子整合
させずに、格子歪を臨界膜厚までの範囲で制御し、バン
ド不連続を形成する電界効果トランジスタである。以
下、図面を用いて本発明の実施の形態について順次説明
していく。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a SiGe / Si
Is a field-effect transistor that lattice-matches to Si using a ternary mixed crystal system of SiGeC and that forms a band discontinuity at a hetero interface from a difference in band gap energy. In addition, the field effect transistor forms a band discontinuity by controlling lattice strain in a range up to a critical film thickness without intentionally lattice-matching the SiGeC layer with Si. Hereinafter, embodiments of the present invention will be sequentially described with reference to the drawings.

【００１３】（実施形態１）図１に本発明の実施形態で
あるＨＣＭＯＳの構造断面図を示す。シリコン基板１０
上に、ＮＭＯＳとＰＭＯＳとが形成されたＣＭＯＳ構造
である。まず、ＮＭＯＳの構造から説明する。(Embodiment 1) FIG. 1 is a sectional view showing the structure of an HCMOS according to an embodiment of the present invention. Silicon substrate 10
The CMOS structure has an NMOS and a PMOS formed thereon. First, the structure of the NMOS will be described.

【００１４】ＮＭＯＳは、シリコン基板１０上に形成さ
れたｐウェル１１（高濃度ｐ型シリコン層）があり、さ
らにその上に、Ｖ族元素が高濃度にドーピングされたδ
ドープ層を有するシリコン層１３ｎが形成されている。
このシリコン層１３ｎ上に、ＳｉＧｅＣ（Ｃの組成は４
％、Ｇｅの組成は３６％）層が形成されている。あとで
図２を用いて説明するが、この組成はシリコン基板１０
に格子整合している。The NMOS has a p-well 11 (high-concentration p-type silicon layer) formed on a silicon substrate 10 and a δ doped with a group V element at a high concentration thereon.
A silicon layer 13n having a doped layer is formed.
On this silicon layer 13n, SiGeC (C composition is 4
%, The composition of Ge is 36%). This composition will be described later with reference to FIG.
Lattice matching.

【００１５】このＳｉＧｅＣ層１４ｎとシリコン層１３
ｎとのヘテロ界面に図１で示すように、伝導帯Ｅｃのバ
ンド不連続が形成されており、ＳｉＧｅＣ層１４ｎ側の
界面に形成されたチャネルを電子が走行する。ＳｉＧｅ
Ｃ層１４ｎは、シリコンに比べて電子の移動度が大き
く、このＮＭＯＳのスイッチング速度も大きくすること
ができる。The SiGeC layer 14n and the silicon layer 13
As shown in FIG. 1, a band discontinuity of the conduction band Ec is formed at the hetero interface with n, and electrons travel through a channel formed at the interface on the SiGeC layer 14n side. SiGe
The C layer 14n has a higher electron mobility than silicon and can increase the switching speed of the NMOS.

【００１６】さらに、このＳｉＧｅＣ層１４ｎの上にＳ
ｉ０．７Ｇｅ０．３層１５ｎ、Ｓｉ層１７ｎが形成さ
れ、さらに表面にはシリコン酸化膜からなるゲート絶縁
膜１９ｎが形成されている。ゲート絶縁膜１９ｎの下に
シリコン層１７ｎが形成されているため、酸化するだけ
で結晶性の高いゲート絶縁膜１９ｎが容易に形成するこ
とができる。ゲート絶縁膜１９ｎの上には、ゲート電極
１８ｎが形成され、この電極１８ｎの両側にはソース・
ドレイン層１６ｎが形成されている。ＳｉＧｅＣ層１４
ｎを走行する電子は、ゲート電極１８ｎに印加される電
圧により制御されている。ソース・ドレイン層１６ｎ
は、ｐウェル１１に達する深さにまで形成されている
が、少なくとも、ＳｉＧｅＣ層１４ｎに形成されるチャ
ネル層の深さにまで形成しておけばよい。Further, S is formed on the SiGeC layer 14n.
An i0.7Ge0.3 layer 15n and a Si layer 17n are formed, and a gate insulating film 19n made of a silicon oxide film is formed on the surface. Since the silicon layer 17n is formed below the gate insulating film 19n, the gate insulating film 19n having high crystallinity can be easily formed only by oxidation. A gate electrode 18n is formed on the gate insulating film 19n, and a source electrode is formed on both sides of the electrode 18n.
A drain layer 16n is formed. SiGeC layer 14
The electrons traveling through n are controlled by the voltage applied to the gate electrode 18n. Source / drain layer 16n
Is formed to a depth reaching the p-well 11, but may be formed at least to a depth of a channel layer formed in the SiGeC layer 14n.

【００１７】ＰＭＯＳは、先に説明したＮＭＯＳとほぼ
同じ構成になっている。シリコン基板１０上に形成され
たｎウェル１２（高濃度ｎ型シリコン層）があり、さら
にその上に、Ｖ族元素が高濃度にドーピングされたδド
ープ層を有するシリコン層１３ｐが形成されている。こ
のシリコン層１３ｐ上に、ＳｉＧｅＣ（Ｇｅ組成は３６
％、Ｃ組成は４％）層１４ｐが形成されている。さら
に、このＳｉＧｅＣ層１４ｐの上にＳｉＧｅ層１５ｐ、
Ｓｉ層１７ｐが形成されている。ＰＭＯＳの場合は、キ
ャリアが正孔となるが、この正孔が流れるチャネルはＳ
ｉＧｅ層１５ｐ（Ｇｅ組成は３０％、Ｓｉ組成は７０
％）とＳｉ層１７ｐとの界面のＳｉＧｅ層１５ｐ側に形
成される。このＳｉＧｅ層１５ｐとシリコン層１７ｐと
のヘテロ界面に伝導帯のバンド不連続が形成されてお
り、ＳｉＧｅ層１５ｐ側の界面に形成されたチャネルを
正孔が走行するが、ＳｉＧｅ層１５ｐもシリコン層に比
べて正孔の移動度が大きく、このＰＭＯＳのスイッチン
グ速度も大きくなる。The PMOS has almost the same configuration as the NMOS described above. There is an n-well 12 (high-concentration n-type silicon layer) formed on a silicon substrate 10, and a silicon layer 13 p having a δ-doped layer doped with a group V element at a high concentration is formed thereon. . On this silicon layer 13p, SiGeC (Ge composition is 36
%, C composition is 4%). The layer 14p is formed. Further, on this SiGeC layer 14p, a SiGe layer 15p,
An Si layer 17p is formed. In the case of PMOS, carriers are holes, and the channel through which the holes flow is S
iGe layer 15p (Ge composition is 30%, Si composition is 70%
%) And the Si layer 17p on the side of the SiGe layer 15p. A conduction band discontinuity is formed at the hetero interface between the SiGe layer 15p and the silicon layer 17p, and holes travel through the channel formed at the interface on the SiGe layer 15p side. The mobility of holes is larger than that of the PMOS, and the switching speed of the PMOS becomes higher.

【００１８】さらに表面にはシリコン酸化膜からなるゲ
ート絶縁膜１９ｐが形成されている。ゲート電極１８ｐ
の両側にはソース・ドレイン層１６ｐが形成され、Ｓｉ
Ｇｅ層１５ｐを走行する電子はゲート電極１８ｐに印加
される電圧により制御されている。Further, a gate insulating film 19p made of a silicon oxide film is formed on the surface. Gate electrode 18p
Source / drain layers 16p are formed on both sides of
Electrons traveling on the Ge layer 15p are controlled by a voltage applied to the gate electrode 18p.

【００１９】シリコン層１３ｎ／１３ｐ、ＳｉＧｅＣ層
１４ｐ／１４ｎ、ＳｉＧｅ層１５ｎ／１５ｐ、シリコン
層１７ｎ／１７ｐは結晶成長により同時に形成されてい
る。また、ＮＭＯＳとＰＭＯＳとの間は、トレンチ分離
による溝があり、この溝はＳｉＯ２酸化膜により埋め込
まれることにより、ＮＭＯＳ、ＰＭＯＳは、電気的に分
離されている。The silicon layers 13n / 13p, the SiGeC layers 14p / 14n, the SiGe layers 15n / 15p, and the silicon layers 17n / 17p are simultaneously formed by crystal growth. There is a trench formed between the NMOS and the PMOS by trench isolation. The trench is buried with a SiO2 oxide film, so that the NMOS and the PMOS are electrically separated.

【００２０】このＨＣＭＯＳ（ＨeterostructureＣＭＯ
Ｓ）の特徴は、ＳｉＧｅＣ層を用いている点である。こ
のＳｉＧｅＣ層は、図２に示すようにＳｉ、Ｇｅ、Ｃの
各々の組成により、バンドギャップエネルギーおよびシ
リコンに対する格子不整合率を変えることができる。The HCMOS (Heterostructure CMO)
The feature of S) is that a SiGeC layer is used. As shown in FIG. 2, the SiGeC layer can change the band gap energy and the lattice mismatch ratio with respect to silicon depending on the composition of each of Si, Ge, and C.

【００２１】図２（ａ）は、横軸にＣカーボンの組成、
縦軸にＧｅの組成をとったときに、シリコンとの格子不
整合が変化する様子を示している。ミスフィットがゼロ
のラインは格子不整合がゼロであることを示す。Ｇｅ
（ゲルマニウム）はＳｉ（シリコン）よりも格子が大き
く、Ｃ（カーボン）は、Ｓｉよりも格子が小さいので、
ＧｅとＣの組成を調整することでＳｉの格子定数にあわ
せることができる。さらにバンドギャップも組成によっ
て調整することができる。それを図２（ｂ）に示す。FIG. 2A shows the composition of C carbon on the horizontal axis.
The vertical axis shows how the lattice mismatch with silicon changes when the composition of Ge is taken. A line with zero misfit indicates zero lattice mismatch. Ge
(Germanium) has a larger lattice than Si (silicon), and C (carbon) has a smaller lattice than Si.
The lattice constant of Si can be adjusted by adjusting the composition of Ge and C. Further, the band gap can be adjusted by the composition. This is shown in FIG.

【００２２】図２（ｂ）には３角形の頂点にそれぞれ、
シリコンＳｉ、ゲルマニウムＧｅ、カーボンＣを配置
し、縦軸にバンドギャップＥｇをとり、ＳｉＧｅＣの組
成によってバンドギャップＥｇが変化する様子を３次元
的に示している。この実施形態で用いているＳｉＧｅＣ
は、Ｇｅの組成が３６％であり、Ｃの組成が４％である
ことから、図２（ａ）よりシリコン基板との格子不整合
が０であり、シリコン基板と同じ格子定数となっている
ことがわかる。しかし、図２（ｂ）より、バンドギャッ
プＥｇはシリコン（１．１２ｅＶ）よりも大きく、シリ
コンとの界面にバンド不連続が形成されることがわか
る。ここでは、Ｇｅの組成を３６％、Ｃの組成を４％と
したが、図２から格子整合系でバンド不連続がもっとも
大きくなるように組成を特定すればよい。これにより、
ヘテロ界面に２次元に閉じ込められた電子（２ＤＥＧ）
は、電子の濃度が高くなってもヘテロ界面を乗り越える
ことがなく、安定して走行することができる。FIG. 2B shows the vertices of a triangle,
Silicon Si, germanium Ge, and carbon C are arranged, and a band gap Eg is set on a vertical axis, and a manner in which the band gap Eg changes according to the composition of SiGeC is three-dimensionally illustrated. SiGeC used in this embodiment
Since the composition of Ge is 36% and the composition of C is 4%, the lattice mismatch with the silicon substrate is 0 from FIG. 2A, and the lattice constant is the same as that of the silicon substrate. You can see that. However, FIG. 2B shows that the band gap Eg is larger than that of silicon (1.12 eV), and band discontinuity is formed at the interface with silicon. Here, the composition of Ge is set to 36% and the composition of C is set to 4%, but the composition may be specified from FIG. 2 so that the band discontinuity is maximized in the lattice matching system. This allows
Electrons confined two-dimensionally at the heterointerface (2DEG)
Can run stably without crossing the hetero interface even when the electron concentration becomes high.

【００２３】正孔をキャリアとするＰＭＯＳの場合は、
ＳｉＧｅ層とＳｉ層とのヘテロ接合を利用している。Ｓ
ｉＧｅはＳｉ、ＳｉＧｅＣよりも格子定数が大きく、し
かもＳｉＧｅはＳｉとＳｉＧｅＣとにより挟まれている
ため、歪みによるバンド構造の変化により、価電子帯Ｅ
vでのバンド不連続量が大きくなっている。この場合も
ゲート電極１８ｐからの電界印加時に、バンドの傾斜に
より正孔が２次元的に閉じ込められ（２ＤＨＧ）、これ
をチャネルとして用いるのである。In the case of a PMOS using holes as carriers,
A hetero junction between the SiGe layer and the Si layer is used. S
iGe has a larger lattice constant than Si and SiGeC, and SiGe is sandwiched between Si and SiGeC.
The band discontinuity at v is large. Also in this case, when an electric field is applied from the gate electrode 18p, holes are confined two-dimensionally (2DHG) due to the inclination of the band, and this is used as a channel.

【００２４】以上のように、Ｓｉ基板上に、Ｓｉ基板に
格子整合するＳｉＧｅＣを用いて、伝導帯のバンド不連
続を形成し、速度の大きいＮＭＯＳと、また、ＳｉＧｅ
を用いて価電子帯のバンド不連続を形成して速度の大き
いＰＭＯＳとを集積することにより、高性能なＨＣＭＯ
Ｓを実現することができる。As described above, the conduction band discontinuity is formed on the Si substrate by using SiGeC lattice-matched to the Si substrate, and the high-speed NMOS and the SiGe
In order to form a valence band discontinuity by using GaN and integrate a high-speed PMOS, a high-performance HCMO
S can be realized.

【００２５】また、ＨＣＭＯＳはＳｉ基板上に形成する
ことから、素子のスピードが要求されるところにはこの
ＨＣＭＯＳを用い、それ以外には、通常のシリコン基板
上に形成したＣＭＯＳを作製すればよく、Ｓｉ基板に直
接作製するＭＯＳ型電界効果トランジスタとの集積化を
も可能になる。Since the HCMOS is formed on a Si substrate, the HCMOS is used where the element speed is required, and otherwise, a CMOS formed on a normal silicon substrate may be manufactured. Also, integration with a MOS type field effect transistor directly manufactured on a Si substrate is possible.

【００２６】この実施形態のＳｉ、Ｇｅ、Ｃの組成、
歪、バンドオフセットについて詳細に説明しておく。Ｓ
ｉＧｅＣ層は、図９に示すようにＳｉ、Ｇｅ、Ｃの各々
の組成により、伝導帯、ならびに価電子帯のバンドオフ
セット、およびＳｉに対する格子不整合率を変えること
ができる。The composition of Si, Ge, C of this embodiment
The distortion and the band offset will be described in detail. S
As shown in FIG. 9, the iGeC layer can change the band offset of the conduction band and the valence band, and the lattice mismatch ratio with respect to Si, depending on the composition of each of Si, Ge, and C.

【００２７】図９には、３角形の頂点にそれぞれ、Ｓ
ｉ、Ｇｅ、Ｃを配置し、ＳｉＧｅＣの３元混晶系の組成
によってＳｉとの格子不整合率が変化する様子を示して
いる。実線は格子不整合がゼロであることを示す。Ｇｅ
の格子定数はＳｉの格子定数よりも４.２％大きく、Ｃ
の格子定数はＳｉの格子定数よりも３４.3％小さいの
で、Ｇｅの組成をＣの組成よりも8.2倍大きくすること
で、ＳｉＧｅＣ層の格子定数をＳｉの格子定数にあわせ
ることができる。さらに伝導帯のバンドオフセットも組
成によって調整することができる。それを図１０に示
す。FIG. 9 shows that the vertices of the triangle are S
This figure shows how i, Ge, and C are arranged, and the lattice mismatch with Si changes depending on the composition of the ternary mixed crystal system of SiGeC. The solid line indicates that the lattice mismatch is zero. Ge
Is 4.2% larger than the lattice constant of Si,
Is 34.3% smaller than the lattice constant of Si, the lattice constant of the SiGeC layer can be adjusted to the lattice constant of Si by making the Ge composition 8.2 times larger than the C composition. Further, the band offset of the conduction band can be adjusted by the composition. It is shown in FIG.

【００２８】図１０は横軸にＣの組成、縦軸にエネルギ
ーをとったときに、ＳｉＧｅＣ層とＳｉ層の間の伝導帯
のバンドオフセットΔＥｃ、ならびに価電子帯のバンド
オフセットΔＥｖが変化する様子を示している。但し、
黒丸は価電子帯のバンドオフセットであり、白丸は伝導
帯のバンドオフセットを表わしている。またエネルギー
の原点は、伝導帯と価電子帯に対して、それぞれＳｉの
伝導帯の下端と価電子帯の上端のエネルギーにとってあ
る。また図１０の実線と点線は、それぞれ無歪み系と引
張り歪み系に対応している。FIG. 10 shows how the band offset ΔEc of the conduction band and the band offset ΔEv of the valence band change when the composition of C is plotted on the horizontal axis and the energy is plotted on the vertical axis. Is shown. However,
Solid circles represent band offsets in the valence band, and open circles represent band offsets in the conduction band. The origin of the energy is the energy at the lower end of the conduction band of Si and the energy at the upper end of the valence band for the conduction band and the valence band, respectively. The solid and dotted lines in FIG. 10 correspond to the strain-free system and the tensile strain system, respectively.

【００２９】また、この実施形態で用いているＳｉＧｅ
Ｃは、Ｇｅの組成が8.2％（組成：０．０８２）であ
り、Ｃの組成が１％（ｘ＝０．０１）であることから、
図９よりシリコン基板との格子不整合が０であり、シリ
コン基板と同じ格子定数となっていることがわかる。The SiGe used in this embodiment is
C has a Ge composition of 8.2% (composition: 0.082) and a C composition of 1% (x = 0.01),
FIG. 9 shows that the lattice mismatch with the silicon substrate is 0, and the lattice constant is the same as that of the silicon substrate.

【００３０】図１０より、伝導帯、ならびに価電子帯の
バンドオフセットは、それぞれ300meV、0meVであり、Ｓ
ｉＧｅＣ層とＳｉ層の界面では価電子帯にはバンド不連
続がなく、伝導帯にのみバンド不連続が形成されること
がわかる。ここでは、Ｇｅの組成を8.2％、Ｃの組成を1
％としたが、図９から格子整合系でバンド不連続がもっ
とも大きくなるようにするには、C組成を大きくすれば
よい。これにより、ヘテロ界面に２次元に閉じ込められ
た電子（２ＤＥＧ）は、電子の濃度が高くなってもヘテ
ロ界面を乗り越えることがなく、安定して走行すること
ができる。また、この場合は価電子帯にはバンド不連続
がないため、ＳｉＧｅＣ層には正孔は閉じ込めることが
できない。From FIG. 10, the band offsets of the conduction band and the valence band are 300 meV and 0 meV, respectively.
It can be seen that at the interface between the iGeC layer and the Si layer, there is no band discontinuity in the valence band and band discontinuity is formed only in the conduction band. Here, the composition of Ge was 8.2% and the composition of C was 1%.
However, in order to maximize the band discontinuity in the lattice matching system from FIG. 9, the C composition may be increased. As a result, the electrons (2DEG) confined two-dimensionally at the hetero interface can stably travel without crossing over the hetero interface even when the electron concentration becomes high. In this case, since the valence band has no band discontinuity, holes cannot be confined in the SiGeC layer.

【００３１】正孔をキャリアとするＰＭＯＳの場合は、
ＳｉＧｅ層とＳｉ層とのヘテロ接合を利用している。Ｓ
ｉＧｅはＳｉよりも格子定数が大きく、しかもＳｉＧｅ
はＳｉと格子整合したＳｉＧｅＣの上に位置するため、
圧縮歪みによるバンド構造の変化により価電子帯でのバ
ンド不連続量が大きくなっている。この場合もゲートか
らの電界印加時にバンド傾斜により正孔が２次元的に閉
じ込められ（２ＤＨＧ）、これをチャネルとして用いる
のである。ここでは、Ｇｅの組成を30％としたが、バン
ド不連続がもっとも大きくなるようにＧｅ組成を大きく
し、圧縮歪みを大きくすればよい。In the case of a PMOS using holes as carriers,
A hetero junction between the SiGe layer and the Si layer is used. S
iGe has a larger lattice constant than Si, and moreover, SiGe
Is located on SiGeC lattice-matched to Si,
The band discontinuity in the valence band increases due to the change in the band structure due to the compressive strain. Also in this case, holes are confined two-dimensionally (2DHG) due to band inclination when an electric field is applied from the gate, and this is used as a channel. Here, the Ge composition is 30%, but the Ge composition may be increased so that the band discontinuity is maximized, and the compressive strain may be increased.

【００３２】（実施形態２）以上述べた実施形態１では
ＳｉＧｅＣ層をシリコンに格子整合させたものを用いて
電界効果型トランジスタを形成した例である。次に、こ
の実施形態２では、結晶性の劣化のない範囲で、ＳｉＧ
ｅＣ層に積極的に歪みを導入し、この歪みによるバンド
構造の変化を利用したトランジスタとするものである。(Embodiment 2) Embodiment 1 described above is an example in which a field-effect transistor is formed by using an SiGeC layer lattice-matched to silicon. Next, in the second embodiment, as long as the crystallinity does not deteriorate, the SiG
The transistor is a transistor that positively introduces strain into the eC layer and utilizes a change in the band structure due to the strain.

【００３３】図３には、ＳｉＧｅＣに圧縮歪、引っ張り
歪を印加した場合と、格子整合（歪なし）のバンド構造
の変化の様子をそれぞれ（ａ１）（ａ３）（ａ２）に模
式的に示している。このように、ＳｉＧｅＣの格子定数
をシリコンよりも大きくするとＳｉＧｅＣには圧縮歪み
が導入され、横軸に波数ｋをとり縦軸にバンドギャップ
Ｅｇをとったときには、図３（ａ１）のようになる。同
様に、ＳｉＧｅＣの格子定数をシリコンよりも小さく引
っ張り歪みを導入したときには、（ａ３）のようにな
る。また歪みがないときには（ａ２）のようになる。こ
のように歪みによりバンド構造が変化していくので、こ
の効果を積極的に利用することで、隣接する層とのバン
ド不連続を大きくすることができる。FIGS. 3A and 3B schematically show the case where compressive strain and tensile strain are applied to SiGeC and how the band structure of lattice matching (without strain) changes, respectively, in (a1), (a3) and (a2). ing. As described above, when the lattice constant of SiGeC is made larger than that of silicon, compressive strain is introduced into SiGeC. When the wave number k is plotted on the horizontal axis and the band gap Eg is plotted on the vertical axis, the result is as shown in FIG. . Similarly, when tensile strain is introduced by making the lattice constant of SiGeC smaller than that of silicon, the result is as shown in (a3). When there is no distortion, it becomes as shown in (a2). Since the band structure changes due to the distortion, the band discontinuity with the adjacent layer can be increased by positively utilizing this effect.

【００３４】また歪みとＳｉ、Ｇｅ、Ｃ元素の様子につ
いても、（ｂ１）（ｂ２）（ｂ３）に示した。（ａ１）
（ａ２）（ａ３）はそれぞれ（ｂ１）（ｂ２）（ｂ３）
に対応している。The strain and the state of the Si, Ge and C elements are also shown in (b1), (b2) and (b3). (A1)
(A2) and (a3) are (b1), (b2) and (b3), respectively.
It corresponds to.

【００３５】ここでは、ＳｉＧｅＣ結晶の格子定数をシ
リコンよりもずらせて使用してはいるが、層の厚みは格
子緩和が起こらず歪みが蓄積される程度にしているの
で、転位等の結晶欠陥により素子の信頼性が低下するこ
とはない。Here, the lattice constant of the SiGeC crystal is shifted from that of silicon, but the thickness of the layer is set to such an extent that lattice relaxation does not occur and strain is accumulated. The reliability of the device does not decrease.

【００３６】具体的には、Ｓｉ基板上にシリコン層を成
長した後、Ｃ組成を大きくしたＳｉＧｅＣ（Ｇｅを１０
％、Ｃを４％）を成長することにより、バンドギャップ
エネルギーは大きく、格子定数は小さくなるように設定
する。格子緩和が起こらずに歪みが蓄積される膜厚であ
れば、SiGeC層は引っ張り歪み受ける。Ｃ組成を大きく
することによるバンドギャップが大きくなる効果に加え
て、引っ張り歪みにより伝導帯のバンド不連続が大きく
なり、２ＤＥＧの閉じ込め効率が向上する。Specifically, after a silicon layer is grown on a Si substrate, SiGeC (Ge is 10
%, C is set to 4%) so that the band gap energy is increased and the lattice constant is decreased. If the film thickness is such that strain is accumulated without lattice relaxation, the SiGeC layer is subjected to tensile strain. In addition to the effect of increasing the band gap by increasing the C composition, the band discontinuity of the conduction band increases due to tensile strain, and the 2DEG confinement efficiency improves.

【００３７】さらに、その上にＳｉＧｅを成長すること
により、ＳｉＧｅはＳｉＧｅＣよりも格子定数が大きく
圧縮歪みを受けるので、２ＤＨＧのチャンネルを形成す
ることができる。Further, by growing SiGe thereon, SiGe has a larger lattice constant than SiGeC and receives compressive strain, so that a 2DHG channel can be formed.

【００３８】図４にシリコン基板上に成長したシリコン
層４１、ＳｉＧｅＣ層４２、ＳｉＧｅ層４３、Ｓｉ層４
４の積層構造と、エネルギーとの関係を示している。FIG. 4 shows a silicon layer 41, a SiGeC layer 42, a SiGe layer 43, and a Si layer 4 grown on a silicon substrate.
4 shows the relationship between the laminated structure of No. 4 and energy.

【００３９】ＳｉＧｅＣ層に引っ張り歪み、ＳｉＧｅ層
の圧縮歪みを導入することにより、ＳｉＧｅＣ層とＳｉ
層との伝導帯でのバンド不連続は大きく、またＳｉＧｅ
層とＳｉ層との価電子帯でのバンド不連続も大きく、Ｎ
ＭＯＳではＳｉＧｅＣ側に形成されるチャネルを、ＰＭ
ＯＳではＳｉＧｅ側に形成されるチャネルを利用するこ
とで、同一の結晶の積層構造を用いつつもチャネル位置
の異なるＨＣＭＯＳを形成することができる。これらは
薄膜多層の構成ではあるが、格子不整合による転位や欠
陥の導入の無い、良好な結晶性による電界効果型のトラ
ンジスタである。By introducing tensile strain to the SiGeC layer and compressive strain to the SiGe layer, the SiGeC layer
The band discontinuity in the conduction band with the layer is large and the SiGe
Band discontinuity in the valence band between the layer and the Si layer is large, and N
In a MOS, a channel formed on the SiGeC side is represented by PM
In the OS, by using the channel formed on the SiGe side, it is possible to form an HCMOS having different channel positions while using the same crystal stack structure. Although these are thin-film multilayer structures, they are field-effect transistors with good crystallinity without introduction of dislocations or defects due to lattice mismatch.

【００４０】この実施形態のＳｉ、Ｇｅ、Ｃの組成、
歪、バンドオフセットについて詳細に説明しておく。図
１０の点線は、ＳｉＧｅＣ層に0.25％の引っ張り歪が加
わるような組成を示している。一般に、Ｇｅの組成をＣ
の組成の8.2倍でシリコンに格子整合するのであるか
ら、８．２倍よりも小さくすることでＳｉＧｅＣに引っ
張り歪みを導入することができる。また、Ｃの組成をx
としたとき、Ｇｅの組成を8.2x-0.12とした場合、Ｓｉ
ＧｅＣ層の格子定数をＳｉの格子定数より0.25％小さく
することができる。The composition of Si, Ge, C of this embodiment
The distortion and the band offset will be described in detail. The dotted line in FIG. 10 indicates such a composition that a 0.25% tensile strain is applied to the SiGeC layer. Generally, the composition of Ge is C
Since the lattice matching with silicon is 8.2 times as large as the composition of the above, tensile strain can be introduced into SiGeC by making it smaller than 8.2 times. The composition of C is x
When the composition of Ge is 8.2x-0.12, Si
The lattice constant of the GeC layer can be made 0.25% smaller than the lattice constant of Si.

【００４１】図１０の点線は、ＳｉＧｅＣ層に0.25％の
引っ張り歪が加わった場合の、ＳｉＧｅＣ層とＳｉ層の
間の伝導帯、ならびに価電子帯のバンドオフセットが変
化する様子を示している。The dotted line in FIG. 10 shows how the conduction band between the SiGeC layer and the Si layer and the band offset of the valence band change when 0.25% tensile strain is applied to the SiGeC layer.

【００４２】図１０より、無歪み系の場合と同じく、Ｓ
ｉＧｅＣ層とＳｉ層の界面では価電子帯にはバンド不連
続がなく、伝導帯にのみバンド不連続が形成されること
がわかる。Ｃの組成が2％以下の場合は伝導帯のバンド
不連続は無歪みの場合とほとんど同じであり、Ｃの組成
とＧｅの組成の比が格子整合の条件を満足する値からず
れても、格子整合系と同じ素子特性を得ることができ
る。このことは、ＳｉＧｅＣ層を結晶成長する際のＣの
組成とＧｅの組成の制御の面から見て、条件に幅を持た
せることができることを意味し、ＳｉＧｅＣ層の結晶成
長を容易にする。また、Ｃの組成が2％以上の場合、無
歪みの場合と比べて、同じＣの組成でもバンド不連続が
大きくとることができる。これにより、バンド不連続を
より大きくとる必要がある場合にも対応することができ
る。From FIG. 10, as in the case of the distortion-free system, S
It can be seen that at the interface between the iGeC layer and the Si layer, there is no band discontinuity in the valence band and band discontinuity is formed only in the conduction band. When the composition of C is 2% or less, the band discontinuity of the conduction band is almost the same as in the case of no distortion. Even if the ratio of the composition of C to the composition of Ge deviates from a value satisfying the condition of lattice matching, The same element characteristics as those of the lattice matching system can be obtained. This means that the conditions can be varied in terms of controlling the composition of C and the composition of Ge when growing the crystal of the SiGeC layer, and the crystal growth of the SiGeC layer is facilitated. Further, when the composition of C is 2% or more, the band discontinuity can be increased even with the same composition of C, as compared with the case of no distortion. Thus, it is possible to cope with a case where it is necessary to increase the band discontinuity.

【００４３】ここでは、ＳｉＧｅＣの格子定数をＳｉよ
りも小さくして使用してはいるが、層の厚みは格子緩和
が起こらず歪みが蓄積される程度にしているので、転位
等の結晶欠陥により素子の信頼性が低下することはな
い。Here, although the lattice constant of SiGeC is used smaller than that of Si, the thickness of the layer is set to such a degree that lattice relaxation does not occur and strain is accumulated. The reliability of the device does not decrease.

【００４４】（実施形態３）先に述べた実施形態１で
は、ＳｉＧｅＣ層をシリコンに格子整合させたものを用
い、ヘテロ界面におけるバンド不連続の部分に、電子も
しくは正孔を閉じ込めて、キャリアとして用いて電界効
果型トランジスタを形成した例である。次に、この実施
形態では、キャリアを閉じ込める領域を、ヘテロ界面で
はなく、Ｓｉ／ＳｉＧｅＣ／Ｓｉもしくは、Ｓｉ／Ｓｉ
Ｇｅ／Ｓｉの構造で量子井戸構造を形成し、障壁層では
さまれる量子井戸（ＳｉＧｅＣ、ＳｉＧｅ）をチャネル
として、トランジスタとするものである。この系では、
キャリアの閉じ込め効率が向上し、混晶比の小さな格子
整合系を用いてトランジスタを実現するものである。(Embodiment 3) In Embodiment 1 described above, a SiGeC layer lattice-matched to silicon is used, and electrons or holes are confined in a band discontinuity portion at a hetero interface to serve as carriers. This is an example in which a field-effect transistor is formed by using the same. Next, in this embodiment, the region for confining the carrier is not Si / SiGeC / Si or Si / Si
A transistor is formed by forming a quantum well structure with a Ge / Si structure and using a quantum well (SiGeC, SiGe) sandwiched between barrier layers as a channel. In this system,
The present invention realizes a transistor using a lattice-matching system with improved carrier confinement efficiency and a small mixed crystal ratio.

【００４５】図７に本実施形態であるＨＣＭＯＳの構造
断面図を示す。シリコン基板７０上に、ＮＭＯＳとＰＭ
ＯＳとが形成されたＣＭＯＳ構造である。この構造で
は、シリコン基板７０上に形成されたｐウェル７１及び
ｎウェル７２、その上に、Ｖ族元素が高濃度にドーピン
グされたδドープ層を有するシリコン層７３ｎ、７３ｐ
については、実施形態１（図１）に記載したものと同じ
である。このシリコン層７３ｎ、７３ｐ上のＮＭＯＳの
構造から説明する。FIG. 7 is a sectional view showing the structure of the HCMOS according to the present embodiment. NMOS and PM on a silicon substrate 70
It is a CMOS structure in which an OS is formed. In this structure, a p-well 71 and an n-well 72 formed on a silicon substrate 70, and silicon layers 73n and 73p having a δ-doped layer on which a group V element is doped at a high concentration.
Are the same as those described in the first embodiment (FIG. 1). The structure of the NMOS on the silicon layers 73n and 73p will be described.

【００４６】ＮＭＯＳは、シリコン層７３ｎ上に、シリ
コンに格子整合する組成のＳｉＧｅＣ７４ｎを形成し、
さらにＳｉ層７５ｎを積層することにより、伝導帯のバ
ンド不連続ΔＥcによる量子井戸を形成する。このＳｉ
ＧｅＣ２４ｎの量子井戸層中に２次元電子ガス（２ＤＥ
Ｇ）を閉じ込め、キャリアとするわけである。キャリア
の閉じ込め効率は、井戸層となるＳｉＧｅＣ７４ｎ層の
膜厚が小さいため、実施形態１より向上し、混晶比の小
さな系で実現できる。そのため、混晶化に伴う合金化散
乱などのキャリアとなる電子の移動度を劣化させる要因
を抑制できる。The NMOS forms SiGeC 74n having a composition lattice-matched to silicon on the silicon layer 73n.
Further, by stacking the Si layer 75n, a quantum well is formed by the band discontinuity ΔEc of the conduction band. This Si
A two-dimensional electron gas (2DE) is placed in a GeC24n quantum well layer.
G) is confined and used as a carrier. Since the thickness of the SiGeC74n layer serving as the well layer is small, the carrier confinement efficiency is improved as compared with the first embodiment, and can be realized in a system having a small mixed crystal ratio. Therefore, it is possible to suppress a factor that deteriorates the mobility of electrons serving as carriers, such as alloying scattering caused by the mixed crystal.

【００４７】ＰＭＯＳは、先に説明したＮＭＯＳとほぼ
同じ構成になっている。前述のシリコン層７３ｐ上に、
格子整合したＳｉＧｅＣ７４ｐ及びＳｉ層７５ｐを積層
し、さらにその上に、ＳｉＧｅ層７６ｐ、Ｓｉ層７７ｐ
を積層する。ＰＭＯＳの場合は、キャリアは正孔となる
が、この正孔のチャネルは、Ｓｉ層７５ｐとＳｉ層７７
ｐとに挟まれたＳｉＧｅ層７６ｐの量子井戸となる価電
子帯のバンドに正孔が２次元的に閉じ込められ、チャネ
ルを形成している。ＳｉＧｅ層７６ｐもシリコン層に比
べて正孔の移動度が大きく、このＰＭＯＳのスイッチン
グ速度も大きくなる。The PMOS has almost the same configuration as the NMOS described above. On the aforementioned silicon layer 73p,
A lattice-matched SiGeC 74p and a Si layer 75p are stacked, and further thereon, a SiGe layer 76p and a Si layer 77p
Are laminated. In the case of the PMOS, the carriers are holes, and the channels of the holes are formed by the Si layer 75p and the Si layer 77.
Holes are two-dimensionally confined in a valence band serving as a quantum well of the SiGe layer 76p sandwiched between p and p to form a channel. The SiGe layer 76p also has a higher hole mobility than the silicon layer, and the switching speed of the PMOS is also higher.

【００４８】さらに表面にはシリコン酸化膜からなるゲ
ート絶縁膜８２ｐが形成されている。ゲート電極８４ｐ
の両側にはソース・ドレイン層８３ｐが形成され、量子
井戸ＳｉＧｅ層７６ｐを走行する正孔はゲート電極８４
ｐに印加される電圧により制御されている。Further, a gate insulating film 82p made of a silicon oxide film is formed on the surface. Gate electrode 84p
Are formed on both sides of the gate electrode 84p. Holes running in the quantum well SiGe layer 76p are formed on both sides of the gate electrode 84p.
It is controlled by the voltage applied to p.

【００４９】これらの積層構造、エピタキシャル成長に
よって形成され、ＮＭＯＳとＰＭＯＳとの間は、トレン
チ分離による溝があり、この溝はＳｉＯ２酸化膜８０に
より埋め込まれることにより、ＮＭＯＳ、ＰＭＯＳは、
電気的に分離されている。These laminated structures are formed by epitaxial growth, and a trench is formed between the NMOS and the PMOS by trench isolation. The trench is buried by the SiO 2 oxide film 80, so that the NMOS and the PMOS are
Electrically isolated.

【００５０】実施形態１と同じように、Ｓｉ基板上にＳ
ｉ基板に格子整合するＳｉＧｅＣを用いて、伝導帯のバ
ンド不連続を形成し、速度の大きいＮＭＯＳと、ＳｉＧ
ｅを用いて価電子帯のバンド不連続を形成して速度の大
きいＰＭＯＳとを集積することにより、高性能なＨＣＯ
Ｓを実現することができる。この実施形態では、ＳｉＧ
ｅＣ，ＳｉＧｅを各々量子井戸としてキャリアを閉じ込
めて用いている。As in the first embodiment, the S
Using SiGeC lattice-matched to the i-substrate, a conduction band discontinuity is formed, and a high-speed NMOS and SiG
e to form a valence band discontinuity and integrate with a high-speed PMOS to provide a high-performance HCO
S can be realized. In this embodiment, the SiG
eC and SiGe are used as quantum wells by confining carriers.

【００５１】これによりキャリアの閉じ込め効率を大き
くすることが可能である。この実施形態の場合も、素子
のスピードが要求されるところにこのＨＣＭＯＳを用
い、それ以外には、通常のシリコン基板上に形成したＣ
ＭＯＳを作製すればよく、Ｓｉ基板上に直接作製したＭ
ＯＳ型電界効果トランジスタとの集積をも可能にするこ
とができる。This makes it possible to increase the carrier confinement efficiency. Also in the case of this embodiment, the HCMOS is used where the speed of the element is required.
It is only necessary to fabricate a MOS, and M fabricated directly on a Si substrate
Integration with an OS-type field-effect transistor can also be achieved.

【００５２】（実施形態４）図６を用いて図１に示した
ＨＣＭＯＳの製造方法について説明する。図６は図１の
ＨＣＭＯＳの製造工程断面図である。(Embodiment 4) A method of manufacturing the HCMOS shown in FIG. 1 will be described with reference to FIG. FIG. 6 is a sectional view showing the manufacturing process of the HCMOS of FIG.

【００５３】（ａ）のように、シリコン基板６０にｐウ
ェル６１、ｎウェル６２をイオン注入により形成する。
そして、このウェル６１／６２上に、ＵＨＶーＣＶＤ法
によりδドープ層を含むシリコン層６３、ＳｉＧｅＣ
（Ｇｅ：３６％、Ｃ：４％）層６４、ＳｉＧｅ層６５、
シリコン層６６を成長させる（ｂ）。As shown in FIG. 5A, a p-well 61 and an n-well 62 are formed in a silicon substrate 60 by ion implantation.
Then, a silicon layer 63 including a δ-doped layer is formed on the wells 61/62 by a UHV-CVD method.
(Ge: 36%, C: 4%) layer 64, SiGe layer 65,
A silicon layer 66 is grown (b).

【００５４】ＰＭＯＳ、ＮＭＯＳとを電気的に分離する
ために、トレンチ分離溝１００を形成した後（ｃ）、こ
の溝をシリコン酸化膜で埋め、また、シリコン層６６の
表面を酸化してゲート酸化膜用のＳｉＯ２膜６７ｎ／６
７ｐを形成する（ｄ）。In order to electrically isolate the PMOS and the NMOS, after forming a trench isolation groove 100 (c), the trench is filled with a silicon oxide film, and the surface of the silicon layer 66 is oxidized to form a gate oxide. SiO2 film 67n / 6 for film
7p is formed (d).

【００５５】この後、ＮＭＯＳ側には、Ｐリンイオンの
注入により、ソース領域６９ｓ、ドレイン領域６９ｄを
形成し、ＰＭＯＳ側には、Ｂボロンイオンの注入によ
り、ソース領域７０ｓ、ドレイン領域７０ｄを形成する
（ｅ）。ＮＭＯＳのソース・ドレイン領域の深さは少な
くともＳｉＧｅＣ層よりも深ければよく、ＰＭＯＳのソ
ース・ドレイン領域の深さは、少なくともＳｉＧｅ６５
よりも深ければよい。これは、ＳｉＧｅＣ層６４、Ｓｉ
Ｇｅ層６５内にチャネルが形成されるためである。Thereafter, a source region 69s and a drain region 69d are formed on the NMOS side by implanting P phosphorus ions, and a source region 70s and a drain region 70d are formed on the PMOS side by implanting B boron ions. (E). The depth of the source / drain region of the NMOS should be at least deeper than the SiGeC layer, and the depth of the source / drain region of the PMOS should be at least SiGe65.
It is better if it is deeper. This is because the SiGeC layer 64, Si
This is because a channel is formed in the Ge layer 65.

【００５６】この後、ゲート酸化膜６７ｎ／６７ｐをパ
ターニングし、開口部にゲート電極７１ｎ／７１ｐ、ソ
ース電極７２ｓ／７３ｓ、ドレイン電極７２ｄ／７３ｄ
を形成してＮＭＯＳ、ＰＭＯＳが形成され、ＨＣＭＯＳ
ができる。Thereafter, the gate oxide films 67n / 67p are patterned, and the gate electrodes 71n / 71p, the source electrodes 72s / 73s, and the drain electrodes 72d / 73d are formed in the openings.
To form an NMOS and a PMOS.
Can be.

【００５７】このように、製造方法においても、ＮＭＯ
Ｓ、ＰＭＯＳで異なったチャネルとなるものの、結晶成
長は１回でよく、簡単に製造することができる。As described above, also in the manufacturing method, the NMO
Although different channels are used for S and PMOS, the crystal growth only needs to be performed once and it can be easily manufactured.

【００５８】（実施形態５）実施形態３の製造方法を図
８を用いて説明する。Embodiment 5 A manufacturing method according to Embodiment 3 will be described with reference to FIG.

【００５９】図８には、図７でしめしたＨＣＭＯＳの製
造方法を示す。ＳｉＧｅＣ７４及びＳｉＧｅ７６の間に
Ｓｉ層７５を成長し、ＳｉＧｅＣ、ＳｉＧｅのともに伝
導帯、価電子帯の各々のバンドで量子井戸を形成するよ
うな構造をとっている。ＳｉＧｅＣ層、ＳｉＧｅ層は、
量子井戸となるように膜厚は１０ｎｍ以下としている。
その他は、図６の場合とほぼ同一の工程で作製される。FIG. 8 shows a method of manufacturing the HCMOS shown in FIG. A Si layer 75 is grown between the SiGeC 74 and the SiGe 76, and both the SiGeC and SiGe have a structure in which a quantum well is formed in each of the conduction band and the valence band. The SiGeC layer and the SiGe layer are
The film thickness is set to 10 nm or less so as to form a quantum well.
Others are manufactured in substantially the same steps as those in FIG.

【００６０】（ａ）のように、シリコン基板７０にｐウ
ェル７１、ｎウェル７２をイオン注入により形成する。
そして、このウェル７１／７２上に、ＵＨＶーＣＶＤ法
によりδドープ層を含む第１のシリコン層７３、ＳｉＧ
ｅＣ（Ｇｅ：３６％、Ｃ：４％）層７４、第２のＳｉ層
７５、ＳｉＧｅ層７６、第３のシリコン層７７を成長さ
せる（ｂ）。As shown in (a), a p-well 71 and an n-well 72 are formed in a silicon substrate 70 by ion implantation.
Then, a first silicon layer 73 including a δ-doped layer is formed on the wells 71/72 by a UHV-CVD method.
An eC (Ge: 36%, C: 4%) layer 74, a second Si layer 75, a SiGe layer 76, and a third silicon layer 77 are grown (b).

【００６１】ＰＭＯＳ、ＮＭＯＳとを電気的に分離する
ために、トレンチ分離溝８０ａを形成した後、この溝を
シリコン酸化膜で埋め、また、シリコン層７７の表面を
酸化してゲート酸化膜用のＳｉＯ２膜８１ｎ／８１ｐを
形成する（ｃ）。In order to electrically isolate the PMOS and NMOS, a trench isolation groove 80a is formed, and then this trench is filled with a silicon oxide film, and the surface of the silicon layer 77 is oxidized to form a gate oxide film. An SiO2 film 81n / 81p is formed (c).

【００６２】この後、ＮＭＯＳ側には、Ｐリンイオンの
注入により、ソース領域７９ｎ、ドレイン領域７９ｎを
形成し、ＰＭＯＳ側には、Ｂボロンイオンの注入によ
り、ソース領域７９ｐ、ドレイン領域７９ｐを形成する
（ｄ）。ＮＭＯＳのソース・ドレイン領域７９ｎの深さ
は少なくともＳｉＧｅＣ層７４ｎよりも深ければよく、
ＰＭＯＳのソース・ドレイン領域７９ｐの深さは、少な
くともＳｉＧｅ７６ｐよりも深ければよい。これは、Ｓ
ｉＧｅＣ層７４ｎ、ＳｉＧｅ層７６ｐ内にチャネルが形
成されるためである。Thereafter, a source region 79n and a drain region 79n are formed on the NMOS side by implanting P phosphorus ions, and a source region 79p and a drain region 79p are formed on the PMOS side by implanting B boron ions. (D). The depth of the source / drain region 79n of the NMOS may be at least deeper than the SiGeC layer 74n.
The depth of the source / drain region 79p of the PMOS may be at least deeper than the SiGe 76p. This is S
This is because a channel is formed in the iGeC layer 74n and the SiGe layer 76p.

【００６３】この後、ゲート酸化膜８１ｎ／８１ｐをパ
ターニングし、開口部にゲート電極８４ｎ／８４ｐ、ソ
ース電極・ドレイン電極８３ｎ／８３ｐを形成してＮＭ
ＯＳ、ＰＭＯＳが形成され、ＨＣＭＯＳができる。Thereafter, the gate oxide films 81n / 81p are patterned to form gate electrodes 84n / 84p and source / drain electrodes 83n / 83p in the openings to form NM.
OS and PMOS are formed, and HCMOS is completed.

【００６４】ここでは、ＮＭＯＳのチャネルをＳｉＧｅ
Ｃ７４ｎ層とし、ＰＭＯＳのチャネルをＳｉＧｅ層７６
ｐとしている。そのためにＳｉＧｅＣ層７４はシリコン
層７３ｎ、シリコン層７５ｎで挟まれ、ＳｉＧｅ層７６
ｐは、シリコン層シリコン層ではさまれている。チャネ
ルとなるＳｉＧｅＣ層７４ｎ、ＳｉＧｅ層７６ｐの膜厚
はそれぞれ３ｎｍに設定している。Here, the channel of the NMOS is SiGe
C74n layer, and the channel of PMOS is SiGe layer 76.
p. Therefore, the SiGeC layer 74 is sandwiched between the silicon layer 73n and the silicon layer 75n, and the SiGe layer 76
p is sandwiched between silicon layers. The thickness of each of the SiGeC layer 74n and the SiGe layer 76p serving as a channel is set to 3 nm.

【００６５】この製造方法においても、ＮＭＯＳ、ＰＭ
ＯＳで異なったチャネルとなるものの、結晶成長は１回
でよく、簡単に製造することができる。Also in this manufacturing method, NMOS, PM
Although different channels are used in the OS, the crystal growth only needs to be performed once and it can be easily manufactured.

【００６６】[0066]

【発明の効果】本発明によれば、Ｓｉに格子整合したＳ
ｉ_1-x-yＧｅ_xＣ_y（０≦ｘ≦１，０≦ｙ≦１）で形成さ
れるヘテロ界面により２ＤＥＧと２ＤＨＧが形成される
ので、Ｐ型電界効果型トランジスタ、Ｎ型電界効果型ト
ランジスタを構成でき、これらをあわせるとＣＭＯＳが
実現できる。ここで、バンドギャップエネルギーの制御
によるバンド不連続の形成と、歪の印加によるバンド不
連続の形成と２通りの方法が可能であるが、いずれの場
合も、格子緩和を伴うことの無い格子整合系で実現でき
る。したがって、高速で、信頼性が高い優れた特性の半
導体装置を実現することができる。According to the present invention, S lattice-matched to Si
Since 2DEG and 2DHG are formed by the hetero interface formed by i _1-xy Ge _x C _y (0 ≦ x ≦ 1, 0 ≦ y ≦ 1), a P-type field effect transistor and an N-type field effect transistor And CMOS can be realized by combining them. Here, two methods of forming a band discontinuity by controlling the band gap energy and forming a band discontinuity by applying a strain are possible, but in any case, lattice matching without lattice relaxation is performed. System. Therefore, a semiconductor device with high speed, high reliability, and excellent characteristics can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の格子整合系ＳｉＧｅＣ−ＨＣＭＯＳの
構造断面図FIG. 1 is a structural sectional view of a lattice-matched SiGeC-HCMOS of the present invention.

【図２】本発明のＳｉＧｅＣの格子歪およびバンドギャ
ップエネルギーの組成依存性を示す図FIG. 2 is a diagram showing the composition dependence of lattice strain and band gap energy of SiGeC of the present invention.

【図３】本発明のＳｉＧｅＣのバンド構造と結晶構造の
組成依存性を示す図FIG. 3 is a diagram showing the composition dependency of the band structure and the crystal structure of SiGeC of the present invention.

【図４】本発明の格子整合系ＳｉＧｅＣ−ＨＣＭＯＳの
バンドーラインナップを示す図FIG. 4 is a diagram showing a band-up lineup of a lattice-matched SiGeC-HCMOS of the present invention.

【図５】従来のＳｉＧｅ／Ｓｉ系によるＨＢＴとＭＯＤ
ＦＥＴのバンド構造図と、ヘテロ界面に導入される格子
不整合歪による転位等の欠陥を示す図FIG. 5 shows a conventional SiGe / Si-based HBT and MOD.
Diagram showing FET band structure and defects such as dislocations due to lattice mismatch strain introduced at the hetero interface

【図６】本発明のＳｉＧｅＣ−ＨＣＭＯＳの製造工程断
面図FIG. 6 is a sectional view showing a manufacturing process of the SiGeC-HCMOS of the present invention.

【図７】本発明のＳｉＧｅＣ−ＨＣＭＯＳの構造断面図FIG. 7 is a structural sectional view of a SiGeC-HCMOS of the present invention.

【図８】本発明のＳｉＧｅＣ−ＨＣＭＯＳの製造工程断
面図FIG. 8 is a sectional view showing a manufacturing process of the SiGeC-HCMOS of the present invention.

【図９】シリコンに格子整合するＳｉ、Ｇｅ、Ｃの組成
を示す図FIG. 9 is a diagram showing compositions of Si, Ge, and C lattice-matched to silicon.

【図１０】カーボン組成に対する価電子帯バンドオフセ
ット、伝導帯のバンドオフセットを示す図FIG. 10 is a diagram showing a valence band offset and a conduction band offset with respect to a carbon composition.

【符号の説明】[Explanation of symbols]

１０ シリコン基板 １１ ｐウェル １２ ｎウェル １３ｎ シリコン層 １３ｐ シリコン層 １４ｎ ＳｉＧｅＣ層 １４ｐ ＳｉＧｅＣ層 １５ｎ ＳｉＧｅ層 １５ｐ ＳｉＧｅ層 １６ｎ ソースドレイン領域 １６ｐ ソースドレイン領域 １７ｎ シリコン層 １７ｐ シリコン層 １８ｎ ゲート電極 １８ｐ ゲート電極 １９ｎ ゲート酸化膜 １９ｐ ゲート酸化膜 Reference Signs List 10 silicon substrate 11 p-well 12 n-well 13n silicon layer 13p silicon layer 14n SiGeC layer 14p SiGeC layer 15n SiGe layer 15p SiGe layer 16n source / drain region 16p source / drain region 17n silicon layer 17p silicon layer 18n gate electrode 18p gate electrode Film 19p Gate oxide film

───────────────────────────────────────────────────── フロントページの続き (72)発明者 能澤 克弥 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 熊渕 康仁 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Katsuya Nozawa 1006 Kadoma Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Inventor Yasuhito Kubuchi 1006 Kadoma Kadoma, Kadoma City, Osaka Matsushita Electric Industrial Co., Ltd. Inside

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】ＳｉとＳｉ_1-x-yＧｅ_xＣ_y（０≦ｘ≦１，
０＜ｙ≦１）とのヘテロ界面に閉じ込められた電荷を、
電極から印加した電位により制御する電界効果型トラン
ジスタ。(1) Si and Si _1-xy Ge _x C _y (0 ≦ x ≦ 1,
0 <y ≦ 1), the charge confined at the hetero interface is
A field-effect transistor controlled by a potential applied from an electrode. 【請求項２】ＳｉとＳｉ_1-x-yＧｅ_xＣ_y（０≦ｘ≦１，
０＜ｙ≦１）とのヘテロ界面に閉じ込められた負の電荷
を制御する請求項１に記載の電界効果型トランジスタ。Wherein Si and _{Si 1-xy Ge x C y} (0 ≦ x ≦ 1,
2. The field effect transistor according to claim 1, wherein a negative charge confined at a hetero interface with 0 <y ≦ 1) is controlled. 【請求項３】Ｓｉ_1-x-yＧｅ_xＣ_y（０≦ｘ≦１，０＜ｙ
≦１）上にＳｉＧｅ、Ｓｉ層を備え、前記ＳｉＧｅとＳ
ｉとのヘテロ界面に閉じ込められた正の電荷を制御する
請求項２に記載の電界効果型トランジスタ。3. The method according to claim 1, wherein Si _1-xy Ge _x C _y (0 ≦ x ≦ 1, 0 <y
≦ 1) a SiGe and a Si layer on the SiGe and S
3. The field effect transistor according to claim 2, wherein a positive charge confined at a hetero interface with i is controlled. 【請求項４】Ｓｉ基板上にＳｉ_1-x-yＧｅ_xＣ_y（０≦ｘ
≦１，０≦ｙ≦１）の組成の異なる複数の層を備え、ヘ
テロ界面に閉じ込められた電荷を酸化膜上の電極から印
加した電位により制御する電界効果型トランジスタ。4. The method according to claim 1, wherein a Si _1-xy Ge _x C _y (0 ≦ x
≦ 1, 0 ≦ y ≦ 1) A field-effect transistor comprising a plurality of layers having different compositions and controlling charges confined at a heterointerface by a potential applied from an electrode on an oxide film. 【請求項５】Ｓｉ基板上にＳｉ_1-x-yＧｅ_xＣ_y（０≦ｘ
≦１，０≦ｙ≦１）の組成の異なる複数の層を備え、前
記Ｓｉ_1-x-yＧｅ_xＣ_y膜を前記Ｓｉ基板にほぼ格子整合
するｘ及びｙとし、さらに、前記Ｓｉ_1-x-yＧｅ_xＣ_y膜
のバンドギャップエネルギーを制御して伝導帯および価
電子帯の不連続を形成し、電子または正孔のチャンネル
とする請求項４に記載の電界効果型トランジスタ。5. A method according to claim 1, wherein a Si _1-xy Ge _x C _y (0 ≦ x
≦ 1,0 ≦ y ≦ 1) comprising a plurality of layers having different compositions of the Si _1-xy Ge _x C _y film with x and y which is substantially lattice-matched to the Si substrate, and further, the Si _1-xy 5. The field-effect transistor according to claim 4, wherein the band gap energy of the Ge _x C _y film is controlled to form a discontinuity in a conduction band and a valence band to serve as an electron or hole channel. 【請求項６】Ｓｉ基板上にＳｉ_1-x-yＧｅ_xＣ_y（０≦ｘ
≦１，０≦ｙ≦１）の組成の異なる複数の層を備え、前
記Ｓｉ基板上のＳｉ_1-x-yＧｅ_xＣ_y層の組成が、前記Ｓ
ｉ基板より格子定数が小さく、格子緩和を起こさない膜
厚に設定し、前記Ｓｉ１−ｘ−ｙＧｅｘＣｙ層を歪によ
り隣接する層との伝導帯のバンド不連続を増加させる請
求項１に記載の電界効果型トランジスタ。6. The method according to claim 6, wherein the Si _1-xy Ge _x C _y (0 ≦ x
≦ 1,0 ≦ y ≦ 1) comprising a plurality of layers having different compositions, the composition of Si _1-xy Ge _x C _y layer on the Si substrate, the S
The electric field according to claim 1, wherein the lattice constant is set smaller than that of the i-substrate, and the film thickness is set so as not to cause lattice relaxation. Effect type transistor. 【請求項７】Ｓｉ_1-x-yＧｅ_xＣ_y（０≦ｘ≦１，０＜ｙ
≦１）層と、前記Ｓｉ_{1 -x-y}Ｇｅ_xＣ_y層を挟むように設
けられた障壁層とを有し、前記Ｓｉ_1-x-yＧｅ_xＣ _yに閉
じ込められた電荷を、電極から印加した電位により制御
する電界効果型トランジスタ。7. Si_1-xyGe_xC_y(0 ≦ x ≦ 1, 0 <y
≦ 1) layer and the Si_{1 -xy}Ge_xC_ySet between the layers
A barrier layer,_1-xyGe_xC _yClosed to
Controlling the trapped charge by the potential applied from the electrode
Field effect transistor. 【請求項８】ＳｉＧｅ層と、前記ＳｉＧｅ層を挟むよう
に設けられた障壁層とを有し、前記ＳｉＧｅ層に閉じ込
められた負の電荷を制御する電界効果型トランジスタ。8. A field-effect transistor having a SiGe layer and a barrier layer provided so as to sandwich the SiGe layer, and controlling a negative charge confined in the SiGe layer.