JPH1011477A - 集積回路のシミュレーション用入力ファイルの作成装置 - Google Patents

Abstract

(57)【要約】 【課題】 高精度なシミュレーション結果を得ることが
可能な入力ファイルを作成する。 【解決手段】 シミュレーション対象となる集積回路の
回路情報を回路情報入力手段１から入力して回路情報フ
ァイルａを作成する。ネットリスト生成手段２は、サブ
サーキットライブラリｂを利用して、回路情報ファイル
ａに含まれる各論理素子をトランジスタレベルの回路構
成要素に置換してネットリストｃを生成する。プロセス
パラメータライブラリｄ内には、酸化膜厚や不純物濃度
などのプロセスパラメータを複数のモデルごとにそれぞ
れ用意する。入力ファイル生成手段３は、ネットリスト
ｃ内の各トランジスタについて、モデル選択テーブルｆ
を参照することによりトランジスタサイズに基づく特定
のモデルを選択し、選択モデルについてのプロセスパラ
メータを個々のトランジスタに設定してシミュレーショ
ン用入力ファイルｅを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はシミュレーション用
入力ファイルの作成装置に関し、特に、集積回路の設計
段階において、設計途中の集積回路に対するシミュレー
ションを実行するために、回路シミュレータに対して与
える入力ファイルを作成する装置に関する。

【０００２】

【従来の技術】集積回路の設計作業は、通常、専用のＣ
ＡＤシステムを利用して行われる。このＣＡＤシステム
には、過去の設計資産として、様々なデータライブラリ
が構築されており、設計者は、このデータライブラリの
データを適宜利用しながら、目的となる機能をもった新
たな集積回路を設計することになる。一般に、集積回路
は、膨大な数の論理素子や順序回路などから構成されて
いるため、設計途中で適宜回路シミュレーションを行
い、その結果に基づいて設計を変更する、という作業が
繰り返される。

【０００３】集積回路に対するシミュレーションは、通
常、専用の回路シミュレータを用いて行われる。このよ
うな専用の回路シミュレータとしては、たとえば「ＳＰ
ＩＣＥ」などの装置が広く知られている。この種の回路
シミュレータでシミュレーションを行う場合、予め、シ
ミュレーション用入力ファイルを作成し、この入力ファ
イルを回路シミュレータに与える必要がある。シミュレ
ーション用入力ファイルは、シミュレーションの対象と
なる回路構成を示すネットリストや、半導体製造プロセ
スにおける酸化膜厚、不純物濃度といったプロセスパラ
メータなどを示す情報から構成されるファイルである。
回路シミュレータは、この入力ファイルに含まれている
情報に基づいて、仮想の半導体デバイスを構築し、この
仮想デバイス内で起こる物理現象をシミュレートするこ
とになる。

【０００４】

【発明が解決しようとする課題】上述したように、回路
シミュレータが行うシミュレーションは、予め用意した
シミュレーション用入力ファイルに基づく演算処理とい
う形で実行される。したがって、シミュレーション結果
の良否は、この入力ファイルの良否で決まることにな
り、より正確な入力ファイルを作成する作業は非常に重
要である。しかしながら、実際の物理現象を支配するプ
ロセスパラメータは多数存在し、これらすべてのプロセ
スパラメータを考慮してシミュレーション用入力ファイ
ルを作成することは、現実的に不可能である。このた
め、通常、ごく限定されたプロセスパラメータのみを考
慮して入力ファイルを作成しているのが現状である。し
たがって、従来の手法で作成されたシミュレーション用
入力ファイルを用いた回路シミュレーションには限界が
あり、理想的な精度をもったシミュレーション結果を得
ることは困難である。

【０００５】そこで本発明は、より高精度なシミュレー
ション結果を得ることが可能なシミュレーション用入力
ファイルを容易に作成することができる集積回路のシミ
ュレーション用入力ファイルの作成装置を提供すること
を目的とする。

【０００６】

【課題を解決するための手段】

(1) 本発明の第１の態様は、シミュレーションの対象
となる集積回路を論理素子の集合として表現した回路情
報を入力し、回路情報ファイルを生成する回路情報入力
手段と、個々の論理素子をトランジスタレベルの回路構
成要素に置換するためのサブサーキットの集合からなる
サブサーキットライブラリを利用して、回路情報ファイ
ルに含まれる各論理素子をトランジスタレベルの回路構
成要素に置換し、ネットリストを生成するネットリスト
生成手段と、半導体製造プロセスにおけるプロセスパラ
メータの集合からなるプロセスパラメータライブラリを
利用して、ネットリストに含まれるトランジスタレベル
の各回路構成要素についてのプロセスパラメータを設定
し、設定したプロセスパラメータとネットリストとによ
りシミュレーション用入力ファイルを生成するシミュレ
ーション用入力ファイル生成手段と、を備え、シミュレ
ーションを実行する回路シミュレータに対して与えるシ
ミュレーション用入力ファイルを作成する装置におい
て、プロセスパラメータライブラリ内に、プロセスパラ
メータとして複数のモデルを用意し、トランジスタのサ
イズに基づいて特定のモデルを選択するためのモデル選
択テーブルを用意し、入力ファイル生成手段が、ネット
リストに含まれる各トランジスタについて、そのサイズ
に基づいてモデル選択テーブルを参照して特定のモデル
を選択し、個々のトランジスタごとに選択されたモデル
に対応するプロセスパラメータを設定するようにしたも
のである。

【０００７】(2) 本発明の第２の態様は、上述の第１
の態様に係る集積回路のシミュレーション用入力ファイ
ルの作成装置において、各トランジスタのサイズをゲー
ト長Ｌもしくはゲート幅Ｗにより判断するようにしたも
のである。

【０００８】(3) 本発明の第３の態様は、上述の第１
または第２の態様に係る集積回路のシミュレーション用
入力ファイルの作成装置において、ゲート酸化膜の厚み
を示すプロセスパラメータを複数のモデルについて用意
し、サイズの大きなトランジスタについては、より厚い
酸化膜厚を示すモデルを選択するようにしたものであ
る。

【０００９】

【発明の実施の形態】以下、本発明を図示する実施形態
に基づいて説明する。図１は、本発明の一実施形態に係
る集積回路のシミュレーション用入力ファイルの作成装
置の基本構成を示すブロック図である。ここで、回路情
報入力手段１は、シミュレーションの対象となる集積回
路を論理素子の集合として表現した回路情報を入力する
手段であり、設計者が設計した集積回路を特定する情報
は、この回路情報入力手段１によって入力され、回路情
報ファイルａという形式で出力されることになる。ま
た、ネットリスト生成手段２は、この回路情報ファイル
ａにサブサーキットライブラリｂを適用してネットリス
トｃを作成する機能を有する。サブサーキットライブラ
リｂは、個々の論理素子をトランジスタレベルの回路構
成要素に置換するためのサブサーキットの集合体であ
る。回路情報ファイルａ内に含まれている個々の論理素
子は、このサブサーキットライブラリｂ内の特定のサブ
サーキットに置換され、トランジスタレベルの回路構成
要素の接続関係を示すネットリストｃが作成されること
になる。

【００１０】一方、入力ファイル生成手段３は、プロセ
スパラメータの集合からなるプロセスパラメータライブ
ラリｄを利用して、ネットリストｃに含まれるトランジ
スタレベルの各回路構成要素についてのプロセスパラメ
ータを設定し、設定したプロセスパラメータとネットリ
ストｃとによりシミュレーション用入力ファイルｅを生
成する機能を有する。ここで、プロセスパラメータと
は、半導体製造プロセスに関連した種々の物理的あるい
は電気的なパラメータであり、たとえば、ＭＯＳトラン
ジスタのゲート酸化膜の膜厚値、半導体基板の不純物濃
度値、ＭＯＳトランジスタがＯＮ／ＯＦＦするときのし
きい値電圧値、などを示すものである。いわば、ネット
リストｃが、集積回路をトランジスタレベルの回路構成
要素で表すための平面図形を含むデータであるのに対
し、プロセスパラメータは、この個々の平面図形の有す
る物理的／電気的な性質を示すものと言うことができ
る。結局、入力ファイル生成手段３により生成されるシ
ミュレーション用入力ファイルｅは、回路の平面図形を
示すネットリストｃと、半導体製造プロセスによって定
まる各平面図形の物理的／電気的な性質を示すプロセス
パラメータとを含んだ情報ファイルになり、このシミュ
レーション用入力ファイルｅが回路シミュレータに与え
られ、実際の回路シミュレーションが実行されることに
なる。

【００１１】上述のように、プロセスパラメータは、半
導体製造プロセスによって定まるパラメータであり、通
常は、１枚の半導体基板上に形成されるすべてのトラン
ジスタに対して共通して適用されるパラメータになる。
たとえば、ゲート酸化膜の膜厚などは、Ｐ型トランジス
タとＮ型トランジスタとの間で異なる膜厚が設定される
ことはあるものの、同一の半導体基板上に形成される同
型のトランジスタについては、通常、全く同一の膜厚が
設定される。同様に、不純物濃度値といったパラメータ
も、同一基板上では同一の値が設定され、個々のトラン
ジスタごとに異なった値が設定されることはない。これ
は、半導体製造プロセスにおいては、通常、層形成工程
や不純物拡散工程などが基板全面に対して実施されるた
め、個々の領域ごとに膜厚や不純物濃度を変えることが
できないためである。

【００１２】したがって、実際の製造プロセスによって
得られる半導体デバイスをそのまま忠実にシミュレート
するという観点からは、半導体基板全体について共通の
パラメータを用いるべきである。このため、従来は、プ
ロセスパラメータライブラリｄの中から、各トランジス
タに共通のプロセスパラメータを設定して、シミュレー
ション用入力ファイルｅを生成していた。

【００１３】本発明の基本思想は、このような従来の観
点を見直し、個々のトランジスタごとに異なるプロセス
パラメータを設定することにより、結果的に精度の高い
シミュレーション結果を得るという点にある。このよう
な基本思想は、実際の製造プロセスによって得られる半
導体デバイスをそのまま忠実にシミュレートするという
観点からは逸脱したものとなる。たとえば、２つのＰ型
ＭＯＳトランジスタＴ１，Ｔ２を同一の半導体基板上に
形成する場合、通常の半導体プレーナプロセスを考慮す
れば、両トランジスタのゲート酸化膜の厚みは同じもの
になる（もちろん、各トランジスタごとに膜厚を変える
ことも可能ではあるが、半導体基板全体について共通の
成膜工程を行うことができなくなり、現在の半導体製造
技術では現実的な製造方法とは言えなくなる）。本発明
の基本思想は、このように、忠実なシミュレーションか
らは逸脱するという点を認識した上で、敢えてトランジ
スタごとに異なるプロセスパラメータを設定し、結果的
により精度の高いシミュレーション結果を得ようという
ものである。

【００１４】本発明によれば、たとえば、同一の半導体
基板上の２つのＰ型ＭＯＳトランジスタＴ１，Ｔ２につ
いて、それぞれ異なる酸化膜厚が設定されることにな
る。より具体的には、たとえば実際の設計では、Ｐ型Ｍ
ＯＳトランジスタの酸化膜厚として、１μｍを設定する
予定であったとしよう。この場合、設計どおりにデバイ
スの製造が行われたとしたら、このデバイス内のすべて
のＰ型ＭＯＳトランジスタの酸化膜厚は１μｍとなる。
したがって、忠実なシミュレーションを行うためには、
酸化膜厚を示すプロセスパラメータとしては、当然、１
μｍなる値を設定しなければならない。ところが、本発
明では、たとえば、トランジスタＴ１についての酸化膜
厚を０．９μｍとし、トランジスタＴ２についての酸化
膜厚を１．１μｍとするようなパラメータ設定が行われ
ることになる。

【００１５】本願発明者は、トランジスタごとに共通な
正しいプロセスパラメータを設定して忠実なシミュレー
ションを実行するよりも、トランジスタごとに異なった
プロセスパラメータを設定したシミュレーションを実行
した方が、むしろ精度の高い結果を得ることができる場
合があることを見出だしたのである。特に、トランジス
タのサイズによって、異なるプロセスパラメータを設定
すると、より精度の高い結果が得られることが確認でき
た。たとえば、本来、１μｍの酸化膜厚をもつトランジ
スタであっても、サイズの小さなトランジスタＴ１につ
いては、若干小さな膜厚０．９μｍを設定し、サイズの
大きなトランジスタＴ２については、若干大きな膜厚
１．１μｍを設定すると、すべてのトランジスタに対し
て画一的に膜厚１．０μｍを設定した場合よりも、精度
の高いシミュレーション結果（すなわち、実際のデバイ
スに近い結果）が得られることになる。

【００１６】このような現象が起こる理由について、厳
密な理論解析が行われたわけではないが、本願発明者は
次のように考えている。すなわち、実際の半導体デバイ
ス内で起こっている現象を左右する物理的因子あるいは
電気的因子は、すべてを列挙できないほど多数にのぼ
り、これを限定された数のプロセスパラメータで記述す
ることは非常に困難である。たとえば、周囲の温度条
件、湿度条件や、あるいは、半導体の熱膨脹に基づく寸
法変化などは、通常のシミュレーションでは考慮されて
おらず、そのような物理量を示すプロセスパラメータは
通常は設定されない。このように、これまでのシミュレ
ーションでは考慮していなかったパラメータの中には、
トランジスタの種類やサイズに基づいて影響の程度が異
なるパラメータも含まれているものと思われる。本発明
の基本思想は、このように、考慮していないパラメータ
に含まれる因子を、考慮しているパラメータの中に反映
させるという点にある。ただ、このとき、考慮していな
いパラメータが、考慮しているパラメータに対してどの
ように作用するかを理論的に解析する必要はない。実験
的に、より精度の高いシミュレーション結果が得られる
ということが確認できれば、それで十分である。

【００１７】たとえば、上述した例では、サイズの大き
なトランジスタに対しては本来よりも若干大きな酸化膜
厚値を用い、サイズの小さなトランジスタに対しては本
来よりも若干小さな酸化膜厚値を用いるようにすると、
画一的な酸化膜厚値を用いたシミュレーション結果より
も精度の高いシミュレーション結果が得られた、という
実験的な事実に基づき、各トランジスタのサイズに応じ
て、それぞれ異なる膜厚を示すプロセスパラメータを用
いていることになる。このとき、トランジスタサイズに
応じて膜厚値を変えると、なぜ精度の高いシミュレーシ
ョン結果が得られるのか、という理論的解析は必ずしも
必要ではなく、精度の高いシミュレーション結果を得る
という本発明の目的達成のためには、そのような理論的
解析は不要である。シミュレーションの結果と、実際の
半導体デバイスについての測定結果との整合性を見なが
ら、より整合性を高めるには、各トランジスタごとにプ
ロセスパラメータをどのように設定すればよいか、とい
う経験則が得られれば、この経験則に基づいて、各トラ
ンジスタごとに最適なプロセスパラメータを設定するこ
とが可能になる。個々のプロセスパラメータは、本来、
特定の物理的な意味（たとえば、トランジスタの酸化膜
の厚み）をもった数値であるが、シミュレーション用入
力ファイル内に取り込まれたプロセスパラメータは、シ
ミュレーション演算を行う上では単なる係数として取り
扱われる。このように、プロセスパラメータを単なる係
数としてとらえ、この係数値を適宜補正してより精度の
高いシミュレーション結果を得よう、という考え方が本
発明の基本思想である。

【００１８】このような基本思想に基づいて、図１に示
す本発明に係る装置のプロセスパラメータライブラリｄ
内には、プロセスパラメータとして複数のモデルが用意
される。たとえば、大きなサイズのトランジスタに適用
するためのパラメータモデルと、小さなサイズのトラン
ジスタに適用するためのパラメータモデルとが、それぞ
れ別個に用意されることになる。そして、このモデルを
選択するために、トランジスタのサイズに基づいて特定
のモデルを選択するためのモデル選択テーブルｆが別個
に用意され、入力ファイル生成手段３は、ネットリスト
ｃに含まれる各トランジスタについて、そのサイズに基
づいてモデル選択テーブルｆを参照して特定のモデルを
選択し、個々のトランジスタごとに選択されたモデルに
対応するプロセスパラメータを設定する処理を実行す
る。このため、シミュレーション用入力ファイルｅ内に
含まれるプロセスパラメータとしては、たとえば、サイ
ズの大きなトランジスタと小さなトランジスタとでは異
なったものが設定されることになる。

【００１９】なお、ＭＯＳトランジスタのサイズを判断
するためには、そのトランジスタのゲート長Ｌもしくは
ゲート幅Ｗを利用すると簡単である。サブサーキットラ
イブラリｂ内に用意された個々のサブサーキット情報
は、トランジスタ各部の構成を示す図形情報を含んでお
り、ＭＯＳトランジスタの場合は、そのトランジスタの
ゲート長Ｌおよびゲート幅Ｗを示すデータが含まれてい
る。したがって、入力ファイル生成手段３は、ネットリ
ストｃに含まれる個々のＭＯＳトランジスタについて、
そのゲート長Ｌもしくはゲート幅Ｗを基準にして、モデ
ル選択を行うようにすればよい。

【００２０】

【実施例】続いて、図１に示す集積回路のシミュレーシ
ョン用入力ファイルの作成装置の動作を、より具体的な
実施例について説明する。ここでは、設計者が、図２の
回路図に示されているような具体的な集積回路を設計
し、この集積回路についてのシミュレーションを行う具
体例について以下の説明を行うことにする。なお、この
図２に示す回路は、ＮＡＮＤゲートＡ１，インバータＢ
１，ＮＯＲゲートＣ１，ＮＡＮＤゲートＡ２，インバー
タＢ２の５つのゲートからなり、４つの入力端子Ｉ１〜
Ｉ４に与えられた論理信号に基づいて、２つの出力端子
Ｏ１，Ｏ２に信号出力を行う単純な回路であるが、実際
の集積回路は、通常、何万ゲートあるいは何十万ゲート
という膨大な数の論理ゲートから構成されている。

【００２１】設計者は、図２に示すような回路を、ＣＡ
Ｄを利用した回路設計ツールで設計することになる。こ
のような回路設計ツールを利用して回路設計を行うと、
設計対象となる回路は、所定のフォーマットで記述され
たデジタルデータからなる回路情報として与えられるこ
とになる。この回路情報は、通常、個々の論理素子の結
合関係を示すデータとして用意される。回路情報入力手
段１は、このような回路情報を入力するための手段であ
り、入力された回路情報は、回路情報ファイルａという
所定のフォーマットをもったファイルとして出力され
る。

【００２２】図３は、回路情報ファイルａの一例を示す
図である。この例のフォーマットによれば、図２に示す
回路は１１行の文字列で記述されることになる。すなわ
ち、行番号１には「回路名」なる見出し、行番号２には
「ＳＥＱ０１」なる回路名が記述されている。また、行
番号３には「回路入出力端子情報」なる見出し、行番号
４には「ＩＮＰＵＴ Ｉ１，Ｉ２，Ｉ３，Ｉ４」なる入
力端子情報、行番号５には「ＯＵＴＰＵＴ Ｏ１，Ｏ
２」なる出力端子情報が記述されている。更に、行番号
６には「回路接続情報」なる見出し、行番号７には「Ｎ
ＡＮＤ Ａ１（Ｎ１，Ｉ１，Ｉ２）」なるＮＡＮＤゲー
トＡ１の入出力端子情報、行番号８には「ＩＮＶ Ｂ１
（Ｎ２，Ｉ３）」なるインバータＢ１の入出力端子情
報、行番号９には「ＮＯＲ Ｃ１（Ｎ３，Ｎ１，Ｎ
２）」なるＮＯＲゲートＣ１の入出力端子情報、行番号
１０には「ＮＡＮＤ Ａ２（Ｏ１，Ｎ３，Ｎ４）」なる
ＮＡＮＤゲートＡ２の入出力端子情報、行番号１１には
「ＩＮＶ Ｂ２（Ｏ２，Ｏ１）」なるインバータＡ２の
入出力端子情報がそれぞれ記述されている。

【００２３】一方、図４に、サブサーキットライブラリ
ｂの一部を示す。ここでは、インバータ、ＮＡＮＤゲー
ト、ＮＯＲゲートのサブサーキット情報が示されてい
る。すなわち、行番号１には、この「インバータＩＮ
Ｖ」が入力端子ＩＮ１，出力端子ＯＵＴ１，電源端子Ｖ
ＤＤ，接地端子ＧＮＤを有することが記述され、行番号
２には、この「インバータＩＮＶ」を構成する第１のト
ランジスタＭ１が、ソース電極が接地端子ＧＮＤに、ゲ
ート電極が入力端子ＩＮ１に、ドレイン電極が出力端子
ＯＵＴ１にそれぞれ接続されたＮＭＯＳトランジスタで
あり、ゲート長：０．８μｍ、ゲート幅：１５．０μｍ
であることが記述され、行番号３には、第２のトランジ
スタＭ２が、ソース電極が電源端子ＶＤＤに、ゲート電
極が入力端子ＩＮ１に、ドレイン電極が出力端子ＯＵＴ
１にそれぞれ接続されたＰＭＯＳトランジスタであり、
ゲート長：０．８μｍ、ゲート幅：１５．０μｍである
ことが記述されている。行番号４は、この「インバータ
ＩＮＶ」の記述がこれで終わることを示す行である。

【００２４】また、行番号６には、この「ＮＡＮＤゲー
ト」が入力端子ＩＮ１およびＩＮ２，出力端子ＯＵＴ
１，電源端子ＶＤＤ，接地端子ＧＮＤを有することが記
述され、行番号７には、この「ＮＡＮＤゲート」を構成
する第１のトランジスタＭ１が、ソース電極が電源端子
ＶＤＤに、ゲート電極が入力端子ＩＮ１に、ドレイン電
極が出力端子ＯＵＴ１に、基板領域が電源端子ＶＤＤに
それぞれ接続されたＰＭＯＳトランジスタであり、ゲー
ト長：０．８μｍ、ゲート幅：１３．０μｍであること
が記述され、行番号８には、第２のトランジスタＭ２
が、ソース電極が電源端子ＶＤＤに、ゲート電極が入力
端子ＩＮ２に、ドレイン電極が出力端子ＯＵＴ１に、基
板領域が電源端子ＶＤＤにそれぞれ接続されたＰＭＯＳ
トランジスタであり、ゲート長：０．８μｍ、ゲート
幅：１３．０μｍであることが記述され、行番号９に
は、第３のトランジスタＭ３が、ソース電極がノードＮ
１に、ゲート電極が入力端子ＩＮ１に、ドレイン電極が
出力端子ＯＵＴ１に、基板領域が接地端子ＧＮＤにそれ
ぞれ接続されたＮＭＯＳトランジスタであり、ゲート
長：１．０μｍ、ゲート幅：１３．０μｍであることが
記述され、行番号１０には、第４のトランジスタＭ４
が、ソース電極が接地端子ＧＮＤに、ゲート電極が入力
端子ＩＮ２に、ドレイン電極がノードＮ１に、基板領域
が接地端子ＧＮＤにそれぞれ接続されたＮＭＯＳトラン
ジスタであり、ゲート長：１．０μｍ、ゲート幅：１
３．０μｍであることが記述されている。行番号１１
は、この「ＮＡＮＤゲート」の記述がこれで終わること
を示す行である。

【００２５】更に、行番号１３には、この「ＮＯＲゲー
ト」が入力端子ＩＮ１およびＩＮ２，出力端子ＯＵＴ
１，電源端子ＶＤＤ，接地端子ＧＮＤを有することが記
述され、行番号１４には、この「ＮＯＲゲート」を構成
する第１のトランジスタＭ１が、ソース電極が接地端子
ＧＮＤに、ゲート電極が入力端子ＩＮ１に、ドレイン電
極が出力端子ＯＵＴ１に、基板領域が接地端子ＧＮＤに
それぞれ接続されたＮＭＯＳトランジスタであり、ゲー
ト長：０．８μｍ、ゲート幅：１５．０μｍであること
が記述され、行番号１５には、第２のトランジスタＭ２
が、ソース電極が接地端子ＧＮＤに、ゲート電極が入力
端子ＩＮ２に、ドレイン電極が出力端子ＯＵＴ１に、基
板領域が接地端子ＧＮＤにそれぞれ接続されたＮＭＯＳ
トランジスタであり、ゲート長：０．８μｍ、ゲート
幅：１５．０μｍであることが記述され、行番号１６に
は、第３のトランジスタＭ３が、ソース電極がノードＮ
１に、ゲート電極が入力端子ＩＮ１に、ドレイン電極が
出力端子ＯＵＴ１に、基板領域が電源端子ＶＤＤにそれ
ぞれ接続されたＰＭＯＳトランジスタであり、ゲート
長：１．０μｍ、ゲート幅：１５．０μｍであることが
記述され、行番号１７には、第４のトランジスタＭ４
が、ソース電極が電源端子ＶＤＤに、ゲート電極が入力
端子ＩＮ２に、ドレイン電極がノードＮ１に、基板領域
が電源端子ＶＤＤにそれぞれ接続されたＰＭＯＳトラン
ジスタであり、ゲート長：１．０μｍ、ゲート幅：１
５．０μｍであることが記述されている。行番号１８
は、この「ＮＯＲゲート」の記述がこれで終わることを
示す行である。

【００２６】なお、サブサーキットライブラリｂには、
この他にも種々の論理素子について、トランジスタレベ
ルでの回路構成を示す記述が用意されているが、ここで
は、図示を省略している。ネットリスト生成手段２は、
回路情報ファイルａに含まれている個々の論理素子に対
して、このサブサーキットライブラリｂ内のサブサーキ
ットを適用し、ネットリストを生成する。たとえば、図
２に示すＮＡＮＤゲートＡ１，Ａ２については、図４の
行番号６〜１１に記述された４つのトランジスタＭ１〜
Ｍ４による置換が行われ、図２に示すインバータＢ１，
Ｂ２については、図４の行番号１〜４に記述された２つ
のトランジスタＭ１，Ｍ２による置換が行われ、図２に
示すＮＯＲゲートＣ１については、図４の行番号１３〜
１８に記述された４つのトランジスタＭ１〜Ｍ４による
置換が行われることになる。ネットリスト生成手段２に
よって生成されるネットリストｃは、このようなＭＯＳ
トランジスタレベルで記述された回路構成情報になる。

【００２７】図５は、本発明で用いられるプロセスパラ
メータライブラリｄの一部を示す図である。ここに示す
例では、ＮＭＯＳトランジスタとして「ＮＭＯＳ１」と
「ＮＭＯＳ２」との２つのモデルが用意され、ＰＭＯＳ
トランジスタとして「ＰＭＯＳ１」と「ＰＭＯＳ２」と
の２つのモデルが用意されている。すなわち、行番号１
１には、ＮＭＯＳの１つのトランジスタモデルとして
「ＮＭＯＳ１」なるトランジスタについてのパラメータ
であることを示す見出しが記述され、行番号１２には、
このトランジスタモデルがシミュレーションレベル「Ｌ
ＥＶＥＬ＝２」に該当するモデルである旨と、そのしき
い値電圧ＶＴＯが０．９Ｖである旨が記述され、行番号
１３には、このトランジスタモデルのゲート酸化膜厚Ｔ
ＯＸが１．０μｍである旨と、Ｎ型基板領域の不純物濃
度が１．０である旨が記述されている。同様に、行番号
２１以降にはトランジスタモデルＮＭＯＳ２についての
プロセスパラメータの記述がなされ、行番号３１以降に
はトランジスタモデルＰＭＯＳ１についてのプロセスパ
ラメータの記述がなされ、行番号４１以降にはトランジ
スタモデルＰＭＯＳ２についてのプロセスパラメータの
記述がなされている。

【００２８】このような各モデルを選択するためのモデ
ル選択テーブルｆとしては、たとえば、図６に示すよう
なテーブルを用意しておけばよい。このテーブルは、Ｎ
ＭＯＳトランジスタおよびＰＭＯＳトランジスタのそれ
ぞれについて、そのゲート幅Ｗおよびゲート長Ｌに基づ
いて、選択すべきモデルを示すものである。たとえば、
図２に示す回路におけるＮＡＮＤゲートＡ１は、ネット
リストｃ上では、図４に示すサブサーキットライブラリ
ｂの行番号７〜１０に特定されたＭＯＳトランジスタＭ
１〜Ｍ４に置換されることになるが、ここで、トランジ
スタＭ１はゲート長Ｌ＝０．８μｍ、ゲート幅Ｗ＝１
３．０μｍのＰＭＯＳトランジスタであるから、図６の
テーブルから、ＰＭＯＳ１なるトランジスタモデルが選
択されることになる。同様に、トランジスタＭ２，Ｍ
３，Ｍ４については、それぞれトランジスタモデルＰＭ
ＯＳ１，ＮＭＯＳ２，ＮＭＯＳ２が選択されることにな
る。こうして、入力ファイル生成手段３は、各トランジ
スタごとに、それぞれ選択されたトランジスタモデルで
定義されたプロセスパラメータを設定し、シミュレーシ
ョン用入力ファイルｅを生成することになる。

【００２９】こうして生成されるシミュレーション用入
力ファイルｅは、図７に示すように、ネットリストｃと
プロセスパラメータとを含むものになるが、このプロセ
スパラメータは、各トランジスタごとに設定されたもの
となり、たとえば、上述したＮＡＮＤゲートＡ１を構成
するトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４には、それぞ
れトランジスタモデルＰＭＯＳ１，ＰＭＯＳ１，ＮＭＯ
Ｓ２，ＮＭＯＳ２のプロセスパラメータが設定され、イ
ンバータＢ１を構成するトランジスタＭ１，Ｍ２には、
それぞれトランジスタモデルＮＭＯＳ３，ＰＭＯＳ３の
プロセスパラメータが設定され、ＮＯＲゲートＣ１を構
成するトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４には、それ
ぞれトランジスタモデルＮＭＯＳ３，ＮＭＯＳ３，ＰＭ
ＯＳ４，ＰＭＯＳ４のプロセスパラメータが設定される
ことになる。もちろん、こうして各トランジスタごとに
設定されるプロセスパラメータの値は、実際の物理パラ
メータとしての値からは逸脱した値になるが、より精度
の高いシミュレーション結果を得るための係数としての
機能を果たすことになる。

【００３０】

【発明の効果】以上のとおり、本発明に係る集積回路の
シミュレーション用入力ファイルの作成装置によれば、
より高精度なシミュレーション結果を得ることが可能な
シミュレーション用入力ファイルを容易に作成すること
ができるようになる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る集積回路のシミュレ
ーション用入力ファイルの作成装置の基本構成を示すブ
ロック図である。

【図２】シミュレーションの対象となる具体的な集積回
路の一例を示す回路図である。

【図３】図２に示す集積回路についての回路情報ファイ
ルａの一例を示す図である。

【図４】ネットリストを作成するために利用されるサブ
サーキットライブラリの一例を示す図である。

【図５】各トランジスタモデルごとに異なるプロセスパ
ラメータの設定を可能にするための本発明に係るプロセ
スパラメータライブラリの一例を示す図である。

【図６】図５に示すプロセスパラメータライブラリにつ
いてのモデル選択を行うためのモデル選択テーブルの一
例を示す図である。

【図７】図５に示すプロセスパラメータライブラリと図
６に示すモデル選択テーブルとを利用して、図２に示す
集積回路について作成されたシミュレーション用入力フ
ァイルの一例を示す図である。

【符号の説明】

１…回路情報入力手段 ２…ネットリスト生成手段 ３…入力ファイル生成手段 ａ…回路情報ファイル ｂ…サブサーキットライブラリ ｃ…ネットリスト ｄ…プロセスパラメータライブラリ ｅ…モデル選択テーブル ｆ…シミュレーション用入力ファイル Ａ１，Ａ２…ＮＡＮＤゲート Ｂ１，Ｂ２…インバータ Ｃ１…ＮＯＲゲート Ｉ１〜Ｉ４…入力端子 Ｎ１〜Ｎ３…ノード Ｏ１，Ｏ２…出力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 シミュレーションの対象となる集積回路
   を論理素子の集合として表現した回路情報を入力し、回
   路情報ファイルを生成する回路情報入力手段と、 個々の論理素子をトランジスタレベルの回路構成要素に
   置換するためのサブサーキットの集合からなるサブサー
   キットライブラリを利用して、前記回路情報ファイルに
   含まれる各論理素子をトランジスタレベルの回路構成要
   素に置換し、ネットリストを生成するネットリスト生成
   手段と、 半導体製造プロセスにおけるプロセスパラメータの集合
   からなるプロセスパラメータライブラリを利用して、前
   記ネットリストに含まれるトランジスタレベルの各回路
   構成要素についてのプロセスパラメータを設定し、設定
   したプロセスパラメータと前記ネットリストとによりシ
   ミュレーション用入力ファイルを生成するシミュレーシ
   ョン用入力ファイル生成手段と、 を備え、シミュレーションを実行する回路シミュレータ
   に対して与えるシミュレーション用入力ファイルを作成
   する装置において、 前記プロセスパラメータライブラリ内に、プロセスパラ
   メータとして複数のモデルを用意し、 トランジスタのサイズに基づいて特定のモデルを選択す
   るためのモデル選択テーブルを用意し、 前記入力ファイル生成手段が、ネットリストに含まれる
   各トランジスタについて、そのサイズに基づいて前記モ
   デル選択テーブルを参照して特定のモデルを選択し、個
   々のトランジスタごとに選択されたモデルに対応するプ
   ロセスパラメータを設定するようにしたことを特徴とす
   る集積回路のシミュレーション用入力ファイルの作成装
   置。
2. 【請求項２】 請求項１に記載の装置において、 各トランジスタのサイズをゲート長Ｌもしくはゲート幅
   Ｗにより判断するようにしたことを特徴とする集積回路
   のシミュレーション用入力ファイルの作成装置。
3. 【請求項３】 請求項１または２に記載の装置におい
   て、 ゲート酸化膜の厚みを示すプロセスパラメータを複数の
   モデルについて用意し、サイズの大きなトランジスタに
   ついては、より厚い酸化膜厚を示すモデルを選択するよ
   うにしたことを特徴とする集積回路のシミュレーション
   用入力ファイルの作成装置。