JPH1011368A - Serial data receiving device - Google Patents
Serial data receiving deviceInfo
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- JPH1011368A JPH1011368A JP8168064A JP16806496A JPH1011368A JP H1011368 A JPH1011368 A JP H1011368A JP 8168064 A JP8168064 A JP 8168064A JP 16806496 A JP16806496 A JP 16806496A JP H1011368 A JPH1011368 A JP H1011368A
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- signal
- data receiving
- write
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- Debugging And Monitoring (AREA)
- Information Transfer Systems (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、シリアルデータ
受信装置に関し、特に、エラーデータをバッファメモリ
に書き込むことのないシリアルデータ受信装置に関する
ものである。[0001] 1. Field of the Invention [0002] The present invention relates to a serial data receiving apparatus, and more particularly to a serial data receiving apparatus that does not write error data to a buffer memory.
【０００２】[0002]
【従来の技術】従来、マイクロコンピュータとその周辺
機器もしくは、マイクロコンピュータと他のマイクロコ
ンピュータとの間の通信は、シリアルインターフェース
が利用されている。このシリアルインターフェースにお
いて、シリアル送信装置は、並列かつ、複数個のコード
により構成された一つのデータもしくはデータ群を表す
パラレルデータを、時間的に直列に配列したシリアルデ
ータに変換し、このシリアルデータを１つの伝送路でシ
リアルデータ受信装置に伝送する。また、シリアルデー
タ受信装置は、このシリアルデータを並列信号、つま
り、パラレルデータに変換している。図１５に示すよう
に、シリアルデータの送受信は、シリアルデータ送信装
置とシリアルデータ受信装置とを、ワイヤケーブルもし
くは、光ファイバケーブル等のデータ転送路で接続して
行う。2. Description of the Related Art Conventionally, a serial interface is used for communication between a microcomputer and its peripheral devices or between a microcomputer and another microcomputer. In this serial interface, the serial transmission device converts parallel data representing one data or a data group composed of a plurality of codes in parallel and into serial data arranged in time series, and converts this serial data. The data is transmitted to the serial data receiving device through one transmission path. The serial data receiving device converts the serial data into parallel signals, that is, parallel data. As shown in FIG. 15, transmission and reception of serial data are performed by connecting a serial data transmitting device and a serial data receiving device via a data transfer path such as a wire cable or an optical fiber cable.
【０００３】ここで、図１２、図１３に、従来のシリア
ルデータ送信装置５１と、シリアルデータ受信装置２１
をそれぞれ示す。シリアルデータ送信装置５１は、図１
２に示すように、制御部５２、ＦＩＦＯ５４、発振器５
３、トランスミッタ５５で構成されている。シリアルデ
ータ送信装置５１は、ホストあるいはスキャナなどの入
力装置５６から出力されるパラレルデータａを入力す
る。制御部５２は、入力装置５６から入力されるパラレ
ルデータａをＦＩＦＯ５４に書き込むための制御信号
ｂ、ｃ、ｄをそれぞれ生成する。ＦＩＦＯ５４は、制御
部５２から出力される制御信号ｃ、ｄに従って入力装置
５６からパラレルデータａを格納する。続いて、トラン
スミッタ５５はＦＩＦＯ５４からパラレルデータｈを入
力するためのリード信号ｆをＦＩＦＯ５４に出力し、Ｆ
ＩＦＯ５４からパラレルデータｈを入力するとともに、
入力したパラレルデータｈをシリアルデータｉに変換す
る。また、トランスミッタ５５は、８Ｂ／１０Ｂ変換等
のデータ変換も行う。発振器５３は、ＦＩＦＯ５４とト
ランスミッタ５５とに、この転送タイミング基準クロッ
クｇを出力する。ここで、入力装置５６から入力される
パラレルデータａがｎビットであるとすると、トランス
ミッタ５５では、ＦＩＦＯ５４からパラレルデータｈを
読み出す周波数のｎ倍の周波数で、変換したシリアルデ
ータｉを転送する必要がある。そこで、この転送タイミ
ングのクロックは、発振器５３から入力される基準クロ
ックｇを用いてＰＬＬで生成する。FIGS. 12 and 13 show a conventional serial data transmitting device 51 and a serial data receiving device 21.
Are respectively shown. The serial data transmitting device 51 has the configuration shown in FIG.
2, the control unit 52, the FIFO 54, the oscillator 5
3. It is composed of a transmitter 55. The serial data transmission device 51 receives parallel data a output from an input device 56 such as a host or a scanner. The control unit 52 generates control signals b, c, and d for writing the parallel data a input from the input device 56 into the FIFO 54, respectively. The FIFO 54 stores the parallel data a from the input device 56 according to the control signals c and d output from the control unit 52. Subsequently, the transmitter 55 outputs a read signal f for inputting the parallel data h from the FIFO 54 to the FIFO 54,
While inputting the parallel data h from the FIFO 54,
The input parallel data h is converted into serial data i. The transmitter 55 also performs data conversion such as 8B / 10B conversion. The oscillator 53 outputs the transfer timing reference clock g to the FIFO 54 and the transmitter 55. Here, assuming that the parallel data a input from the input device 56 has n bits, the transmitter 55 needs to transfer the converted serial data i at a frequency n times the frequency of reading the parallel data h from the FIFO 54. is there. Therefore, the clock of this transfer timing is generated by the PLL using the reference clock g input from the oscillator 53.
【０００４】また、図１３に示すように、従来のシリア
ルデータ受信装置２１では、レシーバ２２は、入力され
たシリアルコードｉをｎビットのパラレルデータｍに変
換している。ＦＩＦＯ２４は、レシーバ２２から出力さ
れたパラレルデータｍを一時的に蓄える。発振器２３
は、レシーバ２２に基準クロックｊを出力する。制御部
２６は、ＦＩＦＯ２４に蓄えられたパラレルデータｑを
読み出して出力装置２７に出力するための制御信号ｏ，
ｐ，ｒを出力する。上記の出力装置２７とは、ホストも
しくはプリンタである。シリアルデータ受信装置２１で
は、レシーバ２２で変換されたパラレルデータｍをＦＩ
ＦＯ２４に書き込むためのライトクロックｋの生成、及
びライト信号Ｌの作成をするとともに、受信したシリア
ルデータからパラレルデータへの変換、コード変換等の
データ変換、さらに、コーディング違反の検出を示すエ
ラー信号ｎの生成が行われる。また、シリアルデータ受
信装置２１では転送されるシリアルデータに同期したタ
イミングクロックを生成する必要がある。このタイミン
グクロックはレシーバ２２に入力される基準クロックｊ
と、入力されるシリアルデータとを用いてＰＬＬで生成
する。このようなＰＬＬでタイミングクロックを生成す
る構成のシリアルデータ受信装置２１もしくはシリアル
データ送信装置５１では、シリアルデータ受信装置２１
側で入力したデータを使用してタイミングクロックを生
成する必要がある。なぜなら、シリアルデータ送信装置
５１側で送信するデータが存在しない場合、シリアルデ
ータ送信装置５１側が常に一定レベルの信号を出力して
いる状態ではシリアルデータ受信装置２１でタイミング
クロックを生成できないため、常に、何らかのコードを
送信し続けなければならない。従って、通常、このよう
なシリアルデータ送信装置５１では、転送するデータが
存在しない場合には、アイドリング状態を示すための特
別なコードであるアイドリングコードを転送するように
構成されている。As shown in FIG. 13, in a conventional serial data receiving device 21, a receiver 22 converts an input serial code i into n-bit parallel data m. The FIFO 24 temporarily stores the parallel data m output from the receiver 22. Oscillator 23
Outputs the reference clock j to the receiver 22. The control unit 26 reads out the parallel data q stored in the FIFO 24 and outputs the parallel data q to the output device 27.
Outputs p and r. The output device 27 is a host or a printer. In the serial data receiving device 21, the parallel data m converted by the receiver 22 is
In addition to generating a write clock k for writing to the FO 24 and generating a write signal L, conversion of received serial data into parallel data, data conversion such as code conversion, and an error signal n indicating detection of coding violation Is generated. Further, the serial data receiving device 21 needs to generate a timing clock synchronized with the transferred serial data. This timing clock is a reference clock j input to the receiver 22.
And the input serial data to generate a PLL. In the serial data receiving device 21 or the serial data transmitting device 51 configured to generate a timing clock by such a PLL, the serial data receiving device 21
It is necessary to generate a timing clock using the data input on the side. This is because when there is no data to be transmitted on the serial data transmitting device 51 side, the serial data receiving device 21 cannot always generate a timing clock in a state where the serial data transmitting device 51 always outputs a signal of a constant level. You have to keep sending some code. Therefore, such a serial data transmitting device 51 is normally configured to transfer an idling code, which is a special code for indicating an idling state, when there is no data to be transferred.
【０００５】このようなシリアルインターフェースで
は、シリアルデータ受信装置２１に、順番に入力される
コードのどこからどこまでが、一つのデータもしくはデ
ータ群を表すのかが特定できなければならない。そこ
で、シリアルデータ送信装置５１では、フレームを用い
てデータ転送が行われる。フレームは、先頭にそのフレ
ームの先頭を表す特別なコード（以下、「スタートコー
ドＳ」という）と、末尾にそのフレームの終わりを表す
特別なコード（以下、「ストップコードＥ」という）と
に挟まれたコードの集合である。このようにシリアルデ
ータ送信装置５１においては、図１４に示すように、フ
レームの始まりを示すスタートコードＳと、フレームの
終りを示すストップコードＥにはさまれたデータＤの集
合であるフレームを用いてデータの転送を行う。従っ
て、シリアルデータの送受信では、フレームとフレーム
の間のデータを送る必要がない期間には、先に述べたア
イドリングを示すアイドリングコードＩが転送される。[0005] In such a serial interface, it is necessary to be able to specify where and how the code sequentially input to the serial data receiving device 21 represents one data or data group. Therefore, in the serial data transmission device 51, data transfer is performed using frames. A frame is sandwiched between a special code representing the beginning of the frame (hereinafter, referred to as “start code S”) and a special code representing the end of the frame (hereinafter, referred to as “stop code E”). A set of codes that have been created. As described above, in the serial data transmission device 51, as shown in FIG. 14, a frame which is a set of data D sandwiched between a start code S indicating the start of a frame and a stop code E indicating the end of the frame is used. To transfer data. Therefore, in the transmission / reception of serial data, the idling code I indicating idling described above is transferred during a period in which it is not necessary to transmit data between frames.
【０００６】通常、シリアル受信装置２１のレシーバ２
２は、アイドリングを示すアイドリングコードＩが転送
されてきた時には、そのアイドリングコードＩに対応す
るデータをＦＩＦＯ２４には書き込まず、それ以外のコ
ードが転送されてきた時にのみ、そのコードに対応する
データをＦＩＦＯ２４に格納する。従って、レシーバ２
２は、図１４に示すように、アイドリングコード以外の
データが転送された時にのみ、ライト信号ＬをＨＩと
し、ＦＩＦＯ２４に出力する。Normally, the receiver 2 of the serial receiving device 21
When the idling code I indicating idling is transmitted, data corresponding to the idling code I is not written in the FIFO 24, and only when other codes are transmitted, the data corresponding to the code is transmitted. The data is stored in the FIFO 24. Therefore, receiver 2
2 sets the write signal L to HI and outputs it to the FIFO 24 only when data other than the idling code is transferred, as shown in FIG.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、シリア
ルデータの転送中に、何らかの理由によりエラーが起こ
りアイドリング期間中にアイドリングコード以外のコー
ドが転送され、シリアルデータ受信装置２１がこのエラ
ーデータを受信した場合、シリアルデータ受信装置２１
のレシーバ２２は、図１１に示すように、このエラーデ
ータに対応するライト信号ＬをＦＩＦＯ２４に出力する
とともに、このエラーデータをデコードして、エラーデ
ータをＦＩＦＯ２４に格納してしまう。このため、フレ
ーム転送期間内のデータを転送している間にはエラーが
起こらなくても、その前のアイドリングコード転送中に
エラーが起こった時にＦＩＦＯ２４内に誤ったデータが
余分に書き込まれてしまうことになる。このエラーデー
タを格納したＦＩＦＯ２４内のデータを使用する場合に
はＦＩＦＯ２４からデータを読み出した後で、何らかの
エラーデータ除去処理を行なう必要がある。However, when an error occurs for some reason during the transfer of serial data, a code other than the idle code is transferred during the idle period, and the serial data receiving device 21 receives this error data. , Serial data receiving device 21
As shown in FIG. 11, the receiver 22 outputs the write signal L corresponding to the error data to the FIFO 24, decodes the error data, and stores the error data in the FIFO 24. For this reason, even if no error occurs during data transfer during the frame transfer period, erroneous data is additionally written in the FIFO 24 when an error occurs during the previous idle code transfer. Will be. When using the data in the FIFO 24 storing the error data, it is necessary to perform some sort of error data removal processing after reading the data from the FIFO 24.
【０００８】本発明は、上記のような点に鑑みてなされ
たものであり、ＦＩＦＯに、エラーデータを書き込むこ
となく、フレーム内のデータのみを書き込むことのでき
るシリアルデータ受信装置を提供することを目的とす
る。The present invention has been made in view of the above points, and has as its object to provide a serial data receiving apparatus capable of writing only data in a frame without writing error data to a FIFO. Aim.
【０００９】[0009]
【課題を解決するための手段】上記の目的を達成するた
め、請求項１記載の発明は、入力したシリアルデータを
パラレルデータに変換し基準クロックに基づいた転送タ
イミングで前記パラレルデータをバッファメモリに出力
するするとともに、ライトクロックとライト信号とコー
ディングエラー信号とを生成し出力するシリアルデータ
受信部と、前記シリアルデータ受信部に前記基準クロッ
クを出力する発振部と、前記シリアルデータ受信部で生
成された前記コーディングエラー信号に基づいて前記ラ
イト信号からコーディングエラーを除去し、書き込み制
御信号を生成する書き込み制御信号生成部と、前記書き
込み制御信号に基づいて前記シリアルデータ受信部から
パラレルデータを入力するバッファメモリと、前記シリ
アルデータ受信部と前記書き込み制御信号生成部と前記
バッファメモリとを制御する制御部とを具備するシリア
ルデータ受信装置とした。In order to achieve the above-mentioned object, the invention according to claim 1 converts input serial data into parallel data and stores the parallel data in a buffer memory at a transfer timing based on a reference clock. A serial data receiving unit that generates and outputs a write clock, a write signal, and a coding error signal; an oscillation unit that outputs the reference clock to the serial data receiving unit; A write control signal generating unit that removes a coding error from the write signal based on the coding error signal and generates a write control signal; and a buffer that inputs parallel data from the serial data receiving unit based on the write control signal. A memory and the serial data receiving unit And a serial data receiving apparatus and a control unit for controlling said buffer memory and the write control signal generating unit.
【００１０】請求項２記載の発明は、請求項１記載のシ
リアルデータ受信装置において、反転回路と、アンド回
路とから構成される前記書き込み制御信号生成部を具備
するシリアルデータ受信装置とした。According to a second aspect of the present invention, in the serial data receiving apparatus according to the first aspect, the serial data receiving apparatus includes the write control signal generation unit including an inverting circuit and an AND circuit.
【００１１】請求項３記載の発明は、入力したシリアル
データをパラレルデータに変換し基準クロックに基づい
た転送タイミングで前記パラレルデータをバッファメモ
リに出力するするとともに、ライトクロックとライト信
号とを生成し出力するシリアルデータ受信部と、前記シ
リアルデータ受信部に前記基準クロックを出力する発振
部と、前記シリアルデータ受信部で生成された前記ライ
ト信号からコーディングエラーを除去し、書き込み制御
信号を生成する書き込み制御信号生成部と、前記書き込
み制御信号に基づいてシリアルデータ受信部からパラレ
ルデータを入力するバッファメモリと、前記シリアルデ
ータ受信部と前記書き込み制御信号生成部と前記バッフ
ァメモリとを制御する制御部とを具備するシリアルデー
タ受信装置とした。According to a third aspect of the present invention, the input serial data is converted into parallel data, the parallel data is output to a buffer memory at a transfer timing based on a reference clock, and a write clock and a write signal are generated. A serial data receiving unit for outputting, an oscillating unit for outputting the reference clock to the serial data receiving unit, and a write for removing a coding error from the write signal generated by the serial data receiving unit and generating a write control signal A control signal generator, a buffer memory that inputs parallel data from a serial data receiver based on the write control signal, and a controller that controls the serial data receiver, the write control signal generator, and the buffer memory. Serial data receiving device with
【００１２】請求項４記載の発明は、請求項３記載のシ
リアルデータ受信装置において、シリアルデータ受信部
から出力されるパラレルデータとＤフリップフロップか
らの負帰還信号とを入力する組み合わせ回路と、前記組
み合わせ回路から出力される信号とライトクロックとを
入力するＤフリップフロップと、前記Ｄフリップフロッ
プの出力信号と前記組み合わせ回路の出力信号とを入力
するオア回路と、前記オア回路の出力信号とライト信号
とを入力し書き込み制御信号を生成するアンド回路とか
ら構成される書き込み制御信号生成部を具備するシリア
ルデータ受信装置とした。According to a fourth aspect of the present invention, in the serial data receiving apparatus according to the third aspect, a combination circuit for inputting parallel data output from a serial data receiving section and a negative feedback signal from a D flip-flop; A D flip-flop that inputs a signal output from the combinational circuit and a write clock; an OR circuit that inputs an output signal of the D flip-flop and an output signal of the combinational circuit; an output signal of the OR circuit and a write signal And a AND circuit that generates a write control signal by inputting a write control signal.
【００１３】請求項５記載の発明は、請求項４記載のシ
リアルデータ受信装置において、シリアルデータ受信部
から出力されるパラレルデータを入力してフレームのス
タートコードを検出するスタートコード検出用コンパレ
ータと、シリアルデータ受信部から出力されるパラレル
データを入力してフレームのストップコードを検出する
ストップコード検出用コンパレータと、Ｄフリップフロ
ップからの負帰還信号と前記スタートコード検出用コン
パレータもしくは前記ストップコード検出用コンパレー
タからの出力信号との論理積を出力するアンド回路と、
前記スタートコード検出用コンパレータもしくは前記ス
トップコード検出用コンパレータからの出力信号と前記
アンド回路の出力信号との論理和を出力するオア回路と
で構成される書き込み制御信号生成部を具備するシリア
ルデータ受信装置とした。According to a fifth aspect of the present invention, in the serial data receiving apparatus of the fourth aspect, a start code detecting comparator for inputting parallel data output from the serial data receiving section and detecting a start code of a frame, A comparator for detecting a stop code of a frame by inputting parallel data output from a serial data receiving unit, a negative feedback signal from a D flip-flop and the comparator for detecting the start code or the comparator for detecting the stop code. An AND circuit that outputs a logical product of the signal and an output signal from
A serial data receiving device including a write control signal generation unit including an OR circuit that outputs a logical sum of an output signal from the start code detection comparator or the stop code detection comparator and an output signal of the AND circuit; And
【００１４】請求項６記載の発明は、請求項４記載のシ
リアルデータ受信装置において、シリアルデータ受信部
から出力されるパラレルデータを入力してフレームのス
タートコードを検出するスタートコード検出用コンパレ
ータと、シリアルデータ受信部から出力されるパラレル
データを入力してフレームのストップコードを検出する
ストップコード検出用コンパレータと、シリアルデータ
受信部から出力されるパラレルデータを入力してアイド
リングコードを検出するアイドリングコード検出用コン
パレータと、Ｄフリップフロップからの負帰還信号と前
記アイドリングコード検出用コンパレータからの出力信
号と、前記スタートコード検出用コンパレータもしくは
前記ストップコード検出用コンパレータからの出力信号
との論理積を出力するアンド回路と、前記スタートコー
ド検出用コンパレータもしくは前記ストップコード検出
用コンパレータからの出力信号と前記アンド回路の出力
信号との論理和を出力するオア回路とで構成される書き
込み制御信号生成部を具備するシリアルデータ受信装置
とした。According to a sixth aspect of the present invention, in the serial data receiving apparatus according to the fourth aspect, a start code detecting comparator for inputting parallel data output from the serial data receiving section and detecting a start code of a frame, A stop code detection comparator that detects the stop code of the frame by inputting the parallel data output from the serial data receiving unit, and an idling code detection that detects the idling code by inputting the parallel data output from the serial data receiving unit AND of the negative feedback signal from the D flip-flop, the output signal from the idling code detection comparator, and the output signal from the start code detection comparator or the stop code detection comparator And a write control signal generation unit configured to include an AND circuit that outputs a logical sum of an output signal from the start code detection comparator or the stop code detection comparator and an output signal of the AND circuit. Serial data receiving device.
【００１５】[0015]
【発明の実施の形態】以下、本発明の実施例について説
明する。請求項１記載の発明を図１、図２及び図３の実
施例に基づいて説明する。まず、シリアルデータ受信装
置１について説明する。シリアルデータ受信装置１は、
シリアルデータ受信部２と発振器３と書き込み制御信号
生成部４とＦＩＦＯ５と制御部６とから構成される。Embodiments of the present invention will be described below. The invention described in claim 1 will be described based on the embodiment of FIGS. 1, 2 and 3. First, the serial data receiving device 1 will be described. The serial data receiving device 1
It comprises a serial data receiving section 2, an oscillator 3, a write control signal generating section 4, a FIFO 5, and a control section 6.
【００１６】続いて、各構成要件について説明する。発
振器３は、シリアルデータ受信部２に基準クロックｊを
出力する。シリアルデータ受信部２は、シリアルデータ
送信装置から送信されたシリアルデータｉを入力し、Ｎ
ビットのパラレルデータｍに変換する。さらに、シリア
ルデータ受信部２では、上述のシリアルデータｉをパラ
レルデータｍに変換する他に、変換されたパラレルデー
タｍをＦＩＦＯ５に書き込むためのライトクロックｋ及
びライト信号Ｌの生成、コード変換等のデータ変換、コ
ーディング違反の検出を示すコーディングエラー信号ｎ
の生成が行われる。書き込み制御信号生成部４は、シリ
アルデータ受信部２からコーディングエラー信号ｎとラ
イト信号Ｌとを入力し、コーディングエラーが発生して
いない時にのみシリアルデータ受信部２からパラレルデ
ータｍが格納されているライト信号Ｌ１を生成し、ライ
ト信号Ｌ１をＦＩＦＯ５に出力する。この書き込み制御
信号生成部４の詳細については、後述する。ＦＩＦＯ５
は、シリアルデータ受信部２から出力されるライトクロ
ックｋと、書き込み制御信号生成部４から出力される書
き込み制御信号Ｌ１とに基づいて、シリアルデータ受信
部２からパラレルデータｍを入力し、このパラレルデー
タｍを一時的に蓄える。制御部６は、ＦＩＦＯ５に蓄え
られたエラーデータを含まないパラレルデータｑを出力
装置７に読み出すための制御信号ｏ、制御信号ｐ、制御
信号ｒをそれぞれ出力する。出力装置７は、制御部６か
ら出力される制御信号ｒによる制御によって、ＦＩＦＯ
５からパラレルデータｑを読み出し出力する。この出力
装置７としては、ホストもしくはプリンタがある。Next, each component will be described. The oscillator 3 outputs a reference clock j to the serial data receiving unit 2. The serial data receiving unit 2 receives the serial data i transmitted from the serial data transmitting device,
It is converted into bit parallel data m. Further, in addition to converting the serial data i into parallel data m, the serial data receiving unit 2 generates a write clock k and a write signal L for writing the converted parallel data m into the FIFO 5, and performs code conversion. Coding error signal n indicating data conversion and detection of coding violation
Is generated. The write control signal generator 4 receives the coding error signal n and the write signal L from the serial data receiver 2 and stores parallel data m from the serial data receiver 2 only when no coding error has occurred. The write signal L1 is generated, and the write signal L1 is output to the FIFO5. The details of the write control signal generator 4 will be described later. FIFO5
Receives parallel data m from the serial data receiving unit 2 based on a write clock k output from the serial data receiving unit 2 and a write control signal L1 output from the write control signal generating unit 4, Data m is temporarily stored. The control unit 6 outputs a control signal o, a control signal p, and a control signal r for reading out the parallel data q not including the error data stored in the FIFO 5 to the output device 7. The output device 7 is controlled by the control signal r output from the control unit 6 to control the FIFO.
5 to read and output the parallel data q. The output device 7 includes a host or a printer.
【００１７】続いて、請求項１記載の発明のシリアルデ
ータ受信装置１の動作について説明する。シリアルデー
タ送信装置から送信されたシリアルデータｉは、シリア
ルデータ受信装置１のシリアルデータ受信部２に入力さ
れ、パラレルデータｍに変換される。上述したように、
シリアルデータ受信装置１では、転送されたシリアルデ
ータｉに同期したタイミングクロックｋを生成する必要
がある。そこで、シリアルデータ受信部２では、発振器
３から発振される基準クロックｊと、入力されたシリア
ルデータｉとを用いてＰＬＬにより、シリアルデータｉ
に同期したタイミングクロックｋを生成する。また、シ
リアルデータ受信部２は、タイミングクロックｋを基準
にシリアルデータｉを検出していき、スタートコードＳ
を検出すると、フレームの終わりを示すストップコード
Ｅを検出するまでを、一つのフレームとして判断する。
ここで、シリアルデータ受信部２は、スタートコードＳ
からストップコードＥの期間はＨＩとなり、それ以外の
期間はＬＯＷとなるライト信号Ｌを生成する。図３に示
すように、何らかの理由によりエラーが起こり、ライト
信号Ｌがフレーム以外の期間でＨＩとなることがある。
つまり、エラーデータを含んだライト信号Ｌが生成され
る。このとき、シリアルデータ受信部２は、コーディン
グエラー信号ｎを出力する。書き込み制御信号生成部４
は、このエラーを含んだライト信号Ｌとコーディングエ
ラー信号ｎとを入力すると、ライト信号Ｌからエラー信
号を除去した書き込み制御信号Ｌ１を生成する。ＦＩＦ
Ｏ５は、書き込み制御信号生成部４で生成された書き込
み制御信号Ｌ１に基づいて、シリアルデータ受信部２か
らパラレルデータｍを入力し格納する。つまり、書き込
み制御信号Ｌ１は、エラー信号を含んでいないため、Ｆ
ＩＦＯ５は、フレーム期間内のデータのみを格納する。
ＦＩＦＯ５に格納されたパラレルデータｑは制御部６か
ら出力される制御信号ｏ、制御信号ｐにより、出力装置
７に出力される。また、出力装置７は、制御部６からの
制御信号ｒにより制御される。Next, the operation of the serial data receiving apparatus 1 according to the present invention will be described. The serial data i transmitted from the serial data transmitting device is input to the serial data receiving unit 2 of the serial data receiving device 1 and is converted into parallel data m. As mentioned above,
The serial data receiving device 1 needs to generate a timing clock k synchronized with the transferred serial data i. Therefore, the serial data receiving unit 2 uses the reference clock j oscillated from the oscillator 3 and the input serial data i to execute the serial data i by the PLL.
Is generated in synchronization with the timing clock k. Further, the serial data receiving unit 2 detects the serial data i based on the timing clock k, and outputs the start code S
Is detected, until the stop code E indicating the end of the frame is detected as one frame.
Here, the serial data receiving unit 2 outputs the start code S
To HI during the period of the stop code E and LOW during the other periods. As shown in FIG. 3, an error may occur for some reason, and the write signal L may become HI during a period other than the frame.
That is, the write signal L including the error data is generated. At this time, the serial data receiving section 2 outputs a coding error signal n. Write control signal generator 4
Receives the write signal L including the error and the coding error signal n, and generates a write control signal L1 obtained by removing the error signal from the write signal L. FIF
O5 inputs and stores parallel data m from the serial data receiving unit 2 based on the write control signal L1 generated by the write control signal generating unit 4. That is, since the write control signal L1 does not include an error signal,
The IFO 5 stores only data within a frame period.
The parallel data q stored in the FIFO 5 is output to the output device 7 by the control signal o and the control signal p output from the control unit 6. The output device 7 is controlled by a control signal r from the control unit 6.
【００１８】次に、請求項２記載の発明を図２の実施例
に基づいて説明する。請求項２記載のシリアルデータ受
信装置において、書き込み制御信号生成部４以外の構成
要件は、請求項１記載の発明の実施例と同様であるた
め、説明は省略する。請求項２記載のシリアルデータ受
信装置の書き込み制御信号生成部４は、反転回路８と、
アンド回路９とから構成される。反転回路８は、シリア
ルデータ受信部２から出力されるコーディングエラー信
号ｎが入力され、このコーディングエラー信号ｎの反転
信号を出力する。アンド回路９は、シリアルデータ受信
部２から出力されるライト信号Ｌと、反転回路８から出
力されるコーディングエラー信号ｎの反転信号とが入力
され、これらの２入力の論理和を書き込み制御信号Ｌ１
とし、ＦＩＦＯ５に出力する。このような構成により、
アイドリング期間中に、コーディングエラーが検出され
た場合の各信号のタイミングは図３のようになり、フレ
ーム期間内のみ有効となる書き込み制御信号Ｌ１がＦＩ
ＦＯ５に出力される。従って、アイドリング期間内にコ
ーディングエラーが検出されても、そのエラーデータを
ＦＩＦ０５に書き込むことはない。Next, the second aspect of the present invention will be described with reference to FIG. In the serial data receiving device according to the second aspect, the components other than the write control signal generating unit 4 are the same as those of the embodiment of the first aspect of the present invention, and therefore the description thereof is omitted. The write control signal generator 4 of the serial data receiving device according to claim 2 includes: an inverting circuit 8;
And an AND circuit 9. The inversion circuit 8 receives the coding error signal n output from the serial data receiving unit 2 and outputs an inverted signal of the coding error signal n. The AND circuit 9 receives the write signal L output from the serial data receiving unit 2 and the inverted signal of the coding error signal n output from the inverting circuit 8, and writes the logical sum of these two inputs into the write control signal L1.
And outputs it to FIFO5. With such a configuration,
The timing of each signal when a coding error is detected during the idling period is as shown in FIG. 3, and the write control signal L1, which is valid only during the frame period, is FI
Output to FO5. Therefore, even if a coding error is detected during the idling period, the error data is not written to the FIF05.
【００１９】次に、請求項３記載の発明を図４の実施例
に基づいて説明する。請求項３記載のシリアルデータ受
信装置１１において、書き込み制御信号生成部１４以外
の構成要件は、請求項１記載の発明の実施例と同様であ
るため、説明は省略する。図４に示すように、書き込み
制御信号生成部１４は、シリアルデータ受信部１２から
ライトクロックｋ、ライト信号Ｌ、パラレルデータｍを
入力し、書き込み制御信号Ｌ２を生成し、ＦＩＦＯ１５
に出力する。Next, the third aspect of the present invention will be described with reference to FIG. In the serial data receiving device 11 according to the third aspect, the components other than the write control signal generating unit 14 are the same as those of the embodiment of the first aspect of the present invention, and thus the description thereof is omitted. As shown in FIG. 4, the write control signal generation unit 14 receives the write clock k, the write signal L, and the parallel data m from the serial data reception unit 12, generates a write control signal L2, and
Output to
【００２０】次に、請求項３記載のシリアルデータ受信
装置１１の動作について説明する。書き込み制御信号生
成部１４は、シリアルデータ受信部１２から出力される
パラレルデータｍを入力し、このパラレルデータｍから
スタートコードＳと、ストップコードＥとを検出して、
スタートコードＳとストップコードＥとの期間のみ有効
となる書き込み制御信号Ｌ２を生成し、ＦＩＦＯ１５に
出力する。Next, the operation of the serial data receiving device 11 will be described. The write control signal generator 14 receives the parallel data m output from the serial data receiver 12, detects a start code S and a stop code E from the parallel data m,
A write control signal L2 that is valid only during the period between the start code S and the stop code E is generated and output to the FIFO 15.
【００２１】次に、請求項４及び請求項５記載の発明を
図４から図７の実施例に基づいて説明する。図５に示す
ように、書き込み制御信号生成部１４は、組み合わせ回
路３０と、１ビットのＤフリップフロップ３１と、２入
力のオア回路３２と、２入力のアンド回路３３とから構
成される。組み合わせ回路３０の一実施例を図６に示
す。組み合わせ回路３０は、スタートコード検出用コン
パレータ３４と、ストップコード検出用コンパレータ３
５と、２入力のアンド回路３６と、２入力のオア回路３
７とから構成される。スタートコード検出用コンパレー
タ３４は、シリアルデータ受信部１２からパラレルデー
タｍを入力し、フレームの始まりを表すスタートコード
Ｓと一致した時にハイレベルを出力し、それ以外の期間
は、ローレベルを出力するコンパレータである。ストッ
プコード検出用コンパレータ３５は、シリアルデータ受
信部１２からパラレルデータｍを入力し、フレームの終
わりを表すストップコードＥと一致した時にハイレベル
を出力し、それ以外の期間は、ローレベルを出力するコ
ンパレータである。ここで、表１に、組み合わせ回路３
０に入力されるパラレルデータｍ及びＤフリップフロッ
プ３１の負帰還信号ＳＩＧ１と、組み合わせ回路３０が
出力するＳＩＧ０との関係を示す。Next, the fourth and fifth aspects of the invention will be described with reference to the embodiments of FIGS. As shown in FIG. 5, the write control signal generator 14 includes a combinational circuit 30, a 1-bit D flip-flop 31, a two-input OR circuit 32, and a two-input AND circuit 33. One embodiment of the combinational circuit 30 is shown in FIG. The combination circuit 30 includes a start code detection comparator 34 and a stop code detection comparator 3.
5, 2-input AND circuit 36, 2-input OR circuit 3
And 7. The start code detection comparator 34 receives the parallel data m from the serial data receiving unit 12 and outputs a high level when it matches the start code S representing the start of a frame, and outputs a low level during other periods. It is a comparator. The stop code detection comparator 35 receives the parallel data m from the serial data receiving unit 12, outputs a high level when the stop data E matches the stop code E indicating the end of the frame, and outputs a low level during other periods. It is a comparator. Here, Table 1 shows the combinational circuit 3
The relationship between the parallel data m input to 0 and the negative feedback signal SIG1 of the D flip-flop 31 and SIG0 output by the combinational circuit 30 is shown.
【００２２】[0022]
【表１】 [Table 1]
【００２３】ここで、Ａは、スタートコード検出用コン
パレータ３４に入力されるパラレルデータｍ、Ｂはスト
ップコード検出用コンパレータ３５に入力されるパラレ
ルデータｍ、ＳＯＦはスタートコード、ＥＯＦはストッ
プコード、Ｘは任意値をそれぞれ表す。表１から明らか
なように、図６の構成の組み合わせ回路３０を用いれ
ば、各データの関係は、図７のようになる。つまり、フ
レーム期間内のみ、ＳＩＧ１とＳＩＧ０の論理和と、そ
の論理和とライト信号Ｌとの論理積を書き込み制御信号
Ｌ２とすることにより、ライトクロックｋとパラレルデ
ータｍとライト信号Ｌが入力された時に、ＦＩＦ０１５
にデータを書き込むための書き込み制御信号Ｌ２がフレ
ーム期間だけ出力されるように修正されるので、アイド
リング時にエラーが発生した場合においても、ＦＩＦ０
１５にはフレーム内のデータのみが格納されることにな
る。さらに、書き込み制御信号Ｌ２を生成する際には、
コーディングエラー信号ｎを使用していないので、コー
ディングエラー以外のエラーが発生したときにも有効で
ある。Here, A is the parallel data m input to the start code detection comparator 34, B is the parallel data m input to the stop code detection comparator 35, SOF is the start code, EOF is the stop code, X Represents an arbitrary value. As is clear from Table 1, when the combinational circuit 30 having the configuration shown in FIG. 6 is used, the relationship between the data is as shown in FIG. That is, the write clock k, the parallel data m, and the write signal L are input by setting the logical sum of SIG1 and SIG0 and the logical product of the logical sum and the write signal L only during the frame period as the write control signal L2. When the FIF015
Is corrected so that the write control signal L2 for writing data to the memory is output only during the frame period.
15 stores only the data in the frame. Further, when generating the write control signal L2,
Since the coding error signal n is not used, it is also effective when an error other than a coding error occurs.
【００２４】次に、請求項６記載の発明を図４及び図８
から図１０の実施例に基づいて説明する。図８に、請求
項４及び請求項５記載の発明の実施例における組合せ回
路の他の実施例を示す。組み合わせ回路４０は、スター
トコード検出用コンパレータ４４と、ストップコード検
出用コンパレータ４５と、アイドリングコード検出用コ
ンパレータ４８と、３入力のアンド回路４６と、２入力
のオア回路４７とから構成される。アイドリングコード
検出用コンパレータ４８は、シリアルデータ受信部１２
から出力されるパラレルデータｍを入力し、アイドリン
グコード以外のデータである時にはハイレベルを出力
し、アイドリングコードと一致した時にはローレベルを
出力するコンパレータである。また、スタートコード検
出用コンパレータ３４は、シリアルデータ受信部１２か
らパラレルデータｍを入力し、フレームの始まりを表す
スタートコードＳと一致した時にハイレベルを出力し、
それ以外の期間は、ローレベルを出力するコンパレータ
である。ストップコード検出用コンパレータ４５は、シ
リアルデータ受信部１２からパラレルデータｍを入力
し、フレームの終わりを表すストップコードＥと一致し
た時にハイレベルを出力し、それ以外の期間は、ローレ
ベルを出力するコンパレータである。ここで、表２に、
組み合わせ回路４０に入力されるパラレルデータｍ及び
Ｄフリップフロップ３１の出力信号ＳＩＧ２と、組み合
わせ回路４０が出力するＳＩＧ３との関係を示す。Next, FIG. 4 and FIG.
Will be described based on the embodiment of FIG. FIG. 8 shows another embodiment of the combinational circuit according to the fourth and fifth aspects of the present invention. The combination circuit 40 includes a start code detection comparator 44, a stop code detection comparator 45, an idling code detection comparator 48, a three-input AND circuit 46, and a two-input OR circuit 47. The idling code detection comparator 48 is connected to the serial data receiving unit 12.
Is a comparator that inputs the parallel data m output from the controller, outputs a high level when the data is other than the idling code, and outputs a low level when the data matches the idling code. Further, the start code detection comparator 34 receives the parallel data m from the serial data receiving unit 12 and outputs a high level when the parallel data m matches the start code S indicating the beginning of the frame.
In other periods, the comparator outputs a low level. The stop code detection comparator 45 receives the parallel data m from the serial data receiving unit 12, outputs a high level when the stop data E matches the stop code E indicating the end of the frame, and outputs a low level during other periods. It is a comparator. Here, in Table 2,
The relationship between the parallel data m input to the combination circuit 40 and the output signal SIG2 of the D flip-flop 31 and the SIG3 output from the combination circuit 40 are shown.
【００２５】[0025]
【表２】 [Table 2]
【００２６】ここで、Ａは、スタートコード検出用コン
パレータ４４に入力されるパラレルデータｍ、Ｂはスト
ップコード検出用コンパレータ４５に入力されるパラレ
ルデータｍ、ＳＯＦはスタートコード、ＥＯＦはストッ
プコード、Ｘは任意値をそれぞれ表す。図８に示す構成
の組み合わせ回路４０により、図９に示すように、ライ
トクロックｋとパラレルデータｍとライト信号Ｌとが入
力された時に、ＦＩＦ０１５に書き込むための書き込み
制御信号Ｌ３がフレーム期間だけ出力されるように修正
されるので、アイドリング期間内にエラーが発生した場
合においても、ＦＩＦ０１５にはフレーム期間内のパラ
レルデータｍのみが格納されることになる。この場合の
書き込み制御信号Ｌ３の生成にはコーディングエラー信
号ｎを使用していないため、コーディングエラー以外の
エラーが発生した時にも有効である。Here, A is the parallel data m input to the start code detection comparator 44, B is the parallel data m input to the stop code detection comparator 45, SOF is the start code, EOF is the stop code, X Represents an arbitrary value. As shown in FIG. 9, when the write clock k, the parallel data m, and the write signal L are input, the combination control circuit L3 having the configuration shown in FIG. 8 outputs the write control signal L3 for writing to the FIF015 only during the frame period. Therefore, even when an error occurs during the idling period, only the parallel data m within the frame period is stored in the FIF015. Since the coding error signal n is not used for generating the write control signal L3 in this case, it is effective even when an error other than a coding error occurs.
【００２７】また図１０に示すように、フレームの終り
を表すストップコードＥにエラーが起こった場合にもア
イドリングコード検出に続いてデータの書き込みが行わ
れるので、次のフレームの終わりを示すストップコード
を検出するまでアイドリングコードをＦＩＦＯに書き込
み続けるようなことがなくなり、ＦＩＦ０１５をオーバ
フローさせるようなことがなくなる。As shown in FIG. 10, even when an error occurs in the stop code E indicating the end of the frame, the data is written following the detection of the idling code, so that the stop code indicating the end of the next frame is obtained. Does not continue to write the idling code to the FIFO until the detection of is detected, and the overflow of the FIF015 does not occur.
【００２８】[0028]
【発明の効果】以上説明してきたように、請求項１記載
の発明によれば、アイドリングコード転送中にエラーが
発生したときにも、フレーム期間内のパラレルデータの
みをＦＩＦＯに格納することができる。As described above, according to the first aspect of the present invention, even when an error occurs during idle code transfer, only parallel data within a frame period can be stored in the FIFO. .
【００２９】請求項２記載の発明によれば、アイドリン
グコード転送中に、特にコーディングエラーが発生した
場合にも、フレーム期間中のデータのみをＦＩＦＯ内に
書き込むことができる。According to the second aspect of the present invention, only data during a frame period can be written in the FIFO even when a coding error occurs during the idle code transfer.
【００３０】請求項３記載の発明によれば、アイドリン
グコード転送中に、特にコーディングエラーが発生した
ときにも、フレーム期間内のパラレルデータのみをＦＩ
ＦＯ内に書き込むことができるシリアルデータ受信装置
を簡単な構成にすることができ、低コストで実現でき
る。According to the third aspect of the present invention, even when a coding error occurs during the idle code transfer, only the parallel data within the frame period is transmitted to the FI.
The serial data receiving device that can be written in the FO can have a simple configuration and can be realized at low cost.
【００３１】請求項４記載の発明によれば、アイドリン
グコード転送中にコーディングエラーに限らず、エラー
が起こった時に、フレーム期間内のパラレルデータのみ
をＦＩＦＯ内に書き込むことができる。According to the fourth aspect of the present invention, when an error occurs, not only a coding error during idle code transfer, but only parallel data within a frame period can be written in the FIFO.
【００３２】請求項５記載の発明によれば、アイドリン
グコード転送中にコーディングエラーに限らず、エラー
が起こった時に、フレーム期間内のパラレルデータのみ
をＦＩＦＯ内に書き込むことができる上、シリアルデー
タ受信装置を簡単な構成にすることができ、低コストで
実現できる。According to the fifth aspect of the present invention, when an error occurs, not only a coding error during the idle code transfer, but only parallel data within a frame period can be written into the FIFO, and serial data reception can be performed. The apparatus can have a simple configuration and can be realized at low cost.
【００３３】請求項６記載の発明によれば、アイドリン
グコードもしくはストップコードを転送中にエラーが起
こった場合にコーディングエラーに限らず、フレーム期
間内のデータのみをＦＩＦＯ内に書き込むことができる
シリアルデータ受信装置を低コストで実現できる。According to the sixth aspect of the present invention, when an error occurs during transmission of an idling code or a stop code, not only a coding error but also serial data which can write only data within a frame period into a FIFO. The receiving device can be realized at low cost.
【図１】請求項１記載の発明のシリアルデータ受信装置
を表す図である。FIG. 1 is a diagram showing a serial data receiving apparatus according to the first embodiment.
【図２】請求項１記載の発明のシリアルデータ受信装置
の書き込み制御信号生成部を表す図である。FIG. 2 is a diagram illustrating a write control signal generation unit of the serial data receiving device according to the first embodiment;
【図３】請求項１記載の発明の各信号のタイミングを表
すタイミングチャートである。FIG. 3 is a timing chart showing the timing of each signal according to the first embodiment of the present invention.
【図４】請求項３記載の発明のシリアルデータ受信装置
を表す図である。FIG. 4 is a diagram showing a serial data receiving apparatus according to the third aspect of the present invention.
【図５】請求項３記載の発明のシリアルデータ受信装置
の書き込み制御信号生成部を表す図である。FIG. 5 is a diagram showing a write control signal generation unit of the serial data receiving device according to the third aspect of the present invention.
【図６】請求項４記載の発明のシリアルデータ受信装置
の書き込み制御信号生成部の組み合わせ回路を表す図で
ある。FIG. 6 is a diagram showing a combinational circuit of a write control signal generation unit of the serial data receiving device according to the fourth aspect of the present invention.
【図７】請求項３記載の発明の各信号のタイミングを表
すタイミングチャートである。FIG. 7 is a timing chart showing the timing of each signal according to the third aspect of the present invention.
【図８】請求項６記載の発明のシリアルデータ受信装置
の書き込み制御信号生成部を表す図である。FIG. 8 is a diagram showing a write control signal generation unit of the serial data receiving device according to the invention of claim 6;
【図９】請求項６記載の発明の各信号のタイミングを表
すタイミングチャートである。FIG. 9 is a timing chart showing the timing of each signal of the invention according to claim 6;
【図１０】請求項６記載の発明の各信号のタイミングを
表すタイミングチャートである。FIG. 10 is a timing chart showing the timing of each signal of the invention according to claim 6;
【図１１】エラーが起こった時の各信号のタイミングを
表すタイミングチャートである。FIG. 11 is a timing chart showing the timing of each signal when an error occurs.
【図１２】従来のシリアルデータ送信装置を表す図であ
る。FIG. 12 is a diagram illustrating a conventional serial data transmission device.
【図１３】従来のシリアルデータ受信装置を表す図であ
る。FIG. 13 is a diagram illustrating a conventional serial data receiving device.
【図１４】ライトクロックとライト信号とフレームとの
関係を表すタイミングチャートである。FIG. 14 is a timing chart illustrating a relationship among a write clock, a write signal, and a frame.
【図１５】従来のシリアル通信の構成を表す図である。FIG. 15 is a diagram illustrating a configuration of a conventional serial communication.
１、１１、２１ シリアルデータ受信装置 ２、１２、２２ シリアルデータ受信部 ３、１３、２３、５３ 発振器 ４、１４ 書き込み制御信号生成部 ５、１５、２４ バッファメモリ ６、１６、２６、５２ 制御部 ７、１７、２７ 出力装置 ８ 反転回路 ９、３３、３６、４６ アンド回路 ３０、４０ 組み合わせ回路 ３１ Ｄフリップフロップ ３２、３７、４７ オア回路 ３４、４４ スタートコード検出用コンパレータ ３５、４５ ストップコード検出用コンパレータ ４８ アイドリングコード検出用コンパレータ ５１ シリアルデータ送信装置 ５４ ＦＩＦＯ ５５ トランスミッタ ５６ 入力装置。 1, 11, 21 Serial data receiving device 2, 12, 22 Serial data receiving unit 3, 13, 23, 53 Oscillator 4, 14 Write control signal generating unit 5, 15, 24 Buffer memory 6, 16, 26, 52 Control unit 7, 17, 27 output device 8 inversion circuit 9, 33, 36, 46 AND circuit 30, 40 combination circuit 31 D flip-flop 32, 37, 47 OR circuit 34, 44 start code detection comparator 35, 45 stop code detection Comparator 48 Idling code detection comparator 51 Serial data transmitting device 54 FIFO 55 Transmitter 56 Input device.
Claims (6)
に変換し基準クロックに基づいた転送タイミングで前記
パラレルデータをバッファメモリに出力するするととも
に、ライトクロックとライト信号とコーディングエラー
信号とを生成し出力するシリアルデータ受信部と、前記
シリアルデータ受信部に前記基準クロックを出力する発
振部と、前記シリアルデータ受信部で生成された前記コ
ーディングエラー信号に基づいて前記ライト信号からコ
ーディングエラーを除去し、書き込み制御信号を生成す
る書き込み制御信号生成部と、前記書き込み制御信号に
基づいて前記シリアルデータ受信部からパラレルデータ
を入力するバッファメモリと、前記シリアルデータ受信
部と前記書き込み制御信号生成部と前記バッファメモリ
とを制御する制御部とを具備することを特徴とするシリ
アルデータ受信装置。1. A method for converting input serial data into parallel data, outputting the parallel data to a buffer memory at a transfer timing based on a reference clock, and generating and outputting a write clock, a write signal, and a coding error signal. A serial data receiving unit, an oscillating unit that outputs the reference clock to the serial data receiving unit, and a coding control that removes a coding error from the write signal based on the coding error signal generated by the serial data receiving unit, and performs write control. A write control signal generator that generates a signal, a buffer memory that inputs parallel data from the serial data receiver based on the write control signal, the serial data receiver, the write control signal generator, and the buffer memory. Control to control The serial data receiving apparatus characterized by comprising and.
おいて、反転回路と、アンド回路とから構成される前記
書き込み制御信号生成部を具備することを特徴とするシ
リアルデータ受信装置。2. The serial data receiving apparatus according to claim 1, further comprising: the write control signal generating section including an inverting circuit and an AND circuit.
に変換し基準クロックに基づいた転送タイミングで前記
パラレルデータをバッファメモリに出力するするととも
に、ライトクロックとライト信号とを生成し出力するシ
リアルデータ受信部と、前記シリアルデータ受信部に前
記基準クロックを出力する発振部と、前記シリアルデー
タ受信部で生成された前記ライト信号からコーディング
エラーを除去し、書き込み制御信号を生成する書き込み
制御信号生成部と、前記書き込み制御信号に基づいてシ
リアルデータ受信部からパラレルデータを入力するバッ
ファメモリと、前記シリアルデータ受信部と前記書き込
み制御信号生成部と前記バッファメモリとを制御する制
御部とを具備することを特徴とするシリアルデータ受信
装置。3. A serial data receiver for converting input serial data into parallel data, outputting the parallel data to a buffer memory at a transfer timing based on a reference clock, and generating and outputting a write clock and a write signal. An oscillation unit that outputs the reference clock to the serial data reception unit, a write control signal generation unit that removes a coding error from the write signal generated by the serial data reception unit, and generates a write control signal; A buffer memory that inputs parallel data from a serial data receiving unit based on the write control signal, and a control unit that controls the serial data receiving unit, the write control signal generation unit, and the buffer memory. Serial data receiving device.
おいて、シリアルデータ受信部から出力されるパラレル
データとＤフリップフロップからの負帰還信号とを入力
する組み合わせ回路と、前記組み合わせ回路から出力さ
れる信号とライトクロックとを入力するＤフリップフロ
ップと、前記Ｄフリップフロップの出力信号と前記組み
合わせ回路の出力信号とを入力するオア回路と、前記オ
ア回路の出力信号とライト信号とを入力し書き込み制御
信号を生成するアンド回路とから構成される書き込み制
御信号生成部を具備することを特徴とするシリアルデー
タ受信装置。4. The serial data receiving device according to claim 3, wherein a combinational circuit for inputting parallel data output from the serial data receiving unit and a negative feedback signal from a D flip-flop, and an output from the combinational circuit. A D flip-flop for inputting a signal and a write clock, an OR circuit for inputting an output signal of the D flip-flop and an output signal of the combination circuit, and a write control for inputting an output signal of the OR circuit and a write signal A serial data receiving device, comprising: a write control signal generation unit including an AND circuit that generates a signal.
おいて、シリアルデータ受信部から出力されるパラレル
データを入力してフレームのスタートコードを検出する
スタートコード検出用コンパレータと、シリアルデータ
受信部から出力されるパラレルデータを入力してフレー
ムのストップコードを検出するストップコード検出用コ
ンパレータと、Ｄフリップフロップからの負帰還信号と
前記スタートコード検出用コンパレータもしくは前記ス
トップコード検出用コンパレータからの出力信号との論
理積を出力するアンド回路と、前記スタートコード検出
用コンパレータもしくは前記ストップコード検出用コン
パレータからの出力信号と前記アンド回路の出力信号と
の論理和を出力するオア回路とで構成される書き込み制
御信号生成部を具備することを特徴とするシリアルデー
タ受信装置。5. A serial data receiving device according to claim 4, wherein a start code detecting comparator for detecting a start code of a frame by inputting parallel data output from the serial data receiving unit, and outputting the parallel data from the serial data receiving unit. And a negative code signal from a D flip-flop and an output signal from the start code detection comparator or the stop code detection comparator. A write control signal including an AND circuit that outputs a logical product, and an OR circuit that outputs a logical sum of an output signal from the start code detection comparator or the stop code detection comparator and an output signal of the AND circuit Include generator The serial data receiving apparatus, characterized by.
おいて、シリアルデータ受信部から出力されるパラレル
データを入力してフレームのスタートコードを検出する
スタートコード検出用コンパレータと、シリアルデータ
受信部から出力されるパラレルデータを入力してフレー
ムのストップコードを検出するストップコード検出用コ
ンパレータと、シリアルデータ受信部から出力されるパ
ラレルデータを入力してアイドリングコードを検出する
アイドリングコード検出用コンパレータと、Ｄフリップ
フロップからの負帰還信号と前記アイドリングコード検
出用コンパレータからの出力信号と、前記スタートコー
ド検出用コンパレータもしくは前記ストップコード検出
用コンパレータからの出力信号との論理積を出力するア
ンド回路と、前記スタートコード検出用コンパレータも
しくは前記ストップコード検出用コンパレータからの出
力信号と前記アンド回路の出力信号との論理和を出力す
るオア回路とで構成される書き込み制御信号生成部を具
備することを特徴とするシリアルデータ受信装置。6. A serial data receiving device according to claim 4, wherein a start code detecting comparator for detecting a start code of a frame by inputting parallel data output from the serial data receiving unit, and outputting the data from the serial data receiving unit. A stop code detection comparator for detecting a stop code of a frame by inputting parallel data to be input, an idling code detection comparator for inputting parallel data output from a serial data receiving unit and detecting an idling code, and a D flip-flop An AND circuit that outputs a logical product of a negative feedback signal from the amplifier, an output signal from the idling code detection comparator, and an output signal from the start code detection comparator or the stop code detection comparator, A write control signal generator configured to include an OR circuit that outputs a logical sum of an output signal from the start code detection comparator or the stop code detection comparator and an output signal of the AND circuit. Serial data receiving device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8168064A JPH1011368A (en) | 1996-04-22 | 1996-06-27 | Serial data receiving device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-100577 | 1996-04-22 | ||
| JP10057796 | 1996-04-22 | ||
| JP8168064A JPH1011368A (en) | 1996-04-22 | 1996-06-27 | Serial data receiving device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011368A true JPH1011368A (en) | 1998-01-16 |
Family
ID=26441576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8168064A Pending JPH1011368A (en) | 1996-04-22 | 1996-06-27 | Serial data receiving device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011368A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015518963A (en) * | 2012-05-21 | 2015-07-06 | アンプリファイアー・リサーチ・コーポレイション | Field analyzer |
-
1996
- 1996-06-27 JP JP8168064A patent/JPH1011368A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015518963A (en) * | 2012-05-21 | 2015-07-06 | アンプリファイアー・リサーチ・コーポレイション | Field analyzer |
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