JPH10112511A - Semiconductor nonvolatile storage device and its manufacture - Google Patents
Semiconductor nonvolatile storage device and its manufactureInfo
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- JPH10112511A JPH10112511A JP26573496A JP26573496A JPH10112511A JP H10112511 A JPH10112511 A JP H10112511A JP 26573496 A JP26573496 A JP 26573496A JP 26573496 A JP26573496 A JP 26573496A JP H10112511 A JPH10112511 A JP H10112511A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、フローティング
ゲートを持つ半導体不揮発性メモリに関し、特に消去時
の過消去を防止するとともに、集積度が高い半導体不揮
発性メモリ及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor nonvolatile memory having a floating gate and, more particularly, to a semiconductor nonvolatile memory having a high degree of integration while preventing over-erasing at the time of erasing, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】電気的に書き換え及び消去可能な半導体
不揮発性メモリ（以下、ＥＥＰＲＯＭという。）又は、
一括消去型電気的消去及び書き込み可能な読み出し専用
半導体不揮発性メモリ（以下、フラッシュメモリとい
う。）では、消去に際して過大な消去（オーバイレー
ズ）の現象が問題になる。この過消去による読み出し時
のリーク対策として、セレクトゲートを設けたスプリッ
トゲート型のメモリセルが存在する（例えば、米国特許
第５，０２９，１３０号参照）。2. Description of the Related Art An electrically rewritable and erasable semiconductor nonvolatile memory (hereinafter referred to as an EEPROM) or
In a batch erasure type electrically erasable and writable read-only semiconductor non-volatile memory (hereinafter, referred to as a flash memory), a problem of excessive erasing (overwriting) at the time of erasing becomes a problem. As a countermeasure against leakage at the time of reading due to over-erasing, there is a split gate type memory cell provided with a select gate (for example, see US Pat. No. 5,029,130).
【０００３】一方、特開平６−１６３９２５号公報に
は、平面面積を低減して高集積化を図った半導体不揮発
性メモリが提案されている。この半導体不揮発性メモリ
は、シリコン基板表面に溝（トレンチ）を形成し、この
溝内全域ににコントロールトゲートを埋設し、溝の底部
にソースを形成することにより、ソースに隣接したコン
トロールゲートによりチャネルを制御し、オーバーイレ
ーズを防止している。これにより、セレクトゲートを不
要としてその分の平面面積を低減するものである。On the other hand, Japanese Patent Application Laid-Open No. 6-163925 proposes a semiconductor non-volatile memory in which a planar area is reduced to achieve high integration. In this semiconductor nonvolatile memory, a trench is formed on the surface of a silicon substrate, a control gate is buried in the entire area of the trench, and a source is formed at the bottom of the trench. The channel is controlled to prevent over-erase. This eliminates the need for the select gate and reduces the planar area correspondingly.
【０００４】また、特開平４−１１１４７０号公報、特
開平４−１６４３７２号公報、特開昭６２−１５９４７
２号公報には、段差を低滅するために、フローティング
ゲート、コントロールゲートを埋め込んだＥＴＯＸ型の
メモリセルが開示されている。Further, Japanese Patent Application Laid-Open Nos. 4-111470, 4-164372, and 62-15947
Japanese Patent Application Laid-open No. 2 discloses an ETOX type memory cell in which a floating gate and a control gate are embedded to reduce a step.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上述し
た従来のスプリットゲート型メモリセルでは、セルフア
ライン的にセレクトゲートのチャネル長が決定できない
ため、露光工程のアライメントずれを考慮して、大きめ
にセレクトゲートのチャネル長が設定されており、セル
の微細化の妨げになっていた。However, in the above-mentioned conventional split gate type memory cell, the channel length of the select gate cannot be determined in a self-aligned manner. Is set, which hinders miniaturization of the cell.
【０００６】また、従来のスプリットゲート型メモリセ
ルでは、スプリットゲートのチャネル長がバラつくた
め、読み出し時のセル電流がバラつき、特性の劣化を引
き起こすという問題もあった。Further, in the conventional split gate type memory cell, since the channel length of the split gate varies, there is also a problem that the cell current at the time of reading varies, causing deterioration of characteristics.
【０００７】さらに、従来のスプリットゲート型のメモ
リセル構造では、２層または３層のポリシリコンが積層
された多層ポリシリコン構造が存在するため、チップ内
での段差が大きく、後工程での露光の焦点深度の確保が
難しく、メタル配線の細り、断線やパッシベーション膜
のカバレッジの悪化等からくる信頼性の低下といった問
題があった。Further, in the conventional split gate type memory cell structure, since there is a multi-layer polysilicon structure in which two or three layers of polysilicon are stacked, a step in a chip is large, and exposure in a later step is performed. However, it is difficult to secure the depth of focus, and there is a problem in that the metal wiring becomes thinner, the wire breaks, the coverage of the passivation film deteriorates, and the reliability decreases.
【０００８】また、上述した特開平６−１６３９２５号
公報の方法では、コントロールゲートを溝内全域に埋め
込んでいるため、セル面積が大きくなり、集積度が落ち
るという問題がある。In the method disclosed in Japanese Patent Application Laid-Open No. 6-163925, since the control gate is buried in the whole area of the trench, there is a problem that the cell area is increased and the degree of integration is reduced.
【０００９】さらに、上記の特開平４−１１１４７０号
公報、特開平４−１６４３７２号公報、特開昭６２−１
５９４７２号公報のメモリセルでは、オーバーイレース
の問題が解決されていない。Further, Japanese Patent Application Laid-Open Nos. 4-111470, 4-164372, and 62-1
The memory cell disclosed in Japanese Patent No. 59472 does not solve the problem of over-erase.
【００１０】この発明は、上述した従来の問題点を解決
するためになされたものにして、過消去問題のないスプ
リットゲート型メモリセルでありながら、そのセレクト
ゲートチャネル長をバラつきなく決定することができ、
さらにチップ内の段差をなくすことにより、後工程の配
線の断線、保護膜のカバレッジ不足といった問題から解
放できる半導体不揮発性メモリを提供することを目的と
する。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and it is possible to determine a select gate channel length of a split gate memory cell without an overerasing problem without variation. Can,
It is another object of the present invention to provide a semiconductor non-volatile memory which can eliminate the steps such as disconnection of wiring in a later process and insufficient coverage of a protective film by eliminating steps in a chip.
【００１１】[0011]
【課題を解決するための手段】この発明の半導体不揮発
性メモリは、半導体基板に形成された溝と、この溝の側
壁に形成されたサイドウォールからなるフローティング
ゲートと、前記溝内に前記フローティングゲートと絶縁
層を介して埋め込まれたコントロールゲートと、前記溝
と所定のゲート長を有して形成されたソース領域と、前
記溝の底部に設けられたドレイン領域と、前記基板上に
絶縁層を介して設けられたセレクトゲートと、を備えた
ことを特徴とする。According to the present invention, there is provided a semiconductor nonvolatile memory, comprising: a trench formed in a semiconductor substrate; a floating gate comprising a sidewall formed on a side wall of the trench; and the floating gate in the trench. And a control gate embedded with an insulating layer interposed therebetween, a source region formed with the trench and a predetermined gate length, a drain region provided at the bottom of the trench, and an insulating layer on the substrate. And a select gate provided through the intermediary.
【００１２】この発明では、フローティングゲートとコ
ントロールゲートを完全に埋め込んでいるため、基板上
の段差が小さくメタル配線の断線がない。また、層間絶
縁膜のカバレッジも良好で、信頼性が向上する。In the present invention, since the floating gate and the control gate are completely buried, the step on the substrate is small and there is no disconnection of the metal wiring. In addition, the coverage of the interlayer insulating film is good, and the reliability is improved.
【００１３】また、この発明は、前記溝の側壁に一対の
フローティングゲートを設け、前記溝内に２ビット分の
メモリ領域を形成したことを特徴とする。Further, the present invention is characterized in that a pair of floating gates is provided on a side wall of the groove, and a memory area for 2 bits is formed in the groove.
【００１４】上記のように、１つの溝に対し、２ビット
分のメモリ領域を形成することで、同じ底面積でスタッ
ク型のメモリセルを形成するより集積度が向上する。さ
らに、１つの溝で１つのメモリセルを形成するより集積
度が向上する。As described above, by forming a memory area for two bits in one groove, the degree of integration is improved as compared with the case where a stacked memory cell is formed with the same bottom area. Further, the degree of integration is improved as compared to forming one memory cell with one groove.
【００１５】また、この発明の半導体不揮発性メモリの
製造方法は、半導体基板表面にメモリ領域とソース領域
のみが開孔したレジストパターンを形成する工程と、前
記基板全面にレジストパターンをマスクとして、一導電
型不純物層を形成する工程と、前記半導体基板にメモリ
領域となる溝を形成する工程と、前記溝の側壁にフロー
ティングゲートとなるサイドウォールを形成する工程
と、前記溝の部分が開孔したレジストパターン形成し、
このレジストパターンをマスクとして一導電型不純物層
を形成する工程と、サイドウォール及び一導電型不純物
層上に酸化膜を形成した後、溝内にコントロールゲート
を埋め込む工程と、セレクトゲート酸化膜を形成した
後、基板表面にセレクトゲートを形成する工程と、を含
むことを特徴とする。Further, according to a method of manufacturing a semiconductor nonvolatile memory of the present invention, there is provided a method of forming a resist pattern in which only a memory region and a source region are formed on a surface of a semiconductor substrate, and forming the resist pattern as a mask over the entire surface of the substrate. Forming a conductive type impurity layer, forming a groove serving as a memory region in the semiconductor substrate, forming a sidewall serving as a floating gate on a side wall of the groove, and opening a portion of the groove. Forming a resist pattern,
Forming a one-conductivity-type impurity layer using the resist pattern as a mask, forming an oxide film on the sidewalls and the one-conductivity-type impurity layer, burying a control gate in the trench, and forming a select gate oxide film Forming a select gate on the surface of the substrate.
【００１６】この発明の製造方法は、一度の写真製版で
ソース領域とメモリ領域の位置を決め、セルフアライン
的にセレクトゲートチャネル長を決定するように構成す
ることができる。The manufacturing method of the present invention can be configured so that the positions of the source region and the memory region are determined by one photolithography, and the select gate channel length is determined in a self-aligned manner.
【００１７】上記したように、セレクトゲート長がセル
フアライン的に形成されることで、メモリセルの微細化
が可能となり、また、セル間の特性のバラつきを抑制す
ることができる。As described above, since the length of the select gate is formed in a self-aligned manner, the memory cell can be miniaturized, and the variation in characteristics between cells can be suppressed.
【００１８】また、この発明は、前記フローティングゲ
ートを溝側壁にセルフアライン的に形成することができ
る。Further, according to the present invention, the floating gate can be formed on the groove side wall in a self-aligned manner.
【００１９】さらに、この発明は、基板全面にポリシリ
コン膜を化学気相成長法により形成した後、エッチバッ
クを行いコントロールゲートを形成することができる。Further, according to the present invention, after a polysilicon film is formed on the entire surface of the substrate by a chemical vapor deposition method, the control gate can be formed by performing etch-back.
【００２０】また、この発明は、ソース、ドレインの拡
散層上に増速酸化により厚い酸化膜を形成することがで
きる。Further, according to the present invention, a thick oxide film can be formed on the source and drain diffusion layers by accelerated oxidation.
【００２１】上記のように、厚い酸化膜を形成すること
で、ソース／セレクトゲート間、ドレイン／コントロー
ルゲート間の寄生容量が抑えられ、スピードの向上が図
れる。As described above, by forming a thick oxide film, the parasitic capacitance between the source / select gate and the drain / control gate can be suppressed, and the speed can be improved.
【００２２】[0022]
【発明の実施の形態】以下、この発明の実施の形態につ
き、図１、図２に従い説明する。図１はこの発明の半導
体不揮発性メモリの実施の形態を示す断面図、図２は、
この発明の半導体不揮発性メモリを製造工程順に示す断
面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is a sectional view showing an embodiment of a semiconductor nonvolatile memory according to the present invention, and FIG.
FIG. 4 is a cross-sectional view showing the semiconductor nonvolatile memory of the present invention in the order of manufacturing steps.
【００２３】図１に示すように、シリコン半導体基板１
０のメモリ領域となる箇所に溝１５が形成されており、
この溝１５の側壁にトンネル酸化膜２を介してセルフア
ライン的にサイドウォールからなるフローティングゲー
ト３が設けられている。As shown in FIG. 1, a silicon semiconductor substrate 1
A groove 15 is formed at a location to be a memory area of 0,
A floating gate 3 composed of a sidewall is provided on the side wall of the groove 15 in a self-aligned manner with a tunnel oxide film 2 interposed therebetween.
【００２４】ソース領域１は、後述するように、メモリ
領域とソース領域のみが開孔したライン・スペースのレ
ジストパターンにより形成される。このため、セレクト
ゲート６のチャネル領域は、このレジストパターンによ
って決定され、例えば、０．３５μｍルールの場合、図
１で示すソース領域Ｓ、Ｓ、チャネル領域Ｃ、Ｃは０．
３５μｍになる。As will be described later, the source region 1 is formed by a line / space resist pattern in which only the memory region and the source region are opened. Therefore, the channel region of the select gate 6 is determined by the resist pattern. For example, in the case of the 0.35 μm rule, the source regions S, S and the channel regions C, C shown in FIG.
35 μm.
【００２５】前記溝１５内のフローティングゲート３、
３間に絶縁層８を介してコントロールゲート５が埋め込
まれており、このコントロールゲート５と基板１０のセ
レクトゲート長部分にセレクトゲート酸化膜９が形成さ
れ、この上にセレクトゲート６が設けられている。The floating gate 3 in the groove 15
A control gate 5 is buried between 3 via an insulating layer 8, a select gate oxide film 9 is formed on the control gate 5 and a select gate length portion of the substrate 10, and a select gate 6 is provided thereon. I have.
【００２６】また、溝１５の底部にはドレイン領域４が
フローティングゲート３、３によりセルフアラインで形
成されている。従って、フローティングゲート３のゲー
ト長Ｆ及びドレイン領域Ｄは、フローティングゲート３
を形成する際のサイドウォールにより決定されることに
なる。A drain region 4 is formed at the bottom of the groove 15 by the floating gates 3 and 3 in a self-aligned manner. Therefore, the gate length F and the drain region D of the floating gate 3
Will be determined by the side wall when forming.
【００２７】さらに、ソース領域１及びドレイン領域４
上の酸化膜は増速酸化により厚い酸化膜を形成してい
る。Further, the source region 1 and the drain region 4
The upper oxide film forms a thick oxide film by accelerated oxidation.
【００２８】上記のように、フローティングゲート３と
コントロールゲート５は、シリコン基板１０内に埋め込
まれているため、段差はセレクトゲート６とフィールド
酸化膜のみとなり、従来のＥＥＰＲＯＭ、フラッシュメ
モリに比べ段差が小さく、セレクトゲート６上に形成さ
れる層間絶縁膜上のメタル配線の断線を防ぐことができ
る。また、層間絶縁膜のカバレッジ不足の問題もなくな
る。As described above, since the floating gate 3 and the control gate 5 are buried in the silicon substrate 10, the step is only the select gate 6 and the field oxide film, and the step is smaller than that of the conventional EEPROM and flash memory. It is possible to prevent disconnection of the metal wiring on the interlayer insulating film formed on the select gate 6. Further, the problem of insufficient coverage of the interlayer insulating film is eliminated.
【００２９】セレクトゲート長がセルフアライン的に形
成されることで、メモリセルの微細化が可能となり、ま
た、メモリセル間の特性のバラつきを抑制することがで
きる。Since the select gate length is formed in a self-aligned manner, it is possible to miniaturize the memory cells, and it is possible to suppress variations in characteristics between the memory cells.
【００３０】１つの溝１５に対し、２ビット分のメモリ
領域を形成するため、同じ底面積でスタック型のメモリ
セルを形成するより集積度が向上する。勿論、１つの溝
で１つのメモリセルを形成するより集積度が向上する。Since a 2-bit memory area is formed in one groove 15, the integration degree is improved as compared with the case where a stacked memory cell is formed with the same bottom area. Of course, the degree of integration is improved as compared to forming one memory cell with one groove.
【００３１】更に、増速酸化により形成された厚い酸化
膜により、ソース／セレクトゲート間、ドレイン／コン
トロールゲート間の寄生容量が抑えられ、スピードの向
上が図れる。Further, the parasitic capacitance between the source / select gate and the drain / control gate can be suppressed by the thick oxide film formed by the accelerated oxidation, and the speed can be improved.
【００３２】次に、図２に従いこの発明の製造方法につ
き説明する。図２（ａ）ないし（ｇ）は、この発明の実
施の形態の製造方法を工程別に示す断面図である。Next, the manufacturing method of the present invention will be described with reference to FIG. 2A to 2G are cross-sectional views showing the manufacturing method according to the embodiment of the present invention step by step.
【００３３】まず、図２（ａ）のように、通常のＭＯＳ
プロセスに従いフィールド酸化膜を形成した後、シリコ
ン基板１０全面にバッファ酸化を行い、例えば、膜厚２
５０オングストロームの二酸化シリコン膜（ＳｉＯ2）
１１を形成する。そして、写真製版により、メモリ領域
とソース領域のみが開孔したライン・スペースのレジス
トパターン１２を形成する。セレクトゲートのチャネル
領域は、このレジストパターン１２によって決定され
る。例えば、０．３５μｍルールの場合、図１で示すソ
ース領域Ｓ、Ｓ、チャネル領域Ｃ、Ｃは０．３５μｍに
なる。First, as shown in FIG.
After forming a field oxide film according to the process, buffer oxidation is performed on the entire surface of the silicon
50 Å silicon dioxide film (SiO 2 )
11 is formed. Then, by photolithography, a resist pattern 12 of a line / space in which only the memory region and the source region are opened is formed. The channel region of the select gate is determined by the resist pattern 12. For example, in the case of the 0.35 μm rule, the source regions S and S and the channel regions C and C shown in FIG.
【００３４】続いて、図２（ｂ）に示すように、基板１
０全面にレジストパターン１２をマスクとして、例え
ば、砒素（Ａｓ）のようなＮ型不純物をイオン注入し、
Ｎ型不純物層１３を形成する。Subsequently, as shown in FIG.
Using the resist pattern 12 as a mask, an N-type impurity such as arsenic (As) is ion-implanted over the entire surface,
An N-type impurity layer 13 is formed.
【００３５】次に、図２（ｃ）に示すように、レジスト
１４をダブルコートに技術により、メモリー領域以外を
ふさぐように形成する。このとき、ソース領域Ｓ、チャ
ネル領域Ｃは０．３５μｍ程度の幅があるためアライン
メントマージンは十分である。そして、レジスト１４の
開孔部のＳｉＯ2膜１１を除去し、シリコンエッチング
ににより基板１０に溝１５を形成する。Next, as shown in FIG. 2C, a resist 14 is formed by a double coating technique so as to cover the area other than the memory area. At this time, since the source region S and the channel region C have a width of about 0.35 μm, the alignment margin is sufficient. Then, the SiO 2 film 11 at the opening of the resist 14 is removed, and a groove 15 is formed in the substrate 10 by silicon etching.
【００３６】その後、図２（ｄ）に示すように、レジス
ト１２、１４を除去後、バッファ酸化層１１を除去し、
プリゲート酸化、酸化膜除去後、熱酸化により膜厚約１
００オングストロームのトンネル酸化膜２を形成する。
この時、この熱処理により、ソース領域にイオン注入さ
れたＮ型不純物層が活性化されソース領域１が形成され
ると共に、このソース領域１上の酸化膜は増速酸化によ
り厚い酸化膜が形成される。そして、その上にＬＰＣＶ
Ｄ方等により、第１のポリシリコン膜１６を堆積させ
る。Thereafter, as shown in FIG. 2D, after removing the resists 12 and 14, the buffer oxide layer 11 is removed.
After pre-gate oxidation and removal of the oxide film, thermal oxidation
A tunnel oxide film 2 of 00 Å is formed.
At this time, the heat treatment activates the N-type impurity layer ion-implanted into the source region to form the source region 1, and the oxide film on the source region 1 is formed as a thick oxide film by accelerated oxidation. You. And on top of that LPCV
The first polysilicon film 16 is deposited by the D method or the like.
【００３７】次に、図２（ｅ）に示すように、基板１０
全面をエッチバックし、溝１５の側壁にポリシリコンの
サイドウォールを形成する。このサイドウォールがフロ
ーティングゲート３になる。そして、メモリ領域上のみ
ライン状に開孔したレジストパターン１７を造り、基板
１０全面にレジストパターン１７をマスクとして、再
び、例えば、砒素（Ａｓ）のようなＮ型不純物をイオン
注入し、ドレイン領域４となる箇所にＮ型不純物層１８
を形成する。このとき、写真製版のアライメントずれ
は、０．２０μｍ以内であるため、ポリシリコンのサイ
ドウォールの幅（Ｆ）が０．３μｍ程度であれば、トラ
ンジスタの製造バラつきは問題ない。Next, as shown in FIG.
The entire surface is etched back to form a polysilicon sidewall on the sidewall of the groove 15. This sidewall becomes the floating gate 3. Then, a resist pattern 17 having a linear opening only in the memory region is formed, and an N-type impurity such as arsenic (As) is ion-implanted again using the resist pattern 17 as a mask over the entire surface of the substrate 10 to form a drain region. The N-type impurity layer 18 is formed at a location where
To form At this time, the misalignment of the photolithography is within 0.20 μm. Therefore, if the width (F) of the sidewall of the polysilicon is about 0.3 μm, there is no problem in manufacturing variation of the transistor.
【００３８】続いて、熱処理により、ポリシリコンサイ
ドウォール３及びＮ型不純物層１８上に酸化膜を形成し
た後、ＣＶＤ等により第２のポリシリコン膜を堆積さ
せ、エッチバック等により、ポリシリコンサイドウォー
ル３、３に挟まれた、溝１５中のポリシリコン５以外の
ポリシリコン膜を除去する。溝１５中のポリシリコン５
がコントロールゲート５となる。また、上記熱処理によ
り、ドレイン領域にイオン注入されたＮ型不純物層が活
性化されドレイン領域４が形成されると共に、このドレ
イン領域４上の酸化膜は増速酸化により厚い酸化膜が形
成される。Subsequently, after an oxide film is formed on the polysilicon sidewall 3 and the N-type impurity layer 18 by heat treatment, a second polysilicon film is deposited by CVD or the like, and the polysilicon side is deposited by etch back or the like. The polysilicon film other than the polysilicon 5 in the groove 15 sandwiched between the walls 3 and 3 is removed. Polysilicon 5 in groove 15
Becomes the control gate 5. The heat treatment activates the N-type impurity layer ion-implanted into the drain region to form the drain region 4, and the oxide film on the drain region 4 is formed as a thick oxide film by accelerated oxidation. .
【００３９】その後、セレクトゲート酸化膜を約１００
オングストローム成長させ、その上にＣＶＤ等により第
３のポリシリコン膜を堆積、写真、エッチングによりセ
レクトゲート（ワードライン）６をパターニングする。Thereafter, the select gate oxide film is
A third polysilicon film is deposited thereon by CVD or the like, and a select gate (word line) 6 is patterned by photography and etching.
【００４０】以下、通常のプロセスに従い、層間絶縁
膜、メタル配線を形成して、この発明に係る半導体不揮
発性メモリが得られる。Thereafter, an interlayer insulating film and a metal wiring are formed in accordance with a normal process to obtain a semiconductor nonvolatile memory according to the present invention.
【００４１】このとき、第１のポリシリコン（フローテ
ィングゲート３）、第２のポリシリコン（コントロール
ゲート５）は、シリコン基板１０内に埋め込まれている
ため、図２（ｇ）以降の段差は第３のポリシリコン３
（セレクトゲート６）とフィールド酸化膜のみとなり、
従来のＥＥＰＲＯＭ、フラッシュメモリに比べ段差が小
さく、セレクトゲート６上に形成される層間絶縁膜上の
メタル配線の断線を防ぐことができる。また、層間絶縁
膜のカバレッジ不足の問題もなくなる。At this time, since the first polysilicon (floating gate 3) and the second polysilicon (control gate 5) are embedded in the silicon substrate 10, the steps after FIG. 3 polysilicon 3
(Select gate 6) and only the field oxide film,
The steps are smaller than those of the conventional EEPROM and flash memory, and disconnection of the metal wiring on the interlayer insulating film formed on the select gate 6 can be prevented. Further, the problem of insufficient coverage of the interlayer insulating film is eliminated.
【００４２】[0042]
【発明の効果】以上説明したように、この発明のメモリ
セルでは、フローティングゲートコントロールゲートを
完全に埋め込んでいるため、基板上の段差が小さくメタ
ル配線の断線がない。また、層間絶縁膜のカバレッジも
良好で、信頼性が向上する。As described above, in the memory cell of the present invention, since the floating gate control gate is completely buried, the step on the substrate is small and there is no disconnection of the metal wiring. In addition, the coverage of the interlayer insulating film is good, and the reliability is improved.
【００４３】セレクトゲート長がセルフアライン的に形
成されることで、メモリセルの微細化が可能となり、ま
た、セル間の特性のバラつきを抑制することができる。Since the select gate length is formed in a self-aligned manner, memory cells can be miniaturized, and variations in characteristics between cells can be suppressed.
【００４４】１つの溝に対し、２ビット分のメモリ領域
を形成するため、同じ底面積でスタック型のメモリセル
を形成するより集積度が向上する。さらに、１つの溝で
１つのメモリセルを形成するより集積度が向上する。Since a 2-bit memory area is formed for one groove, the degree of integration is improved as compared with the case where a stacked memory cell is formed with the same bottom area. Further, the degree of integration is improved as compared to forming one memory cell with one groove.
【００４５】また、厚い酸化膜により、ソース／セレク
トゲート間、ドレイン／コントロールゲート間の寄生容
量が抑えられ、スピードの向上が図れる。The thick oxide film suppresses the parasitic capacitance between the source / select gate and the drain / control gate, thereby improving the speed.
【図１】この発明半導体不揮発性メモリの実施の形態を
示す断面図である。FIG. 1 is a sectional view showing an embodiment of a semiconductor nonvolatile memory of the present invention.
【図２】この発明の半導体不揮発性メモリを製造工程順
に示す断面図である。FIG. 2 is a sectional view showing a semiconductor nonvolatile memory according to the present invention in the order of manufacturing steps.
１ ソース領域 ３ フローティングゲート ４ ドレイン領域 ５ コントロールゲート ６ セレクトゲート Reference Signs List 1 source region 3 floating gate 4 drain region 5 control gate 6 select gate
Claims (7)
側壁に形成されたサイドウォールからなるフローティン
グゲートと、前記溝内に前記フローティングゲートと絶
縁層を介して埋め込まれたコントロールゲートと、前記
溝と所定のゲート長を有して形成されたソース領域と、
前記溝の底部に設けられたドレイン領域と、前記基板上
に絶縁層を介して設けられたセレクトゲートと、を備え
たことを特徴とする半導体不揮発性メモリ。A floating gate comprising a trench formed in a semiconductor substrate, a sidewall formed on a side wall of the trench, a control gate embedded in the trench via the floating gate and an insulating layer; A source region formed with the trench and a predetermined gate length;
A non-volatile semiconductor memory, comprising: a drain region provided at a bottom of the groove; and a select gate provided on the substrate via an insulating layer.
ートを設け、前記溝内に２ビット分のメモリ領域を形成
したことを特徴とする請求項１に記載の半導体不揮発性
メモリ。2. The semiconductor nonvolatile memory according to claim 1, wherein a pair of floating gates is provided on a side wall of said groove, and a memory area for 2 bits is formed in said groove.
域のみが開孔したレジストパターンを形成する工程と、
前記基板全面にレジストパターンをマスクとして、一導
電型不純物層を形成する工程と、前記半導体基板にメモ
リ領域となる溝を形成する工程と、前記溝の側壁にフロ
ーティングゲートとなるサイドウォールを形成する工程
と、前記溝の部分が開孔したレジストパターン形成し、
このレジストパターンをマスクとして一導電型不純物層
を形成する工程と、サイドウォール及び一導電型不純物
層上に酸化膜を形成した後、溝内にコントロールゲート
を埋め込む工程と、セレクトゲート酸化膜を形成した
後、基板表面にセレクトゲートを形成する工程と、を含
むことを特徴とする半導体不揮発性メモリの製造方法。Forming a resist pattern in which only a memory region and a source region are formed on the surface of the semiconductor substrate;
Forming a one-conductivity-type impurity layer on the entire surface of the substrate using a resist pattern as a mask, forming a groove to be a memory region in the semiconductor substrate, and forming a sidewall to be a floating gate on a side wall of the groove; Forming a resist pattern in which the groove portion is opened,
Forming a one-conductivity-type impurity layer using the resist pattern as a mask, forming an oxide film on the sidewalls and the one-conductivity-type impurity layer, burying a control gate in the trench, and forming a select gate oxide film Forming a select gate on the surface of the substrate after performing the method.
域の位置を決め、セルフアライン的にセレクトゲートチ
ャネル長を決定することを特徴とする請求項３に記載の
半導体不揮発性メモリの製造方法。4. The method according to claim 3, wherein the positions of the source region and the memory region are determined by one photolithography, and the length of the select gate channel is determined in a self-aligned manner.
ルフアライン的に形成することを特徴とする請求項３に
記載の半導体不揮発性メモリの製造方法。5. The method according to claim 3, wherein the floating gate is formed on the side wall of the groove in a self-aligned manner.
相成長法により形成した後、エッチバックを行い前記コ
ントロールゲートを形成することを特徴とする請求項３
に記載の半導体不揮発性メモリの製造方法。6. A control gate is formed by forming a polysilicon film over the entire surface of the substrate by a chemical vapor deposition method and then performing an etch back.
3. The method for manufacturing a semiconductor nonvolatile memory according to 1.
により厚い酸化膜を形成することを特徴とする請求項３
に記載の半導体不揮発性メモリの製造方法。7. A thick oxide film is formed on the source and drain diffusion layers by accelerated oxidation.
3. The method for manufacturing a semiconductor nonvolatile memory according to 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26573496A JPH10112511A (en) | 1996-10-07 | 1996-10-07 | Semiconductor nonvolatile storage device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26573496A JPH10112511A (en) | 1996-10-07 | 1996-10-07 | Semiconductor nonvolatile storage device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10112511A true JPH10112511A (en) | 1998-04-28 |
Family
ID=17421262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26573496A Pending JPH10112511A (en) | 1996-10-07 | 1996-10-07 | Semiconductor nonvolatile storage device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10112511A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442090B1 (en) * | 2002-03-28 | 2004-07-27 | 삼성전자주식회사 | Non-volatile memory cells having a split gate structure and methods of fabricating the same |
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-
1996
- 1996-10-07 JP JP26573496A patent/JPH10112511A/en active Pending
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