JPH10112194A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH10112194A JPH10112194A JP26447596A JP26447596A JPH10112194A JP H10112194 A JPH10112194 A JP H10112194A JP 26447596 A JP26447596 A JP 26447596A JP 26447596 A JP26447596 A JP 26447596A JP H10112194 A JPH10112194 A JP H10112194A
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Abstract
導体不揮発性記憶装置を実現する。 【解決手段】ワード線単位でページプログラムが行わ
れ、かつ互いに対となる第1のメモリアレイ10および
第2のメモリアレイ20を備え、前記2個のメモリアレ
イ10,20に対して、ページプログラムデータ[D
a]および[Db]の転送動作とプログラム動作を相互
にかつ並列に行なうための制御回路40を備える。これ
により、通常の2倍の速度でデータプログラムが可能と
なる。
Description
シュメモリ等のようにワード線単位でページプログラム
を行う半導体不揮発性記憶装置に関するものである。
R型フラッシュメモリ等の半導体不揮発性記憶装置にお
いては、選択するワード線に接続されたすべてのメモリ
トランジスタ一括にデータプログラムが行われる。すな
わち、ワード線単位でページプログラムが行われる。
ND型、DINOR型フラッシュメモリにおける、メモ
リアレイ構造を示す図である。
は、便宜上、1本のビット線に接続されたNAND列1
本に4個のメモリトランジスタが接続された場合のメモ
リアレイを示す図である。図4(a)において、BLは
ビット線を示し、このビット線BLに2個の選択トラン
ジスタタST1 ,ST2 、および4個のメモリトランジ
スタMT1 〜MT4 が直列に接続されたNAND列が接
続される。選択トランジスタタST1 〜ST2 はそれぞ
れ選択ゲート線SL1 〜SL2 により制御され、またメ
モリトランジスタMT1 〜MT4 はそれぞれワード線W
L1 〜WL4 により制御される。
リは、便宜上、1本の主ビット線に接続された副ビット
線1本に4個のメモリトランジスタが接続された場合
の、メモリアレイを示す図である。図4(b)におい
て、MBLは主ビット線、SBLは副ビット線をそれぞ
れ示し、これら主ビット線MBLおよび副ビット線SB
Lは、選択ゲート線SLにより制御される選択トランジ
スタST1 を介して接続される。副ビット線SBLは、
4本のワード線WL1 〜WL4 と交差し、各交差位置に
は4個のメモリトランジスタMT1 〜MT4 が配置され
る。
AND型、DINOR型フラッシュメモリ等のようなワ
ード線セクタを単位としたページプログラムを行う半導
体不揮発性記憶装置においては、データのプログラムは
以下のように行われる。すなわち、各ビット線(または
主ビット線)毎にページプログラムデータを一時ラッチ
するためのデータラッチ回路を設け、前記データラッチ
回路にページプログラムデータを転送するデータ転送過
程と、前記ページプログラムデータに従って選択ワード
線に接続されたメモリトランジスタ一括にページプログ
ラムを行うデータプログラム過程の2段階の過程を連続
して行うことにより、データプログラムを行う。
位としたページプログラムを行う半導体不揮発性記憶装
置、たとえばNAND型フラッシュメモリのデータプロ
グラム時のタイミングチャートを示す図である。
1番目のページプログラムを行うステップである。まず
時刻t1〜t2で、データ転送クロック信号φCLに同
期して第1番目のページプログラムデータ[D1]1〜
[D1]mを各ビット線のデータラッチ回路に転送す
る。ここで、一般的なNAND型フラッシュメモリの場
合、通常ページサイズが512バイトであり、上記デー
タ転送もバイト単位で行われるため、データ転送クロッ
ク信号φCLのパルス数はm=512が一般的である。
次に時刻t2〜t3で、データプログラム信号φPRG
に同期して第1番目のページプログラムデータ[D1]
1〜[D1]mを第1番目の選択ワード線に接続された
メモリトランジスタ一括にページプログラムを行う。
ページプログラムを行うステップであり、第2番目のペ
ージプログラムデータ[D2]1〜[D2]mを第2番
目の選択ワード線に接続されたメモリトランジスタ一括
にページプログラムを行う。同様に、時刻t5〜t7の
間は第3番目のページプログラムを行うステップであ
り、第3番目のページプログラムデータ[D3]1〜
[D3]mを第3番目の選択ワード線に接続されたメモ
リトランジスタ一括にページプログラムを行う。
のデータプログラム動作においては、各ページ毎のデー
タプログラムをデータ転送過程とデータプログラム過程
の2段階のステップに分割して行う。一般的なNAND
型フラッシュメモリの場合、データ転送クロック信号φ
CLは〜100ナノ秒程度のバーストパルスで512回
駆動されるため、上記データ転送に要する時間は〜50
マイクロ秒程度である。一方、一般的なNAND型フラ
ッシュメモリの場合、1ページ分のデータプログラムに
要する時間は、〜40マイクロ秒程度のパルスを〜数発
印加して行うため、〜200マイクロ秒程度である。
ラッシュメモリの場合、実際のデータプログラム時間に
対してプログラムデータの転送に要する時間がかなりの
割合を占有し、実質的なデータプログラム速度が犠牲に
なる。また、今後NAND型フラッシュメモリの大容量
化にともない、必然的にページサイズも大きくなる可能
性がある。その場合、実際のデータプログラム時間とプ
ログラムデータの転送に要する時間が同等程度になるこ
とが予想される。さらには、上述した従来のNAND型
フラッシュメモリの場合、たとえば画像情報データを記
録する応用例のように複数のページ領域にわたって連続
的にページプログラムするような場合、上記複数のペー
ジプログラムデータを連続したバーストパルスに同期し
て上記NAND型フラッシュメモリに転送することは不
可能であり、各ページプログラムデータ毎に分割して転
送する必要がある。一般的なNAND型フラッシュメモ
リの場合、これら各ページプログラムデータ毎の分割転
送は外部コントローラの制御により行われる。したがっ
て、外部コントローラの制御なしではデータプログラム
動作できないという不利益がある。
のであり、その目的は、ワード線単位でページプログラ
ムを行う半導体不揮発性記憶装置において、データプロ
グラムの高速化を図れ、さらには外部コントローラの制
御なしでデータプログラムを行うことのできる半導体不
揮発性記憶装置を提供することにある。
め、本発明の半導体不揮発性記憶装置は、ワード線単位
のページプログラムデータを各ビット線毎に設けられた
データラッチ回路に転送するデータ転送過程と、前記ペ
ージプログラムデータに従って選択ワード線に接続され
たメモリトランジスタ一括にページプログラムを行うデ
ータプログラム過程を連続して行うことにより、ページ
単位で電気的にデータのプログラムが行われるメモリト
ランジスタがマトリクス状に配置された第1のメモリア
レイおよび第2のメモリアレイと、前記第1のメモリア
レイに対するデータ転送と前記第2のメモリアレイに対
するデータプログラムを同時に行う過程と、前記第2の
メモリアレイに対するデータ転送と前記第1のメモリア
レイに対するデータプログラムを同時に行う過程を交互
に繰り返し行うことにより、前記第1のメモリアレイと
前記第2のメモリアレイに対するデータプログラムを並
列に行う手段とを備えている。
て、前記第1のメモリアレイに対するページプログラム
データのデータ転送と前記第2のメモリアレイに対する
ページプログラムデータのデータ転送が、一定のクロッ
クパルスに同期して連続的に行われる。
ば、ワード線単位でページプログラムが行われる互いに
対となる2個のメモリアレイを有し、当該2個のメモリ
アレイに対して、データ転送動作とデータプログラム動
作が相互にかつ並列に行われる。したがって、通常の2
倍の速度でデータプログラムが可能となる。
によれば、前記2個のメモリアレイに対して、ページプ
ログラムデータのデータ転送が一定のクロックパルスに
同期して連続的に行われる。したがって、複数のページ
領域にわたって連続的にページプログラムするような場
合においても、各ページプログラムデータ毎に分割して
転送する必要がない。その結果、外部コントローラの制
御なしでデータプログラム動作が可能であり好適であ
る。
発性記憶装置、たとえばNAND型フラッシュメモリの
具体的な構成例を示す図である。
を示し、第1のメモリアレイ10は、メモリアレイ本体
部11、ローデコーダ12、各ビット線毎にデータラッ
チ回路SAa1〜SAamが設けられてなるデータラッ
チ回路群13、およびカラム選択部14から構成され
る。また、メモリアレイ本体部11にはm本(本実施形
態の場合は1024バイト〜2048バイト程度)のビ
ット線B1 〜Bm が配線されている。図1はワード線W
Lnを選択して、メモリトランジスタMTn,1 〜MTn,
m に対してページプログラムする場合を図示している。
し、第2のメモリアレイ20は、メモリアレイ本体部2
1、ローデコーダ22、各ビット線毎にデータラッチ回
路SAb1〜SAbmが設けられてなるデータラッチ回
路群23、およびカラム選択部24から構成される。ま
た同様に、メモリアレイ本体部21にはm本(本実施形
態の場合は1024バイト〜2048バイト程度)のビ
ット線B1 〜Bm が配線されている。図1はワード線W
Lnを選択して、メモリトランジスタMTn,1 〜MTn,
m に対してページプログラムする場合を図示している。
プログラムデータ入力回路30は、基本データ転送クロ
ック信号φCLに同期して、外部のデータバスからチッ
プ内部のデータバスに第1のメモリアレイ10にプログ
ラムすべきページプログラムデータ[Da]および第2
のメモリアレイ20にプログラムすべきページプログラ
ムデータ[Db]を、交互にかつ連続的にデータ転送す
る。
基本データ転送クロック信号φCLを受けて、第1のデ
ータ転送クロック信号φCLa、第2のデータ転送クロ
ック信号φCLb、第1のデータプログラム信号φPR
Ga、第2のデータプログラム信号φPRGbの4種類
の信号を発生する。
カラム選択部14に供給され、この第1のデータ転送ク
ロック信号φCLaに同期したカラム選択部14の動作
により、第1のメモリアレイ10内のデータラッチ回路
SAa1〜SAamにページプログラムデータ[Da]
がシフト転送される。また、第2のデータ転送クロック
信号φCLbはカラム選択部24に供給され、第2のデ
ータ転送クロック信号φCLbに同期したカラム選択部
24の動作により、第2のメモリアレイ20内のデータ
ラッチ回路SAb1〜SAbmにページプログラムデー
タ[Db]がシフト転送される。また、第1のデータプ
ログラム信号φPRGaは第1のメモリアレイ10に供
給され、第1のデータプログラム信号φPRGaの制御
により、第1のメモリアレイ10内のメモリトランジス
タMTn,1 〜MTn,m に対して、データラッチ回路SA
a1〜SAamにラッチされたページプログラムデータ
がプログラムされる。また、第2のデータプログラム信
号φPRGbは第2のメモリアレイ20に供給され、第
2のデータプログラム信号φPRGbの制御により、第
2のメモリアレイ20内のメモリトランジスタMTn,1
〜MTn,m に対して、データラッチ回路SAb1〜SA
bmにラッチされたページプログラムデータがプログラ
ムされる。
おける制御回路40の具体的な回路構成を示す図であ
る。
回路41、インバータINV1,INV2、およびアン
ドゲートAND1〜AND4により構成されている。分
周回路41は基本データ転送クロック信号φCLの周波
数fを1/512に分周した信号φoutを出力する。
図2に示すように、第1のデータ転送クロック信号φC
Laは、分周信号φoutのインバータINV1による
反転出力と基本データ転送クロック信号φCLとの論理
積がアンドゲートAND1でとられることにより発生さ
れる。また、第2のデータ転送クロック信号φCLb
は、分周信号φoutと基本データ転送クロック信号φ
CLとの論理積がアンドゲートAND2でとられること
により発生される。また、第1のデータプログラム信号
φPRGaは、分周信号φoutと図3に図示するプロ
グラムイネーブル信号φPEとの論理積がアンドゲート
AND3でとられることにより発生される。また、第2
のデータプログラム信号φPRGbは、分周信号φou
tのインバータINV2の反転出力と図3に図示するプ
ログラムイネーブル信号φPEとの論理積がアンドゲー
トAND4でとられることにより発生される。
装置におけるデータプログラム動作のタイミングチャー
トを示す図である。以下、図3のタイミングチャートに
ついて、図1、図2等を参照しながら、順を追って説明
する。
装置に対してデータプログラム動作が開始され、以後基
本データ転送クロック信号φCLが連続的に出力され
る。時刻t1〜t2の間のステップでは、第1のデータ
転送クロック信号φCLaに同期して第1のメモリアレ
イ10内のデータラッチ回路SAa1〜SAamに第1
a番目のページプログラムデータ[Da1]をシフト転
送する。
第2のデータ転送クロック信号φCLbに同期して第2
のメモリアレイ20内のデータラッチ回路SAb1〜S
Abmに第1b番目のページプログラムデータ[Db
1]をシフト転送すると同時に、第1のデータプログラ
ム信号φPRGaに同期して第1のメモリアレイ10に
対して第1a番目のページプログラムデータ[Da1]
のプログラムを行う。
第1のデータ転送クロック信号φCLaに同期して第1
のメモリアレイ10内のデータラッチ回路SAa1〜S
Aamに第2a番目のページプログラムデータ[Da
2]をシフト転送すると同時に、第2のデータプログラ
ム信号φPRGbに同期して第2のメモリアレイ20に
対して第1b番目のページプログラムデータ[Db1]
のプログラムを行う。
は、第2b番目のページプログラムデータ[Db2]を
シフト転送すると同時に、第2a番目のページプログラ
ムデータ[Da2]のプログラムを行う。同様に、時刻
t5〜t6の間のステップでは、第3a番目のページプ
ログラムデータ[Da3]をシフト転送すると同時に、
第2b番目のページプログラムデータ[Db2]のプロ
グラムを行う。同様に、時刻t6〜t7の間のステップ
では、第3b番目のページプログラムデータ[Db3]
をシフト転送すると同時に、第3a番目のページプログ
ラムデータ[Da3]のプログラムを行う。以上のタイ
ミング動作が、すべてのページプログラムが終了するま
で繰り返し行われる。
発性記憶装置によれば、ワード線単位でページプログラ
ムが行われる互いに対となる2個のメモリアレイを有
し、当該2個のメモリアレイに対して、データ転送動作
とデータプログラム動作が相互にかつ並列に行うように
構成したので、通常の2倍の速度でデータプログラムが
可能となる。さらに、本発明の半導体不揮発性記憶装置
によれば、前記2個のメモリアレイに対して、ページプ
ログラムデータのデータ転送を一定のクロックパルスに
同期して連続的に行うので、複数のページ領域にわたっ
て連続的にページプログラムするような場合において
も、各ページプログラムデータ毎に分割して転送する必
要がなく、したがって、外部コントローラの制御なしで
データプログラム動作が可能であり好適である。
として1個の半導体チップ内に対となる2個のメモリア
レイが存在する場合について説明したが、対となる2個
のメモリアレイがそれぞれ別々の半導体チップ内に存在
する場合にも、本発明が適用できることは言うまでもな
いことである。
ワード線単位でのページプログラムを高速に行うこがで
き、さらには外部コントローラの制御なしでデータプロ
グラムを行うことのできる半導体不揮発性記憶装置を実
現することができる。
な構成例を示す図である。
路の具体的な回路構成を示す図である。
タプログラム動作のタイミングチャートを示す図であ
る。
モリにおけるメモリアレイ構造を示す図である。
グラムを行う半導体不揮発性記憶装置のデータプログラ
ム動作のタイミングチャートを示す図である。
Tn,1 〜MTn,m …選択メモリトランジスタ、[Da]
…第1のページプログラムデータ、[Db]…第2のペ
ージプログラムデータ、φCL…基本データ転送クロッ
ク信号、φCLa…第1のデータ転送クロック信号、φ
CLb…第2のデータ転送クロック信号、φPRGa…
第1のデータプログラム信号、φPRGb…第2のデー
タプログラム信号、φout…分周回路出力信号、φP
E…プログラムイネーブル信号、AND1〜AND4…
アンドゲート、INV1〜INV2…反転回路、10…
第1のメモリアレイa、11…第1のメモリアレイ本体
部、12…ローデコーダ、13…データラッチ回路群、
14…カラム選択部、20…第2のメモリアレイ、21
…第2のメモリアレイ本体部、22…ローデコーダ、2
3…データラッチ回路、24…カラム選択部、30…プ
ログラムデータ入力回路、40…制御回路、41…分周
回路。
Claims (7)
- 【請求項1】 ワード線単位のページプログラムデータ
を各ビット線毎に設けられたデータラッチ回路に転送す
るデータ転送過程と、前記ページプログラムデータに従
って選択ワード線に接続されたメモリトランジスタ一括
にページプログラムを行うデータプログラム過程を連続
して行うことにより、ページ単位で電気的にデータのプ
ログラムが行われるメモリトランジスタがマトリクス状
に配置された第1のメモリアレイおよび第2のメモリア
レイと、 前記第1のメモリアレイに対するデータ転送と前記第2
のメモリアレイに対するデータプログラムを同時に行う
過程と、前記第2のメモリアレイに対するデータ転送と
前記第1のメモリアレイに対するデータプログラムを同
時に行う過程を交互に繰り返し行うことにより、前記第
1のメモリアレイと前記第2のメモリアレイに対するデ
ータプログラムを並列に行う手段とを備えた半導体不揮
発性記憶装置。 - 【請求項2】 前記第1のメモリアレイおよび前記第2
のメモリアレイは対称である請求項1記載の半導体不揮
発性記憶装置。 - 【請求項3】 前記第1のメモリアレイおよび前記第2
のメモリアレイにおいて、前記データ転送過程に要する
時間と前記データプログラム過程に要する時間は同一で
ある請求項1記載の半導体不揮発性記憶装置。 - 【請求項4】 前記第1のメモリアレイに対するページ
プログラムデータのデータ転送と前記第2のメモリアレ
イに対するページプログラムデータのデータ転送が、一
定のクロックパルスに同期して連続的に行われる請求項
1記載の半導体不揮発性記憶装置。 - 【請求項5】 前記メモリトランジスタがマトリクス状
に配置された第1のメモリアレイおよび第2のメモリア
レイは、メモリトランジスタが直列に接続されたNAN
D型構造をなす請求項1記載の半導体不揮発性記憶装
置。 - 【請求項6】 前記メモリトランジスタがマトリクス状
に配置された第1のメモリアレイおよび第2のメモリア
レイは、NOR型構造をなし、かつ主ビット線が作動的
接続手段を介して複数の副ビット線に階層化されている
請求項1記載の半導体不揮発性記憶装置。 - 【請求項7】 ワード線単位のページプログラムデータ
を各ビット線毎に設けられたデータラッチ回路に転送す
るデータ転送過程と、前記ページプログラムデータに従
って選択ワード線に接続されたメモリトランジスタ一括
にページプログラムを行うデータプログラム過程を連続
して行うことにより、ページ単位で電気的にデータのプ
ログラムが行われるメモリトランジスタがマトリクス状
に配置されたメモリアレイをそれぞれ集積した第1の半
導体チップおよび第2の半導体チップと、 前記第1の半導体チップ内のメモリアレイに対するデー
タ転送と前記第2の半導体チップ内のメモリアレイに対
するデータプログラムを同時に行う過程と、前記第2の
半導体チップ内のメモリアレイに対するデータ転送と前
記第1の半導体チップ内のメモリアレイに対するデータ
プログラムを同時に行う過程を交互に繰り返し行うこと
により、前記第1の半導体チップ内のメモリアレイと前
記第2の半導体チップ内のメモリアレイに対するデータ
プログラムを並列に行う手段とを備えた半導体メモリシ
ステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26447596A JP3586993B2 (ja) | 1996-10-04 | 1996-10-04 | 半導体不揮発性記憶装置 |
US08/941,920 US6091666A (en) | 1996-10-04 | 1997-10-01 | Nonvolatile flash memory with fast data programming operation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26447596A JP3586993B2 (ja) | 1996-10-04 | 1996-10-04 | 半導体不揮発性記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10112194A true JPH10112194A (ja) | 1998-04-28 |
JP3586993B2 JP3586993B2 (ja) | 2004-11-10 |
Family
ID=17403749
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26447596A Expired - Fee Related JP3586993B2 (ja) | 1996-10-04 | 1996-10-04 | 半導体不揮発性記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3586993B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1242868A4 (en) * | 1999-09-03 | 2005-06-15 | Lexar Media Inc | ORGANIZING BLOCKS IN A NON-VOLATILE MEMORY UNIT FOR EFFICIENTLY REDUCING THE DURATION OF A WRITE OPERATION ON AN AREA |
KR100626393B1 (ko) | 2005-04-07 | 2006-09-20 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 멀티-페이지 카피백 방법 |
-
1996
- 1996-10-04 JP JP26447596A patent/JP3586993B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1242868A4 (en) * | 1999-09-03 | 2005-06-15 | Lexar Media Inc | ORGANIZING BLOCKS IN A NON-VOLATILE MEMORY UNIT FOR EFFICIENTLY REDUCING THE DURATION OF A WRITE OPERATION ON AN AREA |
KR100626393B1 (ko) | 2005-04-07 | 2006-09-20 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 멀티-페이지 카피백 방법 |
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---|---|
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