JPH10112194A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH10112194A JPH10112194A JP26447596A JP26447596A JPH10112194A JP H10112194 A JPH10112194 A JP H10112194A JP 26447596 A JP26447596 A JP 26447596A JP 26447596 A JP26447596 A JP 26447596A JP H10112194 A JPH10112194 A JP H10112194A
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Abstract
(57)【要約】
【課題】高速にページプログラムを行うことのできる半
導体不揮発性記憶装置を実現する。 【解決手段】ワード線単位でページプログラムが行わ
れ、かつ互いに対となる第１のメモリアレイ１０および
第２のメモリアレイ２０を備え、前記２個のメモリアレ
イ１０，２０に対して、ページプログラムデータ［Ｄ
ａ］および［Ｄｂ］の転送動作とプログラム動作を相互
にかつ並列に行なうための制御回路４０を備える。これ
により、通常の２倍の速度でデータプログラムが可能と
なる。
導体不揮発性記憶装置を実現する。 【解決手段】ワード線単位でページプログラムが行わ
れ、かつ互いに対となる第１のメモリアレイ１０および
第２のメモリアレイ２０を備え、前記２個のメモリアレ
イ１０，２０に対して、ページプログラムデータ［Ｄ
ａ］および［Ｄｂ］の転送動作とプログラム動作を相互
にかつ並列に行なうための制御回路４０を備える。これ
により、通常の２倍の速度でデータプログラムが可能と
なる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＮＡＮＤ型フラッ
シュメモリ等のようにワード線単位でページプログラム
を行う半導体不揮発性記憶装置に関するものである。
シュメモリ等のようにワード線単位でページプログラム
を行う半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】ＮＡＮＤ型フラッシュメモリ、ＤＩＮＯ
Ｒ型フラッシュメモリ等の半導体不揮発性記憶装置にお
いては、選択するワード線に接続されたすべてのメモリ
トランジスタ一括にデータプログラムが行われる。すな
わち、ワード線単位でページプログラムが行われる。
Ｒ型フラッシュメモリ等の半導体不揮発性記憶装置にお
いては、選択するワード線に接続されたすべてのメモリ
トランジスタ一括にデータプログラムが行われる。すな
わち、ワード線単位でページプログラムが行われる。
【０００３】図４（ａ）、図４（ｂ）は、それぞれＮＡ
ＮＤ型、ＤＩＮＯＲ型フラッシュメモリにおける、メモ
リアレイ構造を示す図である。
ＮＤ型、ＤＩＮＯＲ型フラッシュメモリにおける、メモ
リアレイ構造を示す図である。
【０００４】図４（ａ）のＮＡＮＤ型フラッシュメモリ
は、便宜上、１本のビット線に接続されたＮＡＮＤ列１
本に４個のメモリトランジスタが接続された場合のメモ
リアレイを示す図である。図４（ａ）において、ＢＬは
ビット線を示し、このビット線ＢＬに２個の選択トラン
ジスタタＳＴ1 ，ＳＴ2 、および４個のメモリトランジ
スタＭＴ1 〜ＭＴ4 が直列に接続されたＮＡＮＤ列が接
続される。選択トランジスタタＳＴ1 〜ＳＴ2 はそれぞ
れ選択ゲート線ＳＬ1 〜ＳＬ2 により制御され、またメ
モリトランジスタＭＴ1 〜ＭＴ4 はそれぞれワード線Ｗ
Ｌ1 〜ＷＬ4 により制御される。
は、便宜上、１本のビット線に接続されたＮＡＮＤ列１
本に４個のメモリトランジスタが接続された場合のメモ
リアレイを示す図である。図４（ａ）において、ＢＬは
ビット線を示し、このビット線ＢＬに２個の選択トラン
ジスタタＳＴ1 ，ＳＴ2 、および４個のメモリトランジ
スタＭＴ1 〜ＭＴ4 が直列に接続されたＮＡＮＤ列が接
続される。選択トランジスタタＳＴ1 〜ＳＴ2 はそれぞ
れ選択ゲート線ＳＬ1 〜ＳＬ2 により制御され、またメ
モリトランジスタＭＴ1 〜ＭＴ4 はそれぞれワード線Ｗ
Ｌ1 〜ＷＬ4 により制御される。
【０００５】図４（ｂ）のＤＩＮＯＲ型フラッシュメモ
リは、便宜上、１本の主ビット線に接続された副ビット
線１本に４個のメモリトランジスタが接続された場合
の、メモリアレイを示す図である。図４（ｂ）におい
て、ＭＢＬは主ビット線、ＳＢＬは副ビット線をそれぞ
れ示し、これら主ビット線ＭＢＬおよび副ビット線ＳＢ
Ｌは、選択ゲート線ＳＬにより制御される選択トランジ
スタＳＴ1 を介して接続される。副ビット線ＳＢＬは、
４本のワード線ＷＬ1 〜ＷＬ4 と交差し、各交差位置に
は４個のメモリトランジスタＭＴ1 〜ＭＴ4 が配置され
る。
リは、便宜上、１本の主ビット線に接続された副ビット
線１本に４個のメモリトランジスタが接続された場合
の、メモリアレイを示す図である。図４（ｂ）におい
て、ＭＢＬは主ビット線、ＳＢＬは副ビット線をそれぞ
れ示し、これら主ビット線ＭＢＬおよび副ビット線ＳＢ
Ｌは、選択ゲート線ＳＬにより制御される選択トランジ
スタＳＴ1 を介して接続される。副ビット線ＳＢＬは、
４本のワード線ＷＬ1 〜ＷＬ4 と交差し、各交差位置に
は４個のメモリトランジスタＭＴ1 〜ＭＴ4 が配置され
る。
【０００６】
【発明が解決しようとする課題】ところで、上述したＮ
ＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリ等のようなワ
ード線セクタを単位としたページプログラムを行う半導
体不揮発性記憶装置においては、データのプログラムは
以下のように行われる。すなわち、各ビット線（または
主ビット線）毎にページプログラムデータを一時ラッチ
するためのデータラッチ回路を設け、前記データラッチ
回路にページプログラムデータを転送するデータ転送過
程と、前記ページプログラムデータに従って選択ワード
線に接続されたメモリトランジスタ一括にページプログ
ラムを行うデータプログラム過程の２段階の過程を連続
して行うことにより、データプログラムを行う。
ＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリ等のようなワ
ード線セクタを単位としたページプログラムを行う半導
体不揮発性記憶装置においては、データのプログラムは
以下のように行われる。すなわち、各ビット線（または
主ビット線）毎にページプログラムデータを一時ラッチ
するためのデータラッチ回路を設け、前記データラッチ
回路にページプログラムデータを転送するデータ転送過
程と、前記ページプログラムデータに従って選択ワード
線に接続されたメモリトランジスタ一括にページプログ
ラムを行うデータプログラム過程の２段階の過程を連続
して行うことにより、データプログラムを行う。
【０００７】図５は上述した従来のワード線セクタを単
位としたページプログラムを行う半導体不揮発性記憶装
置、たとえばＮＡＮＤ型フラッシュメモリのデータプロ
グラム時のタイミングチャートを示す図である。
位としたページプログラムを行う半導体不揮発性記憶装
置、たとえばＮＡＮＤ型フラッシュメモリのデータプロ
グラム時のタイミングチャートを示す図である。
【０００８】図５において、時刻ｔ１〜ｔ３の間は、第
１番目のページプログラムを行うステップである。まず
時刻ｔ１〜ｔ２で、データ転送クロック信号φＣＬに同
期して第１番目のページプログラムデータ［Ｄ１］１〜
［Ｄ１］ｍを各ビット線のデータラッチ回路に転送す
る。ここで、一般的なＮＡＮＤ型フラッシュメモリの場
合、通常ページサイズが５１２バイトであり、上記デー
タ転送もバイト単位で行われるため、データ転送クロッ
ク信号φＣＬのパルス数はｍ＝５１２が一般的である。
次に時刻ｔ２〜ｔ３で、データプログラム信号φＰＲＧ
に同期して第１番目のページプログラムデータ［Ｄ１］
１〜［Ｄ１］ｍを第１番目の選択ワード線に接続された
メモリトランジスタ一括にページプログラムを行う。
１番目のページプログラムを行うステップである。まず
時刻ｔ１〜ｔ２で、データ転送クロック信号φＣＬに同
期して第１番目のページプログラムデータ［Ｄ１］１〜
［Ｄ１］ｍを各ビット線のデータラッチ回路に転送す
る。ここで、一般的なＮＡＮＤ型フラッシュメモリの場
合、通常ページサイズが５１２バイトであり、上記デー
タ転送もバイト単位で行われるため、データ転送クロッ
ク信号φＣＬのパルス数はｍ＝５１２が一般的である。
次に時刻ｔ２〜ｔ３で、データプログラム信号φＰＲＧ
に同期して第１番目のページプログラムデータ［Ｄ１］
１〜［Ｄ１］ｍを第１番目の選択ワード線に接続された
メモリトランジスタ一括にページプログラムを行う。
【０００９】同様に、時刻ｔ３〜ｔ５の間は第２番目の
ページプログラムを行うステップであり、第２番目のペ
ージプログラムデータ［Ｄ２］１〜［Ｄ２］ｍを第２番
目の選択ワード線に接続されたメモリトランジスタ一括
にページプログラムを行う。同様に、時刻ｔ５〜ｔ７の
間は第３番目のページプログラムを行うステップであ
り、第３番目のページプログラムデータ［Ｄ３］１〜
［Ｄ３］ｍを第３番目の選択ワード線に接続されたメモ
リトランジスタ一括にページプログラムを行う。
ページプログラムを行うステップであり、第２番目のペ
ージプログラムデータ［Ｄ２］１〜［Ｄ２］ｍを第２番
目の選択ワード線に接続されたメモリトランジスタ一括
にページプログラムを行う。同様に、時刻ｔ５〜ｔ７の
間は第３番目のページプログラムを行うステップであ
り、第３番目のページプログラムデータ［Ｄ３］１〜
［Ｄ３］ｍを第３番目の選択ワード線に接続されたメモ
リトランジスタ一括にページプログラムを行う。
【００１０】かかる従来のＮＡＮＤ型フラッシュメモリ
のデータプログラム動作においては、各ページ毎のデー
タプログラムをデータ転送過程とデータプログラム過程
の２段階のステップに分割して行う。一般的なＮＡＮＤ
型フラッシュメモリの場合、データ転送クロック信号φ
ＣＬは〜１００ナノ秒程度のバーストパルスで５１２回
駆動されるため、上記データ転送に要する時間は〜５０
マイクロ秒程度である。一方、一般的なＮＡＮＤ型フラ
ッシュメモリの場合、１ページ分のデータプログラムに
要する時間は、〜４０マイクロ秒程度のパルスを〜数発
印加して行うため、〜２００マイクロ秒程度である。
のデータプログラム動作においては、各ページ毎のデー
タプログラムをデータ転送過程とデータプログラム過程
の２段階のステップに分割して行う。一般的なＮＡＮＤ
型フラッシュメモリの場合、データ転送クロック信号φ
ＣＬは〜１００ナノ秒程度のバーストパルスで５１２回
駆動されるため、上記データ転送に要する時間は〜５０
マイクロ秒程度である。一方、一般的なＮＡＮＤ型フラ
ッシュメモリの場合、１ページ分のデータプログラムに
要する時間は、〜４０マイクロ秒程度のパルスを〜数発
印加して行うため、〜２００マイクロ秒程度である。
【００１１】したがって、上述した従来のＮＡＮＤ型フ
ラッシュメモリの場合、実際のデータプログラム時間に
対してプログラムデータの転送に要する時間がかなりの
割合を占有し、実質的なデータプログラム速度が犠牲に
なる。また、今後ＮＡＮＤ型フラッシュメモリの大容量
化にともない、必然的にページサイズも大きくなる可能
性がある。その場合、実際のデータプログラム時間とプ
ログラムデータの転送に要する時間が同等程度になるこ
とが予想される。さらには、上述した従来のＮＡＮＤ型
フラッシュメモリの場合、たとえば画像情報データを記
録する応用例のように複数のページ領域にわたって連続
的にページプログラムするような場合、上記複数のペー
ジプログラムデータを連続したバーストパルスに同期し
て上記ＮＡＮＤ型フラッシュメモリに転送することは不
可能であり、各ページプログラムデータ毎に分割して転
送する必要がある。一般的なＮＡＮＤ型フラッシュメモ
リの場合、これら各ページプログラムデータ毎の分割転
送は外部コントローラの制御により行われる。したがっ
て、外部コントローラの制御なしではデータプログラム
動作できないという不利益がある。
ラッシュメモリの場合、実際のデータプログラム時間に
対してプログラムデータの転送に要する時間がかなりの
割合を占有し、実質的なデータプログラム速度が犠牲に
なる。また、今後ＮＡＮＤ型フラッシュメモリの大容量
化にともない、必然的にページサイズも大きくなる可能
性がある。その場合、実際のデータプログラム時間とプ
ログラムデータの転送に要する時間が同等程度になるこ
とが予想される。さらには、上述した従来のＮＡＮＤ型
フラッシュメモリの場合、たとえば画像情報データを記
録する応用例のように複数のページ領域にわたって連続
的にページプログラムするような場合、上記複数のペー
ジプログラムデータを連続したバーストパルスに同期し
て上記ＮＡＮＤ型フラッシュメモリに転送することは不
可能であり、各ページプログラムデータ毎に分割して転
送する必要がある。一般的なＮＡＮＤ型フラッシュメモ
リの場合、これら各ページプログラムデータ毎の分割転
送は外部コントローラの制御により行われる。したがっ
て、外部コントローラの制御なしではデータプログラム
動作できないという不利益がある。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ワード線単位でページプログラ
ムを行う半導体不揮発性記憶装置において、データプロ
グラムの高速化を図れ、さらには外部コントローラの制
御なしでデータプログラムを行うことのできる半導体不
揮発性記憶装置を提供することにある。
のであり、その目的は、ワード線単位でページプログラ
ムを行う半導体不揮発性記憶装置において、データプロ
グラムの高速化を図れ、さらには外部コントローラの制
御なしでデータプログラムを行うことのできる半導体不
揮発性記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体不揮発性記憶装置は、ワード線単位
のページプログラムデータを各ビット線毎に設けられた
データラッチ回路に転送するデータ転送過程と、前記ペ
ージプログラムデータに従って選択ワード線に接続され
たメモリトランジスタ一括にページプログラムを行うデ
ータプログラム過程を連続して行うことにより、ページ
単位で電気的にデータのプログラムが行われるメモリト
ランジスタがマトリクス状に配置された第１のメモリア
レイおよび第２のメモリアレイと、前記第１のメモリア
レイに対するデータ転送と前記第２のメモリアレイに対
するデータプログラムを同時に行う過程と、前記第２の
メモリアレイに対するデータ転送と前記第１のメモリア
レイに対するデータプログラムを同時に行う過程を交互
に繰り返し行うことにより、前記第１のメモリアレイと
前記第２のメモリアレイに対するデータプログラムを並
列に行う手段とを備えている。
め、本発明の半導体不揮発性記憶装置は、ワード線単位
のページプログラムデータを各ビット線毎に設けられた
データラッチ回路に転送するデータ転送過程と、前記ペ
ージプログラムデータに従って選択ワード線に接続され
たメモリトランジスタ一括にページプログラムを行うデ
ータプログラム過程を連続して行うことにより、ページ
単位で電気的にデータのプログラムが行われるメモリト
ランジスタがマトリクス状に配置された第１のメモリア
レイおよび第２のメモリアレイと、前記第１のメモリア
レイに対するデータ転送と前記第２のメモリアレイに対
するデータプログラムを同時に行う過程と、前記第２の
メモリアレイに対するデータ転送と前記第１のメモリア
レイに対するデータプログラムを同時に行う過程を交互
に繰り返し行うことにより、前記第１のメモリアレイと
前記第２のメモリアレイに対するデータプログラムを並
列に行う手段とを備えている。
【００１４】また、前記半導体不揮発性記憶装置におい
て、前記第１のメモリアレイに対するページプログラム
データのデータ転送と前記第２のメモリアレイに対する
ページプログラムデータのデータ転送が、一定のクロッ
クパルスに同期して連続的に行われる。
て、前記第１のメモリアレイに対するページプログラム
データのデータ転送と前記第２のメモリアレイに対する
ページプログラムデータのデータ転送が、一定のクロッ
クパルスに同期して連続的に行われる。
【００１５】本発明の半導体不揮発性記憶装置によれ
ば、ワード線単位でページプログラムが行われる互いに
対となる２個のメモリアレイを有し、当該２個のメモリ
アレイに対して、データ転送動作とデータプログラム動
作が相互にかつ並列に行われる。したがって、通常の２
倍の速度でデータプログラムが可能となる。
ば、ワード線単位でページプログラムが行われる互いに
対となる２個のメモリアレイを有し、当該２個のメモリ
アレイに対して、データ転送動作とデータプログラム動
作が相互にかつ並列に行われる。したがって、通常の２
倍の速度でデータプログラムが可能となる。
【００１６】さらに、本発明の半導体不揮発性記憶装置
によれば、前記２個のメモリアレイに対して、ページプ
ログラムデータのデータ転送が一定のクロックパルスに
同期して連続的に行われる。したがって、複数のページ
領域にわたって連続的にページプログラムするような場
合においても、各ページプログラムデータ毎に分割して
転送する必要がない。その結果、外部コントローラの制
御なしでデータプログラム動作が可能であり好適であ
る。
によれば、前記２個のメモリアレイに対して、ページプ
ログラムデータのデータ転送が一定のクロックパルスに
同期して連続的に行われる。したがって、複数のページ
領域にわたって連続的にページプログラムするような場
合においても、各ページプログラムデータ毎に分割して
転送する必要がない。その結果、外部コントローラの制
御なしでデータプログラム動作が可能であり好適であ
る。
【００１７】
【発明の実施の形態】図１は、本発明に係る半導体不揮
発性記憶装置、たとえばＮＡＮＤ型フラッシュメモリの
具体的な構成例を示す図である。
発性記憶装置、たとえばＮＡＮＤ型フラッシュメモリの
具体的な構成例を示す図である。
【００１８】図１において、１０は第１のメモリアレイ
を示し、第１のメモリアレイ１０は、メモリアレイ本体
部１１、ローデコーダ１２、各ビット線毎にデータラッ
チ回路ＳＡａ１〜ＳＡａｍが設けられてなるデータラッ
チ回路群１３、およびカラム選択部１４から構成され
る。また、メモリアレイ本体部１１にはｍ本（本実施形
態の場合は１０２４バイト〜２０４８バイト程度）のビ
ット線Ｂ1 〜Ｂm が配線されている。図１はワード線Ｗ
Ｌｎを選択して、メモリトランジスタＭＴn,1 〜ＭＴn,
m に対してページプログラムする場合を図示している。
を示し、第１のメモリアレイ１０は、メモリアレイ本体
部１１、ローデコーダ１２、各ビット線毎にデータラッ
チ回路ＳＡａ１〜ＳＡａｍが設けられてなるデータラッ
チ回路群１３、およびカラム選択部１４から構成され
る。また、メモリアレイ本体部１１にはｍ本（本実施形
態の場合は１０２４バイト〜２０４８バイト程度）のビ
ット線Ｂ1 〜Ｂm が配線されている。図１はワード線Ｗ
Ｌｎを選択して、メモリトランジスタＭＴn,1 〜ＭＴn,
m に対してページプログラムする場合を図示している。
【００１９】同様に、２０は第２のメモリアレイを示
し、第２のメモリアレイ２０は、メモリアレイ本体部２
１、ローデコーダ２２、各ビット線毎にデータラッチ回
路ＳＡｂ１〜ＳＡｂｍが設けられてなるデータラッチ回
路群２３、およびカラム選択部２４から構成される。ま
た同様に、メモリアレイ本体部２１にはｍ本（本実施形
態の場合は１０２４バイト〜２０４８バイト程度）のビ
ット線Ｂ1 〜Ｂm が配線されている。図１はワード線Ｗ
Ｌｎを選択して、メモリトランジスタＭＴn,1 〜ＭＴn,
m に対してページプログラムする場合を図示している。
し、第２のメモリアレイ２０は、メモリアレイ本体部２
１、ローデコーダ２２、各ビット線毎にデータラッチ回
路ＳＡｂ１〜ＳＡｂｍが設けられてなるデータラッチ回
路群２３、およびカラム選択部２４から構成される。ま
た同様に、メモリアレイ本体部２１にはｍ本（本実施形
態の場合は１０２４バイト〜２０４８バイト程度）のビ
ット線Ｂ1 〜Ｂm が配線されている。図１はワード線Ｗ
Ｌｎを選択して、メモリトランジスタＭＴn,1 〜ＭＴn,
m に対してページプログラムする場合を図示している。
【００２０】３０はプログラムデータ入力回路を示し、
プログラムデータ入力回路３０は、基本データ転送クロ
ック信号φＣＬに同期して、外部のデータバスからチッ
プ内部のデータバスに第１のメモリアレイ１０にプログ
ラムすべきページプログラムデータ［Ｄａ］および第２
のメモリアレイ２０にプログラムすべきページプログラ
ムデータ［Ｄｂ］を、交互にかつ連続的にデータ転送す
る。
プログラムデータ入力回路３０は、基本データ転送クロ
ック信号φＣＬに同期して、外部のデータバスからチッ
プ内部のデータバスに第１のメモリアレイ１０にプログ
ラムすべきページプログラムデータ［Ｄａ］および第２
のメモリアレイ２０にプログラムすべきページプログラ
ムデータ［Ｄｂ］を、交互にかつ連続的にデータ転送す
る。
【００２１】４０は制御回路を示し、制御回路４０は、
基本データ転送クロック信号φＣＬを受けて、第１のデ
ータ転送クロック信号φＣＬａ、第２のデータ転送クロ
ック信号φＣＬｂ、第１のデータプログラム信号φＰＲ
Ｇａ、第２のデータプログラム信号φＰＲＧｂの４種類
の信号を発生する。
基本データ転送クロック信号φＣＬを受けて、第１のデ
ータ転送クロック信号φＣＬａ、第２のデータ転送クロ
ック信号φＣＬｂ、第１のデータプログラム信号φＰＲ
Ｇａ、第２のデータプログラム信号φＰＲＧｂの４種類
の信号を発生する。
【００２２】第１のデータ転送クロック信号φＣＬａは
カラム選択部１４に供給され、この第１のデータ転送ク
ロック信号φＣＬａに同期したカラム選択部１４の動作
により、第１のメモリアレイ１０内のデータラッチ回路
ＳＡａ１〜ＳＡａｍにページプログラムデータ［Ｄａ］
がシフト転送される。また、第２のデータ転送クロック
信号φＣＬｂはカラム選択部２４に供給され、第２のデ
ータ転送クロック信号φＣＬｂに同期したカラム選択部
２４の動作により、第２のメモリアレイ２０内のデータ
ラッチ回路ＳＡｂ１〜ＳＡｂｍにページプログラムデー
タ［Ｄｂ］がシフト転送される。また、第１のデータプ
ログラム信号φＰＲＧａは第１のメモリアレイ１０に供
給され、第１のデータプログラム信号φＰＲＧａの制御
により、第１のメモリアレイ１０内のメモリトランジス
タＭＴn,1 〜ＭＴn,m に対して、データラッチ回路ＳＡ
ａ１〜ＳＡａｍにラッチされたページプログラムデータ
がプログラムされる。また、第２のデータプログラム信
号φＰＲＧｂは第２のメモリアレイ２０に供給され、第
２のデータプログラム信号φＰＲＧｂの制御により、第
２のメモリアレイ２０内のメモリトランジスタＭＴn,1
〜ＭＴn,m に対して、データラッチ回路ＳＡｂ１〜ＳＡ
ｂｍにラッチされたページプログラムデータがプログラ
ムされる。
カラム選択部１４に供給され、この第１のデータ転送ク
ロック信号φＣＬａに同期したカラム選択部１４の動作
により、第１のメモリアレイ１０内のデータラッチ回路
ＳＡａ１〜ＳＡａｍにページプログラムデータ［Ｄａ］
がシフト転送される。また、第２のデータ転送クロック
信号φＣＬｂはカラム選択部２４に供給され、第２のデ
ータ転送クロック信号φＣＬｂに同期したカラム選択部
２４の動作により、第２のメモリアレイ２０内のデータ
ラッチ回路ＳＡｂ１〜ＳＡｂｍにページプログラムデー
タ［Ｄｂ］がシフト転送される。また、第１のデータプ
ログラム信号φＰＲＧａは第１のメモリアレイ１０に供
給され、第１のデータプログラム信号φＰＲＧａの制御
により、第１のメモリアレイ１０内のメモリトランジス
タＭＴn,1 〜ＭＴn,m に対して、データラッチ回路ＳＡ
ａ１〜ＳＡａｍにラッチされたページプログラムデータ
がプログラムされる。また、第２のデータプログラム信
号φＰＲＧｂは第２のメモリアレイ２０に供給され、第
２のデータプログラム信号φＰＲＧｂの制御により、第
２のメモリアレイ２０内のメモリトランジスタＭＴn,1
〜ＭＴn,m に対して、データラッチ回路ＳＡｂ１〜ＳＡ
ｂｍにラッチされたページプログラムデータがプログラ
ムされる。
【００２３】図２は、図１の半導体不揮発性記憶装置に
おける制御回路４０の具体的な回路構成を示す図であ
る。
おける制御回路４０の具体的な回路構成を示す図であ
る。
【００２４】図２に示すように、制御回路４０は、分周
回路４１、インバータＩＮＶ１，ＩＮＶ２、およびアン
ドゲートＡＮＤ１〜ＡＮＤ４により構成されている。分
周回路４１は基本データ転送クロック信号φＣＬの周波
数ｆを１／５１２に分周した信号φｏｕｔを出力する。
図２に示すように、第１のデータ転送クロック信号φＣ
Ｌａは、分周信号φｏｕｔのインバータＩＮＶ１による
反転出力と基本データ転送クロック信号φＣＬとの論理
積がアンドゲートＡＮＤ１でとられることにより発生さ
れる。また、第２のデータ転送クロック信号φＣＬｂ
は、分周信号φｏｕｔと基本データ転送クロック信号φ
ＣＬとの論理積がアンドゲートＡＮＤ２でとられること
により発生される。また、第１のデータプログラム信号
φＰＲＧａは、分周信号φｏｕｔと図３に図示するプロ
グラムイネーブル信号φＰＥとの論理積がアンドゲート
ＡＮＤ３でとられることにより発生される。また、第２
のデータプログラム信号φＰＲＧｂは、分周信号φｏｕ
ｔのインバータＩＮＶ２の反転出力と図３に図示するプ
ログラムイネーブル信号φＰＥとの論理積がアンドゲー
トＡＮＤ４でとられることにより発生される。
回路４１、インバータＩＮＶ１，ＩＮＶ２、およびアン
ドゲートＡＮＤ１〜ＡＮＤ４により構成されている。分
周回路４１は基本データ転送クロック信号φＣＬの周波
数ｆを１／５１２に分周した信号φｏｕｔを出力する。
図２に示すように、第１のデータ転送クロック信号φＣ
Ｌａは、分周信号φｏｕｔのインバータＩＮＶ１による
反転出力と基本データ転送クロック信号φＣＬとの論理
積がアンドゲートＡＮＤ１でとられることにより発生さ
れる。また、第２のデータ転送クロック信号φＣＬｂ
は、分周信号φｏｕｔと基本データ転送クロック信号φ
ＣＬとの論理積がアンドゲートＡＮＤ２でとられること
により発生される。また、第１のデータプログラム信号
φＰＲＧａは、分周信号φｏｕｔと図３に図示するプロ
グラムイネーブル信号φＰＥとの論理積がアンドゲート
ＡＮＤ３でとられることにより発生される。また、第２
のデータプログラム信号φＰＲＧｂは、分周信号φｏｕ
ｔのインバータＩＮＶ２の反転出力と図３に図示するプ
ログラムイネーブル信号φＰＥとの論理積がアンドゲー
トＡＮＤ４でとられることにより発生される。
【００２５】また図３は、本発明の半導体不揮発性記憶
装置におけるデータプログラム動作のタイミングチャー
トを示す図である。以下、図３のタイミングチャートに
ついて、図１、図２等を参照しながら、順を追って説明
する。
装置におけるデータプログラム動作のタイミングチャー
トを示す図である。以下、図３のタイミングチャートに
ついて、図１、図２等を参照しながら、順を追って説明
する。
【００２６】まず時刻ｔ１で図１の半導体不揮発性記憶
装置に対してデータプログラム動作が開始され、以後基
本データ転送クロック信号φＣＬが連続的に出力され
る。時刻ｔ１〜ｔ２の間のステップでは、第１のデータ
転送クロック信号φＣＬａに同期して第１のメモリアレ
イ１０内のデータラッチ回路ＳＡａ１〜ＳＡａｍに第１
ａ番目のページプログラムデータ［Ｄａ１］をシフト転
送する。
装置に対してデータプログラム動作が開始され、以後基
本データ転送クロック信号φＣＬが連続的に出力され
る。時刻ｔ１〜ｔ２の間のステップでは、第１のデータ
転送クロック信号φＣＬａに同期して第１のメモリアレ
イ１０内のデータラッチ回路ＳＡａ１〜ＳＡａｍに第１
ａ番目のページプログラムデータ［Ｄａ１］をシフト転
送する。
【００２７】次に時刻ｔ２〜ｔ３の間のステップでは、
第２のデータ転送クロック信号φＣＬｂに同期して第２
のメモリアレイ２０内のデータラッチ回路ＳＡｂ１〜Ｓ
Ａｂｍに第１ｂ番目のページプログラムデータ［Ｄｂ
１］をシフト転送すると同時に、第１のデータプログラ
ム信号φＰＲＧａに同期して第１のメモリアレイ１０に
対して第１ａ番目のページプログラムデータ［Ｄａ１］
のプログラムを行う。
第２のデータ転送クロック信号φＣＬｂに同期して第２
のメモリアレイ２０内のデータラッチ回路ＳＡｂ１〜Ｓ
Ａｂｍに第１ｂ番目のページプログラムデータ［Ｄｂ
１］をシフト転送すると同時に、第１のデータプログラ
ム信号φＰＲＧａに同期して第１のメモリアレイ１０に
対して第１ａ番目のページプログラムデータ［Ｄａ１］
のプログラムを行う。
【００２８】次に時刻ｔ３〜ｔ４の間のステップでは、
第１のデータ転送クロック信号φＣＬａに同期して第１
のメモリアレイ１０内のデータラッチ回路ＳＡａ１〜Ｓ
Ａａｍに第２ａ番目のページプログラムデータ［Ｄａ
２］をシフト転送すると同時に、第２のデータプログラ
ム信号φＰＲＧｂに同期して第２のメモリアレイ２０に
対して第１ｂ番目のページプログラムデータ［Ｄｂ１］
のプログラムを行う。
第１のデータ転送クロック信号φＣＬａに同期して第１
のメモリアレイ１０内のデータラッチ回路ＳＡａ１〜Ｓ
Ａａｍに第２ａ番目のページプログラムデータ［Ｄａ
２］をシフト転送すると同時に、第２のデータプログラ
ム信号φＰＲＧｂに同期して第２のメモリアレイ２０に
対して第１ｂ番目のページプログラムデータ［Ｄｂ１］
のプログラムを行う。
【００２９】同様に、時刻ｔ４〜ｔ５の間のステップで
は、第２ｂ番目のページプログラムデータ［Ｄｂ２］を
シフト転送すると同時に、第２ａ番目のページプログラ
ムデータ［Ｄａ２］のプログラムを行う。同様に、時刻
ｔ５〜ｔ６の間のステップでは、第３ａ番目のページプ
ログラムデータ［Ｄａ３］をシフト転送すると同時に、
第２ｂ番目のページプログラムデータ［Ｄｂ２］のプロ
グラムを行う。同様に、時刻ｔ６〜ｔ７の間のステップ
では、第３ｂ番目のページプログラムデータ［Ｄｂ３］
をシフト転送すると同時に、第３ａ番目のページプログ
ラムデータ［Ｄａ３］のプログラムを行う。以上のタイ
ミング動作が、すべてのページプログラムが終了するま
で繰り返し行われる。
は、第２ｂ番目のページプログラムデータ［Ｄｂ２］を
シフト転送すると同時に、第２ａ番目のページプログラ
ムデータ［Ｄａ２］のプログラムを行う。同様に、時刻
ｔ５〜ｔ６の間のステップでは、第３ａ番目のページプ
ログラムデータ［Ｄａ３］をシフト転送すると同時に、
第２ｂ番目のページプログラムデータ［Ｄｂ２］のプロ
グラムを行う。同様に、時刻ｔ６〜ｔ７の間のステップ
では、第３ｂ番目のページプログラムデータ［Ｄｂ３］
をシフト転送すると同時に、第３ａ番目のページプログ
ラムデータ［Ｄａ３］のプログラムを行う。以上のタイ
ミング動作が、すべてのページプログラムが終了するま
で繰り返し行われる。
【００３０】以上説明したように、本発明の半導体不揮
発性記憶装置によれば、ワード線単位でページプログラ
ムが行われる互いに対となる２個のメモリアレイを有
し、当該２個のメモリアレイに対して、データ転送動作
とデータプログラム動作が相互にかつ並列に行うように
構成したので、通常の２倍の速度でデータプログラムが
可能となる。さらに、本発明の半導体不揮発性記憶装置
によれば、前記２個のメモリアレイに対して、ページプ
ログラムデータのデータ転送を一定のクロックパルスに
同期して連続的に行うので、複数のページ領域にわたっ
て連続的にページプログラムするような場合において
も、各ページプログラムデータ毎に分割して転送する必
要がなく、したがって、外部コントローラの制御なしで
データプログラム動作が可能であり好適である。
発性記憶装置によれば、ワード線単位でページプログラ
ムが行われる互いに対となる２個のメモリアレイを有
し、当該２個のメモリアレイに対して、データ転送動作
とデータプログラム動作が相互にかつ並列に行うように
構成したので、通常の２倍の速度でデータプログラムが
可能となる。さらに、本発明の半導体不揮発性記憶装置
によれば、前記２個のメモリアレイに対して、ページプ
ログラムデータのデータ転送を一定のクロックパルスに
同期して連続的に行うので、複数のページ領域にわたっ
て連続的にページプログラムするような場合において
も、各ページプログラムデータ毎に分割して転送する必
要がなく、したがって、外部コントローラの制御なしで
データプログラム動作が可能であり好適である。
【００３１】なお、本発明の詳細な説明においては、主
として１個の半導体チップ内に対となる２個のメモリア
レイが存在する場合について説明したが、対となる２個
のメモリアレイがそれぞれ別々の半導体チップ内に存在
する場合にも、本発明が適用できることは言うまでもな
いことである。
として１個の半導体チップ内に対となる２個のメモリア
レイが存在する場合について説明したが、対となる２個
のメモリアレイがそれぞれ別々の半導体チップ内に存在
する場合にも、本発明が適用できることは言うまでもな
いことである。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
ワード線単位でのページプログラムを高速に行うこがで
き、さらには外部コントローラの制御なしでデータプロ
グラムを行うことのできる半導体不揮発性記憶装置を実
現することができる。
ワード線単位でのページプログラムを高速に行うこがで
き、さらには外部コントローラの制御なしでデータプロ
グラムを行うことのできる半導体不揮発性記憶装置を実
現することができる。
【図１】本発明に係る半導体不揮発性記憶装置の具体的
な構成例を示す図である。
な構成例を示す図である。
【図２】図１の半導体不揮発性記憶装置における制御回
路の具体的な回路構成を示す図である。
路の具体的な回路構成を示す図である。
【図３】本発明の半導体不揮発性記憶装置におけるデー
タプログラム動作のタイミングチャートを示す図であ
る。
タプログラム動作のタイミングチャートを示す図であ
る。
【図４】ＮＡＮＤ型、およびＤＩＮＯＲ型フラッシュメ
モリにおけるメモリアレイ構造を示す図である。
モリにおけるメモリアレイ構造を示す図である。
【図５】従来のワード線セクタを単位としたページプロ
グラムを行う半導体不揮発性記憶装置のデータプログラ
ム動作のタイミングチャートを示す図である。
グラムを行う半導体不揮発性記憶装置のデータプログラ
ム動作のタイミングチャートを示す図である。
ＢＬ１〜ＢＬｍ…ビット線、ＷＬｎ…選択ワード線、Ｍ
Ｔn,1 〜ＭＴn,m …選択メモリトランジスタ、［Ｄａ］
…第１のページプログラムデータ、［Ｄｂ］…第２のペ
ージプログラムデータ、φＣＬ…基本データ転送クロッ
ク信号、φＣＬａ…第１のデータ転送クロック信号、φ
ＣＬｂ…第２のデータ転送クロック信号、φＰＲＧａ…
第１のデータプログラム信号、φＰＲＧｂ…第２のデー
タプログラム信号、φｏｕｔ…分周回路出力信号、φＰ
Ｅ…プログラムイネーブル信号、ＡＮＤ１〜ＡＮＤ４…
アンドゲート、ＩＮＶ１〜ＩＮＶ２…反転回路、１０…
第１のメモリアレイａ、１１…第１のメモリアレイ本体
部、１２…ローデコーダ、１３…データラッチ回路群、
１４…カラム選択部、２０…第２のメモリアレイ、２１
…第２のメモリアレイ本体部、２２…ローデコーダ、２
３…データラッチ回路、２４…カラム選択部、３０…プ
ログラムデータ入力回路、４０…制御回路、４１…分周
回路。
Ｔn,1 〜ＭＴn,m …選択メモリトランジスタ、［Ｄａ］
…第１のページプログラムデータ、［Ｄｂ］…第２のペ
ージプログラムデータ、φＣＬ…基本データ転送クロッ
ク信号、φＣＬａ…第１のデータ転送クロック信号、φ
ＣＬｂ…第２のデータ転送クロック信号、φＰＲＧａ…
第１のデータプログラム信号、φＰＲＧｂ…第２のデー
タプログラム信号、φｏｕｔ…分周回路出力信号、φＰ
Ｅ…プログラムイネーブル信号、ＡＮＤ１〜ＡＮＤ４…
アンドゲート、ＩＮＶ１〜ＩＮＶ２…反転回路、１０…
第１のメモリアレイａ、１１…第１のメモリアレイ本体
部、１２…ローデコーダ、１３…データラッチ回路群、
１４…カラム選択部、２０…第２のメモリアレイ、２１
…第２のメモリアレイ本体部、２２…ローデコーダ、２
３…データラッチ回路、２４…カラム選択部、３０…プ
ログラムデータ入力回路、４０…制御回路、４１…分周
回路。
Claims (7)
- 【請求項１】 ワード線単位のページプログラムデータ
を各ビット線毎に設けられたデータラッチ回路に転送す
るデータ転送過程と、前記ページプログラムデータに従
って選択ワード線に接続されたメモリトランジスタ一括
にページプログラムを行うデータプログラム過程を連続
して行うことにより、ページ単位で電気的にデータのプ
ログラムが行われるメモリトランジスタがマトリクス状
に配置された第１のメモリアレイおよび第２のメモリア
レイと、 前記第１のメモリアレイに対するデータ転送と前記第２
のメモリアレイに対するデータプログラムを同時に行う
過程と、前記第２のメモリアレイに対するデータ転送と
前記第１のメモリアレイに対するデータプログラムを同
時に行う過程を交互に繰り返し行うことにより、前記第
１のメモリアレイと前記第２のメモリアレイに対するデ
ータプログラムを並列に行う手段とを備えた半導体不揮
発性記憶装置。 - 【請求項２】 前記第１のメモリアレイおよび前記第２
のメモリアレイは対称である請求項１記載の半導体不揮
発性記憶装置。 - 【請求項３】 前記第１のメモリアレイおよび前記第２
のメモリアレイにおいて、前記データ転送過程に要する
時間と前記データプログラム過程に要する時間は同一で
ある請求項１記載の半導体不揮発性記憶装置。 - 【請求項４】 前記第１のメモリアレイに対するページ
プログラムデータのデータ転送と前記第２のメモリアレ
イに対するページプログラムデータのデータ転送が、一
定のクロックパルスに同期して連続的に行われる請求項
１記載の半導体不揮発性記憶装置。 - 【請求項５】 前記メモリトランジスタがマトリクス状
に配置された第１のメモリアレイおよび第２のメモリア
レイは、メモリトランジスタが直列に接続されたＮＡＮ
Ｄ型構造をなす請求項１記載の半導体不揮発性記憶装
置。 - 【請求項６】 前記メモリトランジスタがマトリクス状
に配置された第１のメモリアレイおよび第２のメモリア
レイは、ＮＯＲ型構造をなし、かつ主ビット線が作動的
接続手段を介して複数の副ビット線に階層化されている
請求項１記載の半導体不揮発性記憶装置。 - 【請求項７】 ワード線単位のページプログラムデータ
を各ビット線毎に設けられたデータラッチ回路に転送す
るデータ転送過程と、前記ページプログラムデータに従
って選択ワード線に接続されたメモリトランジスタ一括
にページプログラムを行うデータプログラム過程を連続
して行うことにより、ページ単位で電気的にデータのプ
ログラムが行われるメモリトランジスタがマトリクス状
に配置されたメモリアレイをそれぞれ集積した第１の半
導体チップおよび第２の半導体チップと、 前記第１の半導体チップ内のメモリアレイに対するデー
タ転送と前記第２の半導体チップ内のメモリアレイに対
するデータプログラムを同時に行う過程と、前記第２の
半導体チップ内のメモリアレイに対するデータ転送と前
記第１の半導体チップ内のメモリアレイに対するデータ
プログラムを同時に行う過程を交互に繰り返し行うこと
により、前記第１の半導体チップ内のメモリアレイと前
記第２の半導体チップ内のメモリアレイに対するデータ
プログラムを並列に行う手段とを備えた半導体メモリシ
ステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26447596A JP3586993B2 (ja) | 1996-10-04 | 1996-10-04 | 半導体不揮発性記憶装置 |
| US08/941,920 US6091666A (en) | 1996-10-04 | 1997-10-01 | Nonvolatile flash memory with fast data programming operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26447596A JP3586993B2 (ja) | 1996-10-04 | 1996-10-04 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10112194A true JPH10112194A (ja) | 1998-04-28 |
| JP3586993B2 JP3586993B2 (ja) | 2004-11-10 |
Family
ID=17403749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26447596A Expired - Fee Related JP3586993B2 (ja) | 1996-10-04 | 1996-10-04 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3586993B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1242868A4 (en) * | 1999-09-03 | 2005-06-15 | Lexar Media Inc | ORGANIZING BLOCKS IN A NON-VOLATILE MEMORY UNIT FOR EFFICIENTLY REDUCING THE DURATION OF A WRITE OPERATION ON AN AREA |
| KR100626393B1 (ko) | 2005-04-07 | 2006-09-20 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 멀티-페이지 카피백 방법 |
-
1996
- 1996-10-04 JP JP26447596A patent/JP3586993B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1242868A4 (en) * | 1999-09-03 | 2005-06-15 | Lexar Media Inc | ORGANIZING BLOCKS IN A NON-VOLATILE MEMORY UNIT FOR EFFICIENTLY REDUCING THE DURATION OF A WRITE OPERATION ON AN AREA |
| KR100626393B1 (ko) | 2005-04-07 | 2006-09-20 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 멀티-페이지 카피백 방법 |
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| Publication number | Publication date |
|---|---|
| JP3586993B2 (ja) | 2004-11-10 |
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