JPH10111739A - Digital circuit controller - Google Patents
Digital circuit controllerInfo
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- JPH10111739A JPH10111739A JP8266046A JP26604696A JPH10111739A JP H10111739 A JPH10111739 A JP H10111739A JP 8266046 A JP8266046 A JP 8266046A JP 26604696 A JP26604696 A JP 26604696A JP H10111739 A JPH10111739 A JP H10111739A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、デジタル回路制
御装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital circuit control device.
【０００２】[0002]
【従来の技術】近年、集積技術の進歩により、高速で小
型のＣＰＵやＩＣが開発され、あらゆるところにデジタ
ル回路が使用されている。しかし、電源電圧が低下した
りノイズにより変動することにより、ＣＰＵが暴走する
ことがある。そこで、電源電圧の低下を検出したとき、
ＣＰＵのデータをバックアップ用メモリに退避させるた
めに割り込みを発生させ、ＣＰＵのデータをバックアッ
プ用メモリに退避させた後、ＣＰＵをリセットし、ＣＰ
Ｕの暴走を防止していた。なお、この種のデジタル回路
として関連するものに、特開平７−１１４４０１号公報
がある。2. Description of the Related Art In recent years, with the progress of integration technology, high-speed and small-sized CPUs and ICs have been developed, and digital circuits have been used everywhere. However, the CPU may run away because the power supply voltage decreases or fluctuates due to noise. Therefore, when detecting a drop in the power supply voltage,
An interrupt is generated to save the CPU data to the backup memory, the CPU data is saved to the backup memory, and the CPU is reset.
U was preventing runaway. Japanese Patent Application Laid-Open No. 7-114401 discloses a digital circuit of this type.
【０００３】従来のデジタル回路制御装置について、図
面を参照しながら説明する。図５は従来のデジタル回路
制御装置の構成図である。この従来のデジタル回路制御
装置は、バッテリ電源１１と、デジタル回路（図示せ
ず）を制御するＣＰＵ１７と、ＣＰＵ１７内のレジスタ
やメモリのデータを保存するバックアップ用メモリ１８
と、バッテリ電源１１の電圧ＶＣＣからＣＰＵ１７の駆
動電圧ＶＤＤを発生する電源回路１２と、バッテリ電源
１１の電圧ＶＣＣが第１の基準電圧Ｖ１′より低くなっ
たときにリセット信号Ｅ１を発生するリセット信号発生
回路１４と、バッテリ電源１１の電圧ＶＣＣが第２の基
準電圧Ｖ２′より低くなったときに割り込み信号Ｄ１を
発生する割り込み信号発生回路１６と、第１の基準電圧
Ｖ１′を発生する基準電圧発生回路１３と、第２の基準
電圧Ｖ２′を発生する基準電圧発生回路１５とを備えて
いる。また、バックアップ用メモリ１８は、ＲＡＭ（ラ
ンダムアクセスメモリ）１８ａとバックアップ用電源１
８ｂとを備えている。なお、割り込み信号Ｄ１を発生す
るための基準となる第２の基準電圧Ｖ２′は、リセット
信号Ｅ１を発生するための基準となる第１の基準電圧Ｖ
１′よりも高く設定している。A conventional digital circuit control device will be described with reference to the drawings. FIG. 5 is a configuration diagram of a conventional digital circuit control device. The conventional digital circuit control device includes a battery power supply 11, a CPU 17 for controlling a digital circuit (not shown), and a backup memory 18 for storing data of registers and memories in the CPU 17.
A power supply circuit 12 for generating a drive voltage VDD for the CPU 17 from the voltage VCC of the battery power supply 11, and a reset signal for generating a reset signal E1 when the voltage VCC of the battery power supply 11 becomes lower than the first reference voltage V1 '. A generating circuit 14, an interrupt signal generating circuit 16 for generating an interrupt signal D1 when the voltage VCC of the battery power supply 11 becomes lower than a second reference voltage V2 ', and a reference voltage for generating a first reference voltage V1' It has a generating circuit 13 and a reference voltage generating circuit 15 for generating a second reference voltage V2 '. The backup memory 18 includes a RAM (random access memory) 18a and a backup power supply 1.
8b. The second reference voltage V2 'serving as a reference for generating the interrupt signal D1 is equal to the first reference voltage V2 serving as a reference for generating the reset signal E1.
It is set higher than 1 '.
【０００４】この従来のデジタル回路制御装置では、バ
ッテリ電源１１の電圧ＶＣＣが低下し、第２の基準電圧
Ｖ２′よりも低くなったときに、割り込み信号発生回路
１６がＣＰＵ１７へ割り込み信号Ｄ１を出力し、ＣＰＵ
１７ではレジスタやメモリのデータをバックアップ用メ
モリ１８へ退避させる停電処理を行う。その後、さらに
バッテリ電源１１の電圧ＶＣＣが低下し、第１の基準電
圧Ｖ１′よりも低くなったときに、リセット信号発生回
路１４がリセット信号Ｅ１をＣＰＵ１７へ出力し、ＣＰ
Ｕ１７がリセットされる。In this conventional digital circuit control device, when the voltage VCC of the battery power supply 11 drops and becomes lower than the second reference voltage V2 ', the interrupt signal generating circuit 16 outputs an interrupt signal D1 to the CPU 17. And CPU
At 17, a power failure process is performed to save the data in the registers and the memory to the backup memory 18. Thereafter, when the voltage VCC of the battery power supply 11 further drops and becomes lower than the first reference voltage V1 ', the reset signal generating circuit 14 outputs a reset signal E1 to the CPU 17,
U17 is reset.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら上記従来
の構成では、バッテリ電源１１の電圧ＶＣＣの低下を検
出しリセット信号Ｅ１を発生するリセット信号発生回路
１４で用いる基準電圧Ｖ１′を発生する基準電圧発生回
路１３と、バッテリ電源１１の電圧ＶＣＣの低下を検出
し割り込み信号Ｄ１を発生する割り込み信号発生回路１
６で用いる基準電圧Ｖ２′を発生する基準電圧発生回路
１６とを用いており、この２つの基準電圧発生回路１
３，１６が発生する基準電圧Ｖ１′，Ｖ２′は変動して
それぞれ数パーセントの誤差が生じるため、リセット信
号発生回路１４および割り込み信号発生回路１６におい
て、それぞれの信号の発生時に検出される電圧にも数パ
ーセントの誤差が存在することになる。However, in the above-mentioned conventional configuration, a reference voltage generator 1 for generating a reference voltage V1 'used in a reset signal generating circuit 14 for detecting a decrease in the voltage VCC of the battery power supply 11 and generating a reset signal E1. A circuit 13 and an interrupt signal generating circuit 1 for detecting a drop in the voltage VCC of the battery power supply 11 and generating an interrupt signal D1.
6 and a reference voltage generation circuit 16 for generating a reference voltage V2 '.
Since the reference voltages V1 'and V2' generated by the signals 3 and 16 fluctuate and each cause an error of several percent, the reset signal generating circuit 14 and the interrupt signal generating circuit 16 reduce the voltages detected when the respective signals are generated. Will also have a few percent error.
【０００６】図６は基準電圧Ｖ１′，Ｖ２′の変動を示
す図である。図６に示すように、リセット信号Ｅ１を発
生するための基準電圧Ｖ１′と割り込み信号Ｄ１を発生
するための基準電圧Ｖ２′との差は、設計上ではＶ２′
−Ｖ１′であるが、基準電圧Ｖ１′，Ｖ２′が変動して
それぞれに誤差Ａが生じるとすると、その差（Ｖ２ａ′
−Ｖ１ａ′）は設計上より最大２Ａも小さくなってしま
う。このため、割り込み信号Ｄ１によりＣＰＵ１７のデ
ータをバックアップ用メモリ１８へ退避させる停電処理
が終了する前に、リセット信号Ｅ１が発生してしまうこ
とがあり、ＣＰＵ１７のデータが失われてしまうという
問題がある。FIG. 6 is a diagram showing changes in reference voltages V1 'and V2'. As shown in FIG. 6, the difference between reference voltage V1 'for generating reset signal E1 and reference voltage V2' for generating interrupt signal D1 is V2 'in design.
−V1 ′, if the reference voltages V1 ′ and V2 ′ fluctuate to generate an error A, the difference (V2a ′)
−V1a ′) is smaller than the design by a maximum of 2A. Therefore, the reset signal E1 may be generated before the power failure processing for saving the data of the CPU 17 to the backup memory 18 by the interrupt signal D1 is completed, and there is a problem that the data of the CPU 17 is lost. .
【０００７】つぎに、バッテリ電源１１の電圧ＶＣＣが
低くく基準電圧Ｖ２′を超えない場合の動作を、図７を
参照しながら説明する。図７に示すように、バッテリ電
源１１の電圧ＶＣＣが基準電圧Ｖ１′より低い状態から
基準電圧Ｖ１′以上に上昇すると、基準電圧Ｖ１′以上
になってからある時定数ｔ１後に、リセット信号Ｅ１が
解除（ハイレベル）され、ＣＰＵ１７が動作を始める。
しかし、バッテリ電源１１の電圧ＶＣＣが、割り込み信
号Ｄ１の発生レベルてある基準電圧Ｖ２′を超えるまで
上昇することなく、再度基準電圧Ｖ１′より低くなる
と、停電処理を行うことなく、リセット信号Ｅ１が発生
（ローレベル）し、ＣＰＵ１７のデータが失われてしま
うという問題が発生する。Next, the operation when the voltage VCC of the battery power supply 11 is low and does not exceed the reference voltage V2 'will be described with reference to FIG. As shown in FIG. 7, when the voltage VCC of the battery power supply 11 rises from the state lower than the reference voltage V1 'to the reference voltage V1' or higher, the reset signal E1 becomes higher than the reference voltage V1 'and after a certain time constant t1. It is released (high level), and the CPU 17 starts operating.
However, if the voltage VCC of the battery power supply 11 does not rise until it exceeds the reference voltage V2 ', which is the level at which the interrupt signal D1 is generated, and becomes lower than the reference voltage V1' again, the reset signal E1 is output without performing the power failure process. Occurs (low level), causing a problem that data of the CPU 17 is lost.
【０００８】また、バッテリ電源１１の電圧ＶＣＣが基
準電圧Ｖ１′まで上昇しない時間が続くときには、ＣＰ
Ｕ１７が動作をしていないにも関わらず、長時間ＣＰＵ
１７内のデジタル素子に電圧ＶＤＤが印加され、デジタ
ル素子に過電流が流れる可能性があり、デジタル素子に
とって好ましくない状況が生じるという問題もある。こ
の発明の第１の目的は、バッテリ電源の電圧が低下した
ときに割り込み信号によりＣＰＵのデータをバックアッ
プ用メモリへ退避させる停電処理を行う時間を確保し、
確実に停電処理を行った後でＣＰＵのリセットを行うこ
とができるデジタル回路制御装置を提供することであ
る。When the time during which the voltage VCC of the battery power supply 11 does not rise to the reference voltage V1 'continues, if CP
CPU for a long time despite U17 not operating
17, the voltage VDD is applied to the digital elements, and an overcurrent may flow through the digital elements, which causes a problem that a situation unfavorable for the digital elements occurs. A first object of the present invention is to secure time for performing a power failure process for saving data of a CPU to a backup memory by an interrupt signal when a voltage of a battery power supply decreases,
An object of the present invention is to provide a digital circuit control device capable of resetting a CPU after performing a power failure process without fail.
【０００９】また、この発明の第２の目的は、第１の目
的に加え、バッテリ電源の電圧が割り込み信号の発生レ
ベルまで上昇しないで低下したときに、ＣＰＵのリセッ
トがかかりＣＰＵのデータが失われてしまうことのない
デジタル回路制御装置を提供することである。また、こ
の発明の第３の目的は、第１または第２の目的に加え、
ＣＰＵが動作していないときにＣＰＵ内のデジタル素子
に電圧が長時間印加されるのを防止できるデジタル回路
制御装置を提供することである。A second object of the present invention, in addition to the first object, is to reset the CPU when the voltage of the battery power supply falls without increasing to the level at which the interrupt signal is generated, and the data of the CPU is lost. An object of the present invention is to provide a digital circuit control device that is not damaged. Further, a third object of the present invention is to add to the first or second object,
An object of the present invention is to provide a digital circuit control device capable of preventing a voltage from being applied to a digital element in a CPU for a long time when the CPU is not operating.
【００１０】[0010]
【課題を解決するための手段】請求項１記載のデジタル
回路制御装置は、バッテリ電源と、デジタル回路を制御
するＣＰＵと、このＣＰＵ内のデータを保存するバック
アップ用メモリと、バッテリ電源の電圧をＣＰＵの駆動
電圧に変換してＣＰＵへ出力する電源回路と、基準電圧
を発生する単一の基準電圧発生回路と、バッテリ電源の
電圧を分圧した第１の電圧が基準電圧発生回路の基準電
圧以下のときにＣＰＵ内のデータをバックアップ用メモ
リに退避させる割り込み信号を発生する割り込み信号発
生回路と、バッテリ電源の電圧を分圧した第２の電圧が
基準電圧発生回路の基準電圧以下になったときにＣＰＵ
にリセットをかけるリセット信号を発生するリセット信
号発生回路とを備え、第１の電圧を第２の電圧よりも高
くなるようにバッテリ電源の電圧を分圧するようにして
いる。According to a first aspect of the present invention, there is provided a digital circuit control device comprising: a battery power supply; a CPU for controlling the digital circuit; a backup memory for storing data in the CPU; A power supply circuit for converting to a CPU drive voltage and outputting it to the CPU; a single reference voltage generation circuit for generating a reference voltage; and a first voltage obtained by dividing the voltage of the battery power supply is used as a reference voltage for the reference voltage generation circuit. An interrupt signal generating circuit for generating an interrupt signal for saving data in the CPU to the backup memory and a second voltage obtained by dividing the voltage of the battery power supply become equal to or lower than the reference voltage of the reference voltage generating circuit in the following cases. Sometimes CPU
And a reset signal generating circuit for generating a reset signal for resetting the voltage of the battery power supply so that the first voltage is higher than the second voltage.
【００１１】この構成によれば、バッテリ電源の電圧を
分圧した第１の電圧および第２の電圧を単一の基準電圧
発生回路の基準電圧と比較して、割り込み信号およびリ
セット信号を発生するようにしているため、基準電圧が
変動しても、バッテリ電源の電圧が低下時に、割り込み
信号により停電処理が始まってからＣＰＵへリセットを
かけるまでの時間は、設計時と同じ時間を確保でき、確
実に停電処理を行った後でＣＰＵのリセットを行うこと
ができる。According to this configuration, the first voltage and the second voltage obtained by dividing the voltage of the battery power supply are compared with the reference voltage of the single reference voltage generating circuit to generate an interrupt signal and a reset signal. Therefore, even if the reference voltage fluctuates, when the voltage of the battery power source drops, the time from the start of the power failure process due to the interrupt signal to the resetting of the CPU can be as long as the design time. The CPU can be reset after the power failure process has been performed without fail.
【００１２】請求項２記載のデジタル回路制御装置は、
請求項１記載のデジタル回路制御装置において、リセッ
ト信号発生回路は、リセット信号を発生後、バッテリ電
源の電圧を分圧した第３の電圧が基準電圧発生回路の基
準電圧を超えて所定時間後にリセット信号を解除し、第
３の電圧を第１の電圧よりも高くなるようにバッテリ電
源の電圧を分圧するようにしたことを特徴とする。According to a second aspect of the present invention, there is provided a digital circuit control device,
2. The digital circuit control device according to claim 1, wherein the reset signal generation circuit resets after a predetermined period of time after the generation of the reset signal, the third voltage obtained by dividing the voltage of the battery power supply exceeds the reference voltage of the reference voltage generation circuit. The signal is released, and the voltage of the battery power supply is divided so that the third voltage becomes higher than the first voltage.
【００１３】この構成により、バッテリ電源の電圧が低
下してリセットされた後、バッテリ電源の電圧が上昇時
に、バッテリ電源の電圧が割り込み信号の発生レベルよ
り高い電圧になってから所定時間後にリセット信号を解
除してＣＰＵが動作を始めるため、バッテリ電源の電圧
が割り込み信号の発生レベルまで上昇しないで低下した
ときには、ＣＰＵは動作していない。したがって、バッ
テリ電源の電圧が割り込み信号の発生レベルまで上昇し
ないで低下したときにＣＰＵのデータが失われてしまう
という問題は発生しない。With this configuration, when the voltage of the battery power supply is lowered and reset, and when the voltage of the battery power supply rises, the reset signal is output after a predetermined time from when the voltage of the battery power supply becomes higher than the generation level of the interrupt signal. Is canceled, and the CPU starts operating. Therefore, when the voltage of the battery power supply falls without increasing to the level at which the interrupt signal is generated, the CPU is not operating. Therefore, there is no problem that the data of the CPU is lost when the voltage of the battery power supply decreases without increasing to the level at which the interrupt signal is generated.
【００１４】請求項３記載のデジタル回路制御装置は、
請求項１記載のデジタル回路制御装置において、ＣＰＵ
の起動直後に割り込み信号が発生している場合にＣＰＵ
がバックアップ用メモリにアクセスする前に電源回路を
オフするデータ保護用電源オフ回路を設けたことを特徴
とする。この構成により、ＣＰＵの起動直後に割り込み
信号が発生している場合、すなわち、ＣＰＵのリセット
が解除されたときに、まだバッテリ電源の電圧が割り込
み信号の発生レベルまで上昇していない場合には、ＣＰ
Ｕがバックアップ用メモリにアクセスする前にデータ保
護用電源オフ回路が電源回路をオフすることにより、バ
ッテリ電源の電圧が低下して停電処理を行わずにＣＰＵ
にリセットがかかり、ＣＰＵ内のデータが失われてしま
うという問題は発生しない。According to a third aspect of the present invention, there is provided a digital circuit control device,
2. The digital circuit control device according to claim 1, wherein the CPU
If an interrupt signal is generated immediately after the
Has a data protection power-off circuit for turning off the power supply circuit before accessing the backup memory. With this configuration, if an interrupt signal is generated immediately after the CPU is started, that is, if the voltage of the battery power supply has not yet risen to the level at which the interrupt signal is generated when the reset of the CPU is released, CP
Before the U accesses the backup memory, the power-off circuit for data protection turns off the power supply circuit.
Is not reset, and the problem that data in the CPU is lost does not occur.
【００１５】請求項４記載のデジタル回路制御装置は、
請求項１，２または３記載のデジタル回路制御装置にお
いて、第２の電圧よりも低くなるようにバッテリ電源の
電圧を分圧した電圧が所定時間以上、基準電圧発生回路
の基準電圧以下になったときに電源回路をオフする素子
保護用電源オフ回路を設けたことを特徴とする。この構
成により、素子保護用電源オフ回路が電源回路をオフす
ることにより、ＣＰＵが動作していないときにＣＰＵ内
のデジタル素子に電圧が長時間印加されるのを防止する
ことができる。According to a fourth aspect of the present invention, there is provided a digital circuit control device,
4. The digital circuit control device according to claim 1, wherein the voltage obtained by dividing the voltage of the battery power supply so as to be lower than the second voltage is equal to or longer than a predetermined time and equal to or lower than the reference voltage of the reference voltage generating circuit. An element protection power-off circuit that sometimes turns off the power supply circuit is provided. With this configuration, when the element protection power supply off circuit turns off the power supply circuit, it is possible to prevent voltage from being applied to a digital element in the CPU for a long time when the CPU is not operating.
【００１６】[0016]
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら説明する。図１はこの発明の
実施の形態のデジタル回路制御装置の構成図である。図
１において、１は基準電圧発生回路、２はリセット信号
発生回路、３は割り込み信号発生回路、４は電源回路１
２をオフする電源オフ信号発生回路であり、その他、図
５と対応するものには同一符号を付している。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a configuration diagram of a digital circuit control device according to an embodiment of the present invention. In FIG. 1, 1 is a reference voltage generating circuit, 2 is a reset signal generating circuit, 3 is an interrupt signal generating circuit, and 4 is a power supply circuit 1.
2 is a power-off signal generation circuit for turning off the power supply 2 and other components corresponding to those in FIG. 5 are denoted by the same reference numerals.
【００１７】このデジタル回路制御装置は、バッテリ電
源１１と、デジタル回路（図示せず）を制御するＣＰＵ
１７と、ＣＰＵ１７内のレジスタやメモリのデータを保
存するバックアップ用メモリ１８と、バッテリ電源１１
の電圧ＶＣＣをＣＰＵ１７の駆動電圧ＶＤＤに変換して
ＣＰＵ１７へ出力する電源回路１２と、基準電圧ＶRE F
を発生する単一の基準電圧発生回路１と、バッテリ電源
１１の電圧ＶＣＣを分圧した第１の電圧が基準電圧Ｖ
REF 以下のときにＣＰＵ１７内のデータをバックアップ
用メモリ１８に退避させる割り込み信号Ｄを発生する割
り込み信号発生回路３と、バッテリ電源１１の電圧ＶＣ
Ｃを分圧した第２の電圧が基準電圧ＶREF以下になった
ときにＣＰＵ１７にリセットをかけるリセット信号Ｅを
発生するとともに、リセット信号Ｅを発生後、バッテリ
電源１１の電圧ＶＣＣを分圧した第３の電圧が基準電圧
ＶREF を超えて所定時間後にリセット信号Ｅを解除する
リセット信号発生回路２と、電源回路１２をオフ状態に
する電源オフ信号Ｆを発生する電源オフ信号発生回路４
とを備えている。なお、第２の電圧＜第１の電圧＜第３
の電圧となるように、バッテリ電源１１の電圧ＶＣＣを
分圧している。また、バックアップ用メモリ１８は、Ｒ
ＡＭ（ランダムアクセスメモリ）１８ａとバックアップ
用電源１８ｂとを備えている。This digital circuit control device includes a battery power supply 11 and a CPU for controlling a digital circuit (not shown).
A backup memory 18 for storing data of registers and memories in the CPU 17;
Converts the voltage VCC to the driving voltage VDD of the CPU 17 and the power supply circuit 12 to be output to the CPU 17, the reference voltage V RE F
And a first voltage obtained by dividing the voltage VCC of the battery power supply 11 is equal to the reference voltage V.
An interrupt signal generating circuit 3 for generating an interrupt signal D for saving data in the CPU 17 to the backup memory 18 when the voltage is equal to or lower than REF;
When the second voltage obtained by dividing C becomes equal to or lower than the reference voltage V REF , a reset signal E for resetting the CPU 17 is generated. After the reset signal E is generated, the voltage VCC of the battery power supply 11 is divided. A reset signal generating circuit 2 for releasing the reset signal E after a predetermined time after the third voltage exceeds the reference voltage VREF, and a power off signal generating circuit 4 for generating a power off signal F for turning off the power supply circuit 12
And Note that the second voltage <the first voltage <the third voltage
The voltage VCC of the battery power supply 11 is divided so as to have the voltage of The backup memory 18 stores
An AM (random access memory) 18a and a backup power supply 18b are provided.
【００１８】図２に図１の詳細図を示す。図２におい
て、２ａ，３ａ，４ａはコンパレータ、２ｂ，２ｃ，２
ｄ，３ｂ，３ｃ，４ｃ，４ｄは抵抗、２ｅ，３ｄはイン
バータ、２ｆはトランジスタ、４ｂは電源オフ信号作成
回路である。図２に示すように、リセット信号発生回路
２は、コンパレータ２ａと、抵抗２ｂ，２ｃ，２ｄと、
トランジスタ２ｆと、インバータ２ｅとから構成され
る。割り込み信号発生回路３は、コンパレータ３ａと、
抵抗３ｂ，３ｃと、インバータ３ｄとから構成される。
電源オフ信号発生回路４は、コンパレータ４ａと、抵抗
４ｃ，４ｄと、コンパレータ４ａの出力と割り込み信号
発生回路３の出力とから電源オフ信号Ｆを作成する電源
オフ信号作成回路４ｂとから構成される。FIG. 2 shows a detailed view of FIG. In FIG. 2, 2a, 3a and 4a are comparators, 2b, 2c and 2
d, 3b, 3c, 4c, 4d are resistors, 2e, 3d are inverters, 2f is a transistor, and 4b is a power off signal generation circuit. As shown in FIG. 2, the reset signal generation circuit 2 includes a comparator 2a, resistors 2b, 2c, 2d,
It comprises a transistor 2f and an inverter 2e. The interrupt signal generation circuit 3 includes a comparator 3a,
It comprises resistors 3b and 3c and an inverter 3d.
The power-off signal generation circuit 4 includes a comparator 4a, resistors 4c and 4d, and a power-off signal generation circuit 4b that generates a power-off signal F from the output of the comparator 4a and the output of the interrupt signal generation circuit 3. .
【００１９】なお、バッテリ電源１１の電圧ＶＣＣが、
抵抗３ｂと抵抗３ｃとで分圧される電圧が上記第１の電
圧であり、トランジスタ２ｆがオン状態のときに抵抗２
ｂと抵抗２ｄとで分圧される電圧が上記第２の電圧であ
り、トランジスタ２ｆがオフ状態のときに抵抗（２ｂ＋
２ｃ）と抵抗２ｄとで分圧される電圧が上記第３の電圧
である。The voltage VCC of the battery power supply 11 is
The voltage divided by the resistor 3b and the resistor 3c is the first voltage, and when the transistor 2f is on, the resistor 2
The voltage divided by the resistor b and the resistor 2d is the second voltage. When the transistor 2f is off, the resistor (2b +
The voltage divided by 2c) and the resistor 2d is the third voltage.
【００２０】所定の電圧Ｖ４，Ｖ３，Ｖ２，Ｖ１の間
に、Ｖ４＞Ｖ３＞Ｖ２＞Ｖ１の関係があるものとする。
そして、バッテリ電源１１の電圧ＶＣＣがＶ４のとき
に、リセット信号発生回路２の抵抗（２ｂ＋２ｃ）と抵
抗２ｄとで分圧される電圧が基準電圧ＶREF となり、電
圧ＶＣＣがＶ３のときに、割り込み信号発生回路３の抵
抗３ｂと抵抗３ｃとで分圧される電圧が基準電圧ＶREF
となり、電圧ＶＣＣがＶ２のときに、リセット信号発生
回路２の抵抗２ｂと抵抗２ｄとで分圧される電圧が基準
電圧ＶREF となり、電圧ＶＣＣがＶ１のときに、電源オ
フ信号発生回路４の抵抗４ｃと抵抗４ｄとで分圧される
電圧が基準電圧ＶREF となるように、抵抗２ｂ，２ｃ，
２ｄ，３ｂ，３ｃ，４ｃ，４ｄの各抵抗値を調整してい
る。以下、Ｖ４をリセット解除電圧、Ｖ３を割り込み電
圧、Ｖ２をリセット発生電圧、Ｖ１を電源回路オフ電圧
という。It is assumed that there is a relationship of V4>V3>V2> V1 between predetermined voltages V4, V3, V2 and V1.
When the voltage VCC of the battery power supply 11 is V4, the voltage divided by the resistance (2b + 2c) and the resistance 2d of the reset signal generation circuit 2 becomes the reference voltage VREF , and when the voltage VCC is V3, an interrupt occurs. The voltage divided by the resistors 3b and 3c of the signal generating circuit 3 is equal to the reference voltage V REF.
When the voltage VCC is V2, the voltage divided by the resistors 2b and 2d of the reset signal generation circuit 2 becomes the reference voltage VREF . When the voltage VCC is V1, the voltage of the power-off signal generation circuit 4 as the voltage divided by the resistor 4c and the resistor 4d is a reference voltage V REF, resistors 2b, 2c,
The resistance values of 2d, 3b, 3c, 4c, and 4d are adjusted. Hereinafter, V4 is called a reset release voltage, V3 is called an interrupt voltage, V2 is called a reset generation voltage, and V1 is called a power supply circuit off voltage.
【００２１】図３はこの実施の形態のデジタル回路制御
装置の動作を示す図である。図３に示すように、バッテ
リ電源１１の電圧ＶＣＣが低いレベルから上昇時で、リ
セット解除電圧Ｖ４に至らないとき、リセット信号Ｅは
ローレベルであり、ＣＰＵ１７はリセット状態、トラン
ジスタ２ｆはオフ状態である。バッテリ電源１１の電圧
ＶＣＣが割り込み電圧Ｖ３まで上昇すると、コンパレー
タ３ａの出力Ｂはローレベルとなり、インバータ３ｄを
通った割り込み信号Ｄはハイレベルとなる。さらに、バ
ッテリ電源１１の電圧ＶＣＣがリセット解除電圧Ｖ４ま
で上昇すると、コンパレータ２ａの出力Ｃがローレベル
となり、インバータ２ｅを通ったリセット信号Ｅは時定
数ｔ１後にハイレベルとなり、ＣＰＵ１７のリセットが
解除され、ＣＰＵ１７は動作を始める。このとき、リセ
ット信号Ｅはハイレベルであるので、トランジスタ２ｆ
がオン状態となり、抵抗２ｃには電流が流れなくなる。FIG. 3 is a diagram showing the operation of the digital circuit control device of this embodiment. As shown in FIG. 3, when the voltage VCC of the battery power supply 11 rises from a low level and does not reach the reset release voltage V4, the reset signal E is at a low level, the CPU 17 is in a reset state, and the transistor 2f is in an off state. is there. When the voltage VCC of the battery power supply 11 rises to the interrupt voltage V3, the output B of the comparator 3a goes low, and the interrupt signal D passed through the inverter 3d goes high. Further, when the voltage VCC of the battery power supply 11 rises to the reset release voltage V4, the output C of the comparator 2a goes low, the reset signal E passing through the inverter 2e goes high after a time constant t1, and the reset of the CPU 17 is released. , The CPU 17 starts operating. At this time, since the reset signal E is at the high level, the transistor 2f
Is turned on, and no current flows through the resistor 2c.
【００２２】つぎに、バッテリ電源１１の電圧ＶＣＣが
割り込み電圧Ｖ３まで低下すると、コンパレータ３ａの
出力Ｂがハイレベルとなり、インバータ３ｄを通った割
り込み信号Ｄはローレベルとなり、ＣＰＵ１７は停電処
理を始める。さらに、バッテリ電源１１の電圧ＶＣＣが
リセット発生電圧Ｖ２まで低下すると、コンパレータ２
ａの出力Ｃがハイレベルとなり、インバータ２ｅを通っ
たリセット信号Ｅはローレベルとなり、ＣＰＵ１７へリ
セットをかける。このとき、リセット信号Ｅはローレベ
ルであり、トランジスタ２ｆがオフ状態となるので、バ
ッテリ電源１１の電圧ＶＣＣがリセット解除電圧Ｖ４に
上昇するまで、ＣＰＵ１７のリセットは解除されない。Next, when the voltage VCC of the battery power supply 11 drops to the interrupt voltage V3, the output B of the comparator 3a goes high, the interrupt signal D passed through the inverter 3d goes low, and the CPU 17 starts power failure processing. Further, when the voltage VCC of the battery power supply 11 decreases to the reset generation voltage V2, the comparator 2
The output C of a becomes high level, the reset signal E passing through the inverter 2e becomes low level, and the CPU 17 is reset. At this time, since the reset signal E is at the low level and the transistor 2f is turned off, the reset of the CPU 17 is not released until the voltage VCC of the battery power supply 11 rises to the reset release voltage V4.
【００２３】また、電源オフ信号発生回路４では、バッ
テリ電源１１の電圧ＶＣＣがリセット発生電圧Ｖ２より
も低い電源回路オフ電圧Ｖ１以下となり、その状態が所
定の時間継続したとき、すなわち、コンパレータ４ａの
出力がハイレベルとなり、その状態が所定の時間継続し
たときに、電源オフ信号作成回路４ｂから電源オフ信号
Ｆを出力し、電源回路１２をオフ状態とするようにして
いる。したがって、ＣＰＵ１７が動作していないときに
ＣＰＵ１７内のデジタル素子に電圧が長時間印加される
のを防止することができる。この場合の電源オフ信号発
生回路４は、素子保護用電源オフ回路（請求項４）に対
応する。In the power supply off signal generation circuit 4, when the voltage VCC of the battery power supply 11 becomes equal to or lower than the power supply circuit off voltage V1 which is lower than the reset generation voltage V2, and when the state continues for a predetermined time, that is, when the comparator 4a When the output goes to a high level and the state continues for a predetermined time, a power-off signal F is output from the power-off signal generation circuit 4b, and the power supply circuit 12 is turned off. Therefore, it is possible to prevent a voltage from being applied to a digital element in the CPU 17 for a long time when the CPU 17 is not operating. The power-off signal generating circuit 4 in this case corresponds to an element protection power-off circuit (claim 4).
【００２４】図４は基準電圧ＶREF が誤差Ａで変動する
ときのリセット発生電圧Ｖ２と割り込み電圧Ｖ３の変動
を示す図であり、Ｖ２ａ，Ｖ３ａはそれぞれ基準電圧Ｖ
REFが誤差Ａで変動したときのリセット発生電圧，割り
込み電圧である。この図４に示すように、基準電圧Ｖ
REF が変動しても、リセット発生電圧Ｖ２ａと割り込み
電圧Ｖ３ａとの差は、設計時のリセット発生電圧Ｖ２と
割り込み電圧Ｖ３との差と同じである。したがって、基
準電圧ＶREF が変動しても、バッテリ電源１１の電圧Ｖ
ＣＣが低下して停電処理が始まってからＣＰＵ１７へリ
セットをかけるまでの時間は、設計時と同じ時間確保す
ることができる。このように、割り込み信号Ｄとリセッ
ト信号Ｅのローレベル（動作レベル），ハイレベル（非
動作レベル）を、単一の基準電圧発生回路１の基準電圧
ＶREF に基づいて設定しているため、ＣＰＵ１７のリセ
ットを行う前に、確実に停電処理を行うことができる。FIG. 4 is a diagram showing the fluctuation of the reset generation voltage V2 and the interruption voltage V3 when the reference voltage VREF fluctuates due to the error A, where V2a and V3a are the reference voltage V3, respectively.
The reset generation voltage and the interruption voltage when REF fluctuates due to the error A. As shown in FIG. 4, the reference voltage V
Even if REF fluctuates, the difference between the reset generation voltage V2a and the interruption voltage V3a is the same as the difference between the reset generation voltage V2 and the interruption voltage V3 at the time of design. Therefore, even if the reference voltage V REF changes, the voltage V
The time from the start of the power failure process due to the decrease of CC to the time when the CPU 17 is reset can be secured the same time as at the time of design. As described above, the low level (operation level) and the high level (non-operation level) of the interrupt signal D and the reset signal E are set based on the reference voltage V REF of the single reference voltage generation circuit 1. Before resetting the CPU 17, the power failure process can be reliably performed.
【００２５】また、リセット解除電圧Ｖ４を割り込み電
圧Ｖ３よりも高く設定したことにより、バッテリ電源１
１の電圧ＶＣＣが上昇時に、割り込み電圧Ｖ３まで上昇
しないで低下したときには、当然ＣＰＵ１７は動作して
いない。したがって、割り込み電圧Ｖ３まで上昇しない
で低下したときにＣＰＵ１７のデータが失われてしまう
という問題は発生しない。Further, since the reset release voltage V4 is set higher than the interrupt voltage V3, the battery power supply 1
When the voltage VCC of 1 rises and decreases without increasing to the interrupt voltage V3, the CPU 17 is naturally not operating. Therefore, there is no problem that the data of the CPU 17 is lost when the interruption voltage V3 decreases without increasing.
【００２６】なお、この実施の形態では、リセット解除
電圧Ｖ４を割り込み電圧Ｖ３よりも高く設定している
が、リセット解除電圧Ｖ４を割り込み電圧Ｖ３よりも高
く設定できない場合や、リセット解除電圧Ｖ４をリセッ
ト発生電圧Ｖ２と同じにした場合には、バッテリ電源１
１の電圧ＶＣＣがリセット解除電圧を超えて時定数Ｔ１
後にリセット信号ＥがローレベルとなりＣＰＵ１７のリ
セットが解除されたとき、すなわちＣＰＵ１７の起動直
後に、まだバッテリ電源１１の電圧ＶＣＣが割り込み電
圧Ｖ３を超えずに割り込み信号Ｄがローレベル（割り込
み動作レベル）のときには、電源オフ信号発生回路４が
電源回路オフ信号Ｆを発生し、ＣＰＵ１７がバックアッ
プ用メモリ１８にアクセスする前に、電源回路１２をオ
フするようにしておけば、ＣＰＵ１７が起動し、バッテ
リ電源１１の電圧ＶＣＣが割り込み電圧Ｖ３を超えるま
で上昇しないときに、バッテリ電源１１の電圧ＶＣＣが
低下し、停電処理を行わずにＣＰＵ１７にリセットがか
かり、ＣＰＵ１７内のデータが失われてしまうという問
題は発生しない。この場合の電源オフ信号発生回路４は
データ保護用電源オフ回路（請求項３）に対応する。In this embodiment, the reset release voltage V4 is set higher than the interrupt voltage V3. However, the reset release voltage V4 cannot be set higher than the interrupt voltage V3, or the reset release voltage V4 is reset. If the generated voltage V2 is the same, the battery power 1
1 exceeds the reset release voltage and the time constant T1
Later, when the reset signal E becomes low level and the reset of the CPU 17 is released, that is, immediately after the CPU 17 is started, the voltage VCC of the battery power supply 11 does not exceed the interrupt voltage V3 and the interrupt signal D becomes low level (interrupt operation level). In this case, if the power supply off signal generating circuit 4 generates the power supply circuit off signal F and the power supply circuit 12 is turned off before the CPU 17 accesses the backup memory 18, the CPU 17 starts up and the battery power supply When the voltage VCC of the battery power supply 11 does not increase until the voltage exceeds the interrupt voltage V3, the voltage VCC of the battery power supply 11 decreases, the CPU 17 is reset without performing the power failure processing, and the data in the CPU 17 is lost. Does not occur. The power-off signal generation circuit 4 in this case corresponds to a data protection power-off circuit (claim 3).
【００２７】[0027]
【発明の効果】この発明のデジタル回路制御装置は、バ
ッテリ電源と、デジタル回路を制御するＣＰＵと、この
ＣＰＵ内のデータを保存するバックアップ用メモリと、
バッテリ電源の電圧をＣＰＵの駆動電圧に変換してＣＰ
Ｕへ出力する電源回路と、基準電圧を発生する単一の基
準電圧発生回路と、バッテリ電源の電圧を分圧した第１
の電圧が基準電圧発生回路の基準電圧以下のときにＣＰ
Ｕ内のデータをバックアップ用メモリに退避させる割り
込み信号を発生する割り込み信号発生回路と、バッテリ
電源の電圧を分圧した第２の電圧が基準電圧発生回路の
基準電圧以下になったときにＣＰＵにリセットをかける
リセット信号を発生するリセット信号発生回路とを備
え、第１の電圧を第２の電圧よりも高くなるようにバッ
テリ電源の電圧を分圧するようにしている。According to the digital circuit control device of the present invention, a battery power supply, a CPU for controlling the digital circuit, a backup memory for storing data in the CPU,
Converts the voltage of the battery power supply to the drive voltage of the CPU and
U, a single reference voltage generating circuit for generating a reference voltage, and a first voltage dividing voltage of the battery power supply.
CP is lower than the reference voltage of the reference voltage generation circuit.
An interrupt signal generating circuit for generating an interrupt signal for saving the data in U to the backup memory; and a CPU when the second voltage obtained by dividing the voltage of the battery power supply falls below the reference voltage of the reference voltage generating circuit. A reset signal generating circuit for generating a reset signal for resetting, wherein the voltage of the battery power supply is divided so that the first voltage is higher than the second voltage.
【００２８】この構成によれば、バッテリ電源の電圧を
分圧した第１の電圧および第２の電圧を単一の基準電圧
発生回路の基準電圧と比較して、割り込み信号およびリ
セット信号を発生するようにしているため、基準電圧が
変動しても、バッテリ電源の電圧が低下時に、割り込み
信号により停電処理が始まってからＣＰＵへリセットを
かけるまでの時間は、設計時と同じ時間を確保でき、確
実に停電処理を行った後でＣＰＵのリセットを行うこと
ができる。According to this configuration, the first voltage and the second voltage obtained by dividing the voltage of the battery power supply are compared with the reference voltage of the single reference voltage generation circuit to generate an interrupt signal and a reset signal. Therefore, even if the reference voltage fluctuates, when the voltage of the battery power source drops, the time from the start of the power failure process due to the interrupt signal to the resetting of the CPU can be as long as the design time. The CPU can be reset after the power failure process has been performed without fail.
【００２９】さらに、リセット信号発生回路は、リセッ
ト信号を発生後、バッテリ電源の電圧を分圧した第３の
電圧が基準電圧発生回路の基準電圧を超えて所定時間後
にリセット信号を解除し、第３の電圧を第１の電圧より
も高くなるようにバッテリ電源の電圧を分圧するように
したことにより、バッテリ電源の電圧が低下してリセッ
トされた後、バッテリ電源の電圧が上昇時に、バッテリ
電源の電圧が割り込み信号の発生レベルより高い電圧に
なってから所定時間後にリセット信号を解除してＣＰＵ
が動作を始めるため、バッテリ電源の電圧が割り込み信
号の発生レベルまで上昇しないで低下したときには、Ｃ
ＰＵは動作していない。したがって、バッテリ電源の電
圧が割り込み信号の発生レベルまで上昇しないで低下し
たときにＣＰＵのデータが失われてしまうという問題は
発生しない。Further, after generating the reset signal, the reset signal generating circuit releases the reset signal a predetermined time after the third voltage obtained by dividing the voltage of the battery power exceeds the reference voltage of the reference voltage generating circuit. The voltage of the battery power supply is divided so that the voltage of the battery power supply 3 becomes higher than the first voltage. The reset signal is released after a predetermined time from when the voltage of the
Starts operating, and when the voltage of the battery power supply falls without increasing to the level at which the interrupt signal is generated, C
PU is not running. Therefore, there is no problem that the data of the CPU is lost when the voltage of the battery power supply decreases without increasing to the level at which the interrupt signal is generated.
【００３０】また、ＣＰＵの起動直後に割り込み信号が
発生している場合にＣＰＵがバックアップ用メモリにア
クセスする前に電源回路をオフするデータ保護用電源オ
フ回路を設けたことにより、ＣＰＵのリセットが解除さ
れたときに、まだバッテリ電源の電圧が割り込み信号の
発生レベルまで上昇していない場合には、ＣＰＵがバッ
クアップ用メモリにアクセスする前にデータ保護用電源
オフ回路が電源回路をオフすることにより、バッテリ電
源の電圧が低下して停電処理を行わずにＣＰＵにリセッ
トがかかり、ＣＰＵ内のデータが失われてしまうという
問題は発生しない。Further, by providing a data protection power-off circuit for turning off the power supply circuit before the CPU accesses the backup memory when an interrupt signal is generated immediately after the CPU is started, the CPU can be reset. If the voltage of the battery power supply has not yet risen to the level at which the interrupt signal is generated at the time of release, the data protection power supply off circuit turns off the power supply circuit before the CPU accesses the backup memory. However, there is no problem that the voltage of the battery power is reduced and the CPU is reset without performing the power failure processing, and the data in the CPU is lost.
【００３１】さらに、第２の電圧よりも低くなるように
バッテリ電源の電圧を分圧した電圧が所定時間以上、基
準電圧発生回路の基準電圧以下になったときに電源回路
をオフする素子保護用電源オフ回路を設けたことによ
り、ＣＰＵが動作していないときにＣＰＵ内のデジタル
素子に電圧が長時間印加されるのを防止することができ
る。Further, an element protection device for turning off the power supply circuit when the voltage obtained by dividing the voltage of the battery power supply so as to become lower than the second voltage becomes lower than the reference voltage of the reference voltage generation circuit for a predetermined time or more. By providing the power-off circuit, it is possible to prevent a voltage from being applied to a digital element in the CPU for a long time when the CPU is not operating.
【図１】この発明の実施の形態のデジタル回路制御装置
の構成図である。FIG. 1 is a configuration diagram of a digital circuit control device according to an embodiment of the present invention.
【図２】図１の詳細図である。FIG. 2 is a detailed view of FIG.
【図３】この発明の実施の形態のデジタル回路制御装置
の動作を示す図である。FIG. 3 is a diagram showing an operation of the digital circuit control device according to the embodiment of the present invention.
【図４】この発明の実施の形態における基準電圧変動時
のリセット発生電圧と割り込み電圧の変動を示す図であ
る。FIG. 4 is a diagram showing a change in a reset generation voltage and a change in an interrupt voltage when the reference voltage changes in the embodiment of the present invention.
【図５】従来のデジタル回路制御装置の構成図である。FIG. 5 is a configuration diagram of a conventional digital circuit control device.
【図６】従来のデジタル回路制御装置の基準電圧の変動
を示す図である。FIG. 6 is a diagram showing a change in a reference voltage of a conventional digital circuit control device.
【図７】従来のデジタル回路制御装置のバッテリ電源の
電圧が低い場合の動作を示す図である。FIG. 7 is a diagram showing an operation of a conventional digital circuit control device when the voltage of a battery power supply is low.
１ 基準電圧発生回路 ２ リセット信号発生回路 ３ 割り込み信号発生回路 ４ 電源オフ信号発生回路 １１ バッテリ電源 １２ 電源回路 １７ ＣＰＵ １８ バックアップ用メモリ DESCRIPTION OF SYMBOLS 1 Reference voltage generation circuit 2 Reset signal generation circuit 3 Interrupt signal generation circuit 4 Power supply off signal generation circuit 11 Battery power supply 12 Power supply circuit 17 CPU 18 Backup memory
Claims (4)
るＣＰＵと、このＣＰＵ内のデータを保存するバックア
ップ用メモリと、前記バッテリ電源の電圧を前記ＣＰＵ
の駆動電圧に変換して前記ＣＰＵへ出力する電源回路
と、基準電圧を発生する単一の基準電圧発生回路と、前
記バッテリ電源の電圧を分圧した第１の電圧が前記基準
電圧発生回路の基準電圧以下のときに前記ＣＰＵ内のデ
ータを前記バックアップ用メモリに退避させる割り込み
信号を発生する割り込み信号発生回路と、前記バッテリ
電源の電圧を分圧した第２の電圧が前記基準電圧発生回
路の基準電圧以下になったときに前記ＣＰＵにリセット
をかけるリセット信号を発生するリセット信号発生回路
とを備え、 前記第１の電圧を前記第２の電圧よりも高くなるように
前記バッテリ電源の電圧を分圧するようにしたデジタル
回路制御装置。1. A battery power source, a CPU for controlling a digital circuit, a backup memory for storing data in the CPU, and a voltage of the battery power source for the CPU.
A power supply circuit for converting the voltage of the battery power supply to the CPU and outputting the same to the CPU; a single reference voltage generation circuit for generating a reference voltage; and a first voltage obtained by dividing the voltage of the battery power supply. An interrupt signal generating circuit for generating an interrupt signal for saving data in the CPU to the backup memory when the voltage is equal to or lower than a reference voltage, and a second voltage obtained by dividing the voltage of the battery power supply is used for the reference voltage generating circuit. A reset signal generating circuit for generating a reset signal for resetting the CPU when the voltage becomes equal to or lower than a reference voltage, wherein the voltage of the battery power supply is set so that the first voltage is higher than the second voltage. Digital circuit control device designed to divide voltage.
を発生後、バッテリ電源の電圧を分圧した第３の電圧が
基準電圧発生回路の基準電圧を超えて所定時間後に前記
リセット信号を解除し、前記第３の電圧を第１の電圧よ
りも高くなるように前記バッテリ電源の電圧を分圧する
ようにしたことを特徴とする請求項１記載のデジタル回
路制御装置。2. A reset signal generating circuit, after generating a reset signal, cancels the reset signal a predetermined time after a third voltage obtained by dividing a voltage of a battery power exceeds a reference voltage of a reference voltage generating circuit, 2. The digital circuit control device according to claim 1, wherein the voltage of the battery power supply is divided so that the third voltage is higher than the first voltage.
している場合に前記ＣＰＵがバックアップ用メモリにア
クセスする前に電源回路をオフするデータ保護用電源オ
フ回路を設けたことを特徴とする請求項１記載のデジタ
ル回路制御装置。3. A data protection power-off circuit for turning off a power supply circuit before the CPU accesses a backup memory when an interrupt signal is generated immediately after activation of the CPU. Item 2. The digital circuit control device according to Item 1.
リ電源の電圧を分圧した電圧が所定時間以上、基準電圧
発生回路の基準電圧以下になったときに電源回路をオフ
する素子保護用電源オフ回路を設けたことを特徴とする
請求項１，２または３記載のデジタル回路制御装置。4. An element protection device for turning off a power supply circuit when a voltage obtained by dividing a voltage of a battery power supply so as to be lower than a second voltage becomes lower than a reference voltage of a reference voltage generation circuit for a predetermined time or more. 4. The digital circuit control device according to claim 1, further comprising a power-off circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8266046A JPH10111739A (en) | 1996-10-07 | 1996-10-07 | Digital circuit controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8266046A JPH10111739A (en) | 1996-10-07 | 1996-10-07 | Digital circuit controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10111739A true JPH10111739A (en) | 1998-04-28 |
Family
ID=17425650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8266046A Pending JPH10111739A (en) | 1996-10-07 | 1996-10-07 | Digital circuit controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10111739A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002200234A (en) * | 2001-01-09 | 2002-07-16 | Sankyo Kk | Game machine |
| JP2007236980A (en) * | 2007-06-25 | 2007-09-20 | Sanyo Product Co Ltd | Game machine |
| US7882392B2 (en) | 2007-05-18 | 2011-02-01 | Murata Machinery, Ltd. | Electronic device and method of controlling electronic device |
| JP2012060841A (en) * | 2010-09-13 | 2012-03-22 | Denso Corp | Electronic control device for vehicle |
| CN103138723A (en) * | 2013-01-25 | 2013-06-05 | 无锡中科龙泽信息科技有限公司 | Circuit and method for double-level trigger resetting |
-
1996
- 1996-10-07 JP JP8266046A patent/JPH10111739A/en active Pending
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