JPH10107236A - Gate-array semiconductor integrated-circuit device - Google Patents
Gate-array semiconductor integrated-circuit deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ゲートアレイ半導
体集積回路に関し、特にクロックのスキューを低減して
ＬＳＩの高速化を実現するためのクロック分配回路に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gate array semiconductor integrated circuit, and more particularly to a clock distribution circuit for realizing a high-speed LSI by reducing clock skew.
【０００２】[0002]
【従来の技術】従来、ゲートアレイ半導体集積回路にお
いて、同期回路を駆動するためのクロック信号は通常の
内部ゲートを用いて供給、分配されていた。ところが、
通常の内部ゲートを用いてクロック信号を分配する際に
はゲートの駆動能力に制限があるため、１つのドライバ
からあまり多くの同期回路に信号を供給することができ
ない。そこで、１つのクロック信号に同期して動作する
回路が多数ある場合にはクロックを供給する回路を縦列
に多段に接続する構成としなければならなかった。こう
した構成では、ドライバゲートの特性のバラツキ、各ド
ライバに接続される負荷やその負荷に至る配線長等に依
存して、クロック信号が各ゲートを伝播するときの信号
遅延時間に差が生じやすい。そのため、各回路に供給さ
れるクロック（同期信号）が場所によってタイミング的
に異なる、いわゆるクロックスキューが発生する、とい
う問題があった。2. Description of the Related Art Conventionally, in a gate array semiconductor integrated circuit, a clock signal for driving a synchronous circuit has been supplied and distributed using a normal internal gate. However,
When a clock signal is distributed using a normal internal gate, the driving capability of the gate is limited, so that one driver cannot supply signals to too many synchronous circuits. Therefore, when there are many circuits that operate in synchronization with one clock signal, it is necessary to adopt a configuration in which circuits for supplying clocks are connected in cascade in multiple stages. In such a configuration, a difference in signal delay time when a clock signal propagates through each gate is likely to occur depending on variations in characteristics of driver gates, loads connected to each driver, wiring lengths to the loads, and the like. Therefore, there is a problem that a clock (synchronous signal) supplied to each circuit differs in timing depending on a place, that is, a so-called clock skew occurs.
【０００３】このように、従来からクロックスキューに
よる動作不良の発生が問題になっていたが、近年、半導
体プロセスの微細加工によるデバイスの高速化、または
システムの高速化に伴ってクロックスキューをさらに低
減することが求められている。クロックスキューは、そ
の原因によって、駆動する側の素子の素子バラツキに起
因するスキューと、駆動される側の負荷に起因するスキ
ューに二分されるが、前者は近年のプロセス微細化によ
り絶対値が小さくなり無視できる一方、後者はゲートア
レイ半導体集積回路の規模の拡大により顕著になってい
る。As described above, the occurrence of operation failure due to clock skew has conventionally been a problem. In recent years, however, clock skew has been further reduced with the speeding up of devices due to the fine processing of semiconductor processes or the speeding up of systems. Is required. The clock skew is divided into two types, a skew caused by element variation of the element on the driving side and a skew caused by the load on the driven side.The former has a small absolute value due to recent process miniaturization. On the other hand, the latter can be neglected, while the latter has become remarkable due to an increase in the scale of the gate array semiconductor integrated circuit.
【０００４】ここで、図７に、従来のＣＭＯＳプロセス
ゲートアレイ半導体集積回路の基本セル構成の一例を示
す。基本セル１４は、電源１、接地３、ＰＭＯＳトラン
ジスタ７、ＮＭＯＳトランジスタ８で構成されており、
この基本セル１４を複数個用いて各構成要素を相互に接
続することで集積回路を実現している。FIG. 7 shows an example of a basic cell configuration of a conventional CMOS process gate array semiconductor integrated circuit. The basic cell 14 includes a power supply 1, a ground 3, a PMOS transistor 7, and an NMOS transistor 8.
An integrated circuit is realized by connecting a plurality of components using a plurality of the basic cells 14.
【０００５】次に、図８に従来のクロックの分配の一例
を示す。クロック入力１３はクロックドライバ１２に入
力され、クロックドライバ１２の出力はクロックドライ
バ１２ａ、１２ｂ、１２ｃ、１２ｄの入力にそれぞれ接
続され、クロックドライバ１２ａ、１２ｂ、１２ｃ、１
２ｄの出力はクロックを入力とする基本セル１４に入力
されるようになっている。そして、クロックを入力とす
る基本セル１４は他の基本セル１４と相互に接続され、
クロック素子を構成している。この構成でクロック信号
の分配を行うことにより、クロック入力１３に入力され
るクロックで全クロック素子を一括して駆動している。Next, FIG. 8 shows an example of a conventional clock distribution. The clock input 13 is input to the clock driver 12, and the output of the clock driver 12 is connected to the inputs of the clock drivers 12a, 12b, 12c, 12d, respectively, and the clock drivers 12a, 12b, 12c, 1c
The output of 2d is input to the basic cell 14 which receives a clock. Then, the basic cell 14 to which the clock is input is mutually connected to other basic cells 14,
It constitutes a clock element. By distributing the clock signal in this configuration, all the clock elements are collectively driven by the clock input to the clock input 13.
【０００６】以上説明したクロック分配では、クロック
入力１３からクロックを入力とする各基本セル１４まで
の配線長が異なり、かつ各クロックドライバ１２ａ、１
２ｂ、１２ｃ、１２ｄに接続されるクロック素子の数が
異なるため、クロックを入力とする基本セル１４に対し
各クロックラインに付くクロック素子のゲート容量の違
いにより、基本セル１４各々の入力端でクロックスキュ
ーが生じてしまう。In the clock distribution described above, the wiring length from the clock input 13 to each basic cell 14 to which the clock is input is different, and the clock drivers 12a, 1
Since the number of clock elements connected to 2b, 12c, and 12d is different, a clock signal is input at each input terminal of the basic cell 14 due to a difference in gate capacitance of a clock element attached to each clock line with respect to the basic cell 14 to which a clock is input. A queue is created.
【０００７】そこで、クロックスキューを低減させる手
段として、クロックライン上にクロックドライバを挿入
することでチップ内のバラツキを抑える方法がある。こ
の方法では、基本セルの相互接続により集積回路を作成
した後、クロックライン上の任意の位置にクロックドラ
イバを挿入し、このクロックドライバの挿入により遅延
が小さくなるクロックラインにまたクロックドライバの
挿入を行う。このように、クロックドライバの挿入を繰
り返すことによってクロック入力から各クロック素子ま
でのクロックドライバ数を調節し、クロックスキューを
低減させる。ところが、クロック入力から各クロック素
子までのクロックラインに挿入するクロックドライバの
数はクロック素子数の最小公倍数を採用するため、この
方法ではクロックスキューを完全に０にすることはでき
ない。Therefore, as a means for reducing clock skew, there is a method of suppressing variations in a chip by inserting a clock driver on a clock line. In this method, after an integrated circuit is created by interconnecting basic cells, a clock driver is inserted at an arbitrary position on a clock line, and a clock driver is inserted again into a clock line whose delay is reduced by the insertion of the clock driver. Do. As described above, by repeatedly inserting the clock driver, the number of clock drivers from the clock input to each clock element is adjusted, and the clock skew is reduced. However, since the number of clock drivers to be inserted into the clock lines from the clock input to each clock element uses the least common multiple of the number of clock elements, the clock skew cannot be completely reduced by this method.
【０００８】また、クロックドライバを挿入する上記の
方法に代えて、基本セルを相互接続し、集積回路を作成
する前に予めクロックドライバ、クロックラインを用意
し、クロック素子に接続するという方法もある。[0008] Instead of the above-described method of inserting a clock driver, there is also a method of interconnecting basic cells, preparing a clock driver and a clock line in advance before forming an integrated circuit, and connecting them to clock elements. .
【０００９】特開昭６３−１３５１７号公報には、クロ
ック専用のドライバゲートを備えたゲートアレイ回路が
開示されている。このゲートアレイ回路の場合、図９に
示すように、高駆動のクロックドライバ１２およびクロ
ックライン４を予め用意しておき、さらにクロックドラ
イバ１２〜クロックライン４間の配線長を等しくするこ
とによって、クロックスキューを低減している。ところ
が、クロックを入力とする基本セル１４に対しクロック
ライン４に付くクロック素子のゲート容量が異なるた
め、クロックドライバに接続するクロック素子の数が異
なる場合にはやはりクロックスキューが生じてしまう。
また、高駆動のクロックドライバ１２が必要であるた
め、クロックドライバ１２を構成するための基本セルを
多く必要とし、チップサイズが大きくなるという問題点
を抱えている。Japanese Patent Application Laid-Open No. 63-13517 discloses a gate array circuit provided with a driver gate dedicated to a clock. In the case of this gate array circuit, as shown in FIG. 9, a high-drive clock driver 12 and a clock line 4 are prepared in advance, and the wiring lengths between the clock driver 12 and the clock line 4 are made equal, so that the clock The queue has been reduced. However, since the gate capacitance of the clock element attached to the clock line 4 is different from that of the basic cell 14 to which the clock is input, clock skew still occurs when the number of clock elements connected to the clock driver is different.
In addition, since a high-drive clock driver 12 is required, many basic cells for configuring the clock driver 12 are required, and there is a problem that the chip size becomes large.
【００１０】また、特開平３−６９１６３号公報には、
太幅のクロックラインを備えた半導体集積回路が開示さ
れている。この半導体集積回路の場合、図１０に示すよ
うに、基本セル１４内に太幅のクロックライン４を予め
用意しておき、基本セル１４をＬＳＩチップ内に並べて
配置すると、クロックライン４が両隣の基本セル１４の
クロックライン４と接続される。したがって、相互接続
されたクロックライン４により全てのクロック素子を駆
動できるので、クロックドライバが低減されるととも
に、配線抵抗が減少することにより、クロックスキュー
が低減される。ところが、クロック入力からクロックを
入力とする基本セル１４までの配線長の違い、およびク
ロックを入力とする基本セル１４に対しクロックライン
４に付くクロック素子のゲート容量の違いにより、クロ
ックスキューを完全に０にすることはできない。また、
基本セル１４内に太幅のクロックライン４を配置するた
めにその他の配線可能な場所が減少し、配線効率が低下
するという問題がある。[0010] Also, Japanese Patent Application Laid-Open No. 3-69163 discloses that
A semiconductor integrated circuit having a wide clock line is disclosed. In the case of this semiconductor integrated circuit, as shown in FIG. 10, a wide clock line 4 is prepared in advance in the basic cell 14 and the basic cell 14 is arranged in the LSI chip. Connected to clock line 4 of basic cell 14. Therefore, since all the clock elements can be driven by the interconnected clock lines 4, the number of clock drivers is reduced, and the wiring resistance is reduced, thereby reducing the clock skew. However, the clock skew is completely reduced due to the difference in the wiring length from the clock input to the basic cell 14 receiving the clock and the difference in the gate capacitance of the clock element attached to the clock line 4 with respect to the basic cell 14 receiving the clock. Cannot be zero. Also,
Since the wide clock line 4 is arranged in the basic cell 14, the number of places where other wiring is possible is reduced, which causes a problem that wiring efficiency is reduced.
【００１１】また、特開平４−６４２６３号公報および
特開平４−４８７７８号公報には、予め用意したクロッ
クラインを格子状に配置した半導体集積回路装置が開示
されている。この半導体集積回路装置の場合、図１１に
示すように、クロックライン４およびクロックドライバ
１２を予め用意し、クロックライン４を格子状に配置す
ることでクロックライン４の配線抵抗を減少させ、クロ
ックスキューを低減している。ところが、クロック入力
からクロックを入力とする基本セル１４までのクロック
ライン４の配線長の違い、およびクロックを入力とする
基本セル１４に対しクロックライン４に付くクロック素
子のゲート容量の違いにより、クロックスキューを完全
に０にすることはできない。また、クロックライン４の
配線抵抗を減少させるために、通常の配線よりも太幅に
しなければならず、配線効率を低下させるという問題が
ある。Japanese Patent Application Laid-Open Nos. 4-64263 and 4-48778 disclose a semiconductor integrated circuit device in which clock lines prepared in advance are arranged in a grid pattern. In the case of this semiconductor integrated circuit device, as shown in FIG. 11, a clock line 4 and a clock driver 12 are prepared in advance, and the wiring resistance of the clock line 4 is reduced by arranging the clock lines 4 in a lattice pattern. Has been reduced. However, due to the difference in the wiring length of the clock line 4 from the clock input to the basic cell 14 to which the clock is input, and the difference in the gate capacitance of the clock element attached to the clock line 4 with respect to the basic cell 14 to which the clock is input, the clock signal is changed. The queue cannot be completely zero. Further, in order to reduce the wiring resistance of the clock line 4, the width must be made wider than that of the normal wiring, and there is a problem that the wiring efficiency is reduced.
【００１２】[0012]
【発明が解決しようとする課題】すなわち、従来のクロ
ックスキューの低減方法には以下のような問題点があっ
た。第１の問題点は、クロックスキューは多少低減でき
るものの、クロックスキューを完全に０にすることがで
きないことである。なぜならば、予めクロックドライバ
やクロックラインを配線しておく方法では、個々のクロ
ックラインが駆動するクロック素子の数およびクロック
ラインの配線長が一定ではないためである。That is, the conventional method for reducing clock skew has the following problems. The first problem is that although the clock skew can be reduced somewhat, the clock skew cannot be completely reduced to zero. This is because the number of clock elements driven by each clock line and the wiring length of the clock line are not constant in the method of wiring clock drivers and clock lines in advance.
【００１３】ここで、最小加工寸法０．３５μｍプロセ
スの半導体集積回路の標準的な具体例を示す。ファンイ
ン２のファンクションブロックによる遅延が約７．２ps
ecであるため、ファンイン２のクロック素子の数が１０
０個異なると、７．２psec×１００＝７２０psecのクロ
ックスキューが生じる。また、クロックラインの配線長
が２ｍｍ異なる場合、単位長当たりの配線容量値が約
２．０７×１０-4ｐＦ／μｍであるから、配線容量は
２．０７×１０-4×２０００＝０．４１４ｐＦ、ファン
イン２の容量値は約０．０２８ｐＦであるため、０．４
１４ｐＦ／０．０２８ｐＦ×７．２psec＝１０６．４ps
ecのクロックスキューが生じる。一方、フリップフロッ
プのホールドタイムが約８０psecであるから、場合によ
ってはクロックスキューがホールドタイムを超えてしま
う恐れがある。Here, a standard concrete example of a semiconductor integrated circuit having a minimum processing size of 0.35 μm is shown. Approximately 7.2 ps delay due to the fan-in 2 function block
ec, the number of fan-in 2 clock elements is 10
If they differ by 0, a clock skew of 7.2 psec × 100 = 720 psec occurs. Further, when the wiring length of the clock line is different by 2 mm, the wiring capacitance per unit length is about 2.07 × 10 −4 pF / μm, so that the wiring capacitance is 2.07 × 10 −4 × 2000 = 0. Since the capacitance value of 414 pF and fan-in 2 is about 0.028 pF,
14 pF / 0.028 pF × 7.2 psec = 106.4 ps
ec clock skew occurs. On the other hand, since the hold time of the flip-flop is about 80 psec, the clock skew may exceed the hold time in some cases.
【００１４】また、クロックドライバを挿入する方法で
は、クロックラインに挿入するクロックドライバの数を
クロック素子数の最小公倍数にしなければならないか
ら、クロックスキューを０にすることは不可能である。
１個のクロックドライバの遅延は出力に接続される配線
長が０ｍｍ時で約１７１psecであるから、クロックスキ
ューは１７１psecの最小公倍数分生じてしまう。さら
に、クロックドライバの出力にファンイン２の素子が１
０個接続していた場合、クロックドライバ１個の遅延は
約２６６psecとなり、クロックスキューは２６６psecの
最小公倍数分生じてしまう。In the method of inserting a clock driver, the number of clock drivers to be inserted into a clock line must be the least common multiple of the number of clock elements, so that it is impossible to reduce the clock skew to zero.
Since the delay of one clock driver is about 171 psec when the length of the wiring connected to the output is 0 mm, the clock skew occurs by the least common multiple of 171 psec. Furthermore, the output of the clock driver has a fan-in 2 element of 1
If no clock signal is connected, the delay of one clock driver is about 266 psec, and the clock skew occurs by the least common multiple of 266 psec.
【００１５】第２の問題点は、配線抵抗を低減させるた
めにクロックラインを太幅にしなければならないため、
配線効率が低下することである。The second problem is that the clock line must be made wide to reduce the wiring resistance.
That is, the wiring efficiency is reduced.
【００１６】第３の問題点は、チップサイズが大きくな
ることである。なぜならば、クロックスキュー低減のた
め、クロックドライバを高駆動にしなければならないか
らである。The third problem is that the chip size increases. This is because the clock driver must be driven high to reduce clock skew.
【００１７】本発明は、上記の課題を解決するためにな
されたものであって、配線効率の低下やチップサイズの
増大が生じることなく、クロックスキューをほぼ０にす
ることができるゲートアレイ半導体集積回路装置を提供
することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a gate array semiconductor integrated circuit capable of reducing clock skew to almost zero without lowering wiring efficiency or increasing chip size. It is an object to provide a circuit device.
【００１８】[0018]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項１に記載のゲートアレイ半導体集
積回路装置は、基本セルが配列された複数の基本セル列
を有するゲートアレイ半導体集積回路装置において、ク
ロック信号を供給するためのクロックラインが分岐して
各基本セル列内の基本セルに接続され、分岐したクロッ
クラインの全てが等しい負荷を有するとともに、これら
分岐したクロックラインの全ての配線長が等しいことを
特徴とするものである。According to a first aspect of the present invention, there is provided a gate array semiconductor integrated circuit device having a plurality of basic cell columns in which basic cells are arranged. In a semiconductor integrated circuit device, a clock line for supplying a clock signal branches and is connected to a basic cell in each basic cell row. It is characterized in that all wiring lengths are equal.
【００１９】また、請求項２に記載のゲートアレイ半導
体集積回路装置は、請求項１に記載のゲートアレイ半導
体集積回路装置において、前記基本セル列内の全ての基
本セルが、クロックドライバ用トランジスタを含むクロ
ックドライバセルを有し、前記クロックラインが分岐し
て各基本セル内の前記クロックドライバセルに接続され
たことを特徴とするものである。According to a second aspect of the present invention, there is provided the gate array semiconductor integrated circuit device according to the first aspect, wherein all of the basic cells in the basic cell column include clock driver transistors. Wherein the clock line branches and is connected to the clock driver cell in each basic cell.
【００２０】また、請求項３に記載のゲートアレイ半導
体集積回路装置は、請求項１に記載のゲートアレイ半導
体集積回路装置において、前記基本セル列内の一部の基
本セルが、クロックドライバ用トランジスタを含むクロ
ックドライバセルを有し、前記クロックラインが分岐し
て前記クロックドライバセルを含む基本セルを介して残
りの基本セルに接続されたことを特徴とするものであ
る。According to a third aspect of the present invention, there is provided the gate array semiconductor integrated circuit device according to the first aspect, wherein a part of the basic cells in the basic cell row includes a clock driver transistor. And the clock line is branched and connected to the remaining basic cells via the basic cell including the clock driver cell.
【００２１】また、請求項４に記載のゲートアレイ半導
体集積回路装置は、請求項２または３に記載のゲートア
レイ半導体集積回路装置において、前記クロックドライ
バセルが、セル外部のクロックラインがともにゲートに
接続され、一端同士が互いに接続された第１導電型トラ
ンジスタおよび第２導電型トランジスタと、該一端同士
の接続点と切断状態にある出力端子とを有し、前記第１
導電型トランジスタおよび第２導電型トランジスタの他
端は電源および接地とそれぞれ切断状態にあることを特
徴とするものである。According to a fourth aspect of the present invention, there is provided a gate array semiconductor integrated circuit device according to the second or third aspect, wherein the clock driver cell has both a clock line outside the cell and a gate. A first conductivity-type transistor and a second conductivity-type transistor connected to each other and having one end connected to each other, and an output terminal in a disconnected state from the connection point between the first ends;
The other ends of the conductivity type transistor and the second conductivity type transistor are disconnected from the power supply and the ground, respectively.
【００２２】また、請求項５に記載のゲートアレイ半導
体集積回路装置は、請求項２または３に記載のゲートア
レイ半導体集積回路装置において、前記クロックドライ
バセルが、セル外部のクロックラインがともにゲートに
接続され、一端同士が切断状態にある第１導電型トラン
ジスタおよび第２導電型トランジスタと、これら第１導
電型トランジスタおよび第２導電型トランジスタの一端
と切断状態にある出力端子とを有し、前記第１導電型ト
ランジスタおよび第２導電型トランジスタの他端は電源
および接地とそれぞれ接続状態にあることを特徴とする
ものである。According to a fifth aspect of the present invention, there is provided a gate array semiconductor integrated circuit device according to the second or third aspect, wherein the clock driver cell has both a clock line outside the cell and a gate. A first conductivity type transistor and a second conductivity type transistor connected to each other and having one end disconnected, and an output terminal disconnected from one end of the first conductivity type transistor and the second conductivity type transistor; The other ends of the first conductivity type transistor and the second conductivity type transistor are connected to a power supply and a ground, respectively.
【００２３】本発明のゲートアレイ半導体集積回路装置
においては、クロックラインが全基本セルのクロックラ
イン入力に接続されて等しい負荷を有し、クロックライ
ンの配線長が全ての基本セルに対して等しくなっている
ので、全ての基本セル内のクロックドライバセル中のゲ
ートまでの遅延が等しくなるため、クロックスキューが
限りなく０に近付く。また、配線抵抗を下げるためにク
ロックラインを太幅にする必要がなく、クロックドライ
バを高駆動とする必要もない。In the gate array semiconductor integrated circuit device of the present invention, the clock lines are connected to the clock line inputs of all the basic cells and have the same load, and the wiring length of the clock lines becomes equal for all the basic cells. Therefore, the delays to the gates in the clock driver cells in all the basic cells become equal, so that the clock skew approaches zero as much as possible. In addition, it is not necessary to make the clock line wide in order to reduce the wiring resistance, and it is not necessary to drive the clock driver at high speed.
【００２４】[0024]
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１〜図３を用いて説明する。図１は本実施の形態の
ゲートアレイ半導体集積回路装置の基本セルを示す図、
図２はチップ内の各構成要素の配置を示す図、図３は同
拡大図、である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a diagram showing a basic cell of a gate array semiconductor integrated circuit device of the present embodiment,
FIG. 2 is a diagram showing an arrangement of each component in the chip, and FIG. 3 is an enlarged view of the same.
【００２５】まず、基本セルについて説明する。マスタ
スライス上にアレイ配置する基本セルは、図１に示すよ
うに、クロックドライバセル５とセル６で構成されてい
る。セル６は、図７に示した従来の基本セル１４複数個
からなるものであり、これら基本セル１４内の各構成要
素を相互に接続し、集積回路を実現するものである。ま
た、クロックドライバセル５は、基本セルの外部から供
給されるクロックライン４がともにゲートに接続され、
ドレイン同士が接続されたＰＭＯＳトランジスタ７（ク
ロックドライバ用トランジスタ）、ＮＭＯＳトランジス
タ８（クロックドライバ用トランジスタ）、出力２、Ｐ
ＭＯＳトランジスタ７のソースと電源１の間の切断箇所
９、ＮＭＯＳトランジスタ８のソースと接地３の間の切
断箇所１０、ＰＭＯＳトランジスタ７およびＮＭＯＳト
ランジスタ８のドレインと出力２の間の切断箇所１１、
で構成されている。First, the basic cell will be described. The basic cells arranged in an array on the master slice are composed of clock driver cells 5 and cells 6, as shown in FIG. The cell 6 is composed of a plurality of the conventional basic cells 14 shown in FIG. 7, and connects the components in the basic cells 14 to each other to realize an integrated circuit. The clock driver cell 5 has a gate connected to the clock line 4 supplied from outside the basic cell, and
PMOS transistor 7 (clock driver transistor), NMOS transistor 8 (clock driver transistor), output 2, P
Disconnection point 9 between the source of the MOS transistor 7 and the power supply 1, disconnection point 10 between the source of the NMOS transistor 8 and the ground 3, disconnection point 11 between the drains of the PMOS transistor 7 and the NMOS transistor 8 and the output 2,
It is composed of
【００２６】次に、チップ上における基本セルの配置お
よび配線について説明する。図２に示すように、任意の
場所にクロック入力１３が設けられ、クロック入力１３
がクロックドライバ１２に接続されている。そして、ク
ロックドライバ１２の出力から基本セル列に至るクロッ
クライン４の各配線長が等しくなるようにクロックライ
ン４が分岐され、さらに基本セル列の中心から基本セル
列内の各基本セル１５までの配線長が等しくなるように
分岐されている。ここで、クロックドライバ１２ａが、
負荷の状況に応じて分岐点の直前に挿入されている。ま
た、クロックドライバ１２ａの出力は、各基本セル１５
までの配線長が等しくなるように接続されている。Next, the arrangement and wiring of the basic cells on the chip will be described. As shown in FIG. 2, a clock input 13 is provided at an arbitrary position.
Are connected to the clock driver 12. Then, the clock line 4 is branched so that each wiring length of the clock line 4 extending from the output of the clock driver 12 to the basic cell column is equal, and further, from the center of the basic cell column to each basic cell 15 in the basic cell column. The wiring is branched so that the wiring lengths are equal. Here, the clock driver 12a
It is inserted just before the branch point according to the load situation. The output of the clock driver 12a is output to each basic cell 15a.
Are connected so that the wiring lengths up to are equal.
【００２７】基本セル１５内の配線は、図３に示すよう
に、基本セル１５内にクロック端子を有する機能ブロッ
クが配置される場合（図中左端の基本セル１５）には、
前記切断箇所９、１０、１１が全て接続される。その場
合、ＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ８
はＣＭＯＳインバータを構成し、そのＣＭＯＳインバー
タがクロック素子１７のクロックドライバとして動作す
る。また、基本セル１５内にクロック素子がなく、クロ
ックドライバを必要としない場合（図中中央の基本セル
１５）には、切断箇所１８ａ、１８ｂ、１８ｃは接続さ
れないままである。基本セル１５内の素子がクロック素
子でない場合（図中右端の基本セル１５）でも、切断箇
所１９ａ、１９ｂ、１９ｃを接続すればクロック信号を
用いることが可能となる。As shown in FIG. 3, when a functional block having a clock terminal is arranged in the basic cell 15 (the basic cell 15 at the left end in FIG. 3),
The cut portions 9, 10, and 11 are all connected. In that case, the PMOS transistor 7 and the NMOS transistor 8
Constitutes a CMOS inverter, and the CMOS inverter operates as a clock driver of the clock element 17. When there is no clock element in the basic cell 15 and no clock driver is required (the basic cell 15 in the center in the figure), the cut portions 18a, 18b and 18c are not connected. Even when the element in the basic cell 15 is not a clock element (the basic cell 15 at the right end in the figure), a clock signal can be used by connecting the cut portions 19a, 19b, and 19c.
【００２８】上記構成のゲートアレイ半導体集積回路装
置においては、クロックドライバセル５内でクロックラ
イン４とＣＭＯＳインバータのゲートが常に接続されて
おり、かつアレイ配置された基本セル１５内に存在する
クロックドライバセル５の各々に対して均等な負荷にな
るようにクロックライン４が予め配線されている。した
がって、これら２つの条件により、クロックライン４に
は常に一定のゲート容量が付加された状態となり、クロ
ックライン４間のバランスが取れている。さらに、クロ
ックライン４の配線は常にクロック入力１３から見て等
配分になっており、配線長は等しい。その結果、本実施
の形態のゲートアレイ半導体集積回路装置によれば、ク
ロックスキューを限りなく０に近付けることができる。In the gate array semiconductor integrated circuit device having the above structure, the clock line 4 is always connected to the gate of the CMOS inverter in the clock driver cell 5, and the clock driver existing in the basic cells 15 arranged in an array is provided. The clock line 4 is wired in advance so that the load is evenly applied to each of the cells 5. Therefore, under these two conditions, a constant gate capacitance is always added to the clock line 4, and the clock line 4 is balanced. Further, the wiring of the clock line 4 is always equally distributed as viewed from the clock input 13, and the wiring length is equal. As a result, according to the gate array semiconductor integrated circuit device of the present embodiment, the clock skew can be made as close to zero as possible.
【００２９】そして、本実施の形態の場合、クロックス
キュー低減のために配線抵抗を低減させる必要がない。
したがって、特にクロックライン４を太幅にすることが
ないため、配線効率が低下することがない。また、ＣＭ
ＯＳインバータは基本セルの素子を駆動するためだけの
ものであるから、ＰＭＯＳトランジスタ７、ＮＭＯＳト
ランジスタ８はサイズが小さくてよい。したがって、チ
ップサイズが大きくなることもない。In this embodiment, it is not necessary to reduce the wiring resistance to reduce the clock skew.
Therefore, since the clock line 4 is not particularly widened, the wiring efficiency does not decrease. Also, CM
Since the OS inverter is only for driving the element of the basic cell, the size of the PMOS transistor 7 and the NMOS transistor 8 may be small. Therefore, the chip size does not increase.
【００３０】また、基本セル内にクロックを必要とする
素子がない場合にはクロックドライバセル５内の切断箇
所９、１０、１１を接続しない構成となっている。した
がって、クロックドライバセル５内のＣＭＯＳインバー
タを使用しない場合は電源１とＰＭＯＳトランジスタ
７、および接地３とＮＭＯＳトランジスタ８は切断され
ているので、使用しないクロックドライバセル５で電力
が消費されることはなく、低消費電力のゲートアレイ半
導体集積回路装置を実現することができる。Further, when there is no element requiring a clock in the basic cell, the cut portions 9, 10, and 11 in the clock driver cell 5 are not connected. Therefore, when the CMOS inverter in the clock driver cell 5 is not used, the power supply 1 and the PMOS transistor 7 and the ground 3 and the NMOS transistor 8 are disconnected, so that power is not consumed in the unused clock driver cell 5. In addition, a low power consumption gate array semiconductor integrated circuit device can be realized.
【００３１】以下、本発明の第２の実施の形態について
図４を用いて説明する。なお、本実施の形態の基本セル
は、第１の実施の形態と同様、クロックドライバセル５
とセル６で構成されるため、説明を省略する。Hereinafter, a second embodiment of the present invention will be described with reference to FIG. The basic cell of the present embodiment is similar to the first embodiment, except that the clock driver cell 5
And the cell 6, the description is omitted.
【００３２】図４に示すように、チップ全体は、任意の
位置に配置されたクロックドライバ１２、クロック入力
１３、チップ内に並べて配置された基本セル１５、基本
セル列中に数個配置されたクロックドライバセル５、ク
ロックドライバ１２とクロックドライバセル５、および
クロックドライバセル５と基本セル１５を接続するクロ
ックライン４で構成されている。また、クロック入力１
３はクロックドライバ１２に入力され、クロックドライ
バ１２の出力は、まず、クロックドライバセル５内のク
ロックドライバに入力され、その後、クロックドライバ
セル５内のクロックドライバの出力が分岐して全ての基
本セル１５に入力されるようになっている。そして、ク
ロックドライバ１２から各クロックドライバセル５、お
よび各クロックドライバセル５から各基本セル１５まで
を接続するクロックライン４は、それぞれ配線長が等し
くなるように予め配置しておく。As shown in FIG. 4, the whole chip has a clock driver 12, a clock input 13, a basic cell 15 arranged side by side in the chip, and several cells arranged in a basic cell row. It comprises a clock driver cell 5, a clock driver 12 and a clock driver cell 5, and a clock line 4 connecting the clock driver cell 5 and the basic cell 15. Also, clock input 1
3 is input to the clock driver 12, and the output of the clock driver 12 is first input to the clock driver in the clock driver cell 5, and then the output of the clock driver in the clock driver cell 5 branches to all the basic cells. 15 is input. The clock lines 4 connecting the clock driver 12 to the clock driver cells 5 and the clock lines 4 connecting the clock driver cells 5 to the basic cells 15 are arranged in advance so that the wiring lengths are equal.
【００３３】第１の実施の形態では全ての基本セル１５
にクロックドライバセル５を持たせていたが、本実施の
形態のように、チップ内の基本セル列中に数個のクロッ
クドライバセル５のみを持たせた構成としても、各基本
セル１５を相互接続する前にクロックドライバセル５を
介してクロックライン４を予め配線しておくので、クロ
ックライン４を等負荷に配線することができ、第１の実
施の形態の場合と同様、配線効率の低下やチップサイズ
の増大を生じることなく、クロックスキューをほぼ０に
することができる。In the first embodiment, all the basic cells 15
Although the clock driver cells 5 are provided in the same manner as in the present embodiment, the basic cell 15 may be mutually connected even if only a few clock driver cells 5 are provided in the basic cell row in the chip as in the present embodiment. Since the clock line 4 is wired beforehand via the clock driver cell 5 before connection, the clock line 4 can be wired with an equal load, and the wiring efficiency is reduced as in the case of the first embodiment. The clock skew can be reduced to almost zero without increasing the chip size.
【００３４】以下、本発明の第３の実施の形態について
図５を用いて説明する。なお、本実施の形態の基本セル
も、第１、第２の実施の形態と同様、クロックドライバ
セル５とセル６で構成されるため、説明を省略する。Hereinafter, a third embodiment of the present invention will be described with reference to FIG. Note that the basic cell of the present embodiment is also composed of the clock driver cell 5 and the cell 6, as in the first and second embodiments, and therefore the description is omitted.
【００３５】図５に示すように、チップ全体は、任意の
位置に配置されたクロック入力１３、クロックドライバ
１２、１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２
ｆ、マクロ２３、マクロ２３以外の領域に並べて配置さ
れた基本セル１５、クロックドライバ１２、１２ａ〜１
２ｆと基本セル１５を接続するクロックライン４で構成
されている。また、クロック入力１３はクロックドライ
バ１２に入力され、クロックドライバ１２の出力はクロ
ックドライバ１２ａ〜１２ｆに入力され、クロックドラ
イバ１２ａ〜１２ｆの出力は全ての基本セル１５に入力
されるようになっている。そして、クロックドライバ１
２から各クロックドライバ１２ａ〜１２ｆ、および各ク
ロックドライバ１２ａ〜１２ｆから全基本セル１５まで
を接続するクロックライン４は、例えば図中中央のクロ
ックライン４には屈曲部を設け、それぞれの配線長が等
しくなるように予め配置しておく。As shown in FIG. 5, the entire chip includes a clock input 13, a clock driver 12, 12a, 12b, 12c, 12d, 12e, 12
f, macro 23, basic cells 15 arranged side by side in regions other than macro 23, clock drivers 12, 12a-1
It comprises a clock line 4 connecting 2 f and the basic cell 15. The clock input 13 is input to the clock driver 12, the output of the clock driver 12 is input to the clock drivers 12a to 12f, and the output of the clock drivers 12a to 12f is input to all the basic cells 15. . And the clock driver 1
The clock line 4 connecting the clock drivers 2 to 12f to 12f and the clock drivers 12a to 12f to all the basic cells 15 is provided with, for example, a bent portion at the center clock line 4 in the figure. They are arranged in advance so as to be equal.
【００３６】第１、第２の実施の形態の場合、クロック
ドライバに対して各基本セル列が対称の位置に配置され
ていた。それに対して、本実施の形態のように、チップ
内にマクロ２３が存在し、マクロ２３がある領域に基本
セル１５を配置できないためにクロックドライバ１２に
対して各基本セル列が対称の位置にない場合もある。そ
の場合でも、クロックライン４によっては屈曲部を設け
るなどして分岐した各クロックライン４の配線長を等し
くさえしておけば、第１、第２の実施の形態の場合と同
様、配線効率の低下やチップサイズの増大を生じること
なく、クロックスキューをほぼ０にすることができる。In the first and second embodiments, each basic cell row is arranged at a symmetrical position with respect to the clock driver. On the other hand, as in the present embodiment, since the macro 23 exists in the chip and the basic cell 15 cannot be arranged in the area where the macro 23 exists, each basic cell row Not always. Even in such a case, as long as the wiring lengths of the branched clock lines 4 are made equal by providing a bent portion depending on the clock line 4, the wiring efficiency can be reduced as in the first and second embodiments. The clock skew can be reduced to almost zero without lowering or increasing the chip size.
【００３７】以下、本発明の第４の実施の形態について
図６を用いて説明する。上記第２、第３の実施の形態
は、第１の実施の形態と同一の基本セルを用いた場合の
チップ内の基本セルおよびクロックラインの配置の変形
例であったが、本実施の形態は基本セル自体の変形例で
ある。Hereinafter, a fourth embodiment of the present invention will be described with reference to FIG. The second and third embodiments are modifications of the arrangement of the basic cells and the clock lines in the chip when the same basic cells as those of the first embodiment are used. Is a modification of the basic cell itself.
【００３８】本実施の形態の基本セルは、図６に示すよ
うに、クロックドライバセル５とセル６で構成されてい
る。セル６は、図７に示した従来の基本セル１４複数個
からなるものであり、これら基本セル１４の各構成要素
を相互に接続し、集積回路を実現するものである。ま
た、クロックドライバセル５は、ゲートが基本セルの外
部から供給されるクロックライン４に接続され、ソース
が電源１に接続されたＰＭＯＳトランジスタ７、ゲート
がクロックライン４に接続され、ソースが接地３に接続
されたＮＭＯＳトランジスタ８、出力２、ＰＭＯＳトラ
ンジスタ７のドレインと出力２およびＮＭＯＳトランジ
スタ８のドレインの間の切断箇所９、ＮＭＯＳトランジ
スタ８のドレインと出力２およびＰＭＯＳトランジスタ
７のドレインの間の切断箇所１０、ＰＭＯＳトランジス
タ７およびＮＭＯＳトランジスタ８のドレインと出力２
の間の切断箇所１１、で構成されている。As shown in FIG. 6, the basic cell of the present embodiment includes a clock driver cell 5 and a cell 6. The cell 6 is composed of a plurality of the conventional basic cells 14 shown in FIG. 7, and connects the components of the basic cells 14 to each other to realize an integrated circuit. The clock driver cell 5 has a gate connected to the clock line 4 supplied from outside the basic cell, a source connected to the PMOS transistor 7 connected to the power supply 1, a gate connected to the clock line 4, and a source connected to the ground 3. Disconnection point 9 between the NMOS transistor 8, the output 2, the drain of the PMOS transistor 7 and the output 2 and the drain of the NMOS transistor 8, the disconnection between the drain of the NMOS transistor 8 and the output 2 and the drain of the PMOS transistor 7 Location 10, drain and output 2 of PMOS transistor 7 and NMOS transistor 8
And a cutting portion 11 between the two.
【００３９】基本セル６にクロックを入力する場合に
は、各切断箇所９、１０、１１をそれぞれ接続すること
により、ＰＭＯＳトランジスタ７のドレインとＮＭＯＳ
トランジスタ８のドレイン、および出力２が接続され、
ＣＭＯＳインバータが構成される。したがって、第１〜
第３の実施の形態で説明したチップ内の基本セル１５お
よびクロックライン４の配置を適用すれば、配線効率の
低下やチップサイズの増大を生じることなく、クロック
スキューをほぼ０にすることができる、という第１〜第
３の実施の形態と同様の効果を得ることができる。When a clock is input to the basic cell 6, by connecting each of the cut portions 9, 10, and 11, the drain of the PMOS transistor 7 and the NMOS
The drain of transistor 8 and output 2 are connected;
A CMOS inverter is configured. Therefore, the first to first
If the arrangement of the basic cells 15 and the clock lines 4 in the chip described in the third embodiment is applied, the clock skew can be reduced to almost zero without lowering the wiring efficiency or increasing the chip size. The same effect as in the first to third embodiments can be obtained.
【００４０】また、クロックドライバセル５を使用しな
い場合には、ＰＭＯＳトランジスタ７のドレインとＮＭ
ＯＳトランジスタ８のドレインが切断されているため、
電源１〜接地３間に電流経路がないことで電力を消費す
ることがない。さらに、クロックドライバセル５を使用
する場合、使用しない場合のいずれにおいても、ＰＭＯ
Ｓトランジスタ７のソースが電源１と接続され、ＮＭＯ
Ｓトランジスタ８のソースが接地３と接続されているた
め、ＰＭＯＳトランジスタ７およびＮＭＯＳトランジス
タ８のゲート〜ソース間の容量は常に一定となる。した
がって、クロックライン４の負荷が等しくなり、クロッ
クスキューを０に近付けることが可能となる。When the clock driver cell 5 is not used, the drain of the PMOS transistor 7 and the NM
Since the drain of the OS transistor 8 is disconnected,
Since there is no current path between the power supply 1 and the ground 3, power is not consumed. In addition, when the clock driver cell 5 is used or not used, the PMO
The source of the S transistor 7 is connected to the power supply 1 and the NMO
Since the source of S transistor 8 is connected to ground 3, the capacitance between the gate and source of PMOS transistor 7 and NMOS transistor 8 is always constant. Therefore, the load on the clock line 4 becomes equal, and the clock skew can be made closer to zero.
【００４１】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えばチップ内の基本セルの配置、クロックラインの配置
等に関しては上記実施の形態に限ることなく、適宜変更
が可能である。The technical scope of the present invention is not limited to the above embodiment, and various changes can be made without departing from the spirit of the present invention. For example, the arrangement of the basic cells in the chip, the arrangement of the clock lines, and the like are not limited to the above-described embodiment, and can be appropriately changed.
【００４２】[0042]
【発明の効果】以上、詳細に説明したように、本発明の
ゲートアレイ半導体集積回路装置によれば、クロックラ
インが全基本セルのクロックライン入力に接続されて等
しい負荷を有し、クロックラインの配線長が全ての基本
セルに対して等しくなるように設定されている。その結
果、全ての基本セル内のクロックドライバセル中のゲー
トまでの遅延が等しくなるため、クロックスキューを限
りなく０に近付けることができる。また、配線長を等し
くすることでクロックスキューが低減できるため、特に
配線抵抗を下げる必要がない。したがって、従来の場合
のように、配線抵抗を下げるためにクロックラインを太
幅にする必要がなく、配線効率の向上が図れる。さら
に、クロックドライバは予め対応した基本セルの素子を
駆動するだけであるため、クロックドライバは高駆動と
する必要がなく、サイズを小さくできる。その結果、従
来に比べてチップサイズを縮小することができる。As described above in detail, according to the gate array semiconductor integrated circuit device of the present invention, the clock lines are connected to the clock line inputs of all the basic cells and have the same load. The wiring length is set to be equal for all basic cells. As a result, the delays to the gates in the clock driver cells in all the basic cells become equal, so that the clock skew can approach zero as much as possible. In addition, since the clock skew can be reduced by making the wiring lengths equal, it is not necessary to particularly lower the wiring resistance. Therefore, unlike the conventional case, it is not necessary to make the clock line thick to reduce the wiring resistance, and the wiring efficiency can be improved. Further, since the clock driver only drives the element of the corresponding basic cell in advance, the clock driver does not need to be driven at high speed, and the size can be reduced. As a result, the chip size can be reduced as compared with the related art.
【図１】 本発明の第１の実施の形態であるゲートアレ
イ半導体集積回路装置の基本セルを示す図である。FIG. 1 is a diagram showing a basic cell of a gate array semiconductor integrated circuit device according to a first embodiment of the present invention.
【図２】 同、ゲートアレイ半導体集積回路装置の各構
成要素のチップ内の配置を示す図である。FIG. 2 is a diagram showing an arrangement in a chip of each component of the gate array semiconductor integrated circuit device.
【図３】 同、基本セル部分の拡大図である。FIG. 3 is an enlarged view of a basic cell part.
【図４】 本発明の第２の実施の形態であるゲートアレ
イ半導体集積回路装置の各構成要素のチップ内の配置を
示す図である。FIG. 4 is a diagram showing an arrangement in a chip of each component of a gate array semiconductor integrated circuit device according to a second embodiment of the present invention.
【図５】 本発明の第３の実施の形態であるゲートアレ
イ半導体集積回路装置の各構成要素のチップ内の配置を
示す図である。FIG. 5 is a diagram showing an arrangement in a chip of each component of a gate array semiconductor integrated circuit device according to a third embodiment of the present invention.
【図６】 本発明の第４の実施の形態であるゲートアレ
イ半導体集積回路装置の基本セルを示す図である。FIG. 6 is a diagram showing a basic cell of a gate array semiconductor integrated circuit device according to a fourth embodiment of the present invention.
【図７】 従来のゲートアレイ半導体集積回路装置の基
本セルの一例を示す図である。FIG. 7 is a diagram showing an example of a basic cell of a conventional gate array semiconductor integrated circuit device.
【図８】 従来のゲートアレイ半導体集積回路装置のク
ロック配線の一例を示す図である。FIG. 8 is a diagram showing an example of a clock wiring of a conventional gate array semiconductor integrated circuit device.
【図９】 従来のゲートアレイ半導体集積回路装置のク
ロック配線の他の例を示す図である。FIG. 9 is a diagram showing another example of clock wiring of a conventional gate array semiconductor integrated circuit device.
【図１０】 従来のゲートアレイ半導体集積回路装置の
基本セルの一例を示す図である。FIG. 10 is a diagram showing an example of a basic cell of a conventional gate array semiconductor integrated circuit device.
【図１１】 従来のゲートアレイ半導体集積回路装置の
クロック配線のさらに他の例を示す図である。FIG. 11 is a diagram showing still another example of the clock wiring of the conventional gate array semiconductor integrated circuit device.
１ 電源 ２ 出力 ３ 接地 ４ クロックライン ５ クロックドライバセル ６ セル ７ ＰＭＯＳトランジスタ（クロックドライバ用トラン
ジスタ） ８ ＮＭＯＳトランジスタ（クロックドライバ用トラン
ジスタ） ９、１０、１１、１８ａ、１８ｂ、１８ｃ、１９ａ、１
９ｂ、１９ｃ 切断箇所 １２、１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２
ｆ クロックドライバ １３ クロック入力 １４ 従来の基本セル １５ 基本セル １７ クロック素子 ２３ マクロ1 power supply 2 output 3 ground 4 clock line 5 clock driver cell 6 cell 7 PMOS transistor (clock driver transistor) 8 NMOS transistor (clock driver transistor) 9, 10, 11, 18a, 18b, 18c, 19a, 1
9b, 19c Cutting location 12, 12a, 12b, 12c, 12d, 12e, 12
f Clock driver 13 Clock input 14 Conventional basic cell 15 Basic cell 17 Clock element 23 Macro
Claims (5)
を有するゲートアレイ半導体集積回路装置において、 クロック信号を供給するためのクロックラインが分岐し
て各基本セル列内の前記基本セルに接続され、分岐した
クロックラインの全てが等しい負荷を有するとともに、
これら分岐したクロックラインの全ての配線長が等しい
ことを特徴とするゲートアレイ半導体集積回路装置。1. A gate array semiconductor integrated circuit device having a plurality of basic cell rows in which basic cells are arranged, wherein a clock line for supplying a clock signal is branched and connected to the basic cells in each basic cell row. And all of the branched clock lines have equal load,
A gate array semiconductor integrated circuit device characterized in that all of the branched clock lines have the same wiring length.
積回路装置において、前記基本セル列内の全ての基本セ
ルが、クロックドライバ用トランジスタを含むクロック
ドライバセルを有し、 前記クロックラインが分岐して各基本セル内の前記クロ
ックドライバセルに接続されたことを特徴とするゲート
アレイ半導体集積回路装置。2. The gate array semiconductor integrated circuit device according to claim 1, wherein all the basic cells in the basic cell row have clock driver cells including clock driver transistors, and the clock line branches. A gate array semiconductor integrated circuit device connected to the clock driver cell in each basic cell.
積回路装置において、前記基本セル列内の一部の基本セ
ルが、クロックドライバ用トランジスタを含むクロック
ドライバセルを有し、 前記クロックラインが分岐して前記クロックドライバセ
ルを含む基本セルを介して残りの基本セルに接続された
ことを特徴とするゲートアレイ半導体集積回路装置。3. The gate array semiconductor integrated circuit device according to claim 1, wherein a part of the basic cells in the basic cell row has a clock driver cell including a clock driver transistor, and the clock line branches. And a gate array semiconductor integrated circuit device connected to the remaining basic cells via the basic cells including the clock driver cell.
半導体集積回路装置において、 前記クロックドライバセルが、セル外部のクロックライ
ンがともにゲートに接続され、一端同士が互いに接続さ
れた第１導電型トランジスタおよび第２導電型トランジ
スタと、該一端同士の接続点と切断状態にある出力端子
とを有し、前記第１導電型トランジスタおよび第２導電
型トランジスタの他端は電源および接地とそれぞれ切断
状態にあることを特徴とするゲートアレイ半導体集積回
路装置。4. The gate array semiconductor integrated circuit device according to claim 2, wherein said clock driver cell has a first conductivity type in which a clock line outside the cell is connected to a gate and one end is connected to each other. A transistor and a second conductivity type transistor, and a connection point between the one end and an output terminal in a disconnected state, and the other end of the first conductivity type transistor and the second conductivity type transistor are disconnected from a power supply and a ground, respectively. A gate array semiconductor integrated circuit device.
半導体集積回路装置において、 前記クロックドライバセルが、セル外部のクロックライ
ンがともにゲートに接続され、一端同士が切断状態にあ
る第１導電型トランジスタおよび第２導電型トランジス
タと、これら第１導電型トランジスタおよび第２導電型
トランジスタの一端と切断状態にある出力端子とを有
し、前記第１導電型トランジスタおよび第２導電型トラ
ンジスタの他端は電源および接地とそれぞれ接続状態に
あることを特徴とするゲートアレイ半導体集積回路装
置。5. The first conductivity type of the gate array semiconductor integrated circuit device according to claim 2, wherein the clock driver cell has a clock line outside the cell connected to a gate and one end disconnected. A transistor, a second conductivity type transistor, and one end of the first conductivity type transistor and the second conductivity type transistor, and an output terminal in a disconnected state, and the other end of the first conductivity type transistor and the second conductivity type transistor Is connected to a power supply and a ground, respectively.
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|---|---|---|---|
| JP8262137A JP2944535B2 (en) | 1996-10-02 | 1996-10-02 | Gate array semiconductor integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990601 |