JPH10107209A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10107209A JPH10107209A JP8257066A JP25706696A JPH10107209A JP H10107209 A JPH10107209 A JP H10107209A JP 8257066 A JP8257066 A JP 8257066A JP 25706696 A JP25706696 A JP 25706696A JP H10107209 A JPH10107209 A JP H10107209A
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Abstract
(57)【要約】
【課題】 DRAMとロジックが混載された半導体チッ
プの加工精度を向上することができる半導体ウエハー及
びその製造方法を提供する。 【解決手段】 DRAM領域3とロジック領域4が半導
体チップの左右の領域にそれぞれ配置された半導体チッ
プ2と、上記半導体チップ2をその面上で180度回転
させた半導体チップ6を半導体ウエハー1上で上下方向
に隣接して配置することで、DRAM領域3とロジック
領域4がウエハー全面で市松模様状に形成される。
プの加工精度を向上することができる半導体ウエハー及
びその製造方法を提供する。 【解決手段】 DRAM領域3とロジック領域4が半導
体チップの左右の領域にそれぞれ配置された半導体チッ
プ2と、上記半導体チップ2をその面上で180度回転
させた半導体チップ6を半導体ウエハー1上で上下方向
に隣接して配置することで、DRAM領域3とロジック
領域4がウエハー全面で市松模様状に形成される。
Description
【0001】
【発明の属する技術分野】この発明は、大容量メモリー
とロジック回路が混載された大規模集積回路を高精度に
加工するためのウエハー構造と、それを実現するフォト
マスクとウエハーの製造方法に関するものである。
とロジック回路が混載された大規模集積回路を高精度に
加工するためのウエハー構造と、それを実現するフォト
マスクとウエハーの製造方法に関するものである。
【0002】
【従来の技術】近年、画像、映像情報を高速に処理する
ため、大容量メモリー(特にDRAM)とMPU、DS
P等のロジック回路とを同一チップ上に集積する必要性
が高まっている。例えば、大容量DRAMとロジック回
路を混載したチップを半導体ウエハー上に形成した状態
を図5に示す。図5において、半導体ウエハー1上に例
えば16個の半導体チップ2が形成されている。各半導
体チップ2はDRAM領域3とロジック領域4を有す
る。半導体ウエハー1は結晶の方位をしめすノッチ5を
有する。
ため、大容量メモリー(特にDRAM)とMPU、DS
P等のロジック回路とを同一チップ上に集積する必要性
が高まっている。例えば、大容量DRAMとロジック回
路を混載したチップを半導体ウエハー上に形成した状態
を図5に示す。図5において、半導体ウエハー1上に例
えば16個の半導体チップ2が形成されている。各半導
体チップ2はDRAM領域3とロジック領域4を有す
る。半導体ウエハー1は結晶の方位をしめすノッチ5を
有する。
【0003】
【発明が解決しようとする課題】しかしながら、図5に
示すような従来のチップ配置では、DRAM領域3やロ
ジック領域4がウエハー1の面内で直線上に並ぶことが
避けられなかった。そのため以下に示すような問題があ
った。ここで、図6の(a)は中心線に対して左右にロ
ジック領域4とDRAM領域3が配置された半導体チッ
プ2の平面図、同図の(b)及び(c)はそれぞれ上記
半導体チップ2のゲート電極形成時の模式的な断面構造
図、同図の(d)及び(e)は金属配線形成前の層間絶
縁膜形成時の模式的な断面構造図である。DRAM領域
3とロジック領域4では、図6の(b)及び(c)に示
すように微細加工の幅や密度が異なっている。例えば、
シリコン基板11上に形成された多結晶シリコン膜12
をゲート電極に加工する場合、多結晶シリコン膜12上
に形成されたフォトレジスト13のパターンの密度には
DRAM領域3とロジック領域4とで大きな差(パター
ンの粗密)が存在する。このパターンの粗密により、フ
ォトレジスト13の寸法に誤差が発生する。フォトレジ
スト膜にパターンを形成する工程で、形成されたフォト
レジスト13の幅が、パターンが粗な領域では、パター
ンが密な領域に比べて大きくなる方向の誤差が出る傾向
にある。この理由は、パターンが粗な領域ではフォトレ
ジストの溶解面積が大きいため、パターンが密な領域に
比べて現象液の化学反応による劣化がより早く進行し、
フォトレジストの溶解速度が小さくなるからである。ま
た、フォトレジスト13をマスクにして多結晶シリコン
膜12をドライエッチングする時も、パターンの粗密に
よりサイドエッチ量がばらつく事が知られている。これ
は、パターンが粗な領域では、被エッチング面積が大き
いので、反応生成物が多く生成され、それがパターンの
側壁を保護する形となる。そのためエッチ後のゲート電
極の寸法は太くなる方向に誤差が出る。図5に示すよう
な従来の半導体チップ2の配置では、DRAM領域3と
ロジック領域4が縦方向に連なって形成されるので、半
導体ウエハー5の横方向に大きなパターン密度の差を有
する粗密領域が交互に並ぶことになる。このようなウエ
ハー上でのパターンの粗密により、上述したフォトレジ
スト13及びゲート電極の寸法バラツキがさらに助長さ
れることが予想される。
示すような従来のチップ配置では、DRAM領域3やロ
ジック領域4がウエハー1の面内で直線上に並ぶことが
避けられなかった。そのため以下に示すような問題があ
った。ここで、図6の(a)は中心線に対して左右にロ
ジック領域4とDRAM領域3が配置された半導体チッ
プ2の平面図、同図の(b)及び(c)はそれぞれ上記
半導体チップ2のゲート電極形成時の模式的な断面構造
図、同図の(d)及び(e)は金属配線形成前の層間絶
縁膜形成時の模式的な断面構造図である。DRAM領域
3とロジック領域4では、図6の(b)及び(c)に示
すように微細加工の幅や密度が異なっている。例えば、
シリコン基板11上に形成された多結晶シリコン膜12
をゲート電極に加工する場合、多結晶シリコン膜12上
に形成されたフォトレジスト13のパターンの密度には
DRAM領域3とロジック領域4とで大きな差(パター
ンの粗密)が存在する。このパターンの粗密により、フ
ォトレジスト13の寸法に誤差が発生する。フォトレジ
スト膜にパターンを形成する工程で、形成されたフォト
レジスト13の幅が、パターンが粗な領域では、パター
ンが密な領域に比べて大きくなる方向の誤差が出る傾向
にある。この理由は、パターンが粗な領域ではフォトレ
ジストの溶解面積が大きいため、パターンが密な領域に
比べて現象液の化学反応による劣化がより早く進行し、
フォトレジストの溶解速度が小さくなるからである。ま
た、フォトレジスト13をマスクにして多結晶シリコン
膜12をドライエッチングする時も、パターンの粗密に
よりサイドエッチ量がばらつく事が知られている。これ
は、パターンが粗な領域では、被エッチング面積が大き
いので、反応生成物が多く生成され、それがパターンの
側壁を保護する形となる。そのためエッチ後のゲート電
極の寸法は太くなる方向に誤差が出る。図5に示すよう
な従来の半導体チップ2の配置では、DRAM領域3と
ロジック領域4が縦方向に連なって形成されるので、半
導体ウエハー5の横方向に大きなパターン密度の差を有
する粗密領域が交互に並ぶことになる。このようなウエ
ハー上でのパターンの粗密により、上述したフォトレジ
スト13及びゲート電極の寸法バラツキがさらに助長さ
れることが予想される。
【0004】また、図6の(d)及び(e)に示すよう
に、DRAM領域3とロジック領域4では、シリコン基
板11上のパターンの高さに大きな差が存在する。金属
配線形成前において、図6の(e)のDRAM領域3に
は、シリコン基板11上に、多結晶シリコン(ゲート電
極)12、第1の層間絶縁膜13、導電膜14、第2の
層間絶縁膜15、キャパシター16、及び第3の層間絶
縁膜17が存在する。一方、図6の(d)のロジック領
域4には、シリコン基板11上に、多結晶シリコン(ゲ
ート電極)12、第1の層間絶縁膜13、及び第3の層
間絶縁膜17が存在する。この第3の層間絶縁膜17上
に金属配線を形成する時に、図6の(d)及び(e)の
ように両者間に大きな段差が存在したままでは、DRA
M領域3とロジック領域4では露光時のフォーカス位置
が異なるのでパターン誤差のため微細な配線パターンを
形成することが出来ない。特にクオーターミクロン以下
の微細加工では上記パターン誤差が致命的な問題とな
る。そのため、両者間の第3の層間絶縁膜17の段差を
なくすために化学的機械研磨法(CMP法)によって平
坦にする加工が行われている。しかし図5のように、段
差の高い領域のDRAM領域3と低い領域のロジック領
域4がウエハー面内の広い範囲において縦方向に連結さ
れて形成されている状態では、ウエハー1の面を平坦に
することは非常に難しい。その理由は、CMP法では、
段差の高い層間絶縁膜がまず削られその高さが低くなる
が、高い層間絶縁膜からかなり離れた位置にある低い層
間絶縁膜も同時に削られて低くなる。高い層間絶縁膜と
低い層間絶縁膜の間の距離が大きいほど低い層間絶縁膜
は削られやすく、両者を同じ高さにするのが難しい。
に、DRAM領域3とロジック領域4では、シリコン基
板11上のパターンの高さに大きな差が存在する。金属
配線形成前において、図6の(e)のDRAM領域3に
は、シリコン基板11上に、多結晶シリコン(ゲート電
極)12、第1の層間絶縁膜13、導電膜14、第2の
層間絶縁膜15、キャパシター16、及び第3の層間絶
縁膜17が存在する。一方、図6の(d)のロジック領
域4には、シリコン基板11上に、多結晶シリコン(ゲ
ート電極)12、第1の層間絶縁膜13、及び第3の層
間絶縁膜17が存在する。この第3の層間絶縁膜17上
に金属配線を形成する時に、図6の(d)及び(e)の
ように両者間に大きな段差が存在したままでは、DRA
M領域3とロジック領域4では露光時のフォーカス位置
が異なるのでパターン誤差のため微細な配線パターンを
形成することが出来ない。特にクオーターミクロン以下
の微細加工では上記パターン誤差が致命的な問題とな
る。そのため、両者間の第3の層間絶縁膜17の段差を
なくすために化学的機械研磨法(CMP法)によって平
坦にする加工が行われている。しかし図5のように、段
差の高い領域のDRAM領域3と低い領域のロジック領
域4がウエハー面内の広い範囲において縦方向に連結さ
れて形成されている状態では、ウエハー1の面を平坦に
することは非常に難しい。その理由は、CMP法では、
段差の高い層間絶縁膜がまず削られその高さが低くなる
が、高い層間絶縁膜からかなり離れた位置にある低い層
間絶縁膜も同時に削られて低くなる。高い層間絶縁膜と
低い層間絶縁膜の間の距離が大きいほど低い層間絶縁膜
は削られやすく、両者を同じ高さにするのが難しい。
【0005】そのため、DRAM3とロジック4が混載
された半導体チップ2を、半導体ウエハー上に図5に示
すように配置したのでは、微細なパターンを高精度に形
成することが難しくなる問題があった。
された半導体チップ2を、半導体ウエハー上に図5に示
すように配置したのでは、微細なパターンを高精度に形
成することが難しくなる問題があった。
【0006】この発明は、上記課題を解決するもので、
DRAM3とロジック4が混載された半導体チップを高
精度で加工できる新規なウエハー構造及びそれを製造す
るためのフォトマスク及び露光方法を提供することを目
的としている。
DRAM3とロジック4が混載された半導体チップを高
精度で加工できる新規なウエハー構造及びそれを製造す
るためのフォトマスク及び露光方法を提供することを目
的としている。
【0007】
【課題を解決するための手段】本発明の半導体ウエハー
は、主にロジック回路からなる第1の領域と主にメモリ
ー回路からなる第2の領域とで主要部分が構成される第
1の半導体チップと、前記第1の半導体チップを前記半
導体ウエハー上で180度回転させた第2の半導体チッ
プとがそれぞれ複数個搭載され、さらに前記第1の領域
と第2の領域が交互に配置されるようになっている。
は、主にロジック回路からなる第1の領域と主にメモリ
ー回路からなる第2の領域とで主要部分が構成される第
1の半導体チップと、前記第1の半導体チップを前記半
導体ウエハー上で180度回転させた第2の半導体チッ
プとがそれぞれ複数個搭載され、さらに前記第1の領域
と第2の領域が交互に配置されるようになっている。
【0008】本発明のフォトマスクは、主にロジック回
路からなる第1の領域と主にメモリー回路からなる第2
の領域とで主要部分が構成される半導体チップの第1の
マスクパターンと、前記第1のマスクパターンをフォト
マスクの面上で180度回転させた第2のマスクパター
ンとが少なくとも一個以上搭載され、さらにそれぞれの
マスクパターン中の前記第1の領域同士及び第2の領域
同士がフォトマスク上で交互に位置するように配置され
ている。
路からなる第1の領域と主にメモリー回路からなる第2
の領域とで主要部分が構成される半導体チップの第1の
マスクパターンと、前記第1のマスクパターンをフォト
マスクの面上で180度回転させた第2のマスクパター
ンとが少なくとも一個以上搭載され、さらにそれぞれの
マスクパターン中の前記第1の領域同士及び第2の領域
同士がフォトマスク上で交互に位置するように配置され
ている。
【0009】本発明の半導体装置の製造方法は、半導体
ウエハー上に感光性樹脂を塗布する工程と、前記感光性
樹脂上に、主にロジック回路からなる第1の領域と主に
メモリー回路からなる第2の領域とで主要部分が構成さ
れる半導体チップのマスクパターンを焼き付ける工程と
からなり、さらに前記焼き付け工程が、前記第1の領域
と第2の領域が交互に配置されるように第1の方向に焼
き付けを進める第1の工程と、前記第1の方向に直角な
第2の方向へ前記半導体チップの第2の方向の辺長分だ
け未焼付領域が残るように隔てた位置において第1の方
向に焼き付けを繰り返す第2の工程と、第1の工程と第
2の工程をその順序で交互に行う工程と、さらに前記半
導体ウエハーを半導体ウエハーの面上で180度回転さ
せた後、未焼付け領域に第1の工程と第2の工程を行っ
て前記マスクパターンを焼き付ける工程からなる。
ウエハー上に感光性樹脂を塗布する工程と、前記感光性
樹脂上に、主にロジック回路からなる第1の領域と主に
メモリー回路からなる第2の領域とで主要部分が構成さ
れる半導体チップのマスクパターンを焼き付ける工程と
からなり、さらに前記焼き付け工程が、前記第1の領域
と第2の領域が交互に配置されるように第1の方向に焼
き付けを進める第1の工程と、前記第1の方向に直角な
第2の方向へ前記半導体チップの第2の方向の辺長分だ
け未焼付領域が残るように隔てた位置において第1の方
向に焼き付けを繰り返す第2の工程と、第1の工程と第
2の工程をその順序で交互に行う工程と、さらに前記半
導体ウエハーを半導体ウエハーの面上で180度回転さ
せた後、未焼付け領域に第1の工程と第2の工程を行っ
て前記マスクパターンを焼き付ける工程からなる。
【0010】本発明の半導体装置の製造方法は、半導体
ウエハー上に感光性樹脂を塗布する工程と、前記感光性
樹脂上に、主にロジック回路からなる第1の領域と主に
メモリー回路からなる第2の領域とで主要部分が構成さ
れる半導体チップのマスクパターンを焼き付ける工程と
からなり、さらに前記焼き付け工程が、前記第1の領域
と第2の領域どおしが交互に配置されるように第1の方
向に前記のマスクパターンの焼き付けを進める第1の工
程と、前記第1の方向と直角な第2の方向へ前記半導体
チップの第2の方向の辺長分だけ未焼付領域が残るよう
に隔てた位置において第1の方向に焼き付けを繰り返す
第2の工程と、第1の工程と第2の工程をその順序で交
互に繰り返す工程と、さらに未焼付け領域に前記マスク
パターンを半導体ウエハーの面上で180度回転させた
マスクパターンを前記第1の工程と第2の工程を行って
焼き付ける工程からなる。
ウエハー上に感光性樹脂を塗布する工程と、前記感光性
樹脂上に、主にロジック回路からなる第1の領域と主に
メモリー回路からなる第2の領域とで主要部分が構成さ
れる半導体チップのマスクパターンを焼き付ける工程と
からなり、さらに前記焼き付け工程が、前記第1の領域
と第2の領域どおしが交互に配置されるように第1の方
向に前記のマスクパターンの焼き付けを進める第1の工
程と、前記第1の方向と直角な第2の方向へ前記半導体
チップの第2の方向の辺長分だけ未焼付領域が残るよう
に隔てた位置において第1の方向に焼き付けを繰り返す
第2の工程と、第1の工程と第2の工程をその順序で交
互に繰り返す工程と、さらに未焼付け領域に前記マスク
パターンを半導体ウエハーの面上で180度回転させた
マスクパターンを前記第1の工程と第2の工程を行って
焼き付ける工程からなる。
【0011】この発明によれば、シリコン基板面からの
高さが高く且つパターン密度の高いメモリー(DRA
M)領域とシリコン基板面からの高さが低く且つパター
ン密度の低いロジック領域を、半導体ウエハー上に市松
模様状に形成できるので、パターンの粗密やシリコン基
板面からの高さの影響が微細加工に及ぼす影響を最小限
に抑制することが可能となる。
高さが高く且つパターン密度の高いメモリー(DRA
M)領域とシリコン基板面からの高さが低く且つパター
ン密度の低いロジック領域を、半導体ウエハー上に市松
模様状に形成できるので、パターンの粗密やシリコン基
板面からの高さの影響が微細加工に及ぼす影響を最小限
に抑制することが可能となる。
【0012】また、本発明の構造のフォトマスクを使用
することで、上述した構造の半導体ウエハーが簡単に形
成できる。
することで、上述した構造の半導体ウエハーが簡単に形
成できる。
【0013】また、半導体のチップサイズが大きくて、
上述した構造のフォトマスクを作れない場合でも、本発
明の製造方法を用いることで、上述した構造のウエハー
を形成することが可能となる。
上述した構造のフォトマスクを作れない場合でも、本発
明の製造方法を用いることで、上述した構造のウエハー
を形成することが可能となる。
【0014】
《第1の実施形態》以下、この発明の第1の実施の形態
の半導体ウエハーについて、図1を参照しながら説明す
る。
の半導体ウエハーについて、図1を参照しながら説明す
る。
【0015】図1の(a)は、この発明の半導体ウエハ
ー1の第1の実施の形態における平面図である。図にお
いて、半導体ウエハー1の上に第1の半導体チップ2
と、第1の半導体チップ2を180度回転させた第2の
半導体チップ6が縦方向で交互に配置されている。各半
導体チップ2及び6はDRAM領域3とロジック領域4
を有する。半導体チップ2及び6の文字「F」は半導体
チップの向きを示すための指標である。5はノッチであ
る。図1の(a)に示した半導体チップ2及び6ではロ
ジック領域4とDRAM領域3が各半導体チップの垂直
中心線の左右に配置されている。第1の半導体チップ2
と第2の半導体チップ6を縦方向で交互に配置すること
で、DRAM領域3とロジック領域4を市松模様状(チ
ェッカー状)に、配置できる。このように配置すると、
パターンの粗な部分と密な部分がウエハー上で分散され
ることになる。また、段差の高い層間絶縁膜と低い層間
絶縁膜の距離が短縮され、パターンの粗密の影響や段差
の高低の影響がウエハーのフォトレジスト13の形成や
その後の加工において悪影響を与える。のを抑制でき
る。その結果フォトレジスト13の精度及びそれによっ
て形成される他の形生物、例えばゲート電極などの精度
が向上する。
ー1の第1の実施の形態における平面図である。図にお
いて、半導体ウエハー1の上に第1の半導体チップ2
と、第1の半導体チップ2を180度回転させた第2の
半導体チップ6が縦方向で交互に配置されている。各半
導体チップ2及び6はDRAM領域3とロジック領域4
を有する。半導体チップ2及び6の文字「F」は半導体
チップの向きを示すための指標である。5はノッチであ
る。図1の(a)に示した半導体チップ2及び6ではロ
ジック領域4とDRAM領域3が各半導体チップの垂直
中心線の左右に配置されている。第1の半導体チップ2
と第2の半導体チップ6を縦方向で交互に配置すること
で、DRAM領域3とロジック領域4を市松模様状(チ
ェッカー状)に、配置できる。このように配置すると、
パターンの粗な部分と密な部分がウエハー上で分散され
ることになる。また、段差の高い層間絶縁膜と低い層間
絶縁膜の距離が短縮され、パターンの粗密の影響や段差
の高低の影響がウエハーのフォトレジスト13の形成や
その後の加工において悪影響を与える。のを抑制でき
る。その結果フォトレジスト13の精度及びそれによっ
て形成される他の形生物、例えばゲート電極などの精度
が向上する。
【0016】次に、図1の(b)にDRAM領域3とロ
ジック領域4が各半導体チップ7、8の水平中心線の上
下に配置された半導体チップの場合について例示する。
同図において、半導体ウエハー1上に第1の半導体チッ
プ7と、第1の半導体チップ7を平面上で180度回転
させた第2の半導体チップ8が設けられている。各半導
体チップ7及び8はDRAM領域3とロジック領域4を
有する。図1の(b)に示すように、半導体チップ7で
はDRAM領域3とロジック領域4とが上下に配置され
ている。第1の半導体チップ7と第2の半導体チップ8
をウエハー1上の水平方向で交互に配置することで、D
RAM領域3とロジック領域4が市松模様になるように
配置できる。
ジック領域4が各半導体チップ7、8の水平中心線の上
下に配置された半導体チップの場合について例示する。
同図において、半導体ウエハー1上に第1の半導体チッ
プ7と、第1の半導体チップ7を平面上で180度回転
させた第2の半導体チップ8が設けられている。各半導
体チップ7及び8はDRAM領域3とロジック領域4を
有する。図1の(b)に示すように、半導体チップ7で
はDRAM領域3とロジック領域4とが上下に配置され
ている。第1の半導体チップ7と第2の半導体チップ8
をウエハー1上の水平方向で交互に配置することで、D
RAM領域3とロジック領域4が市松模様になるように
配置できる。
【0017】《第2の実施形態》この発明の第二の実施
の形態のフォトマスクについて、図2を参照しながら説
明する。
の形態のフォトマスクについて、図2を参照しながら説
明する。
【0018】図2の(a)は、この発明のフォトマスク
の平面図である。21はフォトマスク(別名レチクルと
も呼ばれる)21Aは半導体チップの第1のレイアウト
パターン22と第1のレイアウトパターンを面上で18
0度回転させた第2のレイアウトパターン23を備えて
いる。各レイアウトパターン22、23はDRAM領域
のレイアウトパターン24とロジック領域のレイアウト
パターン25を有している。図2の(a)のようにDR
AM領域24とロジック領域25が図において、縦の中
心線の左右に配置されるレイアウトパターンでは、第1
のレイアウトパターン22とそれを180度回転させた
第2のレイアウトパターン23をフォトマスク21Aの
上下に配置すれば、DRAM領域24とロジック領域2
5を、ウエハー1上に市松模様に転写することが出来
る。
の平面図である。21はフォトマスク(別名レチクルと
も呼ばれる)21Aは半導体チップの第1のレイアウト
パターン22と第1のレイアウトパターンを面上で18
0度回転させた第2のレイアウトパターン23を備えて
いる。各レイアウトパターン22、23はDRAM領域
のレイアウトパターン24とロジック領域のレイアウト
パターン25を有している。図2の(a)のようにDR
AM領域24とロジック領域25が図において、縦の中
心線の左右に配置されるレイアウトパターンでは、第1
のレイアウトパターン22とそれを180度回転させた
第2のレイアウトパターン23をフォトマスク21Aの
上下に配置すれば、DRAM領域24とロジック領域2
5を、ウエハー1上に市松模様に転写することが出来
る。
【0019】次に、図2の(b)にDRAM領域24の
マスクパターンとロジック領域25のマスクパターンを
図の横方向の中心線の上下に配置した場合について例示
する。同図において、フォトマスク21Bは、DRAM
領域のレイアウトパターン24とロジック領域のレイア
ウトパターン25を備えている。半導体チップの第1の
レイアウトパターン26と第1のレイアウトパターン2
6を面上で180度回転させた第2のレイアウトパター
ン27は図の横方向に並べて配置されている。図2の
(b)のようにDRAM領域24とロジック領域25が
上下に配置されるレイアウトパターンでは、第1のレイ
アウトパターン26とそれを180度回転させた第2の
レイアウトパターン27をフォトマスクの左右方向に配
置すれば、DRAM領域24とロジック領域25を、ウ
エハー上1に市松模様に転写することが出来る。
マスクパターンとロジック領域25のマスクパターンを
図の横方向の中心線の上下に配置した場合について例示
する。同図において、フォトマスク21Bは、DRAM
領域のレイアウトパターン24とロジック領域のレイア
ウトパターン25を備えている。半導体チップの第1の
レイアウトパターン26と第1のレイアウトパターン2
6を面上で180度回転させた第2のレイアウトパター
ン27は図の横方向に並べて配置されている。図2の
(b)のようにDRAM領域24とロジック領域25が
上下に配置されるレイアウトパターンでは、第1のレイ
アウトパターン26とそれを180度回転させた第2の
レイアウトパターン27をフォトマスクの左右方向に配
置すれば、DRAM領域24とロジック領域25を、ウ
エハー上1に市松模様に転写することが出来る。
【0020】なお、図2の(a)及び(b)では、フォ
トマスク21A及び21Bの上に半導体チップ2個分の
レイアウトパターン22、23及び26、27を搭載し
た場合しか例示していないが、半導体チップがフォトマ
スクに比べて十分小さければ、4個分、8個分、あるい
はそれ以上のレイアウトパターンを搭載することも当然
可能である。
トマスク21A及び21Bの上に半導体チップ2個分の
レイアウトパターン22、23及び26、27を搭載し
た場合しか例示していないが、半導体チップがフォトマ
スクに比べて十分小さければ、4個分、8個分、あるい
はそれ以上のレイアウトパターンを搭載することも当然
可能である。
【0021】《第3の実施形態》次に、この発明の半導
体装置の製造方法における第3の実施の形態について、
図3を参照しながら説明する。
体装置の製造方法における第3の実施の形態について、
図3を参照しながら説明する。
【0022】図3はこの発明の、半導体装置の製造方法
の第3の実施形態を説明するための工程順序を示す平面
図である。図3の(a)および(b)はフォトマスク2
1の平面図である。フォトマスク21は、半導体チップ
のレイアウトパターン22を有する。各レイアウトパタ
ーン22は、DRAM領域24のレイアウトパターン、
ロジック領域25のレイアウトパターンを有している。
半導体ウエハーは、半導体チップのレイアウトパターン
の転写パターン28、28’、29が形成されている。
5はノッチである。図3は半導体のチップサイズが大き
くてフォトマスク21上に、1個のチップ分のレイアウ
トパターン22しか形成できない場合に、図1に示した
半導体ウエハーを製造する方法を示している。
の第3の実施形態を説明するための工程順序を示す平面
図である。図3の(a)および(b)はフォトマスク2
1の平面図である。フォトマスク21は、半導体チップ
のレイアウトパターン22を有する。各レイアウトパタ
ーン22は、DRAM領域24のレイアウトパターン、
ロジック領域25のレイアウトパターンを有している。
半導体ウエハーは、半導体チップのレイアウトパターン
の転写パターン28、28’、29が形成されている。
5はノッチである。図3は半導体のチップサイズが大き
くてフォトマスク21上に、1個のチップ分のレイアウ
トパターン22しか形成できない場合に、図1に示した
半導体ウエハーを製造する方法を示している。
【0023】まず、図3の(c)に示す半導体ウエハー
1上にフォトレジストを通常の方法で塗布する。次に縮
小投影露光装置(通称ステッパー図示省略)でフォトマ
スク21を用いて、ウエハー1上に転写パターン28を
形成する。フォトマスク21上でDRAM領域24とロ
ジック領域25が左右、つまり図中のX方向に並んで配
置されているので、まず転写パターンをX方向に順次形
成し、次にY方向に半導体チップのY方向の辺の寸法分
だけ未焼付領域が残るように隔てた位置に移動(この移
動を以後スキップと称する。)してから、X方向の転写
を続ける。この操作をウエハー1の全面について行う。
1上にフォトレジストを通常の方法で塗布する。次に縮
小投影露光装置(通称ステッパー図示省略)でフォトマ
スク21を用いて、ウエハー1上に転写パターン28を
形成する。フォトマスク21上でDRAM領域24とロ
ジック領域25が左右、つまり図中のX方向に並んで配
置されているので、まず転写パターンをX方向に順次形
成し、次にY方向に半導体チップのY方向の辺の寸法分
だけ未焼付領域が残るように隔てた位置に移動(この移
動を以後スキップと称する。)してから、X方向の転写
を続ける。この操作をウエハー1の全面について行う。
【0024】次に、図3の(d)に示すように、半導体
ウエハー1を180度回転させた後、同じフォトマスク
21にて、図3の(c)でスキップした際の未転写の領
域に転写パターン29を同様の方法で形成する。こうす
ることで、先に形成した転写パターン28の反転パター
ン28’と後で形成した転写パターン29とで、DRA
M領域24とロジック領域25を半導体ウエハー1上に
市松模様状に形成することが出来る。
ウエハー1を180度回転させた後、同じフォトマスク
21にて、図3の(c)でスキップした際の未転写の領
域に転写パターン29を同様の方法で形成する。こうす
ることで、先に形成した転写パターン28の反転パター
ン28’と後で形成した転写パターン29とで、DRA
M領域24とロジック領域25を半導体ウエハー1上に
市松模様状に形成することが出来る。
【0025】なお、図3の(c)、(d)では正のX方
向に転写パターン形成が進むように矢印で示している
が、正負どちらの方向に進行しても問題はない。また、
スキップするときも、斜め方向ではなく、Y方向に平行
にスキップしても一向に差し支えないのは明らかであ
る。さらに、図3の(a)、(b)ではDRAM領域2
6とロジック領域25が左右に配置される場合について
のみふれたが、上下に配置される場合にも本発明が有効
であることは明らかである。
向に転写パターン形成が進むように矢印で示している
が、正負どちらの方向に進行しても問題はない。また、
スキップするときも、斜め方向ではなく、Y方向に平行
にスキップしても一向に差し支えないのは明らかであ
る。さらに、図3の(a)、(b)ではDRAM領域2
6とロジック領域25が左右に配置される場合について
のみふれたが、上下に配置される場合にも本発明が有効
であることは明らかである。
【0026】《第4の実施形態》次に、この発明の半導
体装置の製造方法における第4の実施の形態について、
図4を参照しながら説明する。
体装置の製造方法における第4の実施の形態について、
図4を参照しながら説明する。
【0027】図4はこの発明の、半導体装置の製造方法
の第4の実施形態を説明するための工程順序を示す平面
図である。フォトマスク21及び27はそれぞれ半導体
チップのレイアウトパターン22、30を有する。各レ
イアウトパターン22、30は、DRAM領域24のレ
イアウトパターンとロジック領域25のレイアウトパタ
ーンを有する。半導体ウエハー1上には半導体チップの
レイアウトパターンの転写パターン28、31が形成さ
れる。図4は図3と同様、半導体のチップサイズが大き
くてフォトマスク21、27上に、1個のチップ分のレ
イアウトパターンしか形成できない場合に、図1に示し
た半導体ウエハーを製造する方法を示している。
の第4の実施形態を説明するための工程順序を示す平面
図である。フォトマスク21及び27はそれぞれ半導体
チップのレイアウトパターン22、30を有する。各レ
イアウトパターン22、30は、DRAM領域24のレ
イアウトパターンとロジック領域25のレイアウトパタ
ーンを有する。半導体ウエハー1上には半導体チップの
レイアウトパターンの転写パターン28、31が形成さ
れる。図4は図3と同様、半導体のチップサイズが大き
くてフォトマスク21、27上に、1個のチップ分のレ
イアウトパターンしか形成できない場合に、図1に示し
た半導体ウエハーを製造する方法を示している。
【0028】まず、図4の(c)に示す半導体ウエハー
1上にフォトレジストを通常の方法で塗布する。次に縮
小投影露光装置(通称ステッパー図示省略)でフォトマ
スク21を用いて、ウエハー上に転写パターン28を形
成する。フォトマスク21上でDRAM領域24とロジ
ック領域25が左右、つまり図中のX方向に並んで配置
されているので、まず転写パターンをX方向に順次形成
し、次にY方向に半導体チップのY方向の辺の寸法分だ
け未焼付領域が残るようにしてから、X方向の転写を続
ける。この操作をウエハー1の全面について繰り返す。
1上にフォトレジストを通常の方法で塗布する。次に縮
小投影露光装置(通称ステッパー図示省略)でフォトマ
スク21を用いて、ウエハー上に転写パターン28を形
成する。フォトマスク21上でDRAM領域24とロジ
ック領域25が左右、つまり図中のX方向に並んで配置
されているので、まず転写パターンをX方向に順次形成
し、次にY方向に半導体チップのY方向の辺の寸法分だ
け未焼付領域が残るようにしてから、X方向の転写を続
ける。この操作をウエハー1の全面について繰り返す。
【0029】次に、図4の(b)に示す、半導体チップ
のレイアウトパターン22を面上で180度回転させた
レイアウトパターン30が描かれたフォトマスク27を
用いて、図4の(1c)でスキップした際の未転写の領
域に転写パターン31を同様の方法で形成する。こうす
ることで、先に形成した転写パターン28と後で形成し
た転写パターン31とで、DRAM領域24とロジック
領域25を半導体ウエハー1上に市松模様状に形成する
ことが出来る。
のレイアウトパターン22を面上で180度回転させた
レイアウトパターン30が描かれたフォトマスク27を
用いて、図4の(1c)でスキップした際の未転写の領
域に転写パターン31を同様の方法で形成する。こうす
ることで、先に形成した転写パターン28と後で形成し
た転写パターン31とで、DRAM領域24とロジック
領域25を半導体ウエハー1上に市松模様状に形成する
ことが出来る。
【0030】なお、図4の(c)、(d)では正のX方
向に転写パターン形成が進むように矢印で示している
が、正負どちらの方向に進行しても問題はない。また、
スキップするときも、斜め方向ではなく、Y方向に平行
にスキップしても一向に差し支えないのは明らかであ
る。また、図4の(a)、(b)ではDRAM領域24
とロジック領域25が図において左右に配置される場合
についてのみふれたが、上下に配置される場合にも本発
明が有効であることは明らかである。さらに、図4の
(b)では反転したレイアウトパターンの場合について
示しているが、図4の(a)のフォトマスクを縮小投影
露光装置に180度回転させた状態でセットしても同様
のことが実現できるのは明らかである。
向に転写パターン形成が進むように矢印で示している
が、正負どちらの方向に進行しても問題はない。また、
スキップするときも、斜め方向ではなく、Y方向に平行
にスキップしても一向に差し支えないのは明らかであ
る。また、図4の(a)、(b)ではDRAM領域24
とロジック領域25が図において左右に配置される場合
についてのみふれたが、上下に配置される場合にも本発
明が有効であることは明らかである。さらに、図4の
(b)では反転したレイアウトパターンの場合について
示しているが、図4の(a)のフォトマスクを縮小投影
露光装置に180度回転させた状態でセットしても同様
のことが実現できるのは明らかである。
【0031】
【発明の効果】以上のように、この発明によれば、DR
AMとロジックが混載された半導体チップを、半導体ウ
エハー上にDRAM領域とロジック領域が市松模様状に
配置できるので、パターン密度の粗密や段差の高低がウ
エハー全体に均等に配分される。従ってこれらの影響に
よって微細パターンの加工精度が劣化するのを大幅に抑
制できる。
AMとロジックが混載された半導体チップを、半導体ウ
エハー上にDRAM領域とロジック領域が市松模様状に
配置できるので、パターン密度の粗密や段差の高低がウ
エハー全体に均等に配分される。従ってこれらの影響に
よって微細パターンの加工精度が劣化するのを大幅に抑
制できる。
【0032】また、この発明の製造方法によれば、半導
体ウエハー上に上記の市松模様を簡便な方法で実現でき
るので、ウエハーの加工時の拡散コストを上昇させるこ
となく、パターンの高精度化により、混載チップの歩留
まり向上を達成できる。
体ウエハー上に上記の市松模様を簡便な方法で実現でき
るので、ウエハーの加工時の拡散コストを上昇させるこ
となく、パターンの高精度化により、混載チップの歩留
まり向上を達成できる。
【図1】この発明の第1の実施の形態の半導体ウエハー
の平面図
の平面図
【図2】この発明の第2の実施の形態のフォトマスクの
平面図
平面図
【図3】この発明の第3の実施の形態の半導体装置の製
造方法における工程順序を示すウエハーの平面図
造方法における工程順序を示すウエハーの平面図
【図4】この発明の第4の実施の形態の半導体装置の製
造方法における工程順序を示すウエハーの平面図
造方法における工程順序を示すウエハーの平面図
【図5】従来の方法でDRAMとロジックが混載された
半導体チップが配置された半導体ウエハーを示す平面図
半導体チップが配置された半導体ウエハーを示す平面図
【図6】DRAM領域とロジック領域のパターン密度の
差と、パターンの高さの差を説明するためのウエハーの
側面図
差と、パターンの高さの差を説明するためのウエハーの
側面図
1 半導体ウエハー 2、7 半導体チップ 3 DRAM領域 4 ロジック領域 5 ノッチ 6、8 180度反転された半導体チップ 21B、21A、27 フォトマスク 22,26 半導体チップのレイアウトパターン 24 DRAM領域のレイアウトパターン 25 ロジック領域のレイアウトパターン102 23、27、30 180度反転された半導体チップの
レイアウトパターン 28、28’、29、31 転写パターン
レイアウトパターン 28、28’、29、31 転写パターン
Claims (4)
- 【請求項1】 半導体ウエハー上に形成され、主にロジ
ック回路からなる第1の領域と主にメモリー回路からな
る第2の領域とで主要部分が構成される複数の第1の半
導体チップと、前記第1の半導体チップを前記半導体ウ
エハーの面上で180度回転させた方向をもつ複数の第
2の半導体チップとが、前記第1の領域と第2の領域が
交互に位置するように、配置されていることを特徴とす
る半導体ウエハ。 - 【請求項2】 主にロジック回路からなる第1の領域と
主にメモリー回路からなる第2の領域とで主要部分が構
成される半導体チップの少なくとも1個の第1のマスク
パターンと、前記第1のマスクをフォトマスクの面上で
180度回転させた方向をもつ少なくとも1個の第2の
マスクパターンとの前記第1の領域同士及び第2の領域
同士がフォトマスク上で交互に位置するように配置され
ていることを特徴とするフォトマスク。 - 【請求項3】 半導体ウエハー上に感光性樹脂を塗布す
る工程と前記感光性樹脂上に主にロジック回路からなる
第1の領域と主にメモリー回路からなる第2の領域とで
主要部分が構成される半導体チップのマスクパターンを
焼き付ける工程において、 前記焼き付け工程において、前記第1の領域と第2の領
域が交互に配置されるように第1の方向に焼き付けを繰
り返す第1の工程と、 前記第1の方向に直角な第2の方向へ前記半導体チップ
の第2の方向の辺長分だけ未焼付領域が残るように隔て
た位置において第1の方向に焼き付けを繰り返す第2の
工程と、 第1の工程と第2の工程をその順序で交互に行う工程
と、 前記半導体ウエハーを半導体ウエハーの面上で180度
回転させる工程と、 前記180度回転したウエハー上の未焼付領域に前記第
1の工程と第2の工程を行って前記マスクパターンを焼
き付ける工程からなることを特徴とする半導体装置の製
造方法。 - 【請求項4】 半導体ウエハー上に感光性樹脂を塗布す
る工程と、前記感光性樹脂上に主にロジック回路からな
る第1の領域と主にメモリー回路からなる第2の領域と
で主要部分が構成される半導体チップのマスクパターン
を焼き付ける工程において、 前記焼き付け工程において、前記第1の領域と第2の領
域が隣接しない第1の方向に前記のマスクパターンの焼
き付けを繰り返す第1の工程と、 前記第1の方向と直角の第2の方向へ前記半導体チップ
の第2の方向の辺長分だけ未焼付領域が残るように隔て
た位置において第1の方向に焼付けを繰り返す第2の工
程と、第1の工程と第2の工程をその順序で交互に繰り
返す工程と、 さらに前記の半導体ウエハーの未焼付領域に前記マスク
パターンを半導体ウエハーの面上で180度回転させた
マスクパターンを前記第1の工程と第2の工程を行って
焼き付ける工程からなることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8257066A JPH10107209A (ja) | 1996-09-27 | 1996-09-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8257066A JPH10107209A (ja) | 1996-09-27 | 1996-09-27 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10107209A true JPH10107209A (ja) | 1998-04-24 |
Family
ID=17301276
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8257066A Pending JPH10107209A (ja) | 1996-09-27 | 1996-09-27 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10107209A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001010069A (ja) * | 1999-07-01 | 2001-01-16 | Casio Comput Co Ltd | インクジェットプリントヘッドの製造方法 |
EP1667322A2 (en) * | 2004-12-01 | 2006-06-07 | Seiko Epson Corporation | Surface acoustic wave element and manufacturing method thereof |
-
1996
- 1996-09-27 JP JP8257066A patent/JPH10107209A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001010069A (ja) * | 1999-07-01 | 2001-01-16 | Casio Comput Co Ltd | インクジェットプリントヘッドの製造方法 |
EP1667322A2 (en) * | 2004-12-01 | 2006-06-07 | Seiko Epson Corporation | Surface acoustic wave element and manufacturing method thereof |
EP1667322A3 (en) * | 2004-12-01 | 2007-06-20 | Seiko Epson Corporation | Surface acoustic wave element and manufacturing method thereof |
US7301423B2 (en) | 2004-12-01 | 2007-11-27 | Seiko Epson Corporation | Surface acoustic wave element and manufacturing method thereof |
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