JPH10107148A - Method for designing layout, mask for exposure and semiconductor device - Google Patents
Method for designing layout, mask for exposure and semiconductor deviceInfo
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- JPH10107148A JPH10107148A JP25518396A JP25518396A JPH10107148A JP H10107148 A JPH10107148 A JP H10107148A JP 25518396 A JP25518396 A JP 25518396A JP 25518396 A JP25518396 A JP 25518396A JP H10107148 A JPH10107148 A JP H10107148A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体基板上のメ
タル配線層のレイアウト設計方法並びにこれを用いて形
成された露光用マスク及び半導体装置に関する。The present invention relates to a layout design method of a metal wiring layer on a semiconductor substrate, an exposure mask formed using the same, and a semiconductor device.
【０００２】[0002]
【従来の技術】半導体に形成される配線の微細化が進
み、配線の幅に対する高さが大きくなって、メタル配線
層の上の絶縁層表面の凹凸が著しくなっている。この凹
凸による上層の配線の断線を防止するため、レイアウト
設計において、表面平坦化用のダミーメタルパターンが
メタル配線層に自動配置されている。2. Description of the Related Art As wirings formed on semiconductors become finer, the height of the wirings relative to the widths of the wirings increases, and the surface of the insulating layer on the metal wiring layers becomes significantly uneven. In order to prevent disconnection of the upper layer wiring due to the unevenness, a dummy metal pattern for flattening the surface is automatically arranged in the metal wiring layer in the layout design.
【０００３】図５は、従来法でレイアウト設計されたメ
タルパターンを、下方のＭＯＳ容量素子郡のポリシリコ
ン電極パターンと重ね合わせて示す。このメタルパター
ンは、第１メタル配線層に形成されたものである。複数
のＭＯＳ容量素子１０は、互いに形状及びサイズが等し
く、所定領域内に等間隔で２次元的に配置されている。
１１は、ＭＯＳ容量素子１０のポリシリコン電極パター
ンである。[0005] FIG. 5 shows a metal pattern designed by layout according to a conventional method, superimposed on a polysilicon electrode pattern of a group of MOS capacitors below. This metal pattern is formed on the first metal wiring layer. The plurality of MOS capacitance elements 10 have the same shape and size, and are two-dimensionally arranged at equal intervals in a predetermined area.
Reference numeral 11 denotes a polysilicon electrode pattern of the MOS capacitance element 10.
【０００４】メタルパターンのレイアウト設計は、以下
の手順で行われていた。 （１）同一矩形のダミーメタルパターン３０を等間隔で
全面的に配置する。 （２）メタル配線パターン２０や２１等を配置し、メタ
ル配線パターン及びその周囲部と重なったダミーメタル
パターンの部分を、デザインルールを満たすように削除
する。The layout design of a metal pattern has been performed in the following procedure. (1) Dummy metal patterns 30 of the same rectangle are arranged at equal intervals over the entire surface. (2) The metal wiring patterns 20 and 21 are arranged, and a portion of the metal wiring pattern and a dummy metal pattern overlapping with a peripheral portion thereof are deleted so as to satisfy the design rule.
【０００５】例えば、ダミーメタルパターン３１及び３
２は、メタル配線パターン２０とメタル配線パターン２
１との関係で工程（２）により元のダミーメタルパター
ンの一部が削除されたものであり、ダミーメタルパター
ン３３は、メタル配線パターン２１との関係で同様に、
その一部が削除されたものである。図５では、ポリシリ
コン電極パターン１１とメタル配線パターンとの間を接
続するためのスルーホール、及び、ポリシリコン電極パ
ターン１１と対になった不図示の電極とメタル配線パタ
ーンとの間を接続するためのスルーホールが、図示され
ておらず、このスルーホールも考慮してダミーメタルパ
ターンの上記削除が行われている。For example, dummy metal patterns 31 and 3
2 is a metal wiring pattern 20 and a metal wiring pattern 2
In step (2), a part of the original dummy metal pattern is deleted in relation to 1, and the dummy metal pattern 33 is similarly
Some of them have been deleted. In FIG. 5, a through hole for connecting between the polysilicon electrode pattern 11 and the metal wiring pattern and a connection between an electrode (not shown) paired with the polysilicon electrode pattern 11 and the metal wiring pattern are provided. Are not shown in the figure, and the above-described deletion of the dummy metal pattern is performed in consideration of the through holes.
【０００６】このような方法によれば、メタル配線パタ
ーンの配置によらず、第１メタル配線層の上の絶縁層表
面を平坦化するためのダミーメタルパターンを、自動的
に配置することができる。According to such a method, a dummy metal pattern for flattening the surface of the insulating layer on the first metal wiring layer can be automatically arranged regardless of the arrangement of the metal wiring patterns. .
【０００７】[0007]
【発明が解決しようとする課題】しかし、メタル配線パ
ターン付近のダミーメタルパターンの一部削除により、
各ＭＯＳ容量素子１０の上方には異なるダミーメタルパ
ターンが配置され、各ＭＯＳ容量素子１０に付加される
浮遊容量が異なる。このため、容量比が１からずれ、複
数の同一容量を用いた逐次比較型Ａ／Ｄ変換器のような
回路の出力精度が低下する。回路素子が微細化されるほ
ど容量比が１からずれ易く、出力精度の低下が問題にな
る。However, due to the partial deletion of the dummy metal pattern near the metal wiring pattern,
Different dummy metal patterns are arranged above each MOS capacitance element 10, and the stray capacitance added to each MOS capacitance element 10 is different. For this reason, the capacitance ratio deviates from 1, and the output accuracy of a circuit such as a successive approximation A / D converter using a plurality of the same capacitors is reduced. As the circuit element is miniaturized, the capacitance ratio is likely to deviate from 1, and the output accuracy is reduced.
【０００８】本発明の目的は、このような問題点に鑑
み、複数の同一容量素子の浮遊容量をより一定化するこ
とが可能なレイアウト設計方法、露光用マスク及び半導
体装置を提供することにある。An object of the present invention is to provide a layout design method, an exposure mask, and a semiconductor device that can stabilize the stray capacitance of a plurality of identical capacitive elements in view of such problems. .
【０００９】[0009]
【課題を解決するための手段及びその作用効果】第１発
明では、半導体基板上の所定配線層の、表面平坦化用ダ
ミーパターンを含むパターンをレイアウト設計するレイ
アウト設計方法において、（１）容量が互いに等しい複
数の容量素子の電極パターン上の領域について、第１ダ
ミーパターンが各容量素子について互いに同一になるよ
うに該第１ダミーパターンを配置する。According to a first aspect of the present invention, there is provided a layout design method for layout-designing a pattern including a dummy pattern for planarizing a surface of a predetermined wiring layer on a semiconductor substrate. The first dummy patterns are arranged such that the first dummy patterns are the same for each of the capacitance elements in the regions on the electrode patterns of the plurality of capacitance elements that are equal to each other.
【００１０】この第１発明によれば、容量が互いに等し
い複数の容量素子の電極パターン上の第１ダミーパター
ンが互いに等しくなるので、複数の同一容量素子の浮遊
容量をより一定化することができるという効果を奏す
る。第１発明の第１態様では、上記工程（１）の次に、
（２）残りの領域について、第２ダミーパターンを規則
的に一様に配置し、（３）配線パターンを配置し、該配
線パターン及びその周囲部と重なった該第２ダミーパタ
ーンの部分を、デザインルールを満たすように削除す
る。According to the first aspect, the first dummy patterns on the electrode patterns of the plurality of capacitance elements having the same capacitance are equal to each other, so that the stray capacitances of the plurality of same capacitance elements can be more constant. This has the effect. In the first aspect of the first invention, following the above step (1),
(2) For the remaining area, the second dummy patterns are regularly and uniformly arranged. (3) The wiring patterns are arranged. Delete to satisfy design rules.
【００１１】この第１態様によれば、全領域について、
配線パターンの上方の膜表面を平坦化することができる
という効果を奏する。第２発明では、半導体基板上の所
定配線層の、表面平坦化用ダミーパターンを含むパター
ンをレイアウト設計するレイアウト設計方法において、
（２）残りの領域について、ダミーパターンを規則的に
一様に配置し、（３）配線パターンを配置し、該配線パ
ターン及びその周囲部と重なった該ダミーパターンの部
分を、デザインルールを満たすように削除する。According to the first aspect, for all regions,
This has the effect that the film surface above the wiring pattern can be flattened. According to a second aspect, in a layout design method for laying out a pattern of a predetermined wiring layer on a semiconductor substrate including a dummy pattern for surface flattening,
(2) Dummy patterns are regularly and uniformly arranged in the remaining area, and (3) Wiring patterns are arranged. The dummy pattern overlapping the wiring pattern and its surroundings satisfies the design rule. To remove.
【００１２】この第２発明によれば、容量が互いに等し
い複数の容量素子の電極パターン上にダミーパターンが
配置されないので、複数の同一容量素子の浮遊容量をよ
り一定化することができ、かつ、残りの領域について従
来同様に上記平坦化が達成されるという効果を奏する。
第３発明の露光用マスクでは、上記いずれかの方法を用
いて設計されたパターンが基板に形成されている。According to the second aspect of the present invention, since no dummy pattern is arranged on the electrode patterns of the plurality of capacitance elements having the same capacitance, the stray capacitances of the plurality of identical capacitance elements can be made more constant, and There is an effect that the above-described flattening is achieved in the remaining region as in the related art.
In the exposure mask of the third invention, a pattern designed using any one of the above methods is formed on the substrate.
【００１３】この第３発明を用いれば、次の第４発明の
半導体装置を製造することができるという効果を奏す
る。第４発明の半導体装置では、上記いずれかの方法を
用いて設計されたパターンが半導体基板上の所定配線層
に形成されている。この第４発明によれば、半導体装置
の出力精度が向上するという効果を奏する。The use of the third invention has the effect that the following semiconductor device of the fourth invention can be manufactured. In a semiconductor device according to a fourth aspect of the present invention, a pattern designed using any one of the above methods is formed on a predetermined wiring layer on a semiconductor substrate. According to the fourth aspect, there is an effect that the output accuracy of the semiconductor device is improved.
【００１４】第４発明の第１態様では、上記複数の容量
素子の各々の一端が比較回路の入力端に接続されている
逐次比較型Ａ／Ｄ変換器を有する。この第３態様によれ
ば、逐次比較型Ａ／Ｄ変換器の変換精度が向上するとい
う効果を奏する。According to a first aspect of the fourth invention, there is provided a successive approximation A / D converter in which one end of each of the plurality of capacitance elements is connected to an input end of a comparison circuit. According to the third aspect, there is an effect that the conversion accuracy of the successive approximation type A / D converter is improved.
【００１５】[0015]
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図４は、互いに等しい容量の素子を複
数用いた回路例としての逐次比較型Ａ／Ｄ変換器を示
す。Embodiments of the present invention will be described below with reference to the drawings. [First Embodiment] FIG. 4 shows a successive approximation A / D converter as an example of a circuit using a plurality of elements having the same capacitance.
【００１６】変換対象の入力電圧Ｖｉは、転送ゲート４
０〜４３を介してそれぞれ容量素子５０〜５３の一端に
供給される。容量素子５２は容量素子５２１と容量素子
５２２とが並列接続され、容量素子５３は容量素子５３
１〜５３４が並列接続されて構成されている。容量素子
５０、５１、５２１、５２２及び５３１〜５３４は、容
量が互いに等しい。容量素子５０〜５３について、図４
の下方から上方へ容量を累積加算した値の比は、１：
２：４：８となる。The input voltage Vi to be converted is applied to the transfer gate 4
The signals are supplied to one ends of the capacitance elements 50 to 53 via 0 to 43, respectively. The capacitance element 52 includes a capacitance element 521 and a capacitance element 522 connected in parallel.
1 to 534 are connected in parallel. The capacitors 50, 51, 521, 522, and 531 to 534 have the same capacitance. FIG. 4 shows the capacitance elements 50 to 53.
The ratio of the value obtained by cumulatively adding the capacity from below to above is 1:
2: 4: 8.
【００１７】転送ゲート４０〜４３はいずれもｐＭＯＳ
トランジスタとｎＭＯＳトランジスタとが並列接続され
た構成であり、ｐＭＯＳトランジスタ及びｎＭＯＳトラ
ンジスタのゲートにそれぞれ逐次比較制御回路５４から
クロックφ及びその論理値を反転したクロック＊φが供
給される。逐次比較制御回路５４は、４ビットのレジス
タ５５に、入力電圧Ｖｉに相当する値と比較される値Ｄ
３〜Ｄ０を設定する。レジスタ５５の出力Ｄ３〜Ｄ０は
それぞれ、転送ゲート６０〜６３を介して容量素子５０
〜５３の一端に供給される。転送ゲート６０〜６３は、
転送ゲート４０〜４３と同様に構成され、そのｐＭＯＳ
トランジスタ及びｎＭＯＳトランジスタのゲートにそれ
ぞれ逐次比較制御回路５４からクロック＊φ及びφが供
給される。The transfer gates 40 to 43 are all pMOS
In this configuration, a transistor and an nMOS transistor are connected in parallel, and a clock φ and a clock * φ whose logic value is inverted are supplied from the successive approximation control circuit 54 to the gates of the pMOS transistor and the nMOS transistor, respectively. The successive approximation control circuit 54 stores, in a 4-bit register 55, a value D to be compared with a value corresponding to the input voltage Vi.
3 to D0 are set. Outputs D3 to D0 of the register 55 are respectively transferred through the transfer gates 60 to 63 to the capacitive element 50.
To 53 are supplied to one end. The transfer gates 60 to 63
It is configured similarly to the transfer gates 40 to 43, and its pMOS
Clocks * φ and φ are supplied from the successive approximation control circuit 54 to the gates of the transistor and the nMOS transistor, respectively.
【００１８】容量素子５０〜５３の他端はいずれも、比
較回路７０の入力端に接続されている。比較回路７０
は、インバータ７１に、スイッチ素子としてのｎＭＯＳ
トランジスタ７２が並列接続され、ｎＭＯＳトランジス
タ７２のゲートに逐次比較制御回路５４からのクロック
φが供給される。比較回路７０は、ｎＭＯＳトランジス
タ７２がオンのとき、インバータ７１の入力端と出力端
の電位が互いに等しいＶＣＣ／２となり、この状態から
ｎＭＯＳトランジスタ７２をオフにした時に、インバー
タ７１の入力電位がＶＣＣ／２から上方又は下方にわず
か変化すると、入力電位が０Ｖ又は電源電位ＶＣＣ、例
えば３Ｖまで高速に反転増幅される。比較回路７０の出
力は、逐次比較制御回路５４に供給される。The other ends of the capacitors 50 to 53 are all connected to the input terminal of the comparison circuit 70. Comparison circuit 70
Indicates that an inverter 71 has an nMOS as a switch element.
Transistor 72 is connected in parallel, and clock φ from successive approximation control circuit 54 is supplied to the gate of nMOS transistor 72. When the nMOS transistor 72 is turned on, the comparison circuit 70 sets the input potential and the output end of the inverter 71 to VCC / 2 which are equal to each other. When the nMOS transistor 72 is turned off from this state, the input potential of the inverter 71 becomes VCC When the voltage slightly changes from / 2 upward or downward, the input potential is inverted and amplified to 0 V or the power supply potential VCC, for example, 3 V at high speed. The output of the comparison circuit 70 is supplied to the successive approximation control circuit 54.
【００１９】次に、上記構成の逐次比較型Ａ／Ｄ変換器
の変換動作を説明する。 （ａ）Ｄ２〜Ｄ０がいずれも‘０’にされ、Ｄ３が
‘１’にされる。クロックφが高レベルになり、転送ゲ
ート４０〜４３及びｎＭＯＳトランジスタ７２がオン、
転送ゲート６０〜６３がオフになって、入力電圧Ｖｉが
容量素子５０〜５３の一端に供給される。インバータ７
１の入出力電位は、ＶＣＣ／２になる。Next, the conversion operation of the successive approximation A / D converter having the above configuration will be described. (A) D2 to D0 are all set to '0', and D3 is set to '1'. Clock φ goes high, transfer gates 40-43 and nMOS transistor 72 turn on,
The transfer gates 60 to 63 are turned off, and the input voltage Vi is supplied to one ends of the capacitance elements 50 to 53. Inverter 7
The input / output potential of 1 becomes VCC / 2.
【００２０】（ｂ）クロックφが低レベルになり、転送
ゲート４０〜４３及びｎＭＯＳトランジスタ７２がオ
フ、転送ゲート６０〜６３がオンになって、０Ｖが容量
素子５０〜５２の一端に供給され、電位ＶＣＣが容量素
子５３の一端に供給される。インバータ７１は高入力イ
ンピーダンスであるので、ｎＭＯＳトランジスタ７２が
オフになると、インバータ７１の入力電位は、上記
（ａ）の定常状態で容量素子５０〜５３に蓄積されてい
る電荷の合計量からの変化に応じて変化する。すなわ
ち、インバータ７１の入力電位は、ＶＣＣ／２から、
（４／８）（ＶＣＣ−Ｖｉ）＋（２／８）（０−Ｖｉ）
＋（１／８）（０−Ｖｉ）＋（１／８）（０−Ｖｉ）＝
ＶＣＣ／２−Ｖｉだけ変化する。従って、インバータ７
１の出力電位は、ＶＣＣ／２＞Ｖｉであれば高レベル、
ＶＣＣ／２＜Ｖｉであれば低レベルとなる。(B) The clock φ goes low, the transfer gates 40 to 43 and the nMOS transistor 72 are turned off, the transfer gates 60 to 63 are turned on, and 0 V is supplied to one ends of the capacitive elements 50 to 52. The potential VCC is supplied to one end of the capacitor 53. Since the inverter 71 has a high input impedance, when the nMOS transistor 72 is turned off, the input potential of the inverter 71 changes from the total amount of charges accumulated in the capacitors 50 to 53 in the steady state of (a). It changes according to. That is, the input potential of the inverter 71 changes from VCC / 2 to
(4/8) (VCC-Vi) + (2/8) (0-Vi)
+ (1/8) (0-Vi) + (1/8) (0-Vi) =
It changes by VCC / 2−Vi. Therefore, the inverter 7
1 is high level if VCC / 2> Vi,
If VCC / 2 <Vi, the level is low.
【００２１】逐次比較制御回路５４は、インバータ７１
の出力が高レベルであればレジスタ５５のＤ３を‘０’
に戻す。以下、Ｄ２、Ｄ１、Ｄ０が順に‘１’にされ、
その各々について以上の（ａ）及び（ｂ）と同様な処理
が行われる。上記のような互いに等しい容量素子を備え
た半導体装置のマスクのレイアウト設計は、図１（Ａ）
に示す方法で行われる。The successive approximation control circuit 54 includes an inverter 71
Is high, D3 of register 55 is set to '0'.
Return to Hereinafter, D2, D1, and D0 are sequentially set to “1”,
The same processing as the above (a) and (b) is performed for each of them. The layout design of the mask of the semiconductor device having the above-described capacitance elements is shown in FIG.
This is performed in the following manner.
【００２２】図２は、図１（Ａ）の方法でレイアウトさ
れたメタルパターンを、下方のＭＯＳ容量素子郡のポリ
シリコン電極パターンと重ね合わせて示す。図２中、白
ぬきパターンはメタル配線パターンであり、ハッチング
が施されたパターンはダミーメタルパターンであり、ド
ットが施されたパターンはＭＯＳ容量素子のポリシリコ
ン電極パターン１１である。FIG. 2 shows a metal pattern laid out by the method of FIG. 1A, superimposed on a polysilicon electrode pattern of a group of MOS capacitors below. In FIG. 2, the white pattern is a metal wiring pattern, the hatched pattern is a dummy metal pattern, and the dotted pattern is the polysilicon electrode pattern 11 of the MOS capacitor.
【００２３】図２では、図５と同様に、ポリシリコン電
極パターン１１とメタル配線パターンとの間を接続する
ためのスルーホール、及び、ポリシリコン電極パターン
１１と対になった不図示の電極とメタル配線パターンと
の間を接続するためのスルーホールが、図示されていな
い。図３は、図２を半導装置とみなした場合における、
図２中のＩＩＩ−ＩＩＩ線に沿った拡大断面図である。
簡単化のために、図３では図２のパターンに対応する要
素に図２と同一の符号を付している。In FIG. 2, as in FIG. 5, a through hole for connecting between the polysilicon electrode pattern 11 and the metal wiring pattern, and an electrode (not shown) paired with the polysilicon electrode pattern 11 are formed. A through hole for connecting to a metal wiring pattern is not shown. FIG. 3 shows a case where FIG. 2 is regarded as a semiconductor device.
FIG. 3 is an enlarged sectional view taken along line III-III in FIG. 2.
For simplicity, in FIG. 3, elements corresponding to the patterns in FIG. 2 are given the same reference numerals as in FIG.
【００２４】ＭＯＳ容量素子１０のポリシリコン電極１
１の上方に、絶縁膜を介しメタル配線２１が、ポリシリ
コン電極１１の中央線に沿って紙面垂直方向に配置され
ている。メタル配線２１の両側かつポリシリコン電極１
１の上方に（略上方であれば可）、互いに同一形状のダ
ミーメタル３４及び３５が配置されている。ダミーメタ
ル３４及び３５の側方にはそれぞれ、メタル配線２１に
平行にメタル配線２２及び２３が配置されている。これ
らメタル配線２１〜２３及びダミーメタル３４、３５の
上方には、絶縁膜を介してメタル配線３９が、図３左右
方向に延在している。このダミーメタル３４及び３５の
配置により、その上方の絶縁膜表面が平坦化され、第２
メタル配線層のメタル配線３９の断線が防止される。図
３中、３６は半導体基板、３７はゲート酸化膜、３８は
フィールド酸化膜である。Polysilicon electrode 1 of MOS capacitance element 10
Above 1, a metal wiring 21 is arranged in a direction perpendicular to the paper along a center line of the polysilicon electrode 11 via an insulating film. Polysilicon electrode 1 on both sides of metal wiring 21
Dummy metals 34 and 35 having the same shape as each other are disposed above (may be substantially above) 1. Metal wirings 22 and 23 are arranged on the sides of the dummy metals 34 and 35 in parallel with the metal wiring 21, respectively. Above these metal wires 21 to 23 and dummy metals 34 and 35, metal wires 39 extend in the left-right direction of FIG. 3 via an insulating film. Due to the arrangement of the dummy metals 34 and 35, the surface of the insulating film thereabove is flattened, and the second
Disconnection of the metal wiring 39 of the metal wiring layer is prevented. In FIG. 3, reference numeral 36 denotes a semiconductor substrate, 37 denotes a gate oxide film, and 38 denotes a field oxide film.
【００２５】次に、図１（Ａ）を参照して、第１メタル
配線層に形成されるメタルパターンのレイアウト設計方
法を説明する。以下、括弧内の符号は、図１中のステッ
プ識別符号である。 （Ｓ１）容量が互いに等しい複数の容量素子の電極パタ
ーン上の領域について、後のステップＳ３で一部が削除
されないように且つダミーメタルパターンが各容量素子
について互いに同一になるように、ダミーメタルパター
ンを配置する。Next, with reference to FIG. 1A, a layout design method of a metal pattern formed on the first metal wiring layer will be described. Hereinafter, reference numerals in parentheses are step identification codes in FIG. (S1) In the regions on the electrode patterns of the plurality of capacitance elements having the same capacitance, the dummy metal patterns are formed so that a part thereof is not deleted in a later step S3 and the dummy metal patterns are the same for each capacitance element. Place.
【００２６】（Ｓ２）残りの領域について、図５のダミ
ーメタルパターン３０のような形のダミーメタルパター
ンを、互いに直角な２方向に等間隔で配置する。ダミー
メタルパターンのサイズは、大きいほど上記平坦化がよ
くなるが、データ処理の高速化上、次のステップＳ３で
全てのダミーメタルパターンの各々について一部が削除
されないような程度の大きさであることが好ましい。(S2) In the remaining area, dummy metal patterns having a shape like the dummy metal pattern 30 in FIG. 5 are arranged at equal intervals in two directions perpendicular to each other. The larger the size of the dummy metal pattern, the better the above-mentioned flattening becomes. However, in order to speed up the data processing, the size of the dummy metal pattern should be such that all of the dummy metal patterns are not partially deleted in the next step S3. Is preferred.
【００２７】（Ｓ３）ステップＳ１の領域を含む全領域
について、メタル配線パターンを配置し、メタル配線パ
ターン及びその周囲部と重なったダミーメタルパターン
の部分を、デザインルールを満たすように削除する。こ
のようにメタルパターンをレイアウト設計すれば、容量
が互いに等しい複数のＭＯＳ容量素子１０のポリシリコ
ン電極パターン１１上のメタルパターンが互いに等しく
なるので、このメタルパターンのＭＯＳ容量素子１０に
対する浮遊容量が各ＭＯＳ容量素子１０について互いに
同一になり、各ＭＯＳ容量素子１０の容量比がほぼ１に
なる。これにより、図４のような回路の出力精度が向上
する。(S3) A metal wiring pattern is arranged in the entire region including the region of step S1, and the metal wiring pattern and a portion of the dummy metal pattern overlapping with the peripheral portion are deleted so as to satisfy the design rule. By designing the layout of the metal patterns in this manner, the metal patterns on the polysilicon electrode patterns 11 of the plurality of MOS capacitors 10 having the same capacitance become equal to each other. The MOS capacitors 10 are identical to each other, and the capacitance ratio of each MOS capacitor 10 is substantially 1. Thereby, the output accuracy of the circuit as shown in FIG. 4 is improved.
【００２８】互いに等しい浮遊容量の出力精度に対する
影響は、例えば不図示の入力段の分圧抵抗を調整するこ
とにより除去される。 ［第２実施形態］次に、図１（Ｂ）を参照して、第２実
施形態の、第１メタル配線層に形成されるメタルパター
ンのレイアウト設計方法を説明する。The influence of the stray capacitances equal to each other on the output accuracy is eliminated by adjusting, for example, a voltage dividing resistor of an input stage (not shown). [Second Embodiment] Next, a layout design method of a metal pattern formed on a first metal wiring layer according to a second embodiment will be described with reference to FIG.
【００２９】（Ｔ１）容量が互いに等しい複数の容量素
子の電極パターン上の領域を、ダミーメタルパターン配
置禁止領域とする。すなわち、次のステップＴ２でダミ
ーメタルパターンがこの領域に配置されないようにマス
クする。 （Ｔ２）残りの領域について、上記ステップＳ２と同じ
処理を行う。 （Ｔ３）上記ステップＳ３と同じ処理を行う。(T1) A region on the electrode pattern of a plurality of capacitance elements having the same capacitance is defined as a dummy metal pattern disposition prohibited region. That is, in the next step T2, masking is performed so that the dummy metal pattern is not arranged in this region. (T2) The same processing as in step S2 is performed for the remaining area. (T3) The same processing as in step S3 is performed.
【００３０】このようにメタルパターンをレイアウト設
計すれば、容量が互いに等しい複数のＭＯＳ容量素子１
０のポリシリコン電極パターン１１上にダミーメタルパ
ターンが配置されないので、ＭＯＳ容量素子１０に対す
る浮遊容量が各ＭＯＳ容量素子１０について互いに同一
になり、各ＭＯＳ容量素子１０の容量比がほぼ１にな
る。これにより、図４のような回路の出力精度が向上す
る。マスク領域の上方の第２メタル配線層を配線禁止領
域にすれば、凹凸による断線が防止される。By designing the layout of the metal pattern in this manner, a plurality of MOS capacitance elements 1 having the same capacitance can be obtained.
Since no dummy metal pattern is arranged on the 0 polysilicon electrode pattern 11, the stray capacitance with respect to the MOS capacitor 10 becomes the same for each MOS capacitor 10, and the capacitance ratio of each MOS capacitor 10 becomes almost 1. Thereby, the output accuracy of the circuit as shown in FIG. 4 is improved. By setting the second metal wiring layer above the mask region as a wiring prohibited region, disconnection due to unevenness is prevented.
【００３１】なお、上記各実施形態において、ステップ
Ｓ２、Ｓ３、Ｔ２及びＴ３はプログラムで自動処理さ
れ、ステップＳ１及びＴ１での領域検出も自動処理され
るが（手動処理であってもよいが）、この領域は限定さ
れているので、ステップＳ１での領域検出後の処理は手
動処理であっても処理時間の増加が比較的少なく、自動
処理であっても手動処理であっても良い。In the above embodiments, steps S2, S3, T2 and T3 are automatically processed by a program, and the area detection in steps S1 and T1 is also automatically processed (although manual processing may be performed). Since this area is limited, the processing after the area detection in step S1 is either manual processing or a relatively small increase in processing time, and may be automatic processing or manual processing.
【００３２】また、本発明の適用は図４の回路に限定さ
れず、同一容量素子群を用いる全ての回路に適用可能で
ある。上記各実施形態では第１メタル配線層のレイアウ
ト設計方法を説明したが、本発明は全てのメタル配線層
のレイアウト設計方法に適用することができる。ダミー
パターン及び配線パターンは、メタルでなくてもよい。Further, the application of the present invention is not limited to the circuit of FIG. 4, but can be applied to all circuits using the same capacitance element group. In each of the above embodiments, the layout design method of the first metal wiring layer has been described, but the present invention can be applied to the layout design method of all metal wiring layers. The dummy pattern and the wiring pattern need not be metal.
【００３３】さらに、本発明のレイアウト設計方法によ
りメタルパターンが定まり、かつ、その効果は半導体装
置に現れるので、この方法を用いて設計されたパターン
が基板に形成されている露光用マスク、及び、この方法
を用いて設計されたパターンが半導体基板上の第１層メ
タル配線層に形成されている半導体装置も、本発明に含
まれる。Further, since the metal pattern is determined by the layout design method of the present invention and its effect appears in a semiconductor device, an exposure mask in which a pattern designed using this method is formed on a substrate, and The present invention also includes a semiconductor device in which a pattern designed using this method is formed in a first metal wiring layer on a semiconductor substrate.
【図１】本発明の第１及び第２の実施形態におけるメタ
ルパターンレイアウト設計方法を示す概略フローチャー
トである。FIG. 1 is a schematic flowchart showing a metal pattern layout designing method according to first and second embodiments of the present invention.
【図２】図１（Ａ）の方法でレイアウト設計されたメタ
ルパターンを、下方のＭＯＳ容量素子郡のポリシリコン
電極パターン１１と重ね合わせて示す図である。FIG. 2 is a diagram showing a metal pattern layout-designed by the method of FIG. 1A superimposed on a polysilicon electrode pattern 11 in a lower group of MOS capacitance elements.
【図３】図２を半導体装置とみなした場合における、図
２中のＩＩＩ−ＩＩＩ線に沿った拡大断面図である。FIG. 3 is an enlarged sectional view taken along line III-III in FIG. 2 when FIG. 2 is regarded as a semiconductor device;
【図４】互いに等しい容量の素子を複数用いた回路例と
しての逐次比較型Ａ／Ｄ変換器を示す図である。FIG. 4 is a diagram illustrating a successive approximation A / D converter as a circuit example using a plurality of elements having the same capacitance.
【図５】従来方でレイアウト設計されたメタルパターン
を、下方のＭＯＳ容量素子郡のポリシリコン電極パター
ン１１と重ね合わせて示す図である。FIG. 5 is a diagram showing a metal pattern that has been laid out in a conventional manner, superimposed on a polysilicon electrode pattern 11 in a lower group of MOS capacitance elements.
１０ ＭＯＳ容量素子 １１ ポリシリコン電極パターン ２０〜２３、３９ メタル配線パターン ３０〜３５ ダミーメタルパターン ４０〜４３、６０〜６３ 転送ゲート ５０〜５３、５２１、５２２、５３１〜５３４ 容量素
子DESCRIPTION OF SYMBOLS 10 MOS capacitance element 11 Polysilicon electrode pattern 20-23, 39 Metal wiring pattern 30-35 Dummy metal pattern 40-43, 60-63 Transfer gate 50-53, 521, 522, 531-534 Capacitance element
Claims (6)
化用ダミーパターンを含むパターンをレイアウト設計す
るレイアウト設計方法において、 （１）容量が互いに等しい複数の容量素子の電極パター
ン上の領域について、第１ダミーパターンが各容量素子
について互いに同一になるように該第１ダミーパターン
を配置する、 ことを特徴とするレイアウト設計方法。1. A layout design method for laying out a pattern including a dummy pattern for planarizing a surface of a predetermined wiring layer on a semiconductor substrate, wherein: (1) a region on an electrode pattern of a plurality of capacitive elements having the same capacitance; And arranging the first dummy patterns such that the first dummy patterns are the same for each capacitance element.
的に一様に配置し、 （３）配線パターンを配置し、該配線パターン及びその
周囲部と重なった該第２ダミーパターンの部分を、デザ
インルールを満たすように削除する、 ことを特徴とする請求項１記載のレイアウト設計方法。2. After the above step (1), (2) second dummy patterns are regularly and uniformly arranged in the remaining area, and (3) wiring patterns are arranged. 2. The layout design method according to claim 1, wherein a portion of the second dummy pattern overlapping a peripheral portion is deleted so as to satisfy a design rule.
化用ダミーパターンを含むパターンをレイアウト設計す
るレイアウト設計方法において、 （１）容量が互いに等しい複数の容量素子の電極パター
ン上の領域を、ダミーパターン配置禁止領域としてお
き、 （２）残りの領域について、ダミーパターンを規則的に
一様に配置し、 （３）配線パターンを配置し、該配線パターン及びその
周囲部と重なった該ダミーパターンの部分を、デザイン
ルールを満たすように削除する、 ことを特徴とするレイアウト設計方法。3. A layout design method for laying out a pattern including a dummy pattern for flattening a surface of a predetermined wiring layer on a semiconductor substrate, wherein: (1) arranging a region on an electrode pattern of a plurality of capacitive elements having equal capacitances; (2) Dummy patterns are regularly and uniformly arranged in the remaining area, (3) Wiring patterns are arranged, and the dummy pattern overlapping with the wiring pattern and its surroundings is set. A layout design method comprising: deleting a pattern portion so as to satisfy a design rule.
方法を用いて設計されたパターンが基板に形成されてい
ることを特徴とする露光用マスク。4. An exposure mask, wherein a pattern designed by using the method according to claim 1 is formed on a substrate.
方法を用いて設計されたパターンが半導体基板上の所定
配線層に形成されていることを特徴とする半導体装置。5. A semiconductor device, wherein a pattern designed by using the method according to claim 1 is formed on a predetermined wiring layer on a semiconductor substrate.
回路の入力端に接続されている逐次比較型Ａ／Ｄ変換器
を有することを特徴とする請求項５記載の半導体装置。6. The semiconductor device according to claim 5, further comprising a successive approximation type A / D converter in which one end of each of said plurality of capacitance elements is connected to an input terminal of a comparison circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25518396A JP3544799B2 (en) | 1996-09-26 | 1996-09-26 | Layout design method, exposure mask and semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP25518396A JP3544799B2 (en) | 1996-09-26 | 1996-09-26 | Layout design method, exposure mask and semiconductor device |
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| Publication Number | Publication Date |
|---|---|
| JPH10107148A true JPH10107148A (en) | 1998-04-24 |
| JP3544799B2 JP3544799B2 (en) | 2004-07-21 |
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| JP25518396A Expired - Lifetime JP3544799B2 (en) | 1996-09-26 | 1996-09-26 | Layout design method, exposure mask and semiconductor device |
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| JP (1) | JP3544799B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522007B2 (en) | 2001-06-15 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having dummy patterns for metal CMP |
-
1996
- 1996-09-26 JP JP25518396A patent/JP3544799B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522007B2 (en) | 2001-06-15 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having dummy patterns for metal CMP |
| US6784548B2 (en) | 2001-06-15 | 2004-08-31 | Renesas Technology Corp. | Semiconductor device having dummy patterns for metal CMP |
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| JP3544799B2 (en) | 2004-07-21 |
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