JPH10105672A - コンピュータ及びそれに使用する演算機能付きメモリ集積回路 - Google Patents
コンピュータ及びそれに使用する演算機能付きメモリ集積回路Info
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- JPH10105672A JPH10105672A JP8256176A JP25617696A JPH10105672A JP H10105672 A JPH10105672 A JP H10105672A JP 8256176 A JP8256176 A JP 8256176A JP 25617696 A JP25617696 A JP 25617696A JP H10105672 A JPH10105672 A JP H10105672A
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- port
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- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/122—Tiling
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/125—Frame memory handling using unified memory architecture [UMA]
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- General Engineering & Computer Science (AREA)
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 コンピュータで画像処理を行う場合におけ
る、マイクロプロセッサの処理を分散し、ボトルネック
となるマイクロプロセッサとメモリ間でやりとりするデ
ータ量を削減する。 【解決手段】 主記憶２に入出力装置５を接続するポー
トを設け、通信ポート８からのデータを主記憶に直接入
力する。主記憶内に設けた可変長符号を復号化する復号
器で、復号演算処理を行い、マイクロプロセッサの演算
量を削減する。マイクロプロセッサ１は主記憶内の画像
データをアクセスし、可変長符号復号化以外の処理を行
い、最終処理結果をディスプレイ６に表示する。
る、マイクロプロセッサの処理を分散し、ボトルネック
となるマイクロプロセッサとメモリ間でやりとりするデ
ータ量を削減する。 【解決手段】 主記憶２に入出力装置５を接続するポー
トを設け、通信ポート８からのデータを主記憶に直接入
力する。主記憶内に設けた可変長符号を復号化する復号
器で、復号演算処理を行い、マイクロプロセッサの演算
量を削減する。マイクロプロセッサ１は主記憶内の画像
データをアクセスし、可変長符号復号化以外の処理を行
い、最終処理結果をディスプレイ６に表示する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ、特
に画像データなどの大量のデータを扱うコンピュータ及
び、それに使用するメモリ集積回路の構成に関し、処理
能力の向上技術に関する。
に画像データなどの大量のデータを扱うコンピュータ及
び、それに使用するメモリ集積回路の構成に関し、処理
能力の向上技術に関する。
【０００２】
【従来の技術】従来の小型コンピュータの構成例を図８
に示す。マイクロプロセッサ１と主記憶２はバス・メモ
リコントローラ３を介して接続される。この１，２，３
で演算処理や信号処理を行なう。処理に使われるデータ
は入出力装置５からシステムバス７を通して、バス・メ
モリコントローラに供給される。入出力装置には通信ポ
ート８が接続され、通信回線とコンピュータのデータの
送受信を行う。
に示す。マイクロプロセッサ１と主記憶２はバス・メモ
リコントローラ３を介して接続される。この１，２，３
で演算処理や信号処理を行なう。処理に使われるデータ
は入出力装置５からシステムバス７を通して、バス・メ
モリコントローラに供給される。入出力装置には通信ポ
ート８が接続され、通信回線とコンピュータのデータの
送受信を行う。
【０００３】入出力装置５にはハードディスクやフロッ
ピーディスクなどの２次記憶装置１０や、キーボードや
マウスなどの入力装置１１も接続される。マイクロプロ
セッサで演算処理した結果は、バス・メモリコントロー
ラからシステムバスを通じて、画像コントローラ４に供
給され、フレームバッファ９に保管される。フレームバ
ッファに保管されているデータがリアルタイムに画像コ
ントローラを通じてディスプレイ６に表示される。フレ
ームバッファはデータを記憶するメモリの一種である。
ピーディスクなどの２次記憶装置１０や、キーボードや
マウスなどの入力装置１１も接続される。マイクロプロ
セッサで演算処理した結果は、バス・メモリコントロー
ラからシステムバスを通じて、画像コントローラ４に供
給され、フレームバッファ９に保管される。フレームバ
ッファに保管されているデータがリアルタイムに画像コ
ントローラを通じてディスプレイ６に表示される。フレ
ームバッファはデータを記憶するメモリの一種である。
【０００４】図９に従来のコンピュータの他の構成例を
示す。この構成例では画像コントローラ４に接続されて
いたフレームバッファの代わりに、主記憶２の一部に現
在の画像情報を保管する。フレームバッファ以外のデー
タの入力部や演算処理部は、図８と同じ構成になってい
る。部品点数が削減されるので、システムのコストを削
減することができる。
示す。この構成例では画像コントローラ４に接続されて
いたフレームバッファの代わりに、主記憶２の一部に現
在の画像情報を保管する。フレームバッファ以外のデー
タの入力部や演算処理部は、図８と同じ構成になってい
る。部品点数が削減されるので、システムのコストを削
減することができる。
【０００５】主記憶２やフレームバッファ９に使われる
メモリは集積回路であり、図１０に示すような構成にな
っている。データを記憶するのはメモリセルアレイ２０
で、メモリセルアレイは数１００万から数１０００万ビ
ットものメモリセルで構成されている。メモリセルアレ
イの中の特定のメモリセルはアドレスで指定する。アド
レスはアドレスポート２７から２進数で与えられ、アド
レスデコーダ２１で１つあるいは一群のメモリセルを指
定する。データはデータポート２６から書き込みバッフ
ァ２３を通してメモリセルに書き込まれる。メモリの内
容は、センスアンプ２２からデータポートに読み出され
る。
メモリは集積回路であり、図１０に示すような構成にな
っている。データを記憶するのはメモリセルアレイ２０
で、メモリセルアレイは数１００万から数１０００万ビ
ットものメモリセルで構成されている。メモリセルアレ
イの中の特定のメモリセルはアドレスで指定する。アド
レスはアドレスポート２７から２進数で与えられ、アド
レスデコーダ２１で１つあるいは一群のメモリセルを指
定する。データはデータポート２６から書き込みバッフ
ァ２３を通してメモリセルに書き込まれる。メモリの内
容は、センスアンプ２２からデータポートに読み出され
る。
【０００６】画像出力の高速化を図るために、フレーム
バッファに画像専用のメモリ集積回路を使うことがあ
る。このメモリ集積回路は、図１１に示すようにセンス
アンプ２２で読み出した一群のデータをデータバッファ
３２に保持しておいて、クロック入力３４からのクロッ
クでカウント動作するカウンタ３３からのアドレス信号
によって、データバッファから１ビットずつ、データポ
ート２６’からデータを読み出す。このデータポート２
６’がディスプレイ用の出力になる。
バッファに画像専用のメモリ集積回路を使うことがあ
る。このメモリ集積回路は、図１１に示すようにセンス
アンプ２２で読み出した一群のデータをデータバッファ
３２に保持しておいて、クロック入力３４からのクロッ
クでカウント動作するカウンタ３３からのアドレス信号
によって、データバッファから１ビットずつ、データポ
ート２６’からデータを読み出す。このデータポート２
６’がディスプレイ用の出力になる。
【０００７】画像専用メモリを使ったコンピュータシス
テムは図１２に示すように、フレームバッファ９にデジ
タルアナログ変換器（Ａ／Ｄ変換器）１２を通してディ
スプレイ６に接続する構成になる。なお通常Ａ／Ｄ変換
器１２は画像コントローラ４の中に含まれており、図１
２の場合もそうであるが、メモリを画像専用メモリにす
ると画像出力が別ポートになるので、図１２ではＡ／Ｄ
変換器１２を画像コントローラ４とは離して描いてあ
る。
テムは図１２に示すように、フレームバッファ９にデジ
タルアナログ変換器（Ａ／Ｄ変換器）１２を通してディ
スプレイ６に接続する構成になる。なお通常Ａ／Ｄ変換
器１２は画像コントローラ４の中に含まれており、図１
２の場合もそうであるが、メモリを画像専用メモリにす
ると画像出力が別ポートになるので、図１２ではＡ／Ｄ
変換器１２を画像コントローラ４とは離して描いてあ
る。
【０００８】コンピュータを用いて、データ圧縮された
画像データを伸張処理し画面表示する要求は多い。画像
等の信号はデータ量が多いため、高い信号処理性能が求
められる。
画像データを伸張処理し画面表示する要求は多い。画像
等の信号はデータ量が多いため、高い信号処理性能が求
められる。
【０００９】図１３を参照してＭＰＥＧによって規格化
された方法によりデータ圧縮された画像データ信号を、
伸張する処理のフローを説明する。通信回線や記録媒体
から得られた画像信号は、まず信号分離５０の過程にお
いて、データ本体と動きベクトル、量子化指数に分離さ
れる。データ本体はハフマン符号化等の方法によって可
変長符号化されているので、可変長復号化５１の過程に
おいて復号される。続いて逆量子化５２の過程によっ
て、量子化テーブルを使った信号の復元を行う。量子化
テーブルは送られてくる信号の中に含まれていて、信号
分離の過程で分離される。その後、逆量子化コサイン変
換（ＤＣＴ）５３の過程において周波数成分を実空間成
分に変換する。さらに、動き予測５６の過程で信号分離
の過程で得られた動きベクトルを使って、前後の画面デ
ータを加工したデータと、逆量子化コサイン変換後の画
像データとを加算５４の過程で加え合わせ、元の画像を
復元する。最後に並べ替え５５の過程で時系列に画像の
順番を並べ替えて、圧縮された画像データから、本来の
画像データが復元される。復元されたデータは新しい画
像データとして画像蓄積５７され、次の画面の動き予測
に用いられる。
された方法によりデータ圧縮された画像データ信号を、
伸張する処理のフローを説明する。通信回線や記録媒体
から得られた画像信号は、まず信号分離５０の過程にお
いて、データ本体と動きベクトル、量子化指数に分離さ
れる。データ本体はハフマン符号化等の方法によって可
変長符号化されているので、可変長復号化５１の過程に
おいて復号される。続いて逆量子化５２の過程によっ
て、量子化テーブルを使った信号の復元を行う。量子化
テーブルは送られてくる信号の中に含まれていて、信号
分離の過程で分離される。その後、逆量子化コサイン変
換（ＤＣＴ）５３の過程において周波数成分を実空間成
分に変換する。さらに、動き予測５６の過程で信号分離
の過程で得られた動きベクトルを使って、前後の画面デ
ータを加工したデータと、逆量子化コサイン変換後の画
像データとを加算５４の過程で加え合わせ、元の画像を
復元する。最後に並べ替え５５の過程で時系列に画像の
順番を並べ替えて、圧縮された画像データから、本来の
画像データが復元される。復元されたデータは新しい画
像データとして画像蓄積５７され、次の画面の動き予測
に用いられる。
【００１０】図８、図９、図１２に示すようなコンピュ
ータでは、画像処理は次のように行われる。まず、通信
ポート８から画像データが送り込まれると、入出力装置
５、システムバス７、バス・メモリコントローラ３を通
して主記憶２に蓄えられる。主記憶上の画像データの必
要な部分をマイクロプロセッサ１に読み込み、図１３の
一連の処理を行う。最終的な画像データは、主記憶に蓄
積され、図１３の画像蓄積５７、画像並べ替え５５の処
理に備える一方、バスメモリコントローラ、画像コント
ローラ４を通ってフレームバッファ９に書き込まれる。
フレームバッファのデータは画像コントローラによっ
て、ディスプレイ６に表示される。画像処理の最中は、
必要なデータを主記憶から読み込んだり、一時的に主記
憶にデータを書き込んだりしながら処理が進められる。
この処理のプログラムも主記憶に保持されていて、必要
なプログラムをマイクロプロセッサに読み込みながら処
理を進めていく。
ータでは、画像処理は次のように行われる。まず、通信
ポート８から画像データが送り込まれると、入出力装置
５、システムバス７、バス・メモリコントローラ３を通
して主記憶２に蓄えられる。主記憶上の画像データの必
要な部分をマイクロプロセッサ１に読み込み、図１３の
一連の処理を行う。最終的な画像データは、主記憶に蓄
積され、図１３の画像蓄積５７、画像並べ替え５５の処
理に備える一方、バスメモリコントローラ、画像コント
ローラ４を通ってフレームバッファ９に書き込まれる。
フレームバッファのデータは画像コントローラによっ
て、ディスプレイ６に表示される。画像処理の最中は、
必要なデータを主記憶から読み込んだり、一時的に主記
憶にデータを書き込んだりしながら処理が進められる。
この処理のプログラムも主記憶に保持されていて、必要
なプログラムをマイクロプロセッサに読み込みながら処
理を進めていく。
【００１１】画像データは８×８画素程度のマクロブロ
ックと呼ばれる単位で扱われ、８×８の行列としてデー
タ処理が行われる。逆量子化５２と逆量子化コサイン変
換５３は行列の乗算で処理ができる。信号の加算５４は
行列の加算で処理される。これらは同じ種類の演算を繰
り返し行う処理なので、並列演算器を用いると高速に処
理することができる。最近では並列演算機能を搭載した
マイクロプロセッサをコンピュータに使用することによ
って、画像信号処理性能の向上が達成されている。
ックと呼ばれる単位で扱われ、８×８の行列としてデー
タ処理が行われる。逆量子化５２と逆量子化コサイン変
換５３は行列の乗算で処理ができる。信号の加算５４は
行列の加算で処理される。これらは同じ種類の演算を繰
り返し行う処理なので、並列演算器を用いると高速に処
理することができる。最近では並列演算機能を搭載した
マイクロプロセッサをコンピュータに使用することによ
って、画像信号処理性能の向上が達成されている。
【００１２】一方、可変長復号化５１の処理は、入力さ
れたデータをテーブルと比較し、対応する値に変換する
ことで実現される。比較するテーブルのビット長がコー
ドに応じて異なるため、前のコードが決定しないと次の
コードの開始点が見つからない。よって、入力された信
号を順次比較していく必要があり、並列演算器で処理す
ることができない。従って、並列演算器を搭載したマイ
クロプロセッサでも処理能力の向上が望めない。
れたデータをテーブルと比較し、対応する値に変換する
ことで実現される。比較するテーブルのビット長がコー
ドに応じて異なるため、前のコードが決定しないと次の
コードの開始点が見つからない。よって、入力された信
号を順次比較していく必要があり、並列演算器で処理す
ることができない。従って、並列演算器を搭載したマイ
クロプロセッサでも処理能力の向上が望めない。
【００１３】
【発明が解決しようとする課題】第１の問題点は、従来
の技術において画像処理を行う場合、マイクロプロセッ
サとメモリはそれぞれ独立の集積回路で構成されてい
て、その間のデータ交換能力が低く性能のネックになる
ことである。
の技術において画像処理を行う場合、マイクロプロセッ
サとメモリはそれぞれ独立の集積回路で構成されてい
て、その間のデータ交換能力が低く性能のネックになる
ことである。
【００１４】その理由は、画像処理では処理前、中間、
処理後の大量の画像データ及びプログラムを、それぞれ
独立した集積回路で構成されているマイクロプロセッサ
とメモリの間で盛んにやりとりする必要があるのに対
し、集積回路からデータを入出力する入出力ポートは数
に制限があり、集積回路外に入出力するデータ量に制限
があるためである。
処理後の大量の画像データ及びプログラムを、それぞれ
独立した集積回路で構成されているマイクロプロセッサ
とメモリの間で盛んにやりとりする必要があるのに対
し、集積回路からデータを入出力する入出力ポートは数
に制限があり、集積回路外に入出力するデータ量に制限
があるためである。
【００１５】第２の問題点は、従来のコンピュータは、
一連の画像処理をマイクロプロセッサで行うと処理量が
多くて扱いきれないことである。
一連の画像処理をマイクロプロセッサで行うと処理量が
多くて扱いきれないことである。
【００１６】その理由は、マイクロプロセッサに並列演
算器を搭載して、逆量子化等の並列処理しやすい処理を
高速に行う工夫をしているが、可変長符号の復号処理は
並列演算器で処理することができず、処理量が削減でき
ないためである。
算器を搭載して、逆量子化等の並列処理しやすい処理を
高速に行う工夫をしているが、可変長符号の復号処理は
並列演算器で処理することができず、処理量が削減でき
ないためである。
【００１７】第３の問題点は、従来の画像処理を行うコ
ンピュータは、性能を向上させるとコストが高くなるこ
とである。
ンピュータは、性能を向上させるとコストが高くなるこ
とである。
【００１８】その理由は、性能を向上させるコプロセッ
サ等の新たな装置を付加するため、新規部品を追加する
とその分のコストが高くなるためである。さらに、新た
な装置を追加することによって、大量生産によってコス
トが削減されている標準化された従来部品を利用できな
いとなると、システムコストが下げられない。
サ等の新たな装置を付加するため、新規部品を追加する
とその分のコストが高くなるためである。さらに、新た
な装置を追加することによって、大量生産によってコス
トが削減されている標準化された従来部品を利用できな
いとなると、システムコストが下げられない。
【００１９】本発明の目的は、画像処理のように大量の
データを扱う処理を高速に行うコンピュータを提供する
ことにある。
データを扱う処理を高速に行うコンピュータを提供する
ことにある。
【００２０】本発明の他の目的は、画像処理のように大
量のデータを扱う処理においてマイクロプロセッサの処
理量を削減することにある。
量のデータを扱う処理においてマイクロプロセッサの処
理量を削減することにある。
【００２１】本発明の他の目的は、コンピュータシステ
ムの構成を大きく変えることなく、既存の標準化された
部品を利用することによって、高速で安価な画像処理シ
ステムを供給することにある。
ムの構成を大きく変えることなく、既存の標準化された
部品を利用することによって、高速で安価な画像処理シ
ステムを供給することにある。
【００２２】
【課題を解決するための手段】本発明のコンピュータ
は、主記憶（例えば図１の２）に入出力装置（例えば図
１の５）を接続するポートを設け、通信ポート（例えば
図１の８）からのデータを主記憶に直接入力する手段を
有する。
は、主記憶（例えば図１の２）に入出力装置（例えば図
１の５）を接続するポートを設け、通信ポート（例えば
図１の８）からのデータを主記憶に直接入力する手段を
有する。
【００２３】また、本発明のコンピュータに使用する演
算能付きメモリ集積回路は、メモリ集積回路内に復号器
（例えば図２の２４）を設け可変長符号を復号化する手
段を有する。
算能付きメモリ集積回路は、メモリ集積回路内に復号器
（例えば図２の２４）を設け可変長符号を復号化する手
段を有する。
【００２４】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００２５】図１を参照すると、本発明の最良の実施の
形態はコンピュータを構成する主記憶２に、入出力装置
５’を接続する別のポートを設けるものである。主記憶
には画像データやプログラム、現在表示中の画像データ
が保存される。主記憶のもう一つのポートは従来のポー
トと同じく、バス・メモリコントローラ３を介してマイ
クロプロセッサ１に接続される。また、バス・メモリコ
ントローラはシステムバス７を介して画像コントローラ
４に接続され、画像コントローラは主記憶とディスプレ
イに接続される。２次記憶装置１０やキーボードなどの
入力装置１１はシステムバスに接続された入出力装置５
を介してバス・メモリコントローラやマイクロプロセッ
サ、主記憶と接続される。
形態はコンピュータを構成する主記憶２に、入出力装置
５’を接続する別のポートを設けるものである。主記憶
には画像データやプログラム、現在表示中の画像データ
が保存される。主記憶のもう一つのポートは従来のポー
トと同じく、バス・メモリコントローラ３を介してマイ
クロプロセッサ１に接続される。また、バス・メモリコ
ントローラはシステムバス７を介して画像コントローラ
４に接続され、画像コントローラは主記憶とディスプレ
イに接続される。２次記憶装置１０やキーボードなどの
入力装置１１はシステムバスに接続された入出力装置５
を介してバス・メモリコントローラやマイクロプロセッ
サ、主記憶と接続される。
【００２６】図２は、コンピュータの主記憶２を構成す
るメモリ集積回路の構成を示す図である。このメモリ集
積回路のデータポート２８が入出力装置５’に接続され
る。入力された画像データは可変長符号を復号演算処理
する機能を持った復号器２４で復号化された後、書き込
みバッファ２３を通してメモリセルアレイ２０に書き込
まれる。アドレス生成器２５が復号した画像データを書
き込むメモリのアドレスを生成し、アドレスデコーダを
通じて書き込むメモリセルの指定を行う。画像処理の開
始時にアドレス生成器を初期化するための信号が初期化
信号２９から入力される。マイクロプロセッサ側からの
アクセスは、アドレスポート２７、アドレスデコーダ２
１を通してアクセスするメモリセルを特定し、書き込み
時にはデータポート２６から書き込みバッファ２３を通
してメモリセルに書き込み、読み出し時にはセンスアン
プ２２を通してデータポート２６に読み出す。
るメモリ集積回路の構成を示す図である。このメモリ集
積回路のデータポート２８が入出力装置５’に接続され
る。入力された画像データは可変長符号を復号演算処理
する機能を持った復号器２４で復号化された後、書き込
みバッファ２３を通してメモリセルアレイ２０に書き込
まれる。アドレス生成器２５が復号した画像データを書
き込むメモリのアドレスを生成し、アドレスデコーダを
通じて書き込むメモリセルの指定を行う。画像処理の開
始時にアドレス生成器を初期化するための信号が初期化
信号２９から入力される。マイクロプロセッサ側からの
アクセスは、アドレスポート２７、アドレスデコーダ２
１を通してアクセスするメモリセルを特定し、書き込み
時にはデータポート２６から書き込みバッファ２３を通
してメモリセルに書き込み、読み出し時にはセンスアン
プ２２を通してデータポート２６に読み出す。
【００２７】図１と図２を参照して本発明の動作を説明
する。動作の最初に、メモリ集積回路内のアドレス生成
器２５を初期化するため、初期化信号２９をコンピュー
タから与え初期化させる。通信ポート８から、可変長符
号化によって圧縮された画像データが入力される。入出
力装置５’によってコンピュータに取り込まれた後、主
記憶２のデータポート２８からメモリ集積回路内に入力
される。入力された画像データは、最初に復号器２４に
よって可変長復号演算が行われる。復号化されたデータ
が復号器から書き込みバッファ２３を通してメモリセル
アレイ２２に書き込まれる。復号器はアドレス生成器に
対して復号化した画像データを書き込むアドレスを生成
する要求を出すと、アドレス生成器はアドレスデコーダ
２１を通して画像データを書き込むメモリセルを指定す
る。この状態で、通信ポートから入力された可変長符号
化された画像データが、可変長復号化されてメモリセル
アレイに書き込まれる。このメモリ集積回路は、シリア
ル入力のデータポート２８と初期化信号２９等の制御信
号を、汎用のメモリに追加するだけなので、ピン数の増
加は数本と少なくてすむ。
する。動作の最初に、メモリ集積回路内のアドレス生成
器２５を初期化するため、初期化信号２９をコンピュー
タから与え初期化させる。通信ポート８から、可変長符
号化によって圧縮された画像データが入力される。入出
力装置５’によってコンピュータに取り込まれた後、主
記憶２のデータポート２８からメモリ集積回路内に入力
される。入力された画像データは、最初に復号器２４に
よって可変長復号演算が行われる。復号化されたデータ
が復号器から書き込みバッファ２３を通してメモリセル
アレイ２２に書き込まれる。復号器はアドレス生成器に
対して復号化した画像データを書き込むアドレスを生成
する要求を出すと、アドレス生成器はアドレスデコーダ
２１を通して画像データを書き込むメモリセルを指定す
る。この状態で、通信ポートから入力された可変長符号
化された画像データが、可変長復号化されてメモリセル
アレイに書き込まれる。このメモリ集積回路は、シリア
ル入力のデータポート２８と初期化信号２９等の制御信
号を、汎用のメモリに追加するだけなので、ピン数の増
加は数本と少なくてすむ。
【００２８】この画像データをマイクロプロセッサ１は
バス・メモリコントローラ３を通じて、主記憶２にアク
セスして取り出す。処理途中の中間データや最終データ
を主記憶とやりとりしながら一連の画像処理の内の可変
長復号処理以降の処理を行う。主記憶は従来のメモリと
同様な方法でマイクロプロセッサや画像コントローラか
らアクセスできる構成になっているので、コンピュータ
は従来と同様な方法で可変長復号化以外の処理を行うこ
とができる。最終画像データは主記憶に書き込まれ、画
像コントローラ４が主記憶から取り出してディスプレイ
６に表示する。
バス・メモリコントローラ３を通じて、主記憶２にアク
セスして取り出す。処理途中の中間データや最終データ
を主記憶とやりとりしながら一連の画像処理の内の可変
長復号処理以降の処理を行う。主記憶は従来のメモリと
同様な方法でマイクロプロセッサや画像コントローラか
らアクセスできる構成になっているので、コンピュータ
は従来と同様な方法で可変長復号化以外の処理を行うこ
とができる。最終画像データは主記憶に書き込まれ、画
像コントローラ４が主記憶から取り出してディスプレイ
６に表示する。
【００２９】本発明の別の実施の形態を図を参照して説
明する。図３は本発明のコンピュータに使用する主記憶
の別の構成を示す図である。復号器２４は復号化テーブ
ルを参照して復号演算処理を行う。画像処理を行う前に
復号化テーブルをメモリ３０に記憶させておく。メモリ
３０は、主記憶として使われるメモリセルアレイ２０の
一部をアドレスを区別して利用するか、特別にメモリセ
ルアレイを追加して割り当てても良い。
明する。図３は本発明のコンピュータに使用する主記憶
の別の構成を示す図である。復号器２４は復号化テーブ
ルを参照して復号演算処理を行う。画像処理を行う前に
復号化テーブルをメモリ３０に記憶させておく。メモリ
３０は、主記憶として使われるメモリセルアレイ２０の
一部をアドレスを区別して利用するか、特別にメモリセ
ルアレイを追加して割り当てても良い。
【００３０】復号化テーブルの内容はアドレスポート２
７とデータポート２６からマイクロプロセッサによって
通常のメモリにデータを書き込むのと同様に書き込むこ
とができる。データポート２８から入力された値をメモ
リ３０のアドレスとして与えると、それに対応した復号
化コードがメモリ３０から読み出され、これによって復
号化が行われる。主記憶はメモリ集積回路であるため、
復号化テーブルを保持するメモリ３０もメモリセルアレ
イ２０と同じ手法で製造できるので、高密度なメモリセ
ルが作れる。
７とデータポート２６からマイクロプロセッサによって
通常のメモリにデータを書き込むのと同様に書き込むこ
とができる。データポート２８から入力された値をメモ
リ３０のアドレスとして与えると、それに対応した復号
化コードがメモリ３０から読み出され、これによって復
号化が行われる。主記憶はメモリ集積回路であるため、
復号化テーブルを保持するメモリ３０もメモリセルアレ
イ２０と同じ手法で製造できるので、高密度なメモリセ
ルが作れる。
【００３１】図４はコンピュータシステムにフレームバ
ッファ９を設けた場合である。主記憶２には図２や図３
の構成のメモリ集積回路を使用して、通信ポート８から
入力された可変長符号化された画像データを入出力装置
５’を介して書き込む。マイクロプロセッサ１はバス・
メモリコントローラ３を介して主記憶２をアクセスし、
可変長復号化以外の画像処理を行い、最終画像データを
バス・メモリコントローラ３、システムバス７を介して
画像コントローラ４及びフレームバッファ９に供給す
る。フレームバッファ９に書き込まれた画像データが画
像コントローラによってディスプレイ６に表示される。
ッファ９を設けた場合である。主記憶２には図２や図３
の構成のメモリ集積回路を使用して、通信ポート８から
入力された可変長符号化された画像データを入出力装置
５’を介して書き込む。マイクロプロセッサ１はバス・
メモリコントローラ３を介して主記憶２をアクセスし、
可変長復号化以外の画像処理を行い、最終画像データを
バス・メモリコントローラ３、システムバス７を介して
画像コントローラ４及びフレームバッファ９に供給す
る。フレームバッファ９に書き込まれた画像データが画
像コントローラによってディスプレイ６に表示される。
【００３２】フレームバッファを設けると主記憶とプロ
セッサ間のデータの行き交いを減らす効果がある。なぜ
なら、画像を表示するには現在、画面上をスキャンして
いる部分の画像のデータ（１秒間で３０枚分ぐらいのデ
ータ）をメモリから読み出しているが、このアクセスが
主記憶に行かず、フレームバッファへのアクセスで済む
ためである。また、フレームバッファもメモリの一種で
あるが、主記憶と別に設けると部品点数が増加してコス
ト高になる。このコストを削減するためには図１のよう
に主記憶とフレームバッファを共通にするとよい。例え
ば図３で説明したように、主記憶として使われるメモリ
セルアレイの一部をアドレスを区別して利用するか、特
別にメモリセルアレイを追加して割り当てる。
セッサ間のデータの行き交いを減らす効果がある。なぜ
なら、画像を表示するには現在、画面上をスキャンして
いる部分の画像のデータ（１秒間で３０枚分ぐらいのデ
ータ）をメモリから読み出しているが、このアクセスが
主記憶に行かず、フレームバッファへのアクセスで済む
ためである。また、フレームバッファもメモリの一種で
あるが、主記憶と別に設けると部品点数が増加してコス
ト高になる。このコストを削減するためには図１のよう
に主記憶とフレームバッファを共通にするとよい。例え
ば図３で説明したように、主記憶として使われるメモリ
セルアレイの一部をアドレスを区別して利用するか、特
別にメモリセルアレイを追加して割り当てる。
【００３３】図５は主記憶に画像出力用のポートを設け
た場合の例である。主記憶２には通信ポート８と入出力
装置５からの可変長符号化された画像データを入力する
ポート、マイクロプロセッサ１とバス・メモリコントロ
ーラ３を介して接続し、可変長復号化以外の画像処理を
行うためのデータのやりとりを行うポート、デジタルア
ナログ変換器１２を介してディスプレイ６に処理後の画
像データを表示をさせるためのポートが設けられてい
る。
た場合の例である。主記憶２には通信ポート８と入出力
装置５からの可変長符号化された画像データを入力する
ポート、マイクロプロセッサ１とバス・メモリコントロ
ーラ３を介して接続し、可変長復号化以外の画像処理を
行うためのデータのやりとりを行うポート、デジタルア
ナログ変換器１２を介してディスプレイ６に処理後の画
像データを表示をさせるためのポートが設けられてい
る。
【００３４】図６は図５の主記憶に使用するメモリ集積
回路の構成である。図２のメモリ集積回路の構成に、画
像用のデータ出力となるデータポート２６’が設けられ
ている。メモリセルアレイ２０からセンスアンプ２２を
通じてデータバッファ３２に一群のデータが読み出さ
れ、クロック入力３４からのクロックによってカウント
されるカウンタ３３によってデータバッファの内容を順
次データポート２６’に出力する。破線で囲んだメモリ
３１の部分が一般的な汎用メモリの構成になっていて、
マイクロプロセッサ側からのアクセスはアドレスポート
２７とデータポート２６によって行われる。データポー
ト２８は可変長符号化された画像信号を入力するポート
で、復号器２４によって可変長符号を復号し、書き込み
バッファ２３を通じてメモリセルアレイ２０に書き込
む。書き込むアドレスはアドレス生成器２５で生成しア
ドレスデコーダ２１を通じてメモリセルアレイのメモリ
セルを選択する。データポート２６’とデータポート２
８はそれぞれシリアル出力とシリアル入力の端子で、１
ピンずつ必要とするだけなので、初期化信号２９等の他
の制御信号と併せて、汎用メモリと比べて集積回路のピ
ン数を数本追加するだけでよい。
回路の構成である。図２のメモリ集積回路の構成に、画
像用のデータ出力となるデータポート２６’が設けられ
ている。メモリセルアレイ２０からセンスアンプ２２を
通じてデータバッファ３２に一群のデータが読み出さ
れ、クロック入力３４からのクロックによってカウント
されるカウンタ３３によってデータバッファの内容を順
次データポート２６’に出力する。破線で囲んだメモリ
３１の部分が一般的な汎用メモリの構成になっていて、
マイクロプロセッサ側からのアクセスはアドレスポート
２７とデータポート２６によって行われる。データポー
ト２８は可変長符号化された画像信号を入力するポート
で、復号器２４によって可変長符号を復号し、書き込み
バッファ２３を通じてメモリセルアレイ２０に書き込
む。書き込むアドレスはアドレス生成器２５で生成しア
ドレスデコーダ２１を通じてメモリセルアレイのメモリ
セルを選択する。データポート２６’とデータポート２
８はそれぞれシリアル出力とシリアル入力の端子で、１
ピンずつ必要とするだけなので、初期化信号２９等の他
の制御信号と併せて、汎用メモリと比べて集積回路のピ
ン数を数本追加するだけでよい。
【００３５】図７は復号器２４に復号化テーブルを記憶
するメモリ３０を追加した場合である。データポート２
８から入力された、可変長符号化画像信号は復号器２４
に入力され、メモリ３０に記憶された復号化テーブルを
参照して復号化される。復号化テーブルは画像処理を行
う前に、マイクロプロセッサによってメモリに書き込ま
れる。
するメモリ３０を追加した場合である。データポート２
８から入力された、可変長符号化画像信号は復号器２４
に入力され、メモリ３０に記憶された復号化テーブルを
参照して復号化される。復号化テーブルは画像処理を行
う前に、マイクロプロセッサによってメモリに書き込ま
れる。
【００３６】
【発明の効果】第１の効果は、マイクロプロセッサと主
記憶の間でやりとりされるのデータ量が削減できること
である。その理由は、主記憶に使用するメモリ集積回路
の中で可変長符号化された画像データが復号化されるた
め、復号化処理のためのプログラムやデータを主記憶か
らマイクロプロセッサに送る必要がないためである。こ
の処理は、全体の処理のおよそ２から３割あるので、こ
の分のほとんどが削減できる。
記憶の間でやりとりされるのデータ量が削減できること
である。その理由は、主記憶に使用するメモリ集積回路
の中で可変長符号化された画像データが復号化されるた
め、復号化処理のためのプログラムやデータを主記憶か
らマイクロプロセッサに送る必要がないためである。こ
の処理は、全体の処理のおよそ２から３割あるので、こ
の分のほとんどが削減できる。
【００３７】第２の効果は、画像処理でのマイクロプロ
セッサの処理量が削減される。その理由は、マイクロプ
ロセッサは並列演算器を搭載して、一連の画像処理の中
の逆量子化や、逆量子化コサイン変換、動き予測などの
処理を高速に行えるようになっているが、並列演算器で
処理がしにくい可変長復号処理を主記憶内で行ってしま
うので、マイクロプロセッサが処理する必要ないためで
ある。
セッサの処理量が削減される。その理由は、マイクロプ
ロセッサは並列演算器を搭載して、一連の画像処理の中
の逆量子化や、逆量子化コサイン変換、動き予測などの
処理を高速に行えるようになっているが、並列演算器で
処理がしにくい可変長復号処理を主記憶内で行ってしま
うので、マイクロプロセッサが処理する必要ないためで
ある。
【００３８】第３の効果は、低価格で画像処理を行うコ
ンピュータを提供できる。その理由は、画像処理を行う
コンピュータのほとんどを、従来の標準化された部品で
構成でき、部品点数の増加も抑制できるからである。
ンピュータを提供できる。その理由は、画像処理を行う
コンピュータのほとんどを、従来の標準化された部品で
構成でき、部品点数の増加も抑制できるからである。
【図１】発明の実施の形態を示す図面
【図２】発明の構成を示す図面
【図３】発明の他の構成を示す図面
【図４】発明の他の実施の形態を示す図面
【図５】発明の他の実施の形態を示す図面
【図６】発明の他の構成を示す図面
【図７】発明の他の構成を示す図面
【図８】従来の実施例を示す図面
【図９】従来の他の実施例を示す図面
【図１０】従来の構成を示す図面
【図１１】従来の他の構成を示す図面
【図１２】従来の他の実施例を示す図面
【図１３】画像処理のフローを示す図面
１ マイクロプロセッサ ２ 主記憶 ３ バスメモリコントローラ ４ 画像コントローラ ５ 入出力装置 ５’ 入出力装置 ６ ディスプレイ ７ システムバス ８ 通信ポート ９ フレームバッファ １０ ２次記憶 １１ 入力装置 １２ デジタルアナログ変換器 ２０ メモリセルアレイ ２１ アドレスデコーダ ２２ センスアンプ ２３ 書き込みバッファ ２４ 復号器 ２５ アドレス生成器 ２６ データポート ２６’ データポート ２７ アドレスポート ２８ データポート ２９ 初期化信号 ３０，３１ メモリ ３２ データバッファ ３３ カウンタ ３４ クロック入力 ５０ 信号分離 ５１ 可変長符号化 ５２ 逆量子化 ５３ 逆量子化コサイン変換 ５４ 加算 ５５ 画像並べ替え ５６ 動き予測 ５７ 画像蓄積
Claims (8)
- 【請求項１】主記憶に、マイクロプロセッサからアクセ
スするポート及び、入出力装置から直接入力するポート
を持つことを特徴とするコンピュータ。 - 【請求項２】バス・メモリコントローラを介して接続さ
れたマイクロプロセッサと主記憶、システムバスを介し
て前記バス・メモリコントローラと接続された画像コン
トローラと入出力装置、を少なくとも有するコンピュー
タにおいて、前記主記憶がマイクロプロセッサからアク
セスするポートに加えて入出力装置から直接アクセスす
るポートを有することを特徴とするコンピュータ。 - 【請求項３】主記憶に、可変長符号化された信号を直接
書き込むポートを有し、主記憶内で可変長復号化するこ
とを特徴とするコンピュータ。 - 【請求項４】マイクロプロセッサからのアクセスを行う
アドレスポート及び、第１のデータポート、並びに、可
変長符号化信号を入力する第２のデータポート、及び、
可変長復号化演算を行う復号器を有することを特徴とす
る演算機能付きメモリ集積回路。 - 【請求項５】メモリセルアレイ、アドレスポートに入力
されたアドレスデータからメモリセルのアドレスをデコ
ードするアドレスデコーダ、メモリセルからの信号を増
幅するセンスアンプ、第１のデータポートから入力され
るデータをメモリセルに書き込む書き込みバッファ、と
を少なくとも有するメモリ集積回路において、可変長復
号化演算を行う復号器を有し、第２のデータポートから
可変長符号化信号を入力することを特徴とする演算機能
付きメモリ集積回路。 - 【請求項６】マイクロプロセッサからのアクセスを行う
アドレスポート、第１のデータポート、及びデータ出力
を行う第２のデータポート、並びに、可変長符号化信号
を入力する第３のデータポート、及び、可変長復号化演
算を行う復号器を有することを特徴とする演算機能付き
メモリ集積回路。 - 【請求項７】メモリセルアレイ、アドレスポートに入力
されたアドレスデータからメモリセルのアドレスをデコ
ードするアドレスデコーダ、メモリセルからの信号を増
幅するセンスアンプ、第１のデータポートから入力され
るデータをメモリセルに書き込む書き込みバッファ、と
を少なくとも有するメモリ集積回路において、可変長復
号化演算を行う復号器を有し、データ出力を行う第２の
データポート、並びに、可変長符号化信号を入力する第
３のデータポート、及び、可変長復号化演算を行う復号
器を有することを特徴とする演算機能付きメモリ集積回
路。 - 【請求項８】復号器をメモリ素子を利用した復号化テー
ブルで行うことを特徴とする請求項４、５、６または７
に記載の演算処理機能付きメモリ集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8256176A JPH10105672A (ja) | 1996-09-27 | 1996-09-27 | コンピュータ及びそれに使用する演算機能付きメモリ集積回路 |
| US08/936,918 US6161159A (en) | 1996-09-27 | 1997-09-25 | Multimedia computer with integrated circuit memory |
| KR1019970048810A KR100295304B1 (ko) | 1996-09-27 | 1997-09-25 | Ic메모리를갖는멀티미디어컴퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8256176A JPH10105672A (ja) | 1996-09-27 | 1996-09-27 | コンピュータ及びそれに使用する演算機能付きメモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10105672A true JPH10105672A (ja) | 1998-04-24 |
Family
ID=17288972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8256176A Pending JPH10105672A (ja) | 1996-09-27 | 1996-09-27 | コンピュータ及びそれに使用する演算機能付きメモリ集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6161159A (ja) |
| JP (1) | JPH10105672A (ja) |
| KR (1) | KR100295304B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060064524A1 (en) * | 2003-09-12 | 2006-03-23 | Logic Controls, Inc. | Rugged industrial computing module |
| US20050060444A1 (en) * | 2003-09-12 | 2005-03-17 | Logic Controls, Inc | Rugged computing module |
| US7747787B2 (en) * | 2003-09-12 | 2010-06-29 | Logic Controls, Inc. | Hybrid industrial networked computer system |
| US7984195B2 (en) * | 2006-07-07 | 2011-07-19 | Logic Controls, Inc. | Hybrid industrial networked computer system |
| JP2008097430A (ja) * | 2006-10-13 | 2008-04-24 | Sanyo Electric Co Ltd | ストリームデータ再生システム |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283886A (en) * | 1989-08-11 | 1994-02-01 | Hitachi, Ltd. | Multiprocessor cache system having three states for generating invalidating signals upon write accesses |
| JPH03122744A (ja) * | 1989-10-05 | 1991-05-24 | Yokogawa Medical Syst Ltd | コンピュータシステム |
| US5319395A (en) * | 1990-05-16 | 1994-06-07 | International Business Machines Corporation | Pixel depth converter for a computer video display |
| JPH0482082A (ja) * | 1990-07-25 | 1992-03-16 | Hitachi Ltd | 半導体記憶装置 |
| US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
| JPH0541804A (ja) * | 1991-08-05 | 1993-02-19 | Canon Inc | 画像処理装置 |
| JP3003894B2 (ja) * | 1992-07-29 | 2000-01-31 | 三菱電機株式会社 | 可変長復号器 |
| JP3007235B2 (ja) * | 1992-11-10 | 2000-02-07 | 富士写真フイルム株式会社 | 可変長符号の伸長装置および圧縮伸長装置 |
| US5329318A (en) * | 1993-05-13 | 1994-07-12 | Intel Corporation | Method for optimizing image motion estimation |
| US5541595A (en) * | 1994-05-19 | 1996-07-30 | Matsushita Electric Corporation Of America | Variable length code decoder for simultaneous decoding the most significant bits and the least significant bits of a variable length code |
-
1996
- 1996-09-27 JP JP8256176A patent/JPH10105672A/ja active Pending
-
1997
- 1997-09-25 KR KR1019970048810A patent/KR100295304B1/ko not_active IP Right Cessation
- 1997-09-25 US US08/936,918 patent/US6161159A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6161159A (en) | 2000-12-12 |
| KR19980024976A (ko) | 1998-07-06 |
| KR100295304B1 (ko) | 2001-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990202 |