JPH10105401A - Device of predicting branch instruction of processor - Google Patents
Device of predicting branch instruction of processorInfo
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- JPH10105401A JPH10105401A JP25825996A JP25825996A JPH10105401A JP H10105401 A JPH10105401 A JP H10105401A JP 25825996 A JP25825996 A JP 25825996A JP 25825996 A JP25825996 A JP 25825996A JP H10105401 A JPH10105401 A JP H10105401A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、パイプライン接続
されたプロセッサにおいて、分岐命令の先行実行を行う
ため、分岐予測するプロセッサの分岐命令予測装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a branch instruction prediction device for a processor that performs a branch prediction in order to execute a branch instruction in advance in a pipelined processor.
【０００２】マイクロプロセッサ等のプロセッサにおい
て、命令を先行実行するパイプライン構成を採用してい
る。この命令の中に、分岐命令がある。分岐命令の次の
命令を予測する分岐予測装置を有しないプロセッサにお
いては、分岐命令による制御ハザードが、プロセッサの
性能に大きな影響を与える。2. Description of the Related Art A processor such as a microprocessor employs a pipeline configuration for executing instructions in advance. Among these instructions, there is a branch instruction. In a processor that does not have a branch prediction device that predicts an instruction next to a branch instruction, a control hazard caused by the branch instruction has a great effect on the performance of the processor.
【０００３】分岐予測装置を有しないプロセッサでは、
分岐命令の次の命令は、分岐不成立と見積もった時と同
じ命令（連続するアドレスの命令）をフェッチする。分
岐命令が成立だった場合には、パイプラインに乱れが生
じて、全体性能に悪影響を及ぼしていた。In a processor without a branch prediction device,
The next instruction following the branch instruction fetches the same instruction (instruction of consecutive addresses) as when the branch was not taken. If the branch instruction was taken, the pipeline was disturbed, which had an adverse effect on the overall performance.
【０００４】このように、命令を先取りして、命令を先
行実行するプロセッサにおいては、分岐命令によるオー
バーヘッドは、非常に致命的である。このため、分岐命
令の次の命令を予測する分岐予測装置が、プロセッサに
設けられている。この分岐予測装置では、分岐命令の分
岐先の予測を行い、分岐先の命令をフェッチする。As described above, in a processor that prefetches an instruction and executes the instruction in advance, the overhead due to the branch instruction is very fatal. For this reason, the processor is provided with a branch prediction device that predicts the instruction following the branch instruction. This branch prediction device predicts the branch destination of a branch instruction and fetches the branch destination instruction.
【０００５】しかし、分岐予測装置を設けても、分岐予
測が外れてしまった場合には、分岐命令後に、先行実行
していた全ての命令をキャンセルして、新たに命令をフ
ェッチしなおす必要がある。このため、全体性能に悪影
響を与えないように、分岐予測をなるべく外すことな
く、命令を先行実行していくことが必要となる。[0005] However, even if the branch prediction device is provided, if the branch prediction is incorrect, after the branch instruction, it is necessary to cancel all the previously executed instructions and fetch a new instruction again. is there. Therefore, it is necessary to execute instructions in advance without removing the branch prediction as much as possible so as not to adversely affect the overall performance.
【０００６】[0006]
【従来の技術】図６は、従来技術の構成図、図７は従来
の予測回路の構成図、図８は分岐命令の説明図、図９は
従来の分岐予測手法の説明図である。2. Description of the Related Art FIG. 6 is a configuration diagram of a conventional technology, FIG. 7 is a configuration diagram of a conventional prediction circuit, FIG. 8 is an explanatory diagram of a branch instruction, and FIG. 9 is an explanatory diagram of a conventional branch prediction method.
【０００７】図６に示すように、プロセッサは、命令を
格納する命令メモリ１と、命令メモリ１の命令をフェッ
チするフェッチ回路２と、フェッチされた命令をデコー
ドするデコード回路３と、デコードされた命令を実行す
る実行回路４とを有する。As shown in FIG. 6, the processor includes an instruction memory 1 for storing an instruction, a fetch circuit 2 for fetching the instruction in the instruction memory 1, a decode circuit 3 for decoding the fetched instruction, and a decoded circuit. And an execution circuit 4 for executing the instruction.
【０００８】フェッチ回路２と、デコード回路３と、実
行回路４とは、パイプライン接続され、命令を先行実行
する。フェッチ回路２は、命令を先取りするため、命令
メモリ１に命令アドレスを送出する命令カウンタ（プロ
グラムカウンタ）７を有している。[0008] The fetch circuit 2, the decode circuit 3, and the execution circuit 4 are pipelined and execute instructions in advance. The fetch circuit 2 has an instruction counter (program counter) 7 for sending an instruction address to the instruction memory 1 in order to prefetch an instruction.
【０００９】命令予測回路５は、命令カウンタ７の命令
アドレスが、分岐命令か否かを判定する。そして、分岐
命令で、且つ分岐すると予測した場合には、分岐先の予
測アドレスを、命令カウンタ７に送出する。分岐命令で
も、分岐しないと予測した場合には、命令アドレスを１
インクリメントする。The instruction prediction circuit 5 determines whether the instruction address of the instruction counter 7 is a branch instruction. When the instruction is a branch instruction and it is predicted that the branch will be taken, the predicted address of the branch destination is sent to the instruction counter 7. Even if a branch instruction is predicted not to branch, the instruction address is set to 1
Increment.
【００１０】比較回路６は、命令予測回路５の分岐予測
結果（分岐するかしないか）と、実行回路４の実行結果
とを比較して、命令予測回路５を制御する（特開平３−
２６２０４０号公報参照の事）。The comparison circuit 6 controls the instruction prediction circuit 5 by comparing the branch prediction result (whether or not to branch) of the instruction prediction circuit 5 with the execution result of the execution circuit 4 (Japanese Patent Application Laid-Open No. Hei 3-
262040).
【００１１】このような構成のプロセッサにおいて、命
令カウンタ７は、命令アドレスを命令メモリ１に送出す
る。これとともに、その命令アドレスが、命令予測回路
５で、分岐命令か否かが判断される。分岐命令でなけれ
ば、命令カウンタ７の命令アドレスは、１インクリメン
トされる。In the processor having such a configuration, the instruction counter 7 sends an instruction address to the instruction memory 1. At the same time, the instruction prediction circuit 5 determines whether the instruction address is a branch instruction. If it is not a branch instruction, the instruction address of the instruction counter 7 is incremented by one.
【００１２】命令カウンタ７の命令アドレスが、分岐命
令であり、分岐すると予測した場合には、命令予測回路
５は、その命令アドレスに対する分岐先予測アドレスを
出力する。そして、命令カウンタ７にこの分岐先予測ア
ドレスをロードして、命令メモリ１をアクセスさせる。When the instruction address of the instruction counter 7 is a branch instruction and it is predicted that a branch will be taken, the instruction prediction circuit 5 outputs a branch destination prediction address for the instruction address. Then, the instruction counter 7 is loaded with the predicted branch destination address, and the instruction memory 1 is accessed.
【００１３】一方、命令予測回路５が、分岐しないと予
測した場合には、命令カウンタ７は、アドレスを１イン
クリメントする。On the other hand, when the instruction prediction circuit 5 predicts that the branch will not be taken, the instruction counter 7 increments the address by one.
【００１４】比較回路６は、命令予測回路５からの分岐
予測結果と、実行回路４からの分岐命令の実行結果を比
較する。そして、分岐予測結果と実行結果が、一致して
いれば、なにも制御しない。The comparison circuit 6 compares the branch prediction result from the instruction prediction circuit 5 with the execution result of the branch instruction from the execution circuit 4. If the branch prediction result and the execution result match, no control is performed.
【００１５】一方、比較回路６は、分岐予測結果と実行
結果が不一致の場合には、命令カウンタ７を制御して、
実行回路４の実行結果に伴う新たな命令アドレスをセッ
トしなおす。そして、先行実行していた命令の実行をキ
ャンセルする。On the other hand, when the branch prediction result and the execution result do not match, the comparison circuit 6 controls the instruction counter 7 to
A new instruction address according to the execution result of the execution circuit 4 is reset. Then, the execution of the previously executed instruction is canceled.
【００１６】図７に示すように、従来の命令予測回路５
は、分岐命令の命令アドレスに対する分岐先予測アドレ
スと、分岐状態（分岐する又はしない）とを格納した分
岐先ターゲットバッファ５０を有している。この分岐先
ターゲットバッファ５０には、分岐命令の命令アドレス
が登録されている。As shown in FIG. 7, a conventional instruction prediction circuit 5
Has a branch target buffer 50 that stores a predicted branch destination address for the instruction address of a branch instruction and a branch state (branch or not). The instruction address of the branch instruction is registered in the branch target buffer 50.
【００１７】フェッチされた命令アドレスは、比較回路
５１により、分岐先ターゲットバッファ５０に登録され
た命令アドレスと比較され、分岐命令か否かが判定され
る。その結果は、命令カウンタ７に通知され、命令カウ
ンタ７は、これにより制御される。The fetched instruction address is compared with the instruction address registered in the branch target buffer 50 by the comparison circuit 51 to determine whether or not the instruction is a branch instruction. The result is notified to the instruction counter 7, and the instruction counter 7 is controlled thereby.
【００１８】比較回路５１により、分岐命令と判定され
ると、参照回路５２が、分岐先ターゲットバッファ５０
の分岐予測状態を読みだす。分岐予測状態が、分岐する
と予測している時は、その命令アドレスに対する分岐先
予測アドレスを読みだす。一方、分岐予測状態が分岐し
ないと予測している場合には、分岐しないとの分岐予測
状態を、命令カウンタ７に出力する。When the comparison circuit 51 determines that the instruction is a branch instruction, the reference circuit 52 sets the branch destination target buffer 50
Read the branch prediction state of When the branch prediction state predicts that the branch will be taken, the branch destination prediction address corresponding to the instruction address is read. On the other hand, if the branch prediction state predicts that the branch will not be taken, the branch prediction state that the branch is not taken is output to the instruction counter 7.
【００１９】従来の分岐予測方法としては、分岐状態を
１ビット持つ１ビット分岐予測法が知られている。この
１ビット分岐予測法では、分岐先ターゲットバッファ５
０に登録されている各々の分岐命令の命令アドレスに対
し、この分岐命令は、分岐するかしないかという状態を
１ビット分（２状態）持つものである。As a conventional branch prediction method, a one-bit branch prediction method having one bit of a branch state is known. In this one-bit branch prediction method, the branch target buffer 5
For each instruction address of each branch instruction registered in 0, this branch instruction has one bit (two states) indicating whether or not to branch.
【００２０】例えば、図８のプログラムの例では、命令
アドレス「００１０」の命令が、分岐命令であり、分岐
する場合には、アドレス「００３０」に分岐し、分岐し
ない場合には、アドレス「００１１」に進む。このよう
な場合に、分岐すると予測すると、図７に示すように、
命令アドレス「００１０」に対し、分岐先予測アドレス
として「００３０」が、分岐状態として「１」（分岐す
る）が格納される。For example, in the example of the program shown in FIG. 8, the instruction at the instruction address "0010" is a branch instruction. If the instruction branches, the instruction branches to the address "0030". Go to ". In such a case, if it is predicted to branch, as shown in FIG.
For the instruction address “0010”, “0030” is stored as the branch destination prediction address, and “1” (branch) is stored as the branch state.
【００２１】そして、図９（Ａ）に示すように、実行結
果との照合による予測の当たり外れにより、分岐予測状
態を更新するものである。例えば、分岐状態が、「１」
（分岐する）を予測していた場合に、実行結果が、分岐
しなかった場合には、分岐状態は、「０」（分岐しな
い）に変更される。Then, as shown in FIG. 9 (A), the branch prediction state is updated due to a collision between the prediction and the execution result. For example, if the branch state is “1”
If (branch) is predicted and the execution result does not branch, the branch state is changed to “0” (do not branch).
【００２２】逆に、分岐状態が、「０」（分岐しない）
を予測していた場合に、実行結果が、分岐した場合に、
分岐状態は、「１」（分岐する）に変更される。このた
め、図７に示すように、分岐先ターゲットバッファ５０
の分岐状態を、比較結果に応じて変更する状態更新回路
５３が設けられている。Conversely, if the branch state is "0" (no branch)
If the execution result is branched,
The branch state is changed to “1” (branch). For this reason, as shown in FIG.
A state updating circuit 53 is provided for changing the branch state according to the comparison result.
【００２３】他の従来の分岐予測方法として、分岐する
かしないかの状態を２ビット分（４状態）持つ２ビット
分岐予測法が知られている。図９（Ｂ）に示すように、
「００」（分岐しない）、「０１」（分岐しない）、
「１０」（分岐する）、「１１」（分岐する）という４
状態で分岐予測を行う。As another conventional branch prediction method, a two-bit branch prediction method having two bits (four states) of whether to branch or not is known. As shown in FIG.
"00" (no branch), "01" (no branch),
4 "10" (branch), "11" (branch)
Perform branch prediction in the state.
【００２４】そして、図９（Ｂ）に示すように、実行結
果との照合による予測の当たり外れにより、分岐予測状
態を更新するものである。例えば、分岐状態が、「１
１」（分岐する）を予測していた場合に、実行結果が、
分岐しなかった場合には、分岐状態は、「１０」（分岐
する）に変更される。分岐状態が、「１０」（分岐す
る）を予測していた場合に、実行結果が、分岐しなかっ
た場合には、分岐状態は、「０１」（分岐しない）に変
更される。Then, as shown in FIG. 9 (B), the branch prediction state is updated due to a collision between the prediction and the execution result. For example, if the branch state is “1”
When "1" (branch) is predicted, the execution result is
If not, the branch state is changed to "10" (branch). When the branch state predicts “10” (branch) and the execution result does not branch, the branch state is changed to “01” (do not branch).
【００２５】逆に、分岐状態が、「００」（分岐しな
い）を予測していた場合に、実行結果が、分岐した場合
に、分岐状態は、「０１」（分岐しない）に変更され
る。分岐状態が、「０１」（分岐しない）を予測してい
た場合に、実行結果が、分岐した場合に、分岐状態は、
「１０」（分岐する）に変更される。Conversely, if the branch state predicts "00" (no branch), and if the execution result branches, the branch state is changed to "01" (no branch). If the branch state predicts “01” (do not branch), and if the execution result branches, the branch state is:
It is changed to "10" (branch).
【００２６】このような、従来の分岐予測回路は、分岐
予測結果が正解か不正解により、次の分岐を予測する１
種類の分岐予測手法をもちいて、分岐予測するものであ
った。Such a conventional branch prediction circuit predicts the next branch depending on whether the branch prediction result is correct or incorrect.
Branch prediction is performed using various types of branch prediction methods.
【００２７】[0027]
【発明が解決しようとする課題】しかしながら、従来技
術では、次の問題が生じていた。However, the prior art has the following problems.
【００２８】第１に、従来の分岐予測装置は、１種類の
分岐予測手法しか搭載していないため、分岐予測の正解
確率に限りがあった。First, the conventional branch prediction apparatus has only one type of branch prediction method, and thus the accuracy of branch prediction is limited.
【００２９】第２に、プログラムによっては、分岐予測
の正解率が低下して、パイプラインの乱れが生じてい
た。このため、プロセッサの実行速度を低下させてい
た。Second, depending on the program, the accuracy rate of the branch prediction is reduced, and the pipeline is disturbed. For this reason, the execution speed of the processor has been reduced.
【００３０】本発明の目的は、より正確な分岐予測を行
うためのプロセッサの分岐命令予測装置を提供すること
にある。An object of the present invention is to provide a branch instruction prediction device of a processor for performing more accurate branch prediction.
【００３１】本発明の他の目的は、簡易な方法で、正確
な分岐予測を行うためのプロセッサの分岐命令予測装置
を提供することにある。Another object of the present invention is to provide a branch instruction prediction device of a processor for performing accurate branch prediction by a simple method.
【００３２】[0032]
【課題を解決するための手段】図１は、本発明の原理図
である。FIG. 1 is a diagram illustrating the principle of the present invention.
【００３３】図１に示すように、プロセッサは、命令メ
モリ１の命令をフェッチするフェッチ回路２と、前記フ
ェッチ回路２の命令をデコードするデコード回路３と、
前記デコードされた命令を実行する実行回路４とが、パ
イプライン接続されてなり、命令の先行実行を行う。As shown in FIG. 1, a processor includes a fetch circuit 2 for fetching an instruction in an instruction memory 1, a decode circuit 3 for decoding an instruction in the fetch circuit 2,
An execution circuit 4 for executing the decoded instruction is connected by a pipeline, and executes the instruction in advance.
【００３４】分岐命令予測装置５は、分岐命令の過去の
実行結果に基づいて、第１の予測方式により、次の命令
を予測するための第１の予測機構と、分岐命令の過去の
実行結果に基づいて、第１の予測方式と異なる第２の予
測方式により、次の命令を予測するための第２の予測機
構と、予測結果と分岐命令の実行結果との比較結果に応
じて、前記第１の予測機構又は第２の予測機構とを選択
する選択機構とを有するものである。The branch instruction prediction device 5 includes a first prediction mechanism for predicting the next instruction by a first prediction method based on the past execution result of the branch instruction, and a past execution result of the branch instruction. And a second prediction mechanism for predicting the next instruction by a second prediction method different from the first prediction method, and a comparison result between the prediction result and the execution result of the branch instruction. A selection mechanism for selecting the first prediction mechanism or the second prediction mechanism.
【００３５】本発明では、異なる分岐予測方式により分
岐予測する複数の予測機構を設け、予測結果と実行結果
の比較により、予測機構を選択するため、分岐予測を正
確に行うことができる。例えば、一方の予測機構による
分岐予測の正解率が低い場合に、他方の予測機構による
分岐予測に切り換える等、正解率の高い最適の予測方式
に動的に変更できる。In the present invention, a plurality of prediction mechanisms for performing branch prediction by different branch prediction methods are provided, and a prediction mechanism is selected by comparing a prediction result with an execution result, so that branch prediction can be accurately performed. For example, when the accuracy rate of the branch prediction by one prediction mechanism is low, it is possible to dynamically change to an optimal prediction method with a high accuracy rate, such as switching to the branch prediction by the other prediction mechanism.
【００３６】このため、分岐予測の正解率が向上して、
パイプラインの乱れを最小限とすることができ、プロセ
ッサの全体性能を向上することができる。For this reason, the accuracy rate of branch prediction is improved,
The disturbance of the pipeline can be minimized, and the overall performance of the processor can be improved.
【００３７】[0037]
【発明の実施の形態】図２は本発明の一実施の形態の構
成図、図３は本発明の一実施形態の分岐予測手法の説明
図、図４は本発明の一実施形態の分岐予測手法選択の説
明図、図５は本発明の一実施形態のグローバルヒストリ
ーテーブルの説明図である。FIG. 2 is a block diagram of one embodiment of the present invention, FIG. 3 is an explanatory diagram of a branch prediction method of one embodiment of the present invention, and FIG. 4 is a branch prediction method of one embodiment of the present invention. FIG. 5 is an explanatory diagram of method selection, and FIG. 5 is an explanatory diagram of a global history table according to an embodiment of the present invention.
【００３８】図２は、図１に示す分岐命令予測回路５の
みを示している。分岐先ターゲットバッファ１０は、各
分岐命令の命令アドレスに対応して、その分岐命令の現
在行っている分岐予測方式を示す３ビットの分岐予測方
式データと、その分岐命令の過去４回分の分岐予測の結
果（比較結果）を示す４ビットの分岐予測結果データ
と、過去８回分の実際に分岐した分岐結果を示す８ビッ
トのローカルヒストリーと、従来の２ビット予測におけ
る分岐先予測アドレスと、従来の２ビット予測における
２ビットの予測状態を保持する。FIG. 2 shows only the branch instruction prediction circuit 5 shown in FIG. The branch target buffer 10 stores, in correspondence with the instruction address of each branch instruction, 3-bit branch prediction method data indicating the branch prediction method currently performed for the branch instruction, and branch prediction data for the past four times of the branch instruction. , A 4-bit branch prediction result data indicating the result (comparison result), an 8-bit local history indicating a branch result actually taken for the past eight times, a branch destination prediction address in the conventional 2-bit prediction, and a conventional Holds a 2-bit prediction state in 2-bit prediction.
【００３９】即ち、図７の従来の分岐先ターゲットバッ
ファ５０に対し、この実施の形態の分岐先ターゲットバ
ッファ１０は、分岐命令の現在行っている分岐予測方式
を示す３ビットの分岐予測方式データと、その分岐命令
の過去４回分の分岐予測の結果（比較結果）を示す４ビ
ットの分岐予測結果データと、過去８回分の実際に分岐
した分岐結果を示す８ビットのローカルヒストリーと
が、付加されている。That is, in contrast to the conventional branch target buffer 50 shown in FIG. 7, the branch target buffer 10 according to the present embodiment includes 3-bit branch prediction method data indicating the branch prediction method currently performed for a branch instruction. , 4-bit branch prediction result data indicating the results of the past four branch predictions (comparison results) of the branch instruction, and 8-bit local history indicating the results of the past eight branches actually taken are added. ing.
【００４０】この内、分岐予測方式は、図３に示すよう
に、従来の２ビット予測方式（「０００」）の他に、後
述するローカルヒストリーを用いた分岐予測方式（「０
０１」）、グローバルヒストリーを用いた分岐予測方式
（「０１０」）、ローカルヒストリーとグローバルヒス
トリーとを組み合わせた分岐予測方式（「０１１」）、
グローバルヒストリーとローカルヒストリーとを組み合
わせた分岐予測方式（「１００」があり、合計５種類の
分岐予測方式が存在する。As shown in FIG. 3, the branch prediction method using a local history described later (“0”) in addition to the conventional 2-bit prediction method (“000”), as shown in FIG.
01 "), a branch prediction method using global history (" 010 "), a branch prediction method combining local history and global history (" 011 "),
There is a branch prediction method ("100") combining global history and local history, and there are a total of five types of branch prediction methods.
【００４１】比較回路１１は、フェッチされた命令アド
レスと、分岐先ターゲットバッファ１０の命令アドレス
とを比較して、分岐命令を探すものである。参照回路１
２は、比較回路１１により、分岐命令と判定された命令
アドレスの現在の分岐予測方式を参照するものである。The comparison circuit 11 compares the fetched instruction address with the instruction address of the branch target buffer 10 to search for a branch instruction. Reference circuit 1
Reference numeral 2 refers to the current branch prediction method of the instruction address determined by the comparison circuit 11 as a branch instruction.
【００４２】アドレス生成回路１３は、現在の分岐予測
方式により、テーブルの参照アドレスを生成するもので
ある。参照アドレスの生成については、後述する。グロ
ーバルヒストリーカウンタ１４は、分岐命令がそこに到
るまでのパス情報を格納する。例えば、図５に示すよう
に、プログラム上の一連の分岐命令が、分岐した（ｔａ
ｋｅｎ：１）か、分岐しないか（ｎｏｔ ｔａｋｅｎ：
０）かという情報を８ビット分保持し、分岐命令の実行
結果毎に更新して、シフトして、保持する。The address generation circuit 13 generates a reference address of the table according to the current branch prediction method. The generation of the reference address will be described later. The global history counter 14 stores path information until the branch instruction reaches there. For example, as shown in FIG. 5, a series of branch instructions on a program is branched (ta
ken: 1) or not branch (not taken:
0) is held for 8 bits, updated for each execution result of the branch instruction, shifted, and held.
【００４３】ローカルヒストリテーブル１５は、現在の
分岐予測方式がローカルヒストリ−を用いた分岐予測を
示している時（「００１）である時）に、使用される。
図４に示すように、ローカルヒストリーテーブル１５
は、参照アドレスに対する分岐先アドレスと２ビットの
分岐予測状態（分岐するかしないか）の参照テーブルで
ある。The local history table 15 is used when the current branch prediction method indicates a branch prediction using the local history (when it is "001").
As shown in FIG. 4, the local history table 15
Is a reference table of a branch destination address for a reference address and a 2-bit branch prediction state (whether or not to branch).
【００４４】このローカルヒストリーテーブル１５は、
各命令アドレス毎に、８ビットのローカルヒストリーデ
ータに応じて２５６通り作成される。従って、その命令
アドレスのローカルヒストリーテーブル１５は、その命
令アドレスのローカルヒストリデータを参照アドレスと
して、分岐予測状態と分岐先アドレスが参照される。This local history table 15 is
For each instruction address, 256 patterns are created in accordance with 8-bit local history data. Accordingly, in the local history table 15 of the instruction address, the branch prediction state and the branch destination address are referred to using the local history data of the instruction address as a reference address.
【００４５】グローバルヒストリテーブル１６は、現在
の分岐予測方式がグローバルヒストリ−を用いた分岐予
測を示している時に、使用される。図４に示すように、
グローバルヒストリーテーブル１６は、参照アドレスに
対する分岐先アドレスと２ビットの分岐予測状態（分岐
するかしないか）の参照テーブルである。The global history table 16 is used when the current branch prediction method indicates a branch prediction using global history. As shown in FIG.
The global history table 16 is a reference table of a branch destination address for a reference address and a 2-bit branch prediction state (whether or not to branch).
【００４６】このグローバルヒストリーテーブル１６
は、各命令アドレス毎に、８ビットのグローバルヒスト
リーデータに応じて２５６通り作成される。従って、そ
の命令アドレスのグローバルヒストリーテーブル１６
は、その命令アドレスのグローバルヒストリデータを参
照アドレスとして、分岐予測状態と分岐先アドレスが参
照される。This global history table 16
Are generated for each instruction address in accordance with 8-bit global history data. Therefore, the global history table 16 of the instruction address
The branch prediction state and the branch destination address are referred to using the global history data of the instruction address as a reference address.
【００４７】ローカル＋グローバルヒストリテーブル１
７は、現在の分岐予測方式がローカル＋グローバルヒス
トリ−を用いた分岐予測を示している時に、使用され
る。図４に示すように、ローカル＋グローバルヒストリ
ーテーブル１７は、参照アドレスに対する分岐先アドレ
スと２ビットの分岐予測状態（分岐するかしないか）の
参照テーブルである。Local + global history table 1
7 is used when the current branch prediction method indicates branch prediction using local + global history. As shown in FIG. 4, the local + global history table 17 is a reference table of a branch destination address for a reference address and a 2-bit branch prediction state (whether or not to branch).
【００４８】このローカル＋グローバルヒストリーテー
ブル１７は、各命令アドレス毎に、８ビットのローカル
ヒストリーデータと８ビットのグローバルヒストリデー
タに応じて２５６2 通り作成される。従って、その命令
アドレスのローカル＋グローバルヒストリーテーブル１
７は、その命令アドレスのローカルヒストリデータとグ
ローバルヒストリーデータを参照アドレスとして、分岐
予測状態と分岐先アドレスが参照される。[0048] The local + global history table 17, for each instruction address, is created 256 two types depending on the 8 bits of the local history data and 8-bit global history data. Therefore, the local + global history table 1 of the instruction address
Reference numeral 7 refers to the branch prediction state and the branch destination address using the local history data and global history data of the instruction address as reference addresses.
【００４９】グローバル＋ローカルヒストリテーブル１
８は、現在の分岐予測方式がグローバル＋ローカルヒス
トリ−を用いた分岐予測を示している時に、使用され
る。図４に示すように、グローバル＋ローカルヒストリ
ーテーブル１８は、参照アドレスに対する分岐先アドレ
スと２ビットの分岐予測状態（分岐するかしないか）の
参照テーブルである。Global + local history table 1
8 is used when the current branch prediction method indicates branch prediction using global + local history. As shown in FIG. 4, the global + local history table 18 is a reference table of a branch destination address for a reference address and a 2-bit branch prediction state (whether or not to branch).
【００５０】このグローバル＋ローカルヒストリーテー
ブル１８は、各命令アドレス毎に、８ビットのグローバ
ルヒストリーデータと８ビットのローカルヒストリーデ
ータに応じて２５６2 通り作成される。従って、その命
令アドレスのグローバル＋ローカルヒストリーテーブル
１８は、その命令アドレスのグローバルヒストリデータ
とローカルヒストリデータとを参照アドレスとして、分
岐予測状態と分岐先アドレスが参照される。The global + local history table 18 is created for each instruction address in 256 2 ways in accordance with 8-bit global history data and 8-bit local history data. Therefore, the global + local history table 18 of the instruction address refers to the branch prediction state and the branch destination address using the global history data and the local history data of the instruction address as reference addresses.
【００５１】状態更新回路１９は、前述した比較回路６
（図１参照）からの比較結果により、４ビットの比較結
果データをシフトして、更新する。状態更新回路２０
は、比較回路６の比較結果に応じて、２ビット予測の分
岐予測状態を更新する。The state updating circuit 19 is provided with the comparing circuit 6 described above.
According to the comparison result from (see FIG. 1), the 4-bit comparison result data is shifted and updated. State update circuit 20
Updates the branch prediction state of 2-bit prediction according to the comparison result of the comparison circuit 6.
【００５２】変更回路２１は、４ビットの比較結果と、
「００００」とを比較して、分岐予測方式データを変更
する。比較結果は、分岐予測が成立した時は、「１」、
分岐予測が不成立の時は、「０」が格納される。従っ
て、過去４回連続して、分岐予測が不成立であった時
に、分岐予測方式データが、「１」インクリメントさ
れ、変更される。The change circuit 21 compares the 4-bit comparison result with
Compare with “0000” to change the branch prediction method data. The comparison result is “1” when the branch prediction is established,
When the branch prediction is not established, “0” is stored. Therefore, the branch prediction method data is incremented by "1" and changed when the branch prediction is not established four times in the past.
【００５３】例えば、図３に示すように、現在の分岐予
測方式が、２ビット予測方式（「０００」であり、過去
４回連続して、分岐予測が不成立であった時には、分岐
予測方式データが「１」インクリメントされ、「００
１」（ローカルヒストリを用いた予測）に変更される。For example, as shown in FIG. 3, when the current branch prediction method is the 2-bit prediction method (“000”) and the branch prediction has not been established four times in the past four times, Is incremented by “1” and “00”
1 "(prediction using local history).
【００５４】以下、同様にして、現在の分岐予測方式
が、ローカルヒストリーを用いた予測方式（「００
１」）であり、過去４回して、分岐予測が不成立であっ
た時は、グローバルヒストリーを用いた予測方式（「０
１０」）に変更される。Hereinafter, similarly, the current branch prediction method is changed to the prediction method using the local history (“00”).
1)), and if the branch prediction was not taken four times in the past, the prediction method using the global history (“0
10 ").
【００５５】次に、図２の動作を、図３乃至図５を用い
て、説明する。Next, the operation of FIG. 2 will be described with reference to FIGS.
【００５６】比較回路１１は、フェッチされた命令アド
レスと、分岐先ターゲットバッファ１０の命令アドレス
とを比較して、分岐命令を探す。参照回路１２は、比較
回路１１により、分岐命令と判定された命令アドレスの
現在の分岐予測方式を参照する。アドレス生成回路１３
は、現在の分岐予測方式により、テーブルの参照アドレ
スを生成するものである。The comparison circuit 11 compares the fetched instruction address with the instruction address of the branch target buffer 10 to search for a branch instruction. The reference circuit 12 refers to the current branch prediction method of the instruction address determined as a branch instruction by the comparison circuit 11. Address generation circuit 13
Generates a reference address of a table by the current branch prediction method.
【００５７】即ち、アドレス生成回路１３は、現在の分
岐予測方式が、２ビット予測方式（「０００」）を示し
ている時は、フェッチした命令アドレスから分岐先ター
ゲットバッファ１０の２ビット予測状態を参照し、その
予測アドレスを参照する。従って、過去の比較結果に応
じた分岐予測が行われる。That is, when the current branch prediction method indicates the 2-bit prediction method (“000”), the address generation circuit 13 changes the 2-bit prediction state of the branch target buffer 10 from the fetched instruction address. Reference and refer to the predicted address. Therefore, branch prediction according to the past comparison result is performed.
【００５８】アドレス生成回路１３は、現在の分岐予測
方式が、ローカルヒストリーテーブルを用いた分岐予測
方式（「００１」）を示している時は、フェッチした命
令アドレスに対応するローカルヒストリテーブル１５を
指示し、且つ分岐先ターゲットバッファ１０の８ビット
のローカルヒストリーデータを参照アドレスとして、ロ
ーカルヒストリテーブル１５の２ビット予測状態を参照
し、その予測アドレスを参照する。従って、その分岐命
令の分岐した結果に応じた分岐予測が行われる。When the current branch prediction method indicates a branch prediction method using a local history table ("001"), the address generation circuit 13 indicates the local history table 15 corresponding to the fetched instruction address. Then, using the 8-bit local history data of the branch target buffer 10 as a reference address, the 2-bit prediction state of the local history table 15 is referred to, and the prediction address is referred to. Therefore, a branch prediction according to the result of the branch of the branch instruction is performed.
【００５９】アドレス生成回路１３は、現在の分岐予測
方式が、グローバルヒストリーテーブルを用いた分岐予
測方式（「０１０」）を示している時は、フェッチした
命令アドレスに対応するグローバルヒストリテーブル１
６を指示し、且つグローバルヒストリーカウンタ１４の
８ビットのグローバルヒストリーデータを参照アドレス
として、グローバルヒストリテーブル１６の２ビット予
測状態を参照し、その予測アドレスを参照する。従っ
て、その分岐命令に到る履歴に応じた分岐予測が行われ
る。When the current branch prediction method indicates a branch prediction method using a global history table (“010”), the address generation circuit 13 outputs the global history table 1 corresponding to the fetched instruction address.
6, and using the 8-bit global history data of the global history counter 14 as a reference address, refer to the 2-bit prediction state of the global history table 16 and refer to the prediction address. Therefore, branch prediction according to the history leading to the branch instruction is performed.
【００６０】アドレス生成回路１３は、現在の分岐予測
方式が、ローカル＋グローバルヒストリーテーブルを用
いた分岐予測方式（「０１１」）を示している時は、フ
ェッチした命令アドレスに対応するローカル＋グローバ
ルヒストリテーブル１７を指示し、且つ８ビットのロー
カルヒストリデータを前に、グローバルヒストリーカウ
ンタ１４の８ビットのグローバルヒストリーデータを後
にした１６ビットの参照アドレスにより、ローカル＋グ
ローバルヒストリテーブル１７の２ビット予測状態を参
照し、その予測アドレスを参照する。従って、その分岐
結果とその分岐命令に到る履歴とを組み合わせた分岐予
測が行われる。When the current branch prediction method indicates the branch prediction method using the local + global history table (“011”), the address generation circuit 13 generates the local + global history corresponding to the fetched instruction address. The 2-bit prediction state of the local + global history table 17 is indicated by a 16-bit reference address indicating the table 17 and preceding the 8-bit local history data with the 8-bit global history data of the global history counter 14. Reference and refer to the predicted address. Therefore, branch prediction is performed by combining the result of the branch and the history leading to the branch instruction.
【００６１】アドレス生成回路１３は、現在の分岐予測
方式が、グローバル＋ローカルヒストリーテーブルを用
いた分岐予測方式（「１００」）を示している時は、フ
ェッチした命令アドレスに対応するグローバル＋ローカ
ルヒストリテーブル１８を指示し、且つ８ビットのグロ
ーバルヒストリデータを前に、８ビットのローカルヒス
トリーデータを後にした１６ビットの参照アドレスによ
り、グローバル＋ローカルヒストリテーブル１８の２ビ
ット予測状態を参照し、その予測アドレスを参照する。
従って、その分岐結果とその分岐命令に到る履歴とを組
み合わせた分岐予測が行われる。When the current branch prediction method indicates the branch prediction method using the global + local history table (“100”), the address generation circuit 13 sets the global + local history corresponding to the fetched instruction address. The 2-bit prediction state of the global + local history table 18 is referred to by referring to the table 18 and referring to the 16-bit reference address that precedes the 8-bit global history data and the 8-bit local history data. Look up the address.
Therefore, branch prediction is performed by combining the result of the branch and the history leading to the branch instruction.
【００６２】そして、分岐命令の予測結果と、実行され
た分岐命令の実行結果の比較結果は、過去４回分順次分
岐先ターゲットバッファ１０の比較結果データとして、
保持される。この比較結果データは、更新毎に、変更回
路２１により、４回連続して、予測が不成立か否かが判
定される。そして、分岐命令の比較結果が、４回連続し
て、不成立なら、分岐先ターゲットバッファ１０の分岐
予測方式データが、図３に示すように、順次変更され
る。The result of comparison between the prediction result of the branch instruction and the execution result of the executed branch instruction is obtained as comparison result data of the branch target buffer 10 for the past four times.
Will be retained. The comparison result data is determined by the change circuit 21 four times consecutively for each update to determine whether or not prediction is not established. If the comparison result of the branch instruction is not satisfied for four consecutive times, the branch prediction method data of the branch target buffer 10 is sequentially changed as shown in FIG.
【００６３】このようにして、過去の分岐命令の比較結
果に応じて、過去の比較結果を元にした２ビット予測方
式、過去の分岐結果を元にしたローカルヒストリー予測
方式、その分岐命令に到るパス情報を元にしたグローバ
ルヒストリー予測方式、過去の分岐結果とその分岐命令
に到るパス情報を元にしたローカル＋グローバル及びグ
ローバル＋ローカルヒストリー予測方式が選択される。As described above, according to the comparison result of the past branch instruction, the 2-bit prediction method based on the past comparison result, the local history prediction method based on the past branch result, and the branch instruction are reached. Global and local + global and global + local history prediction systems based on past branch results and path information leading to the branch instruction.
【００６４】即ち、過去の分岐命令の比較結果に応じ
て、異なる分岐予測方式が選択されることになる。この
ため、プログラムに適した分岐予測方式が選択されるた
め、分岐予測の正解確率が高くなる。分岐命令の正確確
率が高くなるため、命令の先行実行を積極的に行って
も、パイプラインの乱れを最小限にでき、プロセッサの
実行能力を高めることができる。That is, a different branch prediction method is selected according to the result of comparison of past branch instructions. Therefore, the branch prediction method suitable for the program is selected, and the probability of correct answer of the branch prediction increases. Since the accuracy of the branch instruction is high, even if the instruction is pre-executed aggressively, the disturbance of the pipeline can be minimized, and the execution capability of the processor can be increased.
【００６５】又、過去の比較結果を元にした２ビット予
測方式、過去の分岐結果を元にしたローカルヒストリー
予測方式、その分岐命令に到るパス情報を元にしたグロ
ーバルヒストリー予測方式、過去の分岐結果とその分岐
命令に到るパス情報を元にしたローカル＋グローバル及
びグローバル＋ローカルヒストリー予測方式という異な
る種類の予測方式を適用できるため、プログラムに対す
る分岐命令の分岐予測の正確確率の高い予測方式を自動
的に適用できる。Also, a 2-bit prediction method based on a past comparison result, a local history prediction method based on a past branch result, a global history prediction method based on path information leading to the branch instruction, a Since different types of prediction methods, that is, local + global and global + local history prediction methods based on a branch result and path information leading to the branch instruction, can be applied, a prediction method with a high accuracy of branch instruction branch prediction for a program is provided. Can be applied automatically.
【００６６】更に、過去の分岐命令の比較結果を複数回
保持して、複数回の結果を元に分岐予測方式を選択して
いるため、正解率の高い分岐予測方式を選択することが
できる。Furthermore, since the comparison result of the past branch instruction is held a plurality of times and the branch prediction method is selected based on the result of the plurality of times, a branch prediction method having a high accuracy rate can be selected.
【００６７】しかも、各分岐命令に応じた分岐予測方式
を適用しているため、各分岐命令の振る舞いに応じた、
分岐予測が可能となり、各分岐命令に対し、正確な分岐
予測が可能となる。Further, since the branch prediction method according to each branch instruction is applied,
Branch prediction becomes possible, and accurate branch prediction becomes possible for each branch instruction.
【００６８】上述の実施の態様の他に、本発明は、次の
ような変形が可能である。In addition to the above-described embodiment, the present invention can be modified as follows.
【００６９】前述の実施の態様では、５種類の分岐予
測方式を選択できるようにした例で説明したが、最低２
種類の分岐予測方式を選択できるようなものであれば良
く、実施の態様のものに限られない。In the above-described embodiment, an example has been described in which five types of branch prediction methods can be selected.
Any type of branch prediction method can be selected, and the present invention is not limited to the embodiment.
【００７０】プロセッサを、フェッチ、デコード、実
行の３ステージのもので説明したが、それ以上のステー
ジを有するものにも適用できる。Although the processor has been described as having three stages of fetch, decode, and execute, the present invention can be applied to a processor having more stages.
【００７１】以上、本発明を実施の形態により説明した
が、本発明の主旨の範囲内で種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。Although the present invention has been described with reference to the embodiment, various modifications are possible within the scope of the present invention.
They are not excluded from the scope of the present invention.
【００７２】[0072]
【発明の効果】以上説明したように、本発明によれば、
次の効果を奏する。As described above, according to the present invention,
The following effects are obtained.
【００７３】分岐予測方式の異なる複数の分岐予測機
構を設け、且つ分岐命令の予測結果と実行結果との比較
に基づいて、分岐予測機構を選択するため、各種のプロ
グラムに対し、正確な分岐予測を行うことができる。A plurality of branch prediction mechanisms having different branch prediction methods are provided, and a branch prediction mechanism is selected based on a comparison between a prediction result and an execution result of a branch instruction. It can be performed.
【００７４】このため、命令の先行実行を積極的に行
っても、パイプラインの乱れを最小限にでき、プロセッ
サの性能向上に寄与する。Therefore, even if the pre-execution of the instruction is actively performed, the disturbance of the pipeline can be minimized, which contributes to the improvement of the performance of the processor.
【図１】本発明の原理図である。FIG. 1 is a principle diagram of the present invention.
【図２】本発明の一実施の形態の構成図である。FIG. 2 is a configuration diagram of an embodiment of the present invention.
【図３】本発明の一実施の形態の分岐予測手法の説明図
である。FIG. 3 is an explanatory diagram of a branch prediction method according to an embodiment of the present invention.
【図４】本発明の一実施の形態の分岐予測手法選択の説
明図である。FIG. 4 is an explanatory diagram of selection of a branch prediction method according to an embodiment of the present invention.
【図５】本発明の一実施の形態のグローバルヒストリー
テーブルの説明図である。FIG. 5 is an explanatory diagram of a global history table according to an embodiment of the present invention.
【図６】従来技術の構成図である。FIG. 6 is a configuration diagram of a conventional technique.
【図７】従来の予測回路の構成図である。FIG. 7 is a configuration diagram of a conventional prediction circuit.
【図８】分岐命令の説明図である。FIG. 8 is an explanatory diagram of a branch instruction.
【図９】従来の分岐予測手法の説明図である。FIG. 9 is an explanatory diagram of a conventional branch prediction method.
１ 命令メモリ ２ フェッチ回路 ３ デコード回路 ４ 実行回路 ５ 命令予測回路（装置） ６ 比較回路 ７ 命令カウンタ DESCRIPTION OF SYMBOLS 1 Instruction memory 2 Fetch circuit 3 Decode circuit 4 Execution circuit 5 Instruction prediction circuit (device) 6 Comparison circuit 7 Instruction counter
Claims (5)
チ回路と、前記フェッチ回路の命令をデコードするデコ
ード回路と、前記デコードされた命令を実行する実行回
路とが、パイプライン接続されてなり、命令の先行実行
を行うプロセッサのための分岐命令の次の命令を予測す
る分岐命令予測装置において、 前記分岐命令の過去の実行結果に基づいて、第１の予測
方式により、前記次の命令を予測するための第１の予測
機構と、 前記分岐命令の過去の実行結果に基づいて、前記第１の
予測方式と異なる第２の予測方式により、前記次の命令
を予測するための第２の予測機構と、 前記予測結果と前記分岐命令の実行結果との比較結果に
応じて、前記第１の予測機構又は第２の予測機構とを選
択する選択機構とを有することを特徴とするプロセッサ
の分岐命令予測装置。1. A fetch circuit for fetching an instruction in an instruction memory, a decode circuit for decoding the instruction of the fetch circuit, and an execution circuit for executing the decoded instruction are connected in a pipeline, and A branch instruction prediction device for predicting an instruction next to a branch instruction for a processor performing pre-execution, comprising: a first prediction method for predicting the next instruction based on a past execution result of the branch instruction. And a second prediction mechanism for predicting the next instruction by a second prediction method different from the first prediction method based on a past execution result of the branch instruction. A selection mechanism for selecting the first prediction mechanism or the second prediction mechanism in accordance with a comparison result between the prediction result and the execution result of the branch instruction. Sass branch instruction prediction device.
置において、 前記第１の予測機構が、前記分岐命令の前回の分岐結果
に応じて、次の命令を予測する機構であることを特徴と
するプロセッサの分岐命令予測装置。2. The branch instruction prediction device for a processor according to claim 1, wherein the first prediction mechanism is a mechanism that predicts a next instruction according to a previous branch result of the branch instruction. Instruction predictor of the processor to be executed.
予測装置において、 前記第２の予測機構が、前記分岐命令の実行履歴から、
次の命令を予測する機構であることを特徴とするプロセ
ッサの分岐命令予測装置。3. The branch instruction prediction device for a processor according to claim 1 or 2, wherein the second prediction mechanism calculates an execution history of the branch instruction.
A branch instruction prediction device for a processor, which is a mechanism for predicting a next instruction.
予測装置において、 前記第２の予測機構が、前記分岐命令に到る実行パス上
の分岐命令の実行状態により、次の命令を予測する機構
であることを特徴とするプロセッサの分岐命令予測装
置。4. The branch instruction prediction device for a processor according to claim 1, wherein said second prediction mechanism predicts a next instruction based on an execution state of a branch instruction on an execution path leading to said branch instruction. A branch instruction prediction device for a processor, characterized by being a mechanism.
サの分岐命令予測装置において、 前記選択機構は、前記予測結果と前記分岐命令の実行結
果との過去の比較結果を複数回保持する機構を有し、前
記複数回の比較結果により、前記第１の予測機構又は第
２の予測機構を選択することを特徴とするプロセッサの
分岐命令予測装置。5. The branch instruction prediction device for a processor according to claim 1, wherein said selection mechanism holds a past comparison result between said prediction result and an execution result of said branch instruction a plurality of times. Wherein the first prediction mechanism or the second prediction mechanism is selected based on a result of the plurality of comparisons.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25825996A JPH10105401A (en) | 1996-09-30 | 1996-09-30 | Device of predicting branch instruction of processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25825996A JPH10105401A (en) | 1996-09-30 | 1996-09-30 | Device of predicting branch instruction of processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10105401A true JPH10105401A (en) | 1998-04-24 |
Family
ID=17317754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25825996A Withdrawn JPH10105401A (en) | 1996-09-30 | 1996-09-30 | Device of predicting branch instruction of processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10105401A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015144001A (en) * | 2006-06-29 | 2015-08-06 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Methods and apparatus for proactive branch target address cache management |
-
1996
- 1996-09-30 JP JP25825996A patent/JPH10105401A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015144001A (en) * | 2006-06-29 | 2015-08-06 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Methods and apparatus for proactive branch target address cache management |
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|---|---|---|---|
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