JPH1010204A - Semiconductor memory - Google Patents
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- JPH1010204A JPH1010204A JP8181410A JP18141096A JPH1010204A JP H1010204 A JPH1010204 A JP H1010204A JP 8181410 A JP8181410 A JP 8181410A JP 18141096 A JP18141096 A JP 18141096A JP H1010204 A JPH1010204 A JP H1010204A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、テスト機能を有する多ビット半導体記憶装
置に関する。The present invention relates to a semiconductor memory device, and more particularly to a multi-bit semiconductor memory device having a test function.
【0002】[0002]
【従来の技術】多ビット構成の半導体記憶装置はI/O
ピン(入出力ピン)の本数が多く、メモリテスタで測定
する際に、テスタに具備されたドライバピン及びコンパ
レータピンの数には制限があるため、同時測定個数が大
幅に減少してしまうことになる。2. Description of the Related Art A multi-bit semiconductor memory device has an I / O
Because the number of pins (input / output pins) is large and the number of driver pins and comparator pins provided in the tester is limited when measuring with a memory tester, the number of simultaneous measurements is greatly reduced. Become.
【0003】そこで、この問題を改善するための従来技
術として、I/Oコモンボードというアダプタが提案さ
れている。例えば、図12に示すようにI/Oが16ビ
ットの半導体記憶装置のテストに用いられるI/Oコモ
ンボードの一例を図15に示す。このI/Oコモンボー
ドでは同時測定個数が4倍になる。In order to solve this problem, an adapter called an I / O common board has been proposed as a conventional technique. For example, FIG. 15 shows an example of an I / O common board used for testing a semiconductor memory device having 16 bits of I / O as shown in FIG. With this I / O common board, the number of simultaneous measurements is quadrupled.
【0004】まず、図12に示す半導体記憶装置につい
て説明する。この半導体記憶装置においては、I/Oが
16ビットあるので16個の出力バッファDout0〜
Dout15、16個の入力バッファDin0〜Din
15、16対の内部I/OバスRW0〜RW15を備
え、16対の内部I/OバスRW0〜RW15を、×4
/×8/×16出力切り換え回路4、又は、×4/×8
/×16入力切り換え回路5で接続する出力バッファ又
は入力バッファを切り換えることで、I/Oが、4ビッ
ト構成、8ビット構成、16ビット構成の半導体記憶装
置に変更できるように構成されている。First, the semiconductor memory device shown in FIG. 12 will be described. In this semiconductor memory device, since the I / O has 16 bits, 16 output buffers Dout0 to Dout0 are provided.
Dout15, 16 input buffers Din0 to Din
15 and 16 pairs of internal I / O buses RW0 to RW15, and 16 pairs of internal I / O buses RW0 to RW15
/ × 8 / × 16 output switching circuit 4 or × 4 / × 8
By switching the output buffer or input buffer connected by the / × 16 input switching circuit 5, the I / O can be changed to a semiconductor memory device having a 4-bit configuration, an 8-bit configuration, or a 16-bit configuration.
【0005】通常、設計・開発期間の短縮及び管理の容
易化のために、このように同一チップ上に複数のビット
構成の半導体記憶装置を設計することが多い。Normally, in order to shorten the design / development period and to facilitate management, a semiconductor memory device having a plurality of bits is often designed on the same chip.
【0006】さらに、図12を参照して、この半導体記
憶装置においては、3つの構成(I/Oが4ビット、8
ビット、16ビット)を、組立時にボンディングするか
/しないか、を選択することで変更できるようにしたボ
ンディングオプション回路2を備え、デコーダ1は、ボ
ンディングオプション回路2の出力信号B×16、B×
8およびアドレス信号Y0、Y1、テストモード信号TC
MPを受けて、×4/×8/×16出力切り換え回路
4、×4/×8/×16入力切り換え回路5、及びテス
ト回路3を制御している。Further, referring to FIG. 12, this semiconductor memory device has three configurations (I / O is 4 bits, 8 bits).
Bit, 16 bits) can be changed by selecting whether or not to bond at the time of assembly. The decoder 1 has output signals B × 16, B ×
8 and address signals Y 0 , Y 1 , test mode signal TC
In response to the MP, a × 4 / × 8 / × 16 output switching circuit 4, a × 4 / × 8 / × 16 input switching circuit 5, and a test circuit 3 are controlled.
【0007】×4/×8/×16切り換え回路4、5、
及びテスト回路3は、4つのI/O毎に1台ずつ備えら
れているので、全部で4台ずつ備えられている。[0007] × 4 / × 8 / × 16 switching circuits 4, 5,
Since one test circuit 3 is provided for every four I / Os, a total of four test circuits are provided.
【0008】次に、この従来の半導体記憶装置の動作に
ついて説明する。Next, the operation of the conventional semiconductor memory device will be described.
【0009】ボンディングオプション回路2は、図13
に示すような回路構成とされており、モード信号B×1
6のほうのみ信号端子PADをGND(接地電位)にボ
ンディングしている。信号φ0は、電源投入時にのみワ
ンショットパルスが“H”レベルとなるパワーオン信号
である。したがって、この場合、モード信号B×16が
“H”、B×8が“L”となって、16ビット構成とな
る。The bonding option circuit 2 is shown in FIG.
And a mode signal B × 1
Only the signal terminal PAD 6 is bonded to GND (ground potential). The signal φ 0 is a power-on signal in which the one-shot pulse becomes “H” level only when the power is turned on. Therefore, in this case, the mode signal B × 16 becomes “H” and B × 8 becomes “L”, and a 16-bit configuration is obtained.
【0010】図14に、デコーダ回路1の回路構成を示
す。モード信号B×16 が“H”レベルの時、選択信
号S0〜S3はすべて“H”になる。FIG. 14 shows a circuit configuration of the decoder circuit 1. When the mode signal B × 16 is at the “H” level, the selection signals S 0 to S 3 all become “H”.
【0011】×4/×8/×16出力切り換え回路4
は、図3に示すような構成とされており、モード信号B
×16が“H”、デコーダ回路1から出力される選択信
号S0〜S3はすべて“H”、また通常時にはテストモー
ド信号TCMPが“L”であるから、トランスファゲー
ト300、301、312、313、322、323、
334、335がオン状態とされ、16対の内部I/O
バスRW0〜RW15はそれぞれ出力バッファDout
0〜Dout15に接続され、I/O1〜I/O16に
出力する。× 4 / × 8 / × 16 output switching circuit 4
Has a configuration as shown in FIG.
× 16 is “H”, the selection signals S 0 to S 3 output from the decoder circuit 1 are all “H”, and the test mode signal TCMP is “L” at normal times, so that the transfer gates 300, 301, 312, 313, 322, 323,
334 and 335 are turned on, and 16 pairs of internal I / O
The buses RW0 to RW15 are respectively provided with output buffers Dout.
0 to Dout15 and output to I / O1 to I / O16.
【0012】出力バッファ回路について、I/O1、I
/O5、I/O9、I/013に対応するDout0、
Dout4、Dout8、Dout12を図5(a)
に、その他の出力バッファ回路(例えばDout1等)
を図5(b)に示す。Regarding the output buffer circuit, I / O1, I / O
Dout0 corresponding to / O5, I / O9, I / 013,
FIG. 5A shows Dout4, Dout8, and Dout12.
And other output buffer circuits (for example, Dout1 etc.)
Is shown in FIG. 5 (b).
【0013】書き込み時も、16ビット構成の際(モー
ド信号B×16が“H”)には、同様にして、図6に示
す×4/×8/×16入力切り換え回路5において、ト
ランスファゲート600、601、612、613、6
22、623、634、635がオンし、16対の内部
I/OバスRW0〜RW15はそれぞれ入力バッファD
in0〜Din15に接続される。At the time of writing, in the case of a 16-bit configuration (mode signal B × 16 is “H”), similarly, in the × 4 / × 8 / × 16 input switching circuit 5 shown in FIG. 600, 601, 612, 613, 6
22, 623, 634, and 635 are turned on, and 16 pairs of internal I / O buses RW0 to RW15
in0 to Din15.
【0014】入力バッファ回路の構成の一例を図7に示
す。図7を参照して、Pchトランジスタ71とNch
トランジスタ72とは、信号φwが“H”となり、Nc
hトランジスタ73がオンした際にI/On端子I/O
nの入力信号を受けて反転出力するインバータとして作
用し、反転された信号はトランスファゲート75を介し
てインバータ76、77からなるフリップフロップにて
ラッチされ、正転出力がDINnT、反転出力がDIN
nNに出力される。FIG. 7 shows an example of the configuration of the input buffer circuit. Referring to FIG. 7, Pch transistor 71 and Nch
With the transistor 72, the signal φw becomes “H” and Nc
When the h transistor 73 is turned on, the I / On terminal I / O
The inverter operates as an inverter that receives the input signal of n and inverts and outputs the inverted signal. The inverted signal is latched by the flip-flop including the inverters 76 and 77 via the transfer gate 75, the normal output is DINnT, and the inverted output is DINn.
nN.
【0015】次に、I/O縮退テストモードを制御する
テストモード信号TCMPが“H”とされるI/O縮退
テストモード時には、図3に示した×4/×8/×16
出力切り換え回路4において、トランスファゲート30
0、301のみがオン、トランスファゲート310〜3
55がオフ、MOSトランジスタ350〜371がオン
し、内部I/OバスRW0、RW4、RW8、RW15
がそれぞれ出力バッファDout0、Dout4、Do
ut8、Dout12と接続され、その他の出力バッフ
ァの入力OUTnN、OUTnTは“L”となる。すな
わち、例えばTCMP=“H”の時、NAND2の出力
は“H”となり、Nchトランジスタ350、351が
オン状態となり、OUT1N、OUT1Tは“L”とな
る。Next, in the I / O compression test mode in which the test mode signal TCMP for controlling the I / O compression test mode is set to "H", the .times.4 / .times.8 / .times.16 shown in FIG.
In the output switching circuit 4, the transfer gate 30
Only 0 and 301 are on, transfer gates 310 to 3
55 is off, the MOS transistors 350 to 371 are on, and the internal I / O buses RW0, RW4, RW8, RW15
Are output buffers Dout0, Dout4, Do, respectively.
ut8 and Dout12, and the inputs OUTnN and OUTnT of the other output buffers become “L”. That is, for example, when TCMP = "H", the output of NAND2 becomes "H", the Nch transistors 350 and 351 are turned on, and OUT1N and OUT1T become "L".
【0016】また、図4に示すテスト回路3において、
4つの内部I/OバスRW0〜RW3を比較し、すべて
一致していれば、判定信号TFAILB0が“H”、1
つでも異なれば判定信号TFALB0が“L”になる。In the test circuit 3 shown in FIG.
The four internal I / O buses RW0 to RW3 are compared, and if all match, the determination signal TFAILB0 is set to "H",
If at least one is different, the determination signal TFALB0 becomes "L".
【0017】内部I/OバスRW4〜RW7、RW8〜
RW11、RW12〜RW15についても同様である。The internal I / O buses RW4 to RW7, RW8 to
The same applies to RW11, RW12 to RW15.
【0018】このため、図5(a)に示す出力バッファ
Dout0、Dout4、Dout8、Dout12か
ら、それぞれ一致していれば、そのデータが出力され、
不一致であればハイインピーダンスになる。すなわち、
図5(a)を参照して、判定信号TFALBnが“H”
の場合、信号φOE(出力イネーブル信号)が“H”の
時、OUTnT信号はNANDゲート50で反転されイ
ンバータ51を介して正転信号としてNchトランジス
タ54のゲートに供給され、OUTnN信号もその論理
レベルがNchトランジスタ55のゲートに供給され、
OUTnT信号が“H”/“L”の時、I/Onは
“H”/“L”となり、判定信号TFALB0が“L”
の場合、Nchトランジスタ54、55のゲート電位は
“L”レベルとされ共にオフ状態(ハイインピーダンス
状態)となる。Therefore, if the output buffers Dout0, Dout4, Dout8, and Dout12 shown in FIG. 5A match each other, the data is output,
If they do not match, the impedance becomes high. That is,
Referring to FIG. 5A, determination signal TFALBn is set to "H".
In this case, when the signal φOE (output enable signal) is “H”, the OUTnT signal is inverted by the NAND gate 50 and supplied to the gate of the Nch transistor 54 via the inverter 51 as a non-inversion signal, and the OUTnN signal is also at the logical level. Is supplied to the gate of the Nch transistor 55,
When the OUTnT signal is “H” / “L”, I / On becomes “H” / “L” and the determination signal TFALB0 becomes “L”.
In this case, the gate potentials of the Nch transistors 54 and 55 are set to "L" level, and both of them are turned off (high impedance state).
【0019】また、図5(b)に示したその他の出力バ
ッファは、OUTnN、OUTnTが共に“L”である
ので、トランジスタ56、57が共にオフ状態となり、
ハイインピーダンスとされる。In the other output buffers shown in FIG. 5B, since both OUTnN and OUTnT are "L", both the transistors 56 and 57 are turned off.
High impedance.
【0020】書き込み時には、図6の×4/×8/×1
6入力切り換え回路5において、テストモード信号TC
MPが“H”であるから、トランスファゲート600、
601、610、611、620、621、630、6
31がオンし、入力バッファDin0から同時に4つの
内部I/OバスRW0〜RW3に書き込まれる。At the time of writing, × 4 / × 8 / × 1 shown in FIG.
In the 6-input switching circuit 5, the test mode signal TC
Since MP is “H”, the transfer gate 600,
601, 610, 611, 620, 621, 630, 6
31 is turned on, and data is simultaneously written from the input buffer Din0 to the four internal I / O buses RW0 to RW3.
【0021】同様に、入力バッファDin4、Din
8、Din12からも、それぞれ内部I/OバスRW4
〜RW7、RW8〜RW11、RW12〜RW15に書
き込まれる。Similarly, input buffers Din4, Din
8 and Din12, respectively, the internal I / O bus RW4
RW7 to RW8 to RW11 and RW12 to RW15.
【0022】以上のようにして、テストモード信号TC
MPが“H”(アクティブ)の時には、16I/Oを、
4I/Oに圧縮して読み書きが行われる。As described above, the test mode signal TC
When MP is “H” (active), 16 I / O is
Reading and writing are performed by compressing to 4 I / O.
【0023】この半導体記憶装置を効率良く測定するた
めのI/Oコモンボードというアダプタについて、図1
5を参照して説明する。FIG. 1 shows an adapter called an I / O common board for efficiently measuring the semiconductor memory device.
This will be described with reference to FIG.
【0024】4つの半導体記憶装置M0〜M3のI/O
ピンをそれぞれワイヤードオア接続し、これをメモリテ
スタのコンパレータピンに接続する。I / O of four semiconductor memory devices M0-M3
Each of the pins is wired-OR connected, and this is connected to the comparator pin of the memory tester.
【0025】この時、I/O縮退テストモード時(16
I/Oを4I/Oに圧縮時)に出力されるI/Oピンで
あるI/O1、I/O5、I/O9、I/O13につい
ては互いにワイヤードオア接続とならないように接続す
る。At this time, in the I / O degeneration test mode (16
I / O pins I / O1, I / O5, I / O9, and I / O13, which are output when the I / O is compressed to 4 I / O, are connected to each other so as not to be wired-ORed.
【0026】また、4つの半導体記憶装置M0〜M3の
電源端子(ピン)Vccは、制御信号SW0〜SW3に
よりそれぞれオン/オフが制御できるようになってい
る。I/Oコモンボードは、このようにして同時測定個
数を4倍にしている。The power supply terminals (pins) Vcc of the four semiconductor memory devices M0 to M3 can be turned on / off by control signals SW0 to SW3, respectively. The I / O common board thus quadruples the number of simultaneous measurements.
【0027】次に、このI/Oコモンボードを使用した
半導体記憶装置のテスティングについて説明する。Next, testing of a semiconductor memory device using the I / O common board will be described.
【0028】通常、制御信号SW0〜SW3をオンと
し、4つの半導体記憶M0〜M3を電源端子を電源に接
続しすべてをイネーブル状態とする。Normally, the control signals SW0 to SW3 are turned on, the power supply terminals of the four semiconductor memories M0 to M3 are connected to a power supply, and all the semiconductor memories are enabled.
【0029】そして、半導体記憶装置M0〜M3をI/
O縮退テストモードにエントリーし、4I/Oの半導体
記憶装置を4個として同時にテストを行う(「パラレル
テスト」という)。The semiconductor memory devices M0 to M3 are connected to I / O
An entry is made to the O-degeneration test mode, and a test is performed simultaneously with four 4 I / O semiconductor memory devices (referred to as "parallel test").
【0030】しかし、このI/O縮退テストモードにお
いては、同時に4ビットのメモリセルを同一データでテ
ストを行うため(4I/Oには同一データが書き込まれ
る)、例えば隣接するメモリセル間の干渉等のテストパ
ターン(「物理テストパターン」という)によるテスト
を行うことができない。特に、センスアンプの面積を小
さくするために多用されているシェアードセンスアンプ
式の半導体記憶装置においては、同時にテストするメモ
リセルが隣接の関係となることが多い。However, in this I / O compression test mode, since 4-bit memory cells are simultaneously tested with the same data (the same data is written to 4 I / O), for example, interference between adjacent memory cells is performed. Cannot be performed using a test pattern (such as a “physical test pattern”). In particular, in a shared sense amplifier type semiconductor memory device that is frequently used to reduce the area of the sense amplifier, memory cells to be tested at the same time often have an adjacent relationship.
【0031】このため、このような物理テストパターン
でテストする時には、I/O縮退テストモードをリセッ
トし、通常の16I/Oの半導体記憶装置としてテスト
する。Therefore, when testing with such a physical test pattern, the I / O degeneration test mode is reset and a test is performed as a normal 16 I / O semiconductor memory device.
【0032】この時、制御信号SW0〜SW3を順に、
[SW0のみオン]→[SW1のみオン]→[SW2の
みオン]→[SW3のみオン]、と設定することで、半
導体記憶装置M0→M1→M2→M3、と順に1個ずつ
テストを行う(「シリアルテスト」という)。このよう
に、従来においては、I/Oコモンボードを用い、テス
トパターンによってパラレルテストとシリアルテストを
使い分けることで半導体記憶装置のテストを行ってい
た。At this time, the control signals SW0 to SW3 are sequentially transmitted.
By setting [SW0 ON only] → [SW1 ON] → [SW2 ON] → [SW3 ON], the semiconductor memory devices M0 → M1 → M2 → M3 are tested one by one in order ( "Serial test"). As described above, conventionally, the semiconductor memory device is tested by using the I / O common board and selectively using the parallel test and the serial test depending on the test pattern.
【0033】[0033]
【発明が解決しようとする課題】上記した従来の半導体
記憶装置では、I/Oコモンボードを用いてシリアルテ
ストを行う時、制御信号SW0〜SW3により、テスト
対象となる半導体記憶装置を切り換える必要があるた
め、その切り換え時間は、無駄なテストタイムとなって
いた。さらに、テストプログラムをパラレルテストとシ
リアルテストが混在するため複雑なものにしていた。In the conventional semiconductor memory device described above, when a serial test is performed using an I / O common board, it is necessary to switch the semiconductor memory device to be tested by control signals SW0 to SW3. For this reason, the switching time is a useless test time. Further, the test program is complicated because a parallel test and a serial test are mixed.
【0034】また、従来の半導体記憶装置では、シリア
ルテストのため、I/O縮退テストモード時に出力され
ない12本のI/Oピンを、ワイヤードOR接続してい
るが、このワイヤードOR接続のため、反射波が起きや
すくなったり、負荷が重たくなったりして、I/Oコモ
ンボードの作成を非常に困難なものとしていた。In the conventional semiconductor memory device, twelve I / O pins that are not output in the I / O degeneration test mode are wired-OR connected for a serial test. Reflected waves are likely to occur and the load becomes heavy, making the I / O common board very difficult.
【0035】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、多ビット半導体記憶装
置をテストする際の同時測定個数を増やしテスト効率を
向上する半導体記憶装置を提供することにある。Accordingly, the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor memory device capable of increasing the number of simultaneously measured multi-bit semiconductor memory devices and improving test efficiency. Is to do.
【0036】[0036]
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、テスト機能を有する半
導体記憶装置において、テストモード信号とデータバス
信号とを入力し、前記テストモード信号によって前記デ
ータバスの出力先の接続を切り換える出力切り換え回路
を備えることを特徴とする。In order to achieve the above object, a semiconductor memory device according to the present invention is a semiconductor memory device having a test function, wherein a test mode signal and a data bus signal are inputted, and the test mode signal is used in response to the test mode signal. An output switching circuit for switching a connection of an output destination of the data bus is provided.
【0037】また、本発明は、前記テストモード信号と
データ入力バッファの出力信号を入力し、前記テストモ
ード信号によって前記データ入力バッファの出力信号と
前記データバス信号の接続を切り換える入力切り換え回
路を、備えたことを特徴とする。Also, the present invention provides an input switching circuit which receives the test mode signal and the output signal of the data input buffer and switches the connection between the output signal of the data input buffer and the data bus signal according to the test mode signal. It is characterized by having.
【0038】本発明の半導体記憶装置は、テストモード
信号にてビット構成を変更する回路を備えたものであ
る。また、前述したように通常ボンディングオプション
等によりビット構成を変更する回路を備えていることが
多いので、テストモード信号の追加だけでよく、チップ
面積の増加はほとんどない。The semiconductor memory device of the present invention includes a circuit for changing a bit configuration by a test mode signal. In addition, since a circuit for changing the bit configuration is usually provided by a bonding option or the like as described above, it is only necessary to add a test mode signal, and there is almost no increase in chip area.
【0039】[0039]
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図1は、本発明の第1の実
施の形態の構成をブロック図にて示したものである。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of the first embodiment of the present invention.
【0040】図1を参照すると、読み出しデータは、1
6本の内部I/OバスRW0〜RW15を入力し、×4
/×8/×16出力切り換え回路4によりビット構成を
切り換え、出力バッファDout0〜Dout15から
外部に出力される書き込みデータは、入力バッファDi
n0〜Din15により入力し、×4/×8/×16入
力切り換え回路5によってビット構成を切り換え、内部
I/OバスRW0〜RW15に出力する。Referring to FIG. 1, the read data is 1
6 internal I / O buses RW0 to RW15 are input and × 4
The bit configuration is switched by the / × 8 / × 16 output switching circuit 4, and the write data output from the output buffers Dout0 to Dout15 to the outside is input buffer Di.
Input is performed through n0 to Din15, the bit configuration is switched by a × 4 / × 8 / × 16 input switching circuit 5, and output to the internal I / O buses RW0 to RW15.
【0041】そして、I/O圧縮テストモード時に、内
部I/OバスRW0〜RW15を比較し、出力バッファ
Dout0、Dout4、Dout8、Dout12に
出力するテスト回路3を備えている。In the I / O compression test mode, there is provided a test circuit 3 for comparing the internal I / O buses RW0 to RW15 and outputting to the output buffers Dout0, Dout4, Dout8 and Dout12.
【0042】また、出力切り換え回路4および入力切り
換え回路5は、デコーダ回路1によって制御される。The output switching circuit 4 and the input switching circuit 5 are controlled by the decoder circuit 1.
【0043】デコーダ回路1は、ボンディングオプショ
ン回路2からのモード信号B×8、B×16、アドレス
信号Y0、Y1、およびテスト信号T×4(×4テストモ
ード)TCMP(I/O圧縮テストモード)を入力し、
これらの信号をデコードして出力切り換え回路4および
入力切り換え回路5を制御する選択信号S0〜S3を出
力する。図2(a)にデコーダ回路1の動作を示す真理
値表、図2(b)にデコーダ回路1の回路構成の一例を
示す。The decoder circuit 1 receives the mode signals B × 8 and B × 16 from the bonding option circuit 2, the address signals Y 0 and Y 1 , and the test signal T × 4 (× 4 test mode) TCMP (I / O compression). Test mode)
These signals are decoded to output selection signals S0 to S3 for controlling the output switching circuit 4 and the input switching circuit 5. FIG. 2A shows a truth table showing the operation of the decoder circuit 1, and FIG. 2B shows an example of the circuit configuration of the decoder circuit 1.
【0044】図1に示した本発明の実施の形態に係る半
導体記憶装置を、図15に示すような、I/Oコモンボ
ードに適用した場合について以下に説明する。The case where the semiconductor memory device according to the embodiment of the present invention shown in FIG. 1 is applied to an I / O common board as shown in FIG. 15 will be described below.
【0045】通常のパラレルテスト時には、I/O圧縮
テストモード(信号TCMPが“H”)テストを行うの
で、図2(b)のデコーダ回路1において、モード信号
B×8が“L”、B×16が“H”、×4テストモード
信号T×4が“L”とされ、選択信号S0〜S3はすべて
“H”、モード信号S×8が“L”、S×16が“H”
となる。In the normal parallel test, an I / O compression test mode (signal TCMP is "H") test is performed. Therefore, in the decoder circuit 1 of FIG. × 16 is set to “H”, the × 4 test mode signal T × 4 is set to “L”, all the selection signals S 0 to S 3 are set to “H”, the mode signal S × 8 is set to “L”, and S × 16 is set to “L”. H "
Becomes
【0046】このため、読み出し時には、図3に示した
出力切り換え回路4において、トランスファゲート30
0、301がオン、310〜335がオフ、またMOS
トランジスタ350〜371がオンとなるので、図5
(a)の出力バッファDout0、Dout4、Dou
t8、Dout12の入力は、内部I/Oバスと接続さ
れ、図5(b)の出力バッファDout1〜3、Dou
t5〜7、Dout9〜11、Dout13〜15の入
力はOUTnT、OUTnNとも“L”になる。Therefore, at the time of reading, in the output switching circuit 4 shown in FIG.
0, 301 are on, 310-335 are off, and MOS
Since the transistors 350 to 371 are turned on, FIG.
(A) Output buffers Dout0, Dout4, Dout
Inputs of t8 and Dout12 are connected to the internal I / O bus, and output buffers Dout1 to 3 and Dout of FIG.
The inputs of t5 to 7, Dout9 to Dout, and Dout13 to 15 become "L" for both OUTnT and OUTnN.
【0047】さらに、図4に示すテスト回路3にて、そ
れぞれ内部I/OバスRW0〜RW3、RW4〜RW
7、RW8〜RW11、RW12〜RW15のデータを
比較し、一致すれば判定信号TFAILnが“H”、不
一致であれば“L”を、図5(a)に示した出力バッフ
ァDout0、Dout4、Dout8、Dut12に
出力する。In the test circuit 3 shown in FIG. 4, the internal I / O buses RW0 to RW3, RW4 to RW
7, the data of RW8 to RW11 and the data of RW12 to RW15 are compared. If they match, the determination signal TFAILn is set to “H”, and if they do not match, “L” is set. , Dut12.
【0048】したがって、比較したデータが一致してい
る(TFAILnが“H”)場合には、I/O1、I/
O5、I/O9、I/O13からそのデータが出力さ
れ、不一致の場合には、ハイインピーダンス状態とさ
れ、一方他のI/O2〜4、I/O6〜8、I/O10
〜12、I/O14〜16は、いずれもハイインピーダ
ンス状態になる。Therefore, when the compared data match (TFAILn is "H"), I / O1, I / O
The data is output from O5, I / O9, and I / O13, and when they do not match, the state is set to a high impedance state, while the other I / O2-4, I / O6-8, I / O10
12 and I / Os 14 to 16 all enter a high impedance state.
【0049】そして、4つのI/O1、I/O5、I/
O9、I/O13をメモリテスタのコンパレータでチェ
ックし、不良を判定する。The four I / O1, I / O5, and I / O5
O9 and I / O13 are checked by a comparator of the memory tester to determine a defect.
【0050】書き込み時には、I/O1、I/O5、I
/O9、I/O13にデータを入力することにより、図
6に示した入力切り換え回路5において、トランスファ
ゲート600、601、610、611、620、62
1、630、631がオンしているので、すべての内部
I/OバスRW0〜RW15にデータが書き込まれる。At the time of writing, I / O1, I / O5, I / O5
By inputting data to / O9 and I / O13, the transfer gates 600, 601, 610, 611, 620, 62 in the input switching circuit 5 shown in FIG.
Since 1, 1, 630 and 631 are on, data is written to all internal I / O buses RW0 to RW15.
【0051】次に、従来シリアルテストで行っていた物
理テストパターンにて、半導体記憶装置のテストを行う
場合には、×4テストモードにエントリ(テストモード
信号T×4を“H”とする)してテストを行うことで、
パラレル(並列)方式でテストを行うことができる。Next, when the semiconductor memory device is tested using the physical test pattern that has been conventionally used in the serial test, entry is made to the × 4 test mode (the test mode signal T × 4 is set to “H”). And test it,
Testing can be performed in a parallel manner.
【0052】図2(b)を参照して、デコーダ回路1に
おいて、テスト信号T×4が“H”であるため、モード
信号S×8、S×16はともに“L”となる。なお、選
択信号S0〜S3はアドレス信号Y0、Y1をデコードした
信号で、図2(a)の真理値表に示すようになる。Referring to FIG. 2B, in test circuit 1, since test signal T × 4 is at “H”, both mode signals S × 8 and S × 16 are at “L”. The selection signals S 0 to S 3 are signals obtained by decoding the address signals Y 0 and Y 1 and are as shown in a truth table of FIG.
【0053】図3に示した出力切り換え回路4におい
て、I/O圧縮テストモード信号TCMPは“L”、例
えばアドレス信号Y0が“H”、Y1が“L”の時は、選
択信号S1のみが“H”、S0、S2、S3は“L”となる
ので、トランスファゲート310、311のみがオン
し、内部I/OバスRW1と出力バッファの入力RW1
とOUT0、RW5とOUT4、RW9とOUT8、R
W13とOUT12が接続され、MOSトランジスタ3
50〜371がすべてオンとなるので、他の出力バッフ
ァの入力OUT1〜3、OUT5〜7、OUT9〜1
1、OUT13〜15は“L”となる。[0053] In the output switching circuit 4 shown in FIG. 3, I / O compression test mode signal TCMP is "L", for example, address signals Y 0 is "H", Y 1 is the time of "L", the selection signal S only 1 is "H", since S 0, S 2, S 3 becomes "L", only the transfer gate 310 and 311 are turned on, the internal I / O bus RW1 and the output buffer input RW1
OUT0, RW5 and OUT4, RW9 and OUT8, R
W13 and OUT12 are connected, and MOS transistor 3
Since 50 to 371 are all turned on, the inputs OUT1 to OUT3, OUT5 to 7, and OUT9 to 1 of the other output buffers are output.
1, OUT13-15 become "L".
【0054】このため、I/O1、I/O5、I/O
9、I/O13からそれぞれデータが出力され、他はハ
イインピーダンスになる。For this reason, I / O1, I / O5, I / O
9, the data is output from the I / O 13 and the others become high impedance.
【0055】このように、アドレス信号Y0、Y1によっ
て、I/O1、I/O5、I/O9、I/O13からそ
れぞれ内部バスを選択して出力することで、4ビット構
成の半導体記憶装置として動作する。As described above, by selecting and outputting internal buses from I / O1, I / O5, I / O9, and I / O13 in accordance with the address signals Y 0 and Y 1 , respectively, a 4-bit semiconductor memory is provided. Operate as a device.
【0056】書き込み時も、同様にして、図6に示した
入力切り換え回路において、I/O圧縮テストモード信
号が“L”、アドレス信号Y0が“H”、Y1が“L”の
時は、選択信号S1のみが“H”、S0、S2、S3は
“L”になり、トランスファゲート610、611がオ
ンし、I/O1、I/O5、I/O9、I/O13から
書き込まれたデータは、それぞれ内部I/ORW1、R
W5、RW9、RW13に書き込まれ、4ビット構成の
半導体記憶装置として動作する。[0056] During writing also, similarly, in the input switching circuit shown in FIG. 6, I / O compression test mode signal is "L", the address signal Y 0 is "H", Y 1 is the time of "L" is only the selection signal S 1 is "H", S 0, S 2, S 3 goes to "L", the transfer gates 610 and 611 are turned on, I / O1, I / O5 , I / O9, I / The data written from O13 is the internal I / ORW1, R
W5, RW9, and RW13 are written and operate as a 4-bit semiconductor memory device.
【0057】したがって、メモリテスタはI/O1、I
/O5、I/O9、I/O13の4ビットのみを判定す
ればよいことになり、パラレルでテストを行うことがで
きる。Therefore, the memory tester is provided with I / O1, I / O1,
Only the four bits / O5, I / O9, and I / O13 need to be determined, and the test can be performed in parallel.
【0058】このように、本発明の実施の形態において
は、従来シリアルテスト時に行っていた制御信号SW0
〜SW3でテストする半導体記憶装置を切り換える動作
の必要がなくなるので、その分時間を短縮することがで
きる。As described above, in the embodiment of the present invention, the control signal SW0 which is conventionally performed during the serial test is used.
Since the operation of switching the semiconductor memory device to be tested by SW3 is not required, the time can be shortened accordingly.
【0059】4つの半導体記憶装置を制御信号SW0〜
SW3で切り換える時間は、約1秒、1工程の選別で物
理パターンが10パターン程あるので、約10秒、さら
に通常予備選別、常温選別、高温選別と3工程あるの
で、本発明の実施の形態においては、約30秒のテスト
時間短縮ができる。The four semiconductor memory devices are controlled by control signals SW0 to SW0.
Switching time by SW3 is about 1 second, since there are about 10 physical patterns in one-step selection, about 10 seconds, and there are three steps of normal preliminary selection, normal-temperature selection, and high-temperature selection. In, the test time can be reduced by about 30 seconds.
【0060】本発明の第2の実施の形態として、図8〜
図10に、出力切り換え回路4の回路の構成例を示す。As a second embodiment of the present invention, FIGS.
FIG. 10 shows a configuration example of the output switching circuit 4.
【0061】前記第1の実施の形態と相違している点
は、×4テストモード(テスト信号T×4を“H”にす
る)およびI/O圧縮テストモード(テスト信号TCM
Pを“H”にする)において、データ出力を行うのがI
/O1、I/O5、I/O9、I/O13のみであった
のに対し、すべてのI/Oからデータが出力されること
である。The first embodiment differs from the first embodiment in a × 4 test mode (test signal T × 4 is set to “H”) and an I / O compression test mode (test signal TCM).
P is set to “H”), the data output is performed by I
Although only / O1, I / O5, I / O9, and I / O13 are present, data is output from all I / Os.
【0062】例えば、×4テストモード(T×4が
“H”)の時、図2に示したデコーダ回路1において、
アドレス信号Y0が“H”、Y1が“L”とすると、選択
信号S1が“H”、S0、S2、S3は“L”となるので、
図9(a)よりT00は“L”、図9(b)よりT10、T
11共に“H”、図10(a)よりT20は“L”、T22は
“H”、また図10(b)よりT30、T31は“L”、T
33は“H”であるから、図8において、トランスファゲ
ート810、811、812、813、822、82
3、824、825がオンする。For example, in the × 4 test mode (T × 4 is “H”), the decoder circuit 1 shown in FIG.
When the address signal Y 0 is “H” and Y 1 is “L”, the selection signal S 1 is “H” and S 0 , S 2 , and S 3 are “L”.
T from FIG 9 (a) 00 is "L", from T 10, T FIG 9 (b)
11 are both "H", T 20 from FIG. 10 (a) "L", T 22 is "H", also T 30, T 31 from FIG. 10 (b) "L", T
Since " 33 " is "H", the transfer gates 810, 811, 812, 813, 822, 82 in FIG.
3, 824 and 825 are turned on.
【0063】よって、データはI/O1はRW1、I/
O2はRW1、I/O3はRW2、I/O4はRW3の
データを出力する。Therefore, the data I / O1 is RW1, I / O1
O2 outputs data of RW1, I / O3 outputs data of RW2, and I / O4 outputs data of RW3.
【0064】I/O5〜I/O6も同様にデータを出力
する。I / O5 to I / O6 similarly output data.
【0065】この半導体記憶装置をテストするには、図
11に示すようなI/Oコモンボードを使用する。I/
OピンのワイヤードOR接続を行なわず、単に4ビット
構成の半導体記憶装置として接続し、残りのI/Oピン
は負荷回路に接続する。To test this semiconductor memory device, an I / O common board as shown in FIG. 11 is used. I /
The O pins are not connected by a wired OR connection, but simply connected as a 4-bit semiconductor memory device, and the remaining I / O pins are connected to a load circuit.
【0066】テストは、前述と同様、通常のテストは、
I/O圧縮テストモードで行ない、物理パターンは×4
テストモードで行なう。The test is performed in the same manner as described above.
Performed in I / O compression test mode, physical pattern is × 4
Perform in test mode.
【0067】本発明の第2の実施の形態においては、テ
ストモード時も、すべてのI/Oピンからデータが出力
されるため、出力ノイズに関するテストについて、従来
はシリアルテストで行っていたのに対し、パラレルテス
トで行うことができる。In the second embodiment of the present invention, even in the test mode, since data is output from all I / O pins, the test related to output noise has been conventionally performed by a serial test. On the other hand, it can be performed by a parallel test.
【0068】したがって、テストプログラムは、パラレ
ルテストのみになるので、通常の4ビット構成の半導体
記憶装置テストプログラムのようなものとなり、プログ
ラムが容易となる。Therefore, since the test program is only a parallel test, the test program is similar to a normal semiconductor memory device test program of a 4-bit configuration, and the program is easy.
【0069】さらに、I/Oコモンボードにおいて、ワ
イヤードOR接続がないことから、反射波等の恐れが少
なくなり容易になる。Furthermore, since there is no wired OR connection in the I / O common board, the risk of reflected waves and the like is reduced, which facilitates the operation.
【0070】[0070]
【発明の効果】以上説明したように、本発明によれば、
テストモード信号によって半導体記憶装置のビット構成
を切り換える出力切り換え回路および入力切り換え回路
を備え、I/Oコモンボードで、特に物理パターンのテ
ストを行う時、パラレル方式でテストを行うことを可能
としたことにより、従来シリアルテスト時に行っていた
制御信号によりテストする半導体記憶装置を切り換える
ことを不要とし、この時間を短縮することができる。As described above, according to the present invention,
An output switching circuit and an input switching circuit for switching the bit configuration of the semiconductor memory device in accordance with a test mode signal, so that the I / O common board can perform a test in a parallel manner, particularly when testing a physical pattern; As a result, it is not necessary to switch the semiconductor memory device to be tested by the control signal which has been conventionally performed at the time of the serial test, and this time can be reduced.
【0071】また、本発明によれば、シリアルテストの
必要がなくなるため、I/Oピンのワイヤードオア接続
が不要になり、テストボードの作成を困難にしていた反
射波等の影響を小さくするという効果を奏する。Further, according to the present invention, since the serial test is not required, the wired-OR connection of the I / O pin is not required, and the influence of the reflected wave or the like which makes the test board difficult to produce is reduced. It works.
【図1】本発明の第1の実施の形態の構成を示すブロッ
ク図である。FIG. 1 is a block diagram showing a configuration of a first exemplary embodiment of the present invention.
【図2】本発明の第1の実施の形態におけるデコーダ回
路を説明するための図であり、(a)は真理値表、
(b)は回路図である。FIGS. 2A and 2B are diagrams for explaining a decoder circuit according to the first embodiment of the present invention, wherein FIG.
(B) is a circuit diagram.
【図3】本発明の第1の実施の形態における出力切り換
え回路の構成を示す図である。FIG. 3 is a diagram illustrating a configuration of an output switching circuit according to the first embodiment of the present invention.
【図4】本発明の第1の実施の形態におけるテスト回路
の構成を示す図である。FIG. 4 is a diagram illustrating a configuration of a test circuit according to the first embodiment of the present invention.
【図5】(a)は出力バッファDout0、4、8、1
2の回路構成を示す図である。(b)は出力バッファD
out1〜3、Dout5〜7、Dout9〜11、D
out13〜15の回路構成を示す図である。FIG. 5A shows output buffers Dout0, 4, 8, 1;
2 is a diagram illustrating a circuit configuration of FIG. (B) Output buffer D
out1-3, Dout5-7, Dout9-11, D
It is a figure which shows the circuit structure of out13-15.
【図6】本発明の第1の実施の形態における入力切り換
え回路の構成を示す図である。FIG. 6 is a diagram illustrating a configuration of an input switching circuit according to the first embodiment of the present invention.
【図7】本発明の第1の実施の形態における入力バッフ
ァDin0〜15の構成を示す図である。FIG. 7 is a diagram illustrating a configuration of input buffers Din0 to Din15 according to the first embodiment of the present invention.
【図8】本発明の第2の実施の形態の出力切り換え回路
の構成を示す図である。FIG. 8 is a diagram illustrating a configuration of an output switching circuit according to a second embodiment of the present invention.
【図9】本発明の第2の実施の形態の出力切り換え回路
の構成を示す図である。FIG. 9 is a diagram illustrating a configuration of an output switching circuit according to a second embodiment of the present invention.
【図10】本発明の第2の実施の形態の出力切り換え回
路の構成を示す図である。FIG. 10 is a diagram illustrating a configuration of an output switching circuit according to a second embodiment of the present invention.
【図11】本発明の第2の実施の形態に使用するテスト
ボードの配線図である。FIG. 11 is a wiring diagram of a test board used in a second embodiment of the present invention.
【図12】従来の半導体記憶装置の構成を示すブロック
図である。FIG. 12 is a block diagram showing a configuration of a conventional semiconductor memory device.
【図13】図9に示したボンディングオプション回路の
構成を示す図である。FIG. 13 is a diagram showing a configuration of a bonding option circuit shown in FIG. 9;
【図14】図9に示したデコーダ回路の構成を示す図で
ある。FIG. 14 is a diagram illustrating a configuration of a decoder circuit illustrated in FIG. 9;
【図15】従来のI/Oコモンボードの配線図である。FIG. 15 is a wiring diagram of a conventional I / O common board.
1 デコーダ回路 2 ボンディングオプション回路 3 テスト回路 4 出力切り換え回路 5 入力切り換え回路 300〜335、600〜635、800〜835 ト
ランスファゲート 350〜371、850〜871 MOSトランジスタDESCRIPTION OF SYMBOLS 1 Decoder circuit 2 Bonding option circuit 3 Test circuit 4 Output switching circuit 5 Input switching circuit 300-335, 600-635, 800-835 Transfer gate 350-371, 850-871 MOS transistor
Claims (3)
て、 テストモード信号とデータバス信号とを入力し、前記テ
ストモード信号によって前記データバスの出力先の接続
を切り換える出力切り換え回路を備えることを特徴とす
る半導体記憶装置。1. A semiconductor memory device having a test function, comprising: an output switching circuit that receives a test mode signal and a data bus signal and switches a connection of an output destination of the data bus according to the test mode signal. Semiconductor storage device.
ァの出力信号を入力し、前記テストモード信号によって
前記データ入力バッファの出力信号と前記データバス信
号の接続を切り換える入力切り換え回路を、備えたこと
を特徴とする請求項1記載の半導体記憶装置。2. An input switching circuit which receives the test mode signal and an output signal of a data input buffer, and switches a connection between an output signal of the data input buffer and the data bus signal in accordance with the test mode signal. 2. The semiconductor memory device according to claim 1, wherein:
テストモード信号によって、内部I/Oバスとデータ出
力バッファ回路の入力の接続を切り換える出力切り換え
回路と、データ入力バッファ回路の出力と前記内部I/
Oバスの接続を切り換える入力切り換え回路と、を備
え、テスタのピンカードとのインタフェースとしてI/
Oコモンボードによりテストする際、前記テストモード
信号の値に基づき装置のビット構成を切り換え、物理テ
ストパターンテストに際してもパラレルでテスト可能と
する、ように構成されたことを特徴とする半導体記憶装
置。3. A multi-bit semiconductor memory device,
An output switching circuit for switching a connection between an internal I / O bus and an input of a data output buffer circuit according to a test mode signal; an output of a data input buffer circuit and the internal I / O bus;
An input switching circuit for switching the connection of the O bus, and an I / O as an interface with the pin card of the tester.
A semiconductor memory device configured to switch the bit configuration of the device based on the value of the test mode signal when performing a test using an O common board so that a parallel test can be performed even in a physical test pattern test.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08181410A JP3099739B2 (en) | 1996-06-21 | 1996-06-21 | Semiconductor storage device |
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JPH1010204A true JPH1010204A (en) | 1998-01-16 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6329669B1 (en) | 1998-08-18 | 2001-12-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device able to test changeover circuit which switches connection between terminals |
KR100825776B1 (en) | 2006-08-28 | 2008-04-28 | 삼성전자주식회사 | Memory device and test method thereof |
US7496808B2 (en) | 2004-06-12 | 2009-02-24 | Samsung Electronics Co., Ltd. | Parallel bit test circuit in semiconductor memory device and associated method |
US9245651B2 (en) | 2013-07-15 | 2016-01-26 | Samsung Electronics Co., Ltd. | Memory device for masking read data and a method of testing the same |
-
1996
- 1996-06-21 JP JP08181410A patent/JP3099739B2/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6329669B1 (en) | 1998-08-18 | 2001-12-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device able to test changeover circuit which switches connection between terminals |
US7496808B2 (en) | 2004-06-12 | 2009-02-24 | Samsung Electronics Co., Ltd. | Parallel bit test circuit in semiconductor memory device and associated method |
KR100825776B1 (en) | 2006-08-28 | 2008-04-28 | 삼성전자주식회사 | Memory device and test method thereof |
US9245651B2 (en) | 2013-07-15 | 2016-01-26 | Samsung Electronics Co., Ltd. | Memory device for masking read data and a method of testing the same |
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