JPH0997849A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0997849A JPH0997849A JP25478295A JP25478295A JPH0997849A JP H0997849 A JPH0997849 A JP H0997849A JP 25478295 A JP25478295 A JP 25478295A JP 25478295 A JP25478295 A JP 25478295A JP H0997849 A JPH0997849 A JP H0997849A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、データの書き込
み、消去、読み出し動作を行う不揮発性半導体メモリ装
置に係わる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile semiconductor memory device that performs data write, erase and read operations.
【０００２】[0002]
【従来の技術】近年、電気的な書き込み・消去可能な不
揮発性メモリ（フラッシュＥＥＰＲＯＭ）のメモリセル
として、ＭＯＮＯＳ（ＭｅｔａｌーＯｘｉｄｅーＮｉｔ
ｒｉｄｅーＯｘｉｄｅーＳｉｌｉｃｏｎ）構造を持つメ
モリセルが提案されている。図１６は、ＭＯＮＯＳ構造
のメモリセルを説明するための図である。図１６におい
て、１は基板またはウェル（Ｐ型不純物領域）、２はド
レイン（濃いＮ型不純物領域）、３はソース（濃いＮ型
不純物領域）、４はシリコン酸化膜、５はＳｉＮ膜、６
はシリコン酸化膜、７はコントロールゲート、９は積層
ゲート加工後に形成した酸化膜を示す。この形のメモリ
セルでは、ゲート絶縁膜のＳｉＮ膜（５）に電荷を注入
し、ＳｉＮ膜（５）中の電荷捕獲中心に電荷をトラップ
させたり、このトラップさせた電荷をＳｉＮ膜（５）中
より引き出したりすることでセルのしきい値を制御し、
メモリ機能を持たせている。ＭＯＮＯＳ型のメモリセル
をもつ不揮発性メモリでは、次の様な、書き込み方法、
消去方法、読みだし方法が提案されている。（ここで
「書き込み」を電荷のＳｉＮ膜の中への注入、消去を電
荷のＳｉＮ膜中からの引き抜きと定義する。）書き込み
方法としては、ドレイン（２）近傍のチャネル領域
（８）でチャネルホットエレクトロン（ＣＨＥ）を発生
させＳｉＮ膜（５）に電子注入させる方式、コントロー
ルゲート（７）とドレイン（２）または、チャネル領域
（８）または、ソース（３）の間に高電界をかけること
によりＳｉＮ膜（５）中に電子をＦＮ（Fowler-Nordhei
m ）注入させる方式等が代表的である。また消去方法と
しては、コントロールゲート（７）とソース（３）また
は、ドレイン（２）または、チャネル領域（８）の間に
高電解をかけることでＳｉＮ膜中の電子を基板側にＦＮ
（Fowler−Nordheim）トンネル電流として放出させる方
法が代表的である。2. Description of the Related Art In recent years, MONOS (Metal-Oxide-Nit) has been used as a memory cell of an electrically writable / erasable nonvolatile memory (flash EEPROM).
A memory cell having a Ride-Oxide-Silicon structure has been proposed. FIG. 16 is a diagram for explaining a memory cell having a MONOS structure. In FIG. 16, 1 is a substrate or well (P-type impurity region), 2 is a drain (dense N-type impurity region), 3 is a source (dense N-type impurity region), 4 is a silicon oxide film, 5 is a SiN film, 6
Is a silicon oxide film, 7 is a control gate, and 9 is an oxide film formed after processing the laminated gate. In this type of memory cell, charges are injected into the SiN film (5) of the gate insulating film so that the charges are trapped in the charge trap centers in the SiN film (5), or the trapped charges are injected into the SiN film (5). Control the cell threshold by pulling out from the inside,
It has a memory function. In a nonvolatile memory having MONOS type memory cells, the following writing method,
Erasing and reading methods have been proposed. (Here, “writing” is defined as injection of charges into the SiN film, and erasing is defined as extraction of charges from the SiN film.) As a writing method, a channel region (8) near the drain (2) is used as a channel. A method of generating hot electrons (CHE) and injecting electrons into the SiN film (5), applying a high electric field between the control gate (7) and the drain (2), or the channel region (8) or the source (3). By FN (Fowler-Nordhei) in the SiN film (5)
m) The injection method is typical. Further, as an erasing method, high electrolysis is applied between the control gate (7) and the source (3) or the drain (2) or the channel region (8) so that electrons in the SiN film are FN to the substrate side.
A typical method is to emit as (Fowler-Nordheim) tunnel current.
【０００３】[0003]
【発明が解決しようとする課題】ＦＮトンネルにより、
ソースまたはドレインで書き込み・消去を行うＭＯＮＯ
Ｓ型セルでは、ゲート絶縁膜の電荷の注入領域に対して
高電界を印加する必要がある。この場合、ゲート絶縁膜
下のソースまたはドレイン領域の表面不純物濃度が低い
と、高電界を印加するゲート絶縁膜下領域で空乏化がお
き十分な電界が発生しなくなる。また、電極となるソー
スまたはドレイン領域とコントロールゲートの間の距離
が離れている場合にも十分な電界が発生しなくなる。こ
のように高電界がかからない場合、十分なＦＮトンネル
が発生しないので、書き込み・消去特性が劣化する。従
って書き込み・消去にソースまたはドレインにおいて電
荷のＦＮトンネルを用いる方式では、ソースまたはドレ
インとゲートの間には十分にオーバーラップ領域を設け
てかつ、ソースまたはドレインのゲート電極下の不純物
濃度を、高濃度に保っておく必要がある。ドレインから
ＣＨＥで書き込む場合においても、ホットエレクトロン
の注入効率を下げないためにゲート電極下のドレイン不
純物濃度を下げることができないので、ＦＮ書き込み・
消去と同様な状況となる。以上の理由によりソースまた
は、ドレインの不純物濃度が下げられないため、浅い接
合が形成できずセルトランジスタの微細化に対して大き
な問題となる。また、ＦＮ注入を用いる場合、高電界を
印加するため絶縁膜中を通過する電荷のエネルギーが大
きくなり、絶縁膜の絶縁特性劣化や、絶縁膜中のトラッ
プ量の増大を招く。これは不揮発性メモリの書き換え特
性やデータ保持特性の劣化を引き起こす。[Problems to be Solved by the Invention] With an FN tunnel,
MONO for programming / erasing with source or drain
In the S-type cell, it is necessary to apply a high electric field to the charge injection region of the gate insulating film. In this case, if the surface impurity concentration of the source or drain region under the gate insulating film is low, depletion occurs in the region under the gate insulating film to which a high electric field is applied, and a sufficient electric field cannot be generated. Also, when the distance between the source or drain region serving as an electrode and the control gate is large, a sufficient electric field is not generated. When a high electric field is not applied in this way, sufficient FN tunnels do not occur, and the write / erase characteristics deteriorate. Therefore, in the method of using the FN tunnel of charges in the source or drain for writing and erasing, an overlap region is sufficiently provided between the source or drain and the gate, and the impurity concentration under the gate electrode of the source or drain is high. It is necessary to keep the concentration. Even when writing with CHE from the drain, since the injection efficiency of hot electrons is not lowered, the drain impurity concentration under the gate electrode cannot be lowered.
The situation is similar to erasing. For the above reasons, the impurity concentration of the source or drain cannot be lowered, so that a shallow junction cannot be formed, which poses a serious problem for miniaturization of the cell transistor. Further, when FN implantation is used, since a high electric field is applied, the energy of charges passing through the insulating film becomes large, which causes deterioration of the insulating characteristics of the insulating film and an increase in the amount of traps in the insulating film. This causes deterioration of the rewriting characteristic and the data retention characteristic of the nonvolatile memory.
【０００４】このＭＯＭＯＳセルでは、選択トランジス
タがないため、書き込み・消去を行う場合、選択したセ
ルと同じビット線、またはワード線を共有する非選択セ
ルに対して、データを破壊するディスターブ現象が問題
となる。例えば、ドレイン側でＣＨＥによりＯＮＯ（Ox
ide ー Nitride ー Oxide ）絶縁膜に電子注入し書き込み
を行う場合、同じビット線に繋がっているセルの書き込
みが終了するまで、最初に書かれたセルのドレインには
高電位のストレスがかかり続ける状態になる。このスト
レス電界はＯＮＯ絶縁膜から電子が抜ける方向になるた
め、同じビット線の書き込みが終了した時点で、このス
トレスによる電子の抜けが大きいと、データが反転し
て、データ破壊が起こる。この現象は、ドレインディス
ターブと呼ばれる。Since this MOMOS cell does not have a selection transistor, a disturb phenomenon that destroys data is a problem in non-selected cells sharing the same bit line or word line as the selected cell when writing / erasing. Becomes For example, ONO (Ox
ide-Nitride-Oxide) When writing by injecting electrons into the insulating film, high potential stress is continuously applied to the drain of the first written cell until the writing of the cell connected to the same bit line is completed. become. Since this stress electric field tends to cause electrons to escape from the ONO insulating film, if electrons are largely eliminated due to the stress at the time when writing of the same bit line is completed, data is inverted and data destruction occurs. This phenomenon is called drain disturb.
【０００５】ＦＮトンネルにより、チャネル領域を用い
て書き込み・消去を行うＭＯＮＯＳ型セルでは、ワード
線、ビット線によるマトリクス型のセルアレイを構成す
る場合、誤書き込みを防ぐため選択トランジスタが必要
となる。この書き込み・消去を行うＮＯＲ型セルアレイ
では、各セル毎に選択トランジスタが必要となるため微
細化できないという欠点がある。ＮＡＮＤ型では、選択
トランジスタの数は１つのＮＡＮＤ接続に対して２つと
減るため微細化に対して若干有利となるが、セルを直列
接続させるので書き込み時の書き込み量や、非書き込み
セルに対して与える電位の制御が複雑となり、制御回路
の増大をまねくといった問題がある。In the MONOS type cell in which writing / erasing is performed by using the channel region by the FN tunnel, when a matrix type cell array is formed by word lines and bit lines, a selection transistor is required to prevent erroneous writing. The NOR type cell array for writing and erasing has a drawback that it cannot be miniaturized because a selection transistor is required for each cell. In the NAND type, the number of select transistors is reduced to two per one NAND connection, which is slightly advantageous for miniaturization, but since the cells are connected in series, the writing amount at the time of writing and the non-writing cell can be improved. There is a problem that the control of the applied potential becomes complicated and the number of control circuits increases.
【０００６】[0006]
【課題を解決するための手段】本発明は、メモリセルの
ゲートの側壁下部の基板上にＯＮＯ構成の絶縁膜を形成
し、この部分をオフセット領域とする。この絶縁膜中の
ＳｉＮ膜に電荷を注入し、ＳｉＮ膜中の電荷捕獲中心に
電荷をトラップさせたり、このトラップさせた電荷をＳ
ｉＮ膜より引き出したり、トラップさせた電荷の反対の
極を持つ電荷を注入させたりすることで、このＯＮＯ絶
縁膜下部のチャネルの抵抗を変調させ、セルに流れる電
流を変化させることでメモリ機能をもたせることを特徴
としている。ここでゲート側壁に、例えば不純物をドー
プしたポリシリコン電極をもちいるとゲート電極との容
量結合によりオフセット領域のチャネル部分の電位を制
御できるので、電荷注入の効率と制御性を上げることが
できる。このセルを用いるとチャネル領域で電荷を注入
するＭＯＮＯＳセルのように選択トランジスタは必要で
なくなる。またこの構造のセルでは注入側の電極となる
ソースまたは、ドレイン拡散層をゲート電極にオーバー
ラップさせる必要がなくなるので浅い拡散層が形成でき
セルトランジスタの微細化が可能となる。絶縁膜への電
荷注入方法は、注入電極となるドレインまたは、ソース
でバンド間トンネルリーク電源によるホットキャリアま
たはアバランシェホットキャリアを発生させる。このと
きゲートの電位を制御することで、絶縁膜に注入される
電荷を電子または正孔に選択できる。ここで発生するホ
ットキャリアのエネルギーはＦＮ電流で発生するホット
キャリアに比べて比較的低いエネルギーとなるので、絶
縁膜に対するダメージは小さくなるためセルの信頼性を
向上させることができる。また同一ビット線上の非選択
セルに対するディスターブにおいては、非選択セルのゲ
ート電位を図１４のＶａのように、電子も正孔も注入さ
れないような条件の電位に近づけておけばディスターブ
を小さく抑えることができる。According to the present invention, an insulating film having an ONO structure is formed on a substrate below a side wall of a gate of a memory cell, and this portion is used as an offset region. Charges are injected into the SiN film in the insulating film to trap the charges in the charge trap centers in the SiN film, or to trap the trapped charges in the S
By pulling out from the iN film or injecting a charge having a pole opposite to the trapped charge, the resistance of the channel under the ONO insulating film is modulated, and the current flowing in the cell is changed to achieve the memory function. It is characterized by having it. If, for example, a polysilicon electrode doped with an impurity is used on the gate sidewall, the potential of the channel portion of the offset region can be controlled by capacitive coupling with the gate electrode, so that the efficiency and controllability of charge injection can be improved. When this cell is used, a selection transistor is not required unlike the MONOS cell which injects charges in the channel region. Further, in the cell of this structure, since it is not necessary to overlap the source or drain diffusion layer serving as an injection side electrode with the gate electrode, a shallow diffusion layer can be formed and the cell transistor can be miniaturized. In the method of injecting charge into the insulating film, hot carriers or avalanche hot carriers are generated by a band-to-band tunnel leak power supply at a drain or a source that serves as an injection electrode. At this time, the charge injected into the insulating film can be selected as an electron or a hole by controlling the potential of the gate. The energy of the hot carriers generated here is relatively lower than that of the hot carriers generated by the FN current, so that the damage to the insulating film is small and the reliability of the cell can be improved. Further, in the disturb for the non-selected cells on the same bit line, the disturb can be suppressed to a small level by bringing the gate potential of the non-selected cells close to the potential under the condition that neither electrons nor holes are injected as in Va in FIG. You can
【０００７】[0007]
【発明の実施の形態】続いて、本発明の最良の実施形態
を図１〜図１５を参照して説明する。図１は本発明の第
一の実施例の不揮発性半導体メモリセルの断面図であ
る。続いて、本発明の第一の実施例の不揮発性半導体メ
モリセルの製造方法を図２〜図６及び図１を参照して説
明する。BEST MODE FOR CARRYING OUT THE INVENTION Next, the best mode for carrying out the present invention will be described with reference to FIGS. 1 is a sectional view of a nonvolatile semiconductor memory cell according to a first embodiment of the present invention. Subsequently, a method of manufacturing the nonvolatile semiconductor memory cell according to the first embodiment of the present invention will be described with reference to FIGS.
【０００８】図２に示すように基板（１）上に周知の技
術により所定の素子分離領域（１０）を形成した後、メ
モリセル領域のシリコン基板上に第一の絶縁膜層として
シリコン酸化膜（１１）を形成し、第一のシリコン酸化
膜上にポリシリコン（１２）をたとえば１００〜２００
ｎｍ堆積したのち、砒素、リン、などのｎ型不純物たと
えば、２〜４ｅ２０ｃｍ-3程度ドーピングして金属化さ
れる。第一の絶縁膜（１１）はシリコン 基板の酸化、またはシリコン酸化膜の堆積により形成す
る。ここでゲート電極の抵抗を低抵抗化させる場合、こ
のポリシリコン上に、ＷＳｉ、ＭｏＳｉなどの高融点金
属シリサイド層を堆積しポリサイド構造とするか、また
はＷなどの高融点金属を堆積しポリメタル構造とする。As shown in FIG. 2, after a predetermined element isolation region (10) is formed on the substrate (1) by a well-known technique, a silicon oxide film as a first insulating film layer is formed on the silicon substrate in the memory cell region. (11) is formed, and polysilicon (12) is formed on the first silicon oxide film, for example, 100 to 200.
After being deposited to a thickness of 1 nm, an n-type impurity such as arsenic, phosphorus, etc., for example, about 2 to 4e20 cm −3 is doped and metallized. The first insulating film (11) is formed by oxidizing a silicon substrate or depositing a silicon oxide film. Here, in order to reduce the resistance of the gate electrode, a refractory metal silicide layer such as WSi or MoSi is deposited on this polysilicon to form a polycide structure, or a refractory metal such as W is deposited to form a polymetal structure. And
【０００９】続いて、図３に示すように、メモリセルの
ゲートのパターニングを行いゲート電極（１３）を形成
し、基板の酸化またはシリコン酸化膜の堆積を行い、酸
化膜（１４）を形成する。この酸化膜（１４）の膜厚は
電荷注入領域での電界が十分強くなるようにするため、
また電荷蓄積層へのトンネルが十分起こりやすくするた
め１０ｎｍ以下の膜厚にする。膜の下限は電荷注入層か
らのバックトンネルを制御するため、２ｎｍ以上あると
よい。このとき電荷注入領域のしきい値を調節するため
酸化または酸化膜堆積前にイオン注入により、所定の不
純物を導入することもできる。Subsequently, as shown in FIG. 3, the gate of the memory cell is patterned to form a gate electrode (13), and the substrate is oxidized or a silicon oxide film is deposited to form an oxide film (14). . The thickness of the oxide film (14) is set so that the electric field in the charge injection region is sufficiently strong.
In addition, the film thickness is set to 10 nm or less so that the tunnel to the charge storage layer can easily occur. The lower limit of the film is preferably 2 nm or more in order to control the back tunnel from the charge injection layer. At this time, in order to adjust the threshold value of the charge injection region, a predetermined impurity can be introduced by ion implantation before oxidation or deposition of an oxide film.
【００１０】次に、図４に示すようにセルトランジスタ
のオフセット領域側をソース側につくる場合、ソース領
域を、例えばフォトレジスト（１５）などによりマスク
した状態でイオン注入などの周知の技術によりＮ型不純
物を導入し、ドレイン側のＮ型拡散層（１６）を形成す
る。このときのドレイン側へのイオン注入量を、例えば
５ｅ１２〜５ｅ１４ｃｍ-2とし比較的濃度の薄いＮ型拡
散層を形成することでＬＤＤ（Lightly Doped Drain ）
構造とし、実効チャネル長を長くすることもできる。Next, when the offset region side of the cell transistor is formed on the source side as shown in FIG. 4, the source region is masked with, for example, a photoresist (15) or the like, and N is formed by a well-known technique such as ion implantation. A type impurity is introduced to form an N type diffusion layer (16) on the drain side. At this time, an LDD (Lightly Doped Drain) is performed by setting an ion implantation amount to the drain side to, for example, 5e12 to 5e14 cm −2 and forming an N-type diffusion layer having a relatively low concentration.
The effective channel length can be increased by using the structure.
【００１１】次に、図５に示すように、電荷蓄積層とな
るＳｉＮ層（１７）を堆積し、シリコン酸化膜（１８）
をＣＶＤ法などの周知の技術によりＳｉＮ膜（１７）上
に堆積する。Next, as shown in FIG. 5, a SiN layer (17) serving as a charge storage layer is deposited and a silicon oxide film (18) is deposited.
Are deposited on the SiN film (17) by a well-known technique such as a CVD method.
【００１２】図６に示すように、エッチバックなどの方
法により、ゲート側壁（１９）を形成し、イオン注入な
どの周知の技術によりＮ型不純物を導入し、ドレイン
（２０）とソース（２１）のＮ型拡散層を形成する。こ
のゲートの側壁（１９）の幅により電荷注入領域の幅が
規定されることになる。ここで、ＳｉＮ層（１７）の膜
厚は電荷注入領域での電界を強くするため、７ｎｍ以下
の膜厚とする。この電荷蓄積層となるＳｉＮ膜厚の下限
は電荷のトラップ密度により決めることができるが少な
くとも０．５ｎｍ以上あるとよい。また本実施例では、
電荷蓄積層としてＳｉＮを用いたが、例えばタンタル酸
膜、チタン酸ストロンチウム、ＰＺＴ、のように電荷ト
ラップの十分多い膜でかつ比誘電率が高くかつ、絶縁耐
性があり、装置の製造過程に敵した膜であれば何でもよ
い。またこの酸化膜（１８）により、ＳｉＮ膜中に蓄え
られた電荷の外方への拡散防ぐことができるので、セル
のデータ保持特性の改善を図ることができる。ドレイン
（２０）とソース（２１）のＮ型拡散層形成のためのイ
オン注入量は、例えば５ｅ１４〜１ｅ１６ｃｍ-2とし比
較的濃度の濃いＮ型拡散層を形成する。ここで、コント
ロールゲート（１３）とソース拡散層（２１）端部との
間の距離は、電荷注入時に十分な電界が得られるように
決める。例えば２５ｎｍ以下の距離とする。この距離
は、ゲート側壁の幅やソースのイオン注入後の熱拡散工
程により調節することができる。また、ゲート側壁（１
９）に使う膜の誘電率によっても調整することができ
る。この後、図１に示すように、通常のＭＯＳ集積回路
の製造方法に従い、層間絶縁膜（２２）を形成し、ソー
ス・ドレイン領域上の層間絶縁膜の一部を開口した後、
コンタクトホール（２３）を形成し、周知の技術により
コンタクトホールへバリア層（２４）形成後、Ｗプラグ
（２５）を埋め込み、Ａ１電極（２６）を形成すると、
メモリセルが完成する。As shown in FIG. 6, a gate sidewall (19) is formed by a method such as etch back, N-type impurities are introduced by a well-known technique such as ion implantation, and a drain (20) and a source (21) are introduced. Forming an N-type diffusion layer. The width of the side wall (19) of the gate defines the width of the charge injection region. Here, the thickness of the SiN layer (17) is set to 7 nm or less in order to strengthen the electric field in the charge injection region. The lower limit of the film thickness of the SiN serving as the charge storage layer can be determined by the charge trap density, but it is preferably at least 0.5 nm. Further, in this embodiment,
Although SiN is used as the charge storage layer, it is a film having a large number of charge traps such as a tantalum acid film, strontium titanate, and PZT, and has a high relative dielectric constant and insulation resistance, which is not suitable for the device manufacturing process. Any film will do. Further, since the oxide film (18) can prevent outward diffusion of the charges stored in the SiN film, the data retention characteristic of the cell can be improved. The ion implantation amount for forming the N-type diffusion layer of the drain (20) and the source (21) is, for example, 5e14 to 1e16 cm −2 to form an N-type diffusion layer having a relatively high concentration. Here, the distance between the control gate (13) and the end of the source diffusion layer (21) is determined so that a sufficient electric field can be obtained during charge injection. For example, the distance is 25 nm or less. This distance can be adjusted by the width of the gate sidewall and the thermal diffusion process after ion implantation of the source. In addition, the gate sidewall (1
It can also be adjusted by the dielectric constant of the film used in 9). Thereafter, as shown in FIG. 1, an interlayer insulating film (22) is formed according to a usual method for manufacturing a MOS integrated circuit, and after opening a part of the interlayer insulating film on the source / drain regions,
When the contact hole (23) is formed, the barrier layer (24) is formed in the contact hole by a well-known technique, the W plug (25) is embedded, and the A1 electrode (26) is formed,
The memory cell is completed.
【００１３】図７に、本実施例のようにソース側に注入
領域を設ける場合の配置方法を図８に未発明のの不揮発
性半導体装置の回路ブロック図を示す。図１５には、ド
レイン側に注入領域を設けてチャネルホットエレクトロ
ンで書き込み、ドレインアバランシェホットホールで消
去する場合の配置方法を示す。また、本実施例はＰ型基
板上に形成した場合について述べたが、本構造はＮ型半
導体基板に形成したＰーｗｅｌｌ上にメモリセルを形成
した場合、ＳＯＩ（Silicon on Insulator）基板上のＰ
型領域に形成した場合でも同様である。また本実施例で
はソース側に電荷注入領域を設けることも可能である
が、本実施例と同様にして、ドレイン側に電荷注入領域
を設けることも可能である。本実施例では、ＯＮＯ絶縁
膜をゲート側壁部及びゲート側壁下に用いる構造を示し
たものであるが、図のようにＯＮＯ絶縁膜をセルトラン
ジスタのゲート絶縁膜として形成した後、ゲート側壁を
形成することも可能である。FIG. 7 is a circuit block diagram of an uninvented non-volatile semiconductor device in FIG. 8 showing an arrangement method in the case of providing an implantation region on the source side as in this embodiment. FIG. 15 shows an arrangement method in the case where an injection region is provided on the drain side, writing is performed by channel hot electrons, and erasing is performed by a drain avalanche hot hole. In addition, although the present embodiment has described the case of forming on a P-type substrate, this structure shows that when a memory cell is formed on a P-well formed on an N-type semiconductor substrate, it is formed on an SOI (Silicon on Insulator) substrate. P
The same applies when formed in the mold region. Further, in the present embodiment, it is possible to provide the charge injection region on the source side, but it is also possible to provide the charge injection region on the drain side similarly to the present embodiment. In the present embodiment, the structure in which the ONO insulating film is used for the gate side wall portion and under the gate side wall is shown. However, as shown in the figure, after forming the ONO insulating film as the gate insulating film of the cell transistor, the gate side wall is formed. It is also possible to do so.
【００１４】続いて図１２（ａ），（ｂ）を用いて、本
実施例の動作について説明する。ソース側に電荷の注入
領域を設ける場合の書き込みは、次のようにして行う。
ソースに正の電位を印加しドレインを開放状態で、ソー
ス拡散層端部の基板領域で電界が７ＭＶ／ｃｍ以上にな
るとアバランシェホットキャリアの発生が顕著になる。
このとき図１４に見られるようにゲート電位をある電位
（Ｖａ）より正の方向にもって行くと、電荷注入領域に
注入される電荷はホットエレクトロンリッチとなり、電
荷蓄積層には電子が貯蓄される。（N. Matsukawa et a
l. 1995 IRPS ）この状態では、読み出し動作的にソー
ス側の電荷蓄積層下のチャネルがオフされるので、例え
ばゲートに５Ｖ、ドレインに１Ｖ、ソースに０Ｖをかけ
ても、電流がほとんど流れないため書き込みされたと判
定できる。消去は、アバランシェホットキャリアを使う
方法と、ＦＮトンネルを用いる２つの方法がある。アバ
ランシェホットホールを用いる場合は、書き込み時と同
様に、ゲート電位をある電位より負の方向に持っていく
と、電荷注入領域に注入される電荷はホットホールリッ
チとなり、電荷蓄積層には正孔が蓄積されるようにな
る。この状態では電荷蓄積層下のチャネルがオンされる
ので、読み出し動作時に電流が流れるために消去された
と判定できる。ＦＮトンネルを用いる場合は、アバラン
シェホットホール注入時のゲート電位をさらに負の方向
に持って行き、ゲート・ソース間の電界より強くするこ
とにより、蓄積層内の電子を引き抜くことができる。書
き込み・消去時における非選択セルのゲート電位を図１
４における電子・正孔ともに注入されないような条件
（Ｖａ）にしておけばディスターブ現象は起きない。Next, the operation of this embodiment will be described with reference to FIGS. 12 (a) and 12 (b). Writing when the charge injection region is provided on the source side is performed as follows.
When a positive potential is applied to the source and the drain is opened and the electric field is 7 MV / cm or more in the substrate region at the end of the source diffusion layer, avalanche hot carriers are significantly generated.
At this time, as shown in FIG. 14, when the gate potential is moved in a positive direction from a certain potential (Va), the charges injected into the charge injection region become hot electron rich, and electrons are stored in the charge storage layer. . (N. Matsukawa et a
l. 1995 IRPS) In this state, the channel under the charge storage layer on the source side is turned off in the read operation, so that even if 5V is applied to the gate, 1V to the drain, and 0V to the source, almost no current flows. Therefore, it can be determined that the data has been written. There are two methods of erasing: using avalanche hot carriers and using an FN tunnel. When an avalanche hot hole is used, if the gate potential is moved in the negative direction from a certain potential, as in writing, the charge injected into the charge injection region becomes hot hole rich and the charge storage layer has holes. Will be accumulated. In this state, since the channel under the charge storage layer is turned on, it can be determined that the data has been erased because a current flows during the read operation. When the FN tunnel is used, the gate potential at the time of injecting avalanche hot holes is further moved in the negative direction and made stronger than the electric field between the gate and the source, so that electrons in the storage layer can be extracted. Figure 1 shows the gate potential of non-selected cells during programming and erasing.
The disturb phenomenon does not occur under the condition (Va) such that neither electrons nor holes are injected in No. 4.
【００１５】次にドレイン側に電荷蓄積層を設けた場
合、書き込み・消去をソース側に電荷蓄積層を設けた場
合と同じように行うことができるが、ソースを開放状態
にせず接地状態にすると、セルのチャネルに多くの電流
が流れるためホットエレクトロン、ホットホールの注入
効率を上げることができる。（S. Yamada et al. 1991I
EDM）書き込み時には、ソース・ドレイン間に電流を流
し、ドレイン側でチャネルホットエレクトロン発生さ
せ、電子を注入させる方法もある。Next, when the charge storage layer is provided on the drain side, writing and erasing can be performed in the same manner as when the charge storage layer is provided on the source side, but when the source is grounded without being opened. Since a large amount of current flows in the channel of the cell, the injection efficiency of hot electrons and hot holes can be improved. (S. Yamada et al. 1991I
During EDM writing, there is also a method in which a current is caused to flow between the source and drain to generate channel hot electrons on the drain side and inject electrons.
【００１６】次に、本発明の第二の実施例である、不揮
発性半導体メモリセルについて、図９〜図１１を用いて
説明する。ゲートのパターニングから電荷蓄駅層となる
ＳｉＮ（１７）の堆積までは第一の実施例の工程までと
同じである。図１０ではＳｉＮ膜（１７） 堆積後、シ
リコン酸化膜（２７）を堆積しその上にポリシリコン
（２８）を例えば２０〜２００ｎｍ堆積した後、砒素、
リンなどのＮ型不純物をたとえば、２〜４ｅ２０ｃｍ-3
ドーピングして金属化させる。ここで、ＳｉＮ膜（１
７）上の酸化膜（２７）の膜厚は、ＳｉＮ膜中に蓄えら
れた電荷の外方への拡散、またはポリシリコンサイドウ
ォール（２９）からのホール注入を防ぐため２．５ｎｍ
以上の膜厚とする。図１１では、エッチバックなどの方
法により、ポリシリコンサイドウォール（２９）を形成
し、イオン注入などの周知の技術によりＮ型不純物を導
入し、ドレイン（２０）とソース（２１）のＮ型拡散層
を形成する。このときのイオン注入量は、例えば５ｅ１
４〜１ｅ１６ｃｍ-2とし比較的濃度の濃いＮ型拡散層を
形成する。この後、図９では、第一の実施例と同様の工
程をへてメモリセルが完成する。Next, a non-volatile semiconductor memory cell according to a second embodiment of the present invention will be described with reference to FIGS. 9 to 11. The steps from the patterning of the gate to the deposition of SiN (17), which becomes the charge storage station layer, are the same as the steps of the first embodiment. In FIG. 10, after the SiN film (17) is deposited, the silicon oxide film (27) is deposited, and then the polysilicon (28) is deposited thereon to have a thickness of, for example, 20 to 200 nm.
An N-type impurity such as phosphorus is added to, for example, 2 to 4e20 cm-3.
Doping to metallize. Here, the SiN film (1
7) The film thickness of the oxide film (27) on the upper side is 2.5 nm in order to prevent outward accumulation of charges accumulated in the SiN film or injection of holes from the polysilicon sidewall (29).
The above film thickness is used. In FIG. 11, a polysilicon sidewall (29) is formed by a method such as etch back, N-type impurities are introduced by a known technique such as ion implantation, and N-type diffusion of the drain (20) and the source (21) is performed. Form the layers. The ion implantation amount at this time is, for example, 5e1.
An N-type diffusion layer having a relatively high concentration is formed with a thickness of 4 to 1e16 cm-2. Thereafter, in FIG. 9, the memory cell is completed through the same steps as those in the first embodiment.
【００１７】次に本実施例の動作について図１３を用い
て説明する。ソース側に電荷の注入領域を設ける場合の
書き込みは、第一の実施例と同様にして行う。ソースに
正の電位を印加しドレインを開放状態とする。ここでゲ
ートに電位と印加した場合、側壁のポリシコン電極は、
ゲートとソースと基板に容量結合しているため、側壁ポ
リシコン電極の電位は、各電極との容量結合比によって
きまる。本実施例のセルをセルアレイとして用いる場
合、例えばゲートの高さを２００ｎｍ、ポリシリコン側
壁の幅を１００ｎｍ、セルトランジスタのゲート幅を
０．４ｕｍ、ワード線方向のピッチを０．８ｕｍとする
と、側壁ポリシリコンとゲート間の容量は全容量の約８
０％となり、基板電位が接地状態の場合、側壁ポリシリ
コン電位は、ゲート電位の８０％程度の電位となる。こ
のようにゲート電位によって側壁ポリシリコン電極の電
位を制御することができる。側壁ポリシリコンの電位を
ある電位より正の方向に持っていくようにゲート電位を
印加すると、ソース拡散層端部で発生したホットキャリ
アの中で電荷注入領域に注入される電荷はホットエレク
トロンリッチとなり、電荷蓄積層には電子が蓄積され
る。この場合、読み出し動作時、側壁下のチャネルは側
壁電位の上昇でオンする場合も考えられるが、書き込み
されていない場合に比べて、流れる電流は極めて小さく
なるので書き込みされたと判定できる。消去も書き込み
と同様に、ゲート電位により側壁ポリシリコン電位を制
御することで行うことができる。ドレイン側に電荷蓄積
層を設けた場合も、第一の実施例と同様に書き込み・消
去を行うことができる。Next, the operation of this embodiment will be described with reference to FIG. Writing when the charge injection region is provided on the source side is performed in the same manner as in the first embodiment. A positive potential is applied to the source and the drain is opened. Here, when a potential is applied to the gate, the polysilicon electrode on the side wall is
Since the gate, the source, and the substrate are capacitively coupled, the potential of the sidewall polysilicon electrode depends on the capacitive coupling ratio with each electrode. When the cell of the present embodiment is used as a cell array, for example, if the height of the gate is 200 nm, the width of the polysilicon side wall is 100 nm, the gate width of the cell transistor is 0.4 μm, and the pitch in the word line direction is 0.8 μm, the side wall. The capacitance between polysilicon and gate is about 8% of the total capacitance.
When the substrate potential is grounded, the sidewall polysilicon potential is about 80% of the gate potential. Thus, the potential of the sidewall polysilicon electrode can be controlled by the gate potential. When the gate potential is applied so as to bring the potential of the sidewall polysilicon in a positive direction from a certain potential, the charges injected into the charge injection region among the hot carriers generated at the edge of the source diffusion layer become hot electron rich. Electrons are stored in the charge storage layer. In this case, during the read operation, the channel under the side wall may be turned on by the rise of the side wall potential, but the flowing current is extremely smaller than that in the case where no writing is performed, and therefore it can be determined that the channel has been written. Similarly to writing, erasing can be performed by controlling the sidewall polysilicon potential with the gate potential. Even when the charge storage layer is provided on the drain side, writing / erasing can be performed as in the first embodiment.
【００１８】[0018]
【発明の効果】本発明では、セルが電荷注入層下のオフ
セット領域とトランジスタの直列結合で成り立っている
ため、チャネル領域で電荷を注入するＭＯＮＯＳセルの
ように選択トランジスタは必要でなくなる。またセルト
ランジスタのソース・ドレインに浅い拡散層を形成する
ことができるのでセルトランジスタのゲート長の微細化
が図れる。絶縁膜への電荷の注入方法として、注入電極
となるドレインまたは、ソースでバンド間トンネルリー
ク電流によるホットキャリアまたはアバランシェホット
キャリアを発生させており、ＦＮ電流で発生するホット
キャリアに比べて比較的低いエネルギーとなるので、絶
縁膜に対するダメージは小さくなり、セルの信頼性を向
上させることができる。また同一ビット線上の非選択セ
ルに対するディスターブに対しては、非撰択セルのゲー
ト電位を調整することでほとんどディスターブが起こら
ない様にすることができる。According to the present invention, since the cell is formed by the series connection of the transistor and the offset region under the charge injection layer, the selection transistor is not required unlike the MONOS cell which injects the charge in the channel region. Further, since a shallow diffusion layer can be formed in the source / drain of the cell transistor, the gate length of the cell transistor can be miniaturized. As a method of injecting charges into the insulating film, hot carriers or avalanche hot carriers due to band-to-band tunnel leak current are generated at the drain or source that serves as an injection electrode, which is relatively lower than the hot carriers generated by FN current. Since it becomes energy, damage to the insulating film is reduced, and the reliability of the cell can be improved. Further, with respect to the disturb for the non-selected cells on the same bit line, it is possible to prevent almost no disturb by adjusting the gate potential of the non-selected cells.
【図１】本発明の第１実施例の半導体記憶装置の断面図
である。FIG. 1 is a sectional view of a semiconductor memory device according to a first embodiment of the present invention.
【図２】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。FIG. 2 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention.
【図３】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention.
【図４】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention.
【図５】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。FIG. 5 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention.
【図６】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。FIG. 6 is a cross-sectional view showing the method of manufacturing the semiconductor memory device of the first embodiment of the present invention.
【図７】本発明のメモリセルを用いた半導体記憶装置の
メモリセルアレイである。FIG. 7 is a memory cell array of a semiconductor memory device using the memory cell of the present invention.
【図８】本発明の半導体記憶装置の回路構成図である。FIG. 8 is a circuit configuration diagram of a semiconductor memory device of the present invention.
【図９】本発明の第２実施例の半導体記憶装置の断面図
である。FIG. 9 is a sectional view of a semiconductor memory device according to a second embodiment of the present invention.
【図１０】本発明の第２実施例の半導体記憶装置の製造
方法を示す断面図である。FIG. 10 is a cross-sectional view showing the method of manufacturing the semiconductor memory device of the second embodiment of the present invention.
【図１１】本発明の第２実施例を半導体記憶装置の製造
方法を示す断面図である。FIG. 11 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the second embodiment of the present invention.
【図１２】本発明の半導体記憶装置の動作方法を示す図
である。FIG. 12 is a diagram showing an operating method of the semiconductor memory device of the present invention.
【図１３】本発明の半導体記憶装置の動作方法を示す図
である。FIG. 13 is a diagram showing an operating method of the semiconductor memory device of the present invention.
【図１４】本発明のメモリセルの特性を示す図である。FIG. 14 is a diagram showing characteristics of the memory cell of the present invention.
【図１５】本発明のメモリセルを用いた半導体記憶装置
のメモリアルアレイのさらに別の構成図である。FIG. 15 is still another configuration diagram of the memorial array of the semiconductor memory device using the memory cell of the present invention.
【図１６】従来の半導体記憶装置の断面図である。FIG. 16 is a cross-sectional view of a conventional semiconductor memory device.
１…基板またはウェル（Ｐ型不純物領域）， ２…ドレイン（濃いＮ型不純物領域）， ３…ソース（濃いＮ型不純物領域）， ４…シリコン酸化膜， ５…ＳｉＮ膜， ６…シリコン酸化膜， ７…コントロールゲート， ９…積層ゲート加工後に形成した酸化膜， １０…素子分離領域， １１…ゲート絶縁膜， １２…ゲート電極となるポリシリコン層， １３…ゲート電極， １４…シリコン酸化膜， １５…フォトレジスト， １６…Ｎ型拡散層， １７…電荷蓄積層となるＳｉＮ層， １８…シリコン酸化膜， １９…ゲート側壁， ２０…ドレインＮ型拡散層， ２１…ソースＮ型拡散層， ２２…層間絶縁膜し， ２３…コンタクトホール， ２４…バリア層， ２５…Ｗプラグ， ２６…Ａ１電極， ２７…シリコン酸化膜， ２８…ポリシリコン層， ２９…ポリシリコンサイドウォール， DESCRIPTION OF SYMBOLS 1 ... Substrate or well (P-type impurity region), 2 ... Drain (dense N-type impurity region), 3 ... Source (dense N-type impurity region), 4 ... Silicon oxide film, 5 ... SiN film, 6 ... Silicon oxide film , 7 ... Control gate, 9 ... Oxide film formed after laminated gate processing, 10 ... Element isolation region, 11 ... Gate insulating film, 12 ... Polysilicon layer to be a gate electrode, 13 ... Gate electrode, 14 ... Silicon oxide film, Reference numeral 15 ... Photoresist, 16 ... N-type diffusion layer, 17 ... SiN layer serving as charge storage layer, 18 ... Silicon oxide film, 19 ... Gate sidewall, 20 ... Drain N-type diffusion layer, 21 ... Source N-type diffusion layer, 22 ... interlayer insulating film, 23 ... contact hole, 24 ... barrier layer, 25 ... W plug, 26 ... A1 electrode, 27 ... silicon oxide film, 28 ... polysilicon layer, 29 ... Li silicon side wall,
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Claims (17)
二導電型の第一、第二の拡散層と、 これらの第一、第二の拡散層間に存在するチャネル領域
上の一部と第一の拡散層上の一部に第一の絶縁膜を介し
て形成されたゲート電極とから構成され、 このゲート電極と第二の拡散層の間に存在するチャネル
領域上に、少なくとも２層構造で膜厚が３０ｎｍ以下と
なる第二の絶縁膜を持ち、この第二の絶縁膜の一部が電
荷蓄積層となることを特徴とする半導体装置。1. A first and second diffusion layers of a second conductivity type formed in a semiconductor substrate of a first conductivity type, and one on a channel region existing between these first and second diffusion layers. And a gate electrode formed on a part of the first diffusion layer via a first insulating film, and at least on a channel region existing between the gate electrode and the second diffusion layer. A semiconductor device comprising a second insulating film having a two-layer structure and having a film thickness of 30 nm or less, and a part of the second insulating film serves as a charge storage layer.
記ゲート電極の側壁材となることを特徴とした半導体装
置。2. The semiconductor device according to claim 1, wherein the second insulating film serves as a sidewall material of the gate electrode.
成が、前記半導体基板上より２ｎｍ以上１０ｎｍ以下の
シリコン酸化膜、０．５ｎｍ以上７ｎｍ以下のシリコン
窒化膜の２層構成となることを特徴とした半導体装置。3. The second insulating film according to claim 1, wherein the second insulating film has a two-layer structure of a silicon oxide film having a thickness of 2 nm to 10 nm and a silicon nitride film having a thickness of 0.5 nm to 7 nm from the semiconductor substrate. A semiconductor device characterized by the above.
ート絶縁膜である前記第一の絶縁膜を兼ねることを特徴
とした半導体装置。4. The semiconductor device according to claim 3, wherein the second insulating film also serves as the first insulating film which is a gate insulating film.
シリコン酸化膜が少なくとも１ｎｍ以上存在することを
特徴とした半導体装置。5. The semiconductor device according to claim 1, wherein a silicon oxide film is present on the second insulating film at least 1 nm or more.
成が、前記半導体基板上よりシリコン酸化膜、タンタル
酸化膜の２層構成となることを特徴とした半導体装置。6. The semiconductor device according to claim 1, wherein the second insulating film has a two-layer structure of a silicon oxide film and a tantalum oxide film on the semiconductor substrate.
成が、前記半導体基板上よりシリコン酸化膜、チタン酸
ストロンチウム、またはバリウムチタン酸ストロンチウ
ムの２層構成となることを特徴とした半導体装置。7. The semiconductor according to claim 1, wherein the structure of the second insulating film is a two-layer structure of a silicon oxide film, strontium titanate, or barium strontium titanate over the semiconductor substrate. apparatus.
純物濃度の低い領域を外側に、不純物濃度の高い領域を
内にもつ二重拡散構造を持つことを特徴とする半導体装
置。8. The semiconductor device according to claim 1, wherein the first diffusion layer has a double diffusion structure having a region having a low impurity concentration outside and a region having a high impurity concentration inside.
二導電型の第一、第二の拡散層と、 これらの第一、第二の拡散層間に存在するチャネル領域
上の一部と第一の拡散層上の一部に第一の絶縁膜を介し
て形成されたゲート電極とから構成され、 このゲート電極と第二の拡散層の間に存在するチャネル
領域上にゲート電極と容量結合したフローティングゲー
トをもち、このフローティングゲートのゲート絶縁膜が
少なくとも３層構造であり膜厚が３０ｎｍ以下となる第
二の絶縁膜をもち、この第二の絶縁膜の一部が電荷蓄積
層となることを特徴とする半導体装置。9. A second conductivity type first and second diffusion layers formed in a first conductivity type semiconductor substrate, and one on a channel region existing between these first and second diffusion layers. And a gate electrode formed on a part of the first diffusion layer via a first insulating film, and a gate electrode on a channel region existing between the gate electrode and the second diffusion layer. Has a floating gate capacitively coupled to the floating gate, the floating gate has a gate insulating film having at least a three-layer structure, and has a second insulating film having a film thickness of 30 nm or less, and a part of the second insulating film accumulates charges. A semiconductor device, which is a layer.
第一の絶縁膜が少なくとも３層構造をもち、第二の絶縁
膜を兼ねることを特徴とした半導体装置。10. A semiconductor device according to claim 9, wherein the first insulating film, which is a gate insulating film, has at least a three-layer structure and also serves as a second insulating film.
構成が、前記半導体基板上より２ｎｍ以上１０ｎｍ以下
のシリコン酸化膜、０．５ｎｍ以上７ｎｍ以下のシリコ
ン窒化膜、２ｎｍ以上１０ｎｍ以下のシリコン酸化膜の
３層構成となることを特徴とした半導体装置。11. The structure of the second insulating film according to claim 9, wherein a silicon oxide film having a thickness of 2 nm or more and 10 nm or less, a silicon nitride film having a thickness of 0.5 nm or more and 7 nm or less, and a thickness of 2 nm or more and 10 nm or less are formed on the semiconductor substrate. A semiconductor device having a three-layer structure of a silicon oxide film.
が、前記ゲート電極とゲート側壁部フローティングゲー
トとの間の絶縁膜となることを特徴とした半導体装置。12. The semiconductor device according to claim 9, wherein the second insulating film serves as an insulating film between the gate electrode and the gate sidewall floating gate.
構成が、前記半導体基板上よりシリコン酸化膜、タンタ
ル酸化膜、シリコン酸化膜の３層構成となることを特徴
とした半導体装置。13. The semiconductor device according to claim 9, wherein the second insulating film has a three-layer structure of a silicon oxide film, a tantalum oxide film, and a silicon oxide film on the semiconductor substrate.
構成が、前記半導体基板上よりシリコン酸化膜、チタン
酸ストロンチウムまたはバリウムチタン酸ストロンチウ
ム、シリコン酸化膜の３層構成となることを特徴とした
半導体装置。14. The structure according to claim 9, wherein the second insulating film has a three-layer structure of a silicon oxide film, strontium titanate or barium strontium titanate, and a silicon oxide film on the semiconductor substrate. Semiconductor device.
拡散層を開放状態とし前記第二の拡散層に電位を与えア
バランシェホットキャリアを発生させ、前記ゲート電極
にかける電位により第二の絶縁膜の電荷蓄積層に選択的
に電子または正孔を注入することを特徴とする半導体装
置。15. The second insulating layer according to claim 1, wherein the first diffusion layer is opened and a potential is applied to the second diffusion layer to generate avalanche hot carriers, and the potential applied to the gate electrode causes a second insulation. A semiconductor device characterized by selectively injecting electrons or holes into a charge storage layer of a film.
拡散層に電位を与え前記第二の拡散層端部の空乏層領域
内でホットキャリアを発生させ、前記ゲート電極にかけ
る電位により第二の絶縁膜の電荷蓄積層に選択的に電子
または正孔を注入することを特徴とする半導体装置。16. The method according to claim 1 or 9, wherein a potential is applied to the second diffusion layer to generate hot carriers in a depletion layer region at an end of the second diffusion layer, and the potential is applied to the gate electrode. A semiconductor device, wherein electrons or holes are selectively injected into the charge storage layer of the second insulating film.
拡散層に電位を与え前記第二の拡散層端部の空乏層領域
内でホットキャリアを発生させる時に、前記第二の拡散
層に与える電位を共有する非選択セルのゲート電極に与
える電位を、前記第二の拡散層端において電子ならびに
正孔が注入されない条件としたことを特徴とする半導体
装置。17. The second diffusion layer according to claim 1 or 9, when a potential is applied to the second diffusion layer to generate hot carriers in a depletion layer region at an end of the second diffusion layer. A semiconductor device, wherein a potential applied to a gate electrode of a non-selected cell sharing the applied potential is set to a condition that electrons and holes are not injected at the end of the second diffusion layer.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25478295A JPH0997849A (en) | 1995-10-02 | 1995-10-02 | Semiconductor device |
| US08/720,618 US5838041A (en) | 1995-10-02 | 1996-10-02 | Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25478295A JPH0997849A (en) | 1995-10-02 | 1995-10-02 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997849A true JPH0997849A (en) | 1997-04-08 |
Family
ID=17269813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25478295A Pending JPH0997849A (en) | 1995-10-02 | 1995-10-02 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997849A (en) |
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