JPH0997165A - Pure binary conversion circuit for binary-coded decimal and binary-coded decimal conversion circuit for pure binary - Google Patents
Pure binary conversion circuit for binary-coded decimal and binary-coded decimal conversion circuit for pure binaryInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、低消費電力で動作
するコンピュータ装置に好適なデータ変換回路に関し、
特に８ビットからなる２進化１０進数（binary coded d
ecimal）データ（以下「ＢＣＤデータ」ともいう）の純
２進数（pure binary numeral）データ（以下「ＢＩＮ
データ」ともいう）への変換回路と、それとは逆の８ビ
ットからなるＢＩＮデータのＢＣＤデータへの変換回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data conversion circuit suitable for a computer device operating with low power consumption,
In particular, binary coded d consisting of 8 bits
ecimal) data (hereinafter also referred to as "BCD data") pure binary numeral data (hereinafter "BIN"
(Also referred to as "data") and a conversion circuit for converting BIN data consisting of 8 bits, which is the opposite of that, to BCD data.
【０００２】[0002]
【従来の技術】ＢＣＤデータからＢＩＮデータに変換す
る従来の方式としては、変換テーブルＲＯＭを用いる方
式、シフトレジスタを用いる方式等が提案されている。2. Description of the Related Art As a conventional method for converting BCD data into BIN data, a method using a conversion table ROM, a method using a shift register, etc. have been proposed.
【０００３】図９は、従来の変換テーブルＲＯＭを用い
る方式を説明するための図である。FIG. 9 is a diagram for explaining a method using a conventional conversion table ROM.
【０００４】図９を参照すると、変換テーブルＲＯＭを
用いる方式としては、例えば変換前のＢＣＤデータをア
ドレスとして入力し、その出力結果を変換後のＢＩＮデ
ータとして得るものがある。Referring to FIG. 9, as a method of using the conversion table ROM, there is, for example, one in which BCD data before conversion is input as an address and an output result thereof is obtained as BIN data after conversion.
【０００５】図１０は、従来のシフトレジスタを用いる
方式を説明するための図である。FIG. 10 is a diagram for explaining a conventional system using a shift register.
【０００６】図１０を参照すると、例えば特開昭５７−
８１７２３号公報に開示されたシフトレジスタを用いる
方式では、８ビットのＢＣＤデータがシフト機能付き入
力データレジスタ３８に入力される。１ビット右シフト
された後のデータは、４ビット単位に分けられ、入力さ
れた４ビットデータが８以上のときには入力４ビットに
対して３を減じ、８未満のときには何もせずに出力する
チェック回路ＣＨ１、ＣＨ０によって変換される。変換
された結果は、出力データレジスタ３９に格納される。
このようなシフトと変換を入力されたＢＣＤデータのビ
ット数分だけ繰り返す。Referring to FIG. 10, for example, Japanese Patent Laid-Open No. 57-57
In the method using the shift register disclosed in Japanese Patent No. 81723, 8-bit BCD data is input to the input data register 38 with a shift function. The data after 1-bit right shift is divided into 4-bit units. When the input 4-bit data is 8 or more, 3 is subtracted from the input 4 bits, and when it is less than 8, it is output without doing anything. It is converted by the circuits CH1 and CH0. The converted result is stored in the output data register 39.
Such shift and conversion are repeated for the number of bits of the input BCD data.
【０００７】すなわち、８ビットからなるＢＣＤデータ
であれば、シフトと変換を８回繰り返した後の上位８ビ
ットデータであるＰ１、Ｐ０が変換後のＢＩＮデータと
なる。That is, in the case of 8-bit BCD data, the high-order 8-bit data P1 and P0 after the shift and conversion are repeated eight times become the converted BIN data.
【０００８】一方、ＢＩＮデータからＢＣＤデータに変
換する従来の方式についても、前述したＢＣＤデータか
らＢＩＮデータへの変換と同様に、変換テーブルＲＯＭ
を用いる方式、シフトレジスタを用いる方式等が提案さ
れている。On the other hand, also in the conventional method of converting BIN data to BCD data, the conversion table ROM is used in the same manner as the conversion from BCD data to BIN data described above.
A method using a shift register, a method using a shift register, and the like have been proposed.
【０００９】図１１は、従来の変換テーブルＲＯＭを用
いる方式を説明するための図である。FIG. 11 is a diagram for explaining a method using a conventional conversion table ROM.
【００１０】図１１を参照すると、変換テーブルＲＯＭ
を用いる方式としては、例えば変換前のＢＩＮデータを
アドレスとして入力し、その出力結果を変換後のＢＣＤ
データとして得るものがある。Referring to FIG. 11, a conversion table ROM
As a method of using, for example, BIN data before conversion is input as an address and the output result is converted to BCD
There is something to get as data.
【００１１】図１２は、従来のシフトレジスタを用いる
方式を説明するための図である。FIG. 12 is a diagram for explaining a conventional method using a shift register.
【００１２】図１２を参照すると、例えば特開昭５９−
１６８５４３号公報に開示されたシフトレジスタを用い
る方式では、制御器４３からの制御信号（入力ラッチ信
号、シフト信号、クリア信号）に基づき、まず８ビット
のＢＩＮデータがシフトレジスタ４０に入力される。シ
フトレジスタ４０の最上位ビット（ＭＳＢ）は１０進加
算器４２のキャリーイン端子に接続され、一時記憶レジ
スタ４１の出力は１０進加算器４２の２入力端子に並列
に接続されている。１０進加算器４２の出力を一時記憶
レジスタ４１に戻し、ＢＩＮデータの桁数分だけシフト
レジスタ４０を１ビットずつシフトすることにより、変
換後のＢＣＤデータを得ることができる。Referring to FIG. 12, for example, Japanese Patent Laid-Open No. 59-59
In the method using the shift register disclosed in Japanese Patent No. 168543, 8-bit BIN data is first input to the shift register 40 based on a control signal (input latch signal, shift signal, clear signal) from the controller 43. The most significant bit (MSB) of the shift register 40 is connected to the carry-in terminal of the decimal adder 42, and the output of the temporary storage register 41 is connected in parallel to the two input terminals of the decimal adder 42. The converted BCD data can be obtained by returning the output of the decimal adder 42 to the temporary storage register 41 and shifting the shift register 40 bit by bit by the number of digits of the BIN data.
【００１３】[0013]
【発明が解決しようとする課題】しかしながら、ＢＣＤ
データからＢＩＮデータに変換する従来の方式及びＢＩ
ＮデータからＢＣＤデータに変換する従来の方式では、
動作スピードが遅いという問題がある。However, the BCD
Conventional method for converting data to BIN data and BI
In the conventional method of converting N data to BCD data,
There is a problem that the operation speed is slow.
【００１４】以下、変換テーブルＲＯＭを用いる方式と
シフトレジスタを用いる方式とに分けて説明する。The method using the conversion table ROM and the method using the shift register will be separately described below.
【００１５】まず、ＲＯＭを用いる方式では、動作スピ
ードが遅く、特に低電圧動作時のスピードダウンが顕著
になるという問題がある。First, in the method using the ROM, there is a problem that the operation speed is slow and the speed down becomes remarkable especially at the low voltage operation.
【００１６】その理由は、プリチャージ後の電荷の放電
時間がＲＯＭの読み出し時間を規定し、そのような放電
に時間がかかるためである。特に低電圧時には充電され
た電荷の放電時間がさらに長くなり、ＲＯＭの読み出し
はさらに遅くなる。The reason is that the discharge time of the charges after precharge defines the read time of the ROM, and such discharge takes time. In particular, when the voltage is low, the discharge time of the charged charges becomes longer, and the reading of the ROM becomes even slower.
【００１７】一方、シフトレジスタを用いる方式では、
変換テーブルＲＯＭを用いる方式と比べてさらに動作ス
ピードが遅くなるという問題がある。On the other hand, in the system using the shift register,
There is a problem that the operation speed becomes slower than that of the method using the conversion table ROM.
【００１８】その理由は、前述した通り、変換を終了す
るのに８ビットのデータでは８回のシフト動作を必要と
するためである。The reason is that, as described above, 8-bit data requires eight shift operations to complete the conversion.
【００１９】従って、本発明は前記問題点に鑑みてなさ
れたものであり、低電圧下においても、８ビットのＢＣ
ＤデータからＢＩＮデータへの変換及び８ビットのＢＩ
ＮデータからＢＣＤデータへの変換を高速に行うことが
できる簡易な構成からなる変換回路を提供することを目
的とする。Therefore, the present invention has been made in view of the above problems, and the 8-bit BC is used even under a low voltage.
Conversion from D data to BIN data and 8-bit BI
It is an object of the present invention to provide a conversion circuit having a simple configuration capable of converting N data to BCD data at high speed.
【００２０】[0020]
【課題を解決するための手段】前記目的を達成するため
本発明は、８ビットの２進化１０進数データを入力と
し、８ビットの純２進数データを出力する２進化１０進
数の純２進数変換回路において、前記入力された８ビッ
トの２進化１０進数データの上位４ビットデータを１０
倍した８ビットの純２進数データに変換する変換回路
と、該変換回路によって変換された前記８ビットの純２
進数データと、前記入力された８ビットの２進化１０進
数データの下位４ビットデータと、を加算する加算器
と、を含むことを特徴とする２進化１０進数の純２進数
変換回路を提供する。In order to achieve the above object, the present invention is a binary-coded binary conversion of binary-coded decimal numbers which inputs 8-bit binary coded decimal data and outputs 8-bit binary coded binary data. In the circuit, the upper 4-bit data of the input 8-bit binary-coded decimal number data is converted into 10-bit data.
A conversion circuit for converting to doubled 8-bit pure binary data, and the 8-bit pure 2 converted by the conversion circuit
Provided is a pure binary conversion circuit for a binary coded decimal number, comprising: an adder for adding the binary coded data and the lower 4-bit data of the input 8-bit binary coded decimal number data. .
【００２１】また、８ビットの純２進数データを入力と
し、８ビットの２進化１０進数データを出力する純２進
数の２進化１０進数変換回路において、前記入力された
８ビットの純２進数データの上位４ビットデータを１６
倍した８ビットの２進化１０進数データに変換する第１
の変換回路と、前記入力された８ビットの純２進数デー
タの下位４ビットデータを８ビットの２進化１０進数デ
ータに変換する第２の変換回路と、前記第１の変換回路
の出力データの下位４ビットデータと、前記第２の変換
回路の出力データの下位４ビットデータと、を加算し、
４ビットの２進化１０進数データとキャリー信号とを出
力する第１の１０進加算器と、前記第１の１０進加算器
から出力される前記キャリー信号と、前記第１の変換回
路の出力データの上位４ビットデータと、前記第２の変
換回路の出力データの上位４ビットデータと、を加算す
る第２の１０進加算器と、を含むことを特徴とする純２
進数の２進化１０進数変換回路を提供する。In addition, in the binary-coded binary-coded decimal conversion circuit for inputting 8-bit pure binary-coded data and outputting 8-bit binary-coded decimal-coded data, the input 8-bit pure binary-coded data is input. 16-bit upper 4-bit data
First conversion to doubled 8-bit binary coded decimal data
Of the output data of the first conversion circuit, and a second conversion circuit for converting the lower 4-bit data of the input 8-bit pure binary number data into 8-bit binary coded decimal number data. The lower 4 bit data and the lower 4 bit data of the output data of the second conversion circuit are added,
A first decimal adder for outputting 4-bit binary coded decimal data and a carry signal, the carry signal output from the first decimal adder, and output data of the first conversion circuit Second decimal adder for adding the upper 4-bit data of the second conversion circuit and the upper 4-bit data of the output data of the second conversion circuit.
A binary evolution decimal conversion circuit is provided.
【００２２】なお、本発明の２進化１０進数の純２進数
変換回路及び純２進数の２進化１０進数変換回路におい
ては、前記変換回路、前記第１の変換回路及び前記第２
の変換回路は論理ゲート回路又はＰＬＡによって構成す
るとよい。In the binary-coded decimal pure binary conversion circuit and the binary-coded binary coded decimal conversion circuit of the present invention, the conversion circuit, the first conversion circuit, and the second conversion circuit are provided.
The conversion circuit of 1 may be configured by a logic gate circuit or PLA.
【００２３】本発明の２進化１０進数の純２進数変換回
路及び純２進数の２進化１０進数変換回路は、数十ゲー
ト程度の論理回路の組み合わせからなる変換回路と加算
器のみで実現することができるため、従来のシフトレジ
スタを用いる方式に比べて高速な変換を行うことがで
き、また従来の変換テーブルＲＯＭを用いる方式に比べ
ても低電圧下での動作速度の低下がきわめて少ない。The binary coded binary conversion circuit and the binary coded binary conversion circuit of the present invention are realized only by a conversion circuit and an adder which are composed of a combination of logic circuits of about several tens of gates. Therefore, it is possible to perform conversion at a higher speed than the conventional method using the shift register, and the operation speed under the low voltage is not much lower than the conventional method using the conversion table ROM.
【００２４】[0024]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
【００２５】[0025]
【実施形態１】まず、本発明の第１の実施形態に係る２
進化１０進数の純２進数変換回路について説明する。[First Embodiment] First, a second embodiment of the present invention will be described.
A pure binary number conversion circuit for an evolved decimal number will be described.
【００２６】はじめに、本実施形態に係る２進化１０進
数の純２進数変換回路の原理を説明する。First, the principle of the binary coded decimal binary conversion circuit according to this embodiment will be described.
【００２７】８ビットからなる２進化１０進数データ
（ＢＣＤデータ）が入力される場合には、入力されたＢ
ＣＤデータの下位４ビットデータは０ないし９hexの値
をとるため、下位４ビットデータについては何ら変換す
る必要がない。When binary-coded decimal number data (BCD data) consisting of 8 bits is input, the input B
Since the lower 4-bit data of the CD data has a value of 0 to 9 hex, it is not necessary to convert the lower 4-bit data.
【００２８】一方、入力されたＢＣＤデータの上位４ビ
ットデータはＢＣＤデータの１０の位になるため、ＢＩ
Ｎデータに変換するには１０倍しなければならない。し
かし、この変換はＢＣＤの１桁に対して、すなわち０な
いし９の値に対してのみ行えば足りることから、後述す
る単純な論理ゲート回路の組み合わせ又はビット数の少
ないＰＬＡで簡易に実現することができる。On the other hand, since the upper 4-bit data of the input BCD data is the tens digit of the BCD data, BI
To convert it to N data, it must be multiplied by 10. However, since this conversion only needs to be performed for one digit of BCD, that is, for a value of 0 to 9, it can be easily realized by a combination of simple logic gate circuits described later or a PLA having a small number of bits. You can
【００２９】なお、このような変換により得られた結果
と前述した下位４ビットデータとを単純に２進数加算す
ることにより、ＢＣＤデータから純２進数データ（ＢＩ
Ｎデータ）への変換を完了することができる。The result obtained by such conversion and the above-mentioned lower 4-bit data are simply binary-added to convert the BCD data into pure binary data (BI).
Conversion to N data) can be completed.
【００３０】このように、入力されるＢＣＤデータを８
ビットに限定し、４ビット単位でデータを扱うようにす
ることにより、きわめて単純な回路構成でＢＣＤデータ
からＢＩＮデータへの変換を実現することができる。In this way, the input BCD data is converted into 8
By limiting the data to bits and handling the data in units of 4 bits, the conversion from BCD data to BIN data can be realized with an extremely simple circuit configuration.
【００３１】図１は、本発明の第１の実施形態に係る２
進化１０進数の純２進数変換回路の構成を説明するため
の図である。FIG. 1 shows a second embodiment of the present invention.
It is a figure for demonstrating the structure of the evolved decimal number pure binary number conversion circuit.
【００３２】図１を参照すると、本実施形態に係る２進
化１０進数の純２進数変換回路は、８ビットの入力デー
タバス１と、入力データの上位４ビット側のデータバス
２と、入力データの下位４ビット側のデータバス３と、
４ビットデータを図２に示した変換対応表に従って８ビ
ットデータに変換する変換回路４と、変換回路４から出
力される８ビットデータと入力データの下位４ビットデ
ータとを加算する加算器５と、加算器５の出力データバ
ス６と、から構成される。Referring to FIG. 1, a binary-coded decimal binary conversion circuit according to the present embodiment has an 8-bit input data bus 1, a data bus 2 on the upper 4-bit side of the input data, and an input data bus. Data bus 3 on the lower 4 bits of
A conversion circuit 4 for converting 4-bit data into 8-bit data according to the conversion correspondence table shown in FIG. 2, and an adder 5 for adding 8-bit data output from the conversion circuit 4 and lower 4-bit data of input data. , And an output data bus 6 of the adder 5.
【００３３】次に、本実施形態に係る２進化１０進数の
純２進数変換回路の動作を説明する。Next, the operation of the binary coded decimal binary conversion circuit according to this embodiment will be described.
【００３４】入力データバス１から入力された８ビット
のＢＣＤデータの上位４ビットデータは、変換回路４に
よって８ビットデータに変換される。The upper 4-bit data of the 8-bit BCD data input from the input data bus 1 is converted into 8-bit data by the conversion circuit 4.
【００３５】図２は、図１に示した本実施形態に係る２
進化１０進数の純２進数変換回路の変換回路４の変換対
応表である。FIG. 2 shows a second embodiment of the present invention shown in FIG.
It is a conversion correspondence table of the conversion circuit 4 of the evolved decimal number pure binary number conversion circuit.
【００３６】図２に示すように、変換回路４は、データ
バス２から入力された４ビットデータの示す値を１０倍
した値に変換する。例えば、入力された４ビットデータ
が“００１１”である場合には、これを１０倍した値
（すなわち３０）の２進数表示である“０００１１１１
０”を出力する。このような変換により、ＢＣＤデータ
の１０の位に相当する値の２進数変換値が得られる。As shown in FIG. 2, the conversion circuit 4 converts the value represented by the 4-bit data input from the data bus 2 into a value multiplied by 10. For example, when the input 4-bit data is “0011”, a value obtained by multiplying this by 10 (that is, 30) is a binary number display “0001111”.
0 "is output. By such conversion, a binary conversion value of a value corresponding to the tens digit of the BCD data is obtained.
【００３７】この得られた２進数変換値と、ＢＣＤデー
タの１の位に相当するデータバス３から入力される下位
４ビットデータが示す値と、を加算器５によって２進数
加算することにより、求める２進数変換値を得ることが
できる。The obtained binary conversion value and the value represented by the lower 4-bit data input from the data bus 3 corresponding to the ones digit of the BCD data are binary-added by the adder 5, The desired binary conversion value can be obtained.
【００３８】なお、入力データはＢＣＤデータであるた
め、変換回路４に入力される４ビットデータの範囲は０
ないし９に限定され、それ以外については考慮する必要
がない。Since the input data is BCD data, the range of 4-bit data input to the conversion circuit 4 is 0.
It is limited to Nos. 9 to 9 and the others need not be considered.
【００３９】図３は、図２に示した変換対応表に従った
変換を実現するための変換回路４の具体的な構成を説明
するための図である。FIG. 3 is a diagram for explaining a specific configuration of the conversion circuit 4 for realizing conversion according to the conversion correspondence table shown in FIG.
【００４０】図３に示すように、変換回路４を論理ゲー
ト回路で構成する場合には、４ビット分の入力端子７か
ら信号を入力し、所定個のインバータとＮＡＮＤゲート
とを通過させた後、８ビット分の出力端子８から変換後
の信号を出力させるようにする。As shown in FIG. 3, when the conversion circuit 4 is formed of a logic gate circuit, a signal is input from the input terminal 7 for 4 bits, and after passing through a predetermined number of inverters and NAND gates. , The output signal 8 for 8 bits outputs the converted signal.
【００４１】図２及び図３を参照して、変換回路４の構
成及び動作を説明する。The configuration and operation of the conversion circuit 4 will be described with reference to FIGS.
【００４２】入力端子Ｉ3ないしＩ0には、信号を反転さ
せるためのインバータＩＮＶ3ないしＩＮＶ0がそれぞれ
対応して設けられている。Inverters INV 3 to INV 0 for inverting signals are provided corresponding to the input terminals I 3 to I 0 , respectively.
【００４３】入力端子Ｉ3ないしＩ0から直接又はインバ
ータＩＮＶ3ないしＩＮＶ0を介して得られる信号は、最
初に前段の９個のゲートＮＡＮＤf8ないしＮＡＮＤf0に
入力される。前段のゲートＮＡＮＤf8ないしＮＡＮＤf0
の出力信号は、出力端子Ｏ6ないしＯ1に対応して設けら
れた後段の６個のゲートＮＡＮＤs6ないしＮＡＮＤs1に
入力される。なお、出力端子Ｏ7、Ｏ0は、それぞれグラ
ンド（Ｇ）に接地されている。The signals obtained directly from the input terminals I 3 to I 0 or via the inverters INV 3 to INV 0 are first input to the preceding nine gates NAND f8 to NAND f0 . Previous gate NAND f8 to NAND f0
Output signal is input to the subsequent six gates NAND s6 to NAND s1 provided corresponding to the output terminals O 6 to O 1 . The output terminals O 7 and O 0 are each grounded to the ground (G).
【００４４】前段のゲートＮＡＮＤf8ないしＮＡＮＤf0
は全て４入力１出力であり、入力端子Ｉ3ないしＩ0から
の直接の信号又はインバータＩＮＶ3ないしＩＮＶ0を介
した信号のいずれかが１つずつ入力される。Previous stage gates NAND f8 to NAND f0
All have four inputs and one output, and either a direct signal from the input terminals I 3 to I 0 or a signal via the inverters INV 3 to INV 0 is input one by one.
【００４５】具体的には、入力された信号が全てアクテ
ィブの場合に出力信号がインアクティブになり、入力さ
れた信号の１つでもインアクティブであれば出力信号が
アクティブになるというＮＡＮＤゲートの特性を利用
し、図２に示した変換対応表のそれぞれの変換に対して
前段のゲートＮＡＮＤf8ないしＮＡＮＤf0のうちの１個
のＮＡＮＤゲートをそれぞれ対応させていく。Specifically, the characteristic of the NAND gate is that the output signal becomes inactive when all the input signals are active, and the output signal becomes active when even one of the input signals is inactive. Using one of the above, one of the gates NAND f8 to NAND f0 in the preceding stage is made to correspond to each conversion in the conversion correspondence table shown in FIG.
【００４６】すなわち、例えば“０００１”に対応する
信号がゲートＮＡＮＤf8に入力された場合に、その出力
信号がインアクティブとなるようにゲートＮＡＮＤf8と
入力端子Ｉ3ないしＩ0（又はインバータＩＮＶ3ないし
ＩＮＶ0）とを接続し、また“１００１”に対応する信
号がゲートＮＡＮＤf0に入力された場合に、その出力信
号がインアクティブとなるように入力端子Ｉ3ないしＩ0
（又はインバータＩＮＶ3ないしＩＮＶ0）とを接続す
る。That is, for example, when a signal corresponding to "0001" is input to the gate NAND f8 , the output signal of the gate NAND f8 becomes inactive and the gate NAND f8 and the input terminals I 3 to I 0 (or the inverter INV 3 Through INV 0 ), and when a signal corresponding to “1001” is input to the gate NAND f0 , its output signal becomes inactive so that the input terminals I 3 to I 0 are input.
(Or inverters INV 3 to INV 0 ) are connected.
【００４７】また、後段のゲートＮＡＮＤs6ないしＮＡ
ＮＤs1は多入力１出力であり、前段のゲートＮＡＮＤf8
ないしＮＡＮＤf0のそれぞれの出力信号をインアクティ
ブにする入力データに対応する変換後の出力データに基
づき、該当する前段のゲートＮＡＮＤf8ないしＮＡＮＤ
f0と後段のゲートＮＡＮＤs6ないしＮＡＮＤs1とを接続
する。Further, the gate NANDs s6 to NA in the subsequent stage
ND s1 is a multi-input 1-output, and the gate NAND f8 of the previous stage
To based on the output data after conversion corresponding to the input data to the respective output signals of the NAND f0 inactive, to not gate NAND f8 of the corresponding preceding stage NAND
f0 is connected to the subsequent gates NAND s6 to NAND s1 .
【００４８】すなわち、例えばゲートＮＡＮＤf8の出力
信号は、入力データ“０００１”の変換後の出力データ
“００００１０１０”のアクティブビット（１）に対応
させて、ゲートＮＡＮＤs3、ＮＡＮＤs1に入力するよう
にする。同様にして、ゲートＮＡＮＤf0の出力信号は、
入力データ“１００１”の変換後の出力データ“０１０
１１０１０”のアクティブビット（１）に対応させて、
ゲートＮＡＮＤs6、ＮＡＮＤs4、ＮＡＮＤs3及びＮＡＮ
Ｄs1に入力するようにする。That is, for example, the output signal of the gate NAND f8 is input to the gates NAND s3 and NAND s1 in correspondence with the active bit (1) of the output data “00001010” after the conversion of the input data “0001”. To do. Similarly, the output signal of the gate NAND f0 is
Output data “010” after conversion of input data “1001”
Corresponding to the active bit (1) of 11010 ",
Gate NAND s6 , NAND s4 , NAND s3 and NAN
Make sure you enter it in D s1 .
【００４９】入力端子Ｉ3ないしＩ0に入力される入力デ
ータに対して前段のゲートＮＡＮＤf8ないしＮＡＮＤf0
のうちの対応する１個のＮＡＮＤゲートの出力信号のみ
がインアクティブとなり、他の全ての出力信号はアクテ
ィブとなるため、以上のように論理ゲート回路を構成す
ることにより、対応する出力端子Ｏ7ないしＯ0から変換
後の所望の出力データを出力させることができる。The gates NAND f8 to NAND f0 of the preceding stage are provided for the input data input to the input terminals I 3 to I 0.
Only the output signal of the corresponding one of the NAND gates becomes inactive and all the other output signals become active. Therefore, by configuring the logic gate circuit as described above, the corresponding output terminal O 7 It is possible to output desired output data after conversion from O to O 0 .
【００５０】以上説明したように、変換回路４は非常に
単純な論理ゲート回路によって構成することができ、ま
た高速な変換を実現することができる。As described above, the conversion circuit 4 can be constituted by a very simple logic gate circuit, and high-speed conversion can be realized.
【００５１】なお、変換回路４を論理ゲート回路で構成
する他、ＰＬＡ（programmable logic array）によって
も構成することができる。The conversion circuit 4 may be composed of a logic gate circuit or a PLA (programmable logic array).
【００５２】このように変換回路４をビット数の少ない
ＰＬＡで実現することによっても、前述した論理ゲート
回路の場合と同様に簡易な構成でかつ高速な変換を実現
することができる。Even if the conversion circuit 4 is realized by the PLA having a small number of bits in this way, it is possible to realize a high-speed conversion with a simple structure as in the case of the logic gate circuit described above.
【００５３】[0053]
【実施形態２】次に、本発明の第２の実施形態に係る純
２進数の２進化１０進数変換回路について説明する。Second Embodiment Next, a pure binary number binary-coded decimal number conversion circuit according to a second embodiment of the present invention will be described.
【００５４】はじめに、本実施形態に係る純２進数の２
進化１０進数変換回路の原理を説明する。First, the pure binary number 2 according to the present embodiment.
The principle of the evolved decimal number conversion circuit will be described.
【００５５】８ビットからなる純２進数データ（ＢＩＮ
データ）が入力される場合には、入力されたＢＩＮデー
タの下位４ビットデータは最大でＦhexの値をとるた
め、ＢＩＮデータの下位４ビットデータをＢＣＤデータ
に変換するには、次のようにすればよい。すなわち、
（１）入力された下位４ビットデータが９hexより大き
い場合には、上位４ビット出力を１とすると共に９hex
を引いた余りを下位４ビット出力とし、（２）入力され
た下位４ビットデータが９hex以下の場合には、上位４
ビット出力を０とすると共にその入力された下位４ビッ
トデータをそのまま下位４ビット出力とする。Pure binary data consisting of 8 bits (BIN
Data) is input, the lower 4-bit data of the input BIN data takes a value of Fhex at the maximum. Therefore, in order to convert the lower 4-bit data of the BIN data into BCD data, do it. That is,
(1) If the input lower 4-bit data is larger than 9 hex, the upper 4-bit output is set to 1 and 9 hex
Is output as the lower 4 bits, and (2) when the input lower 4 bits data is 9hex or less, the upper 4 bits are output.
The bit output is set to 0, and the input lower 4 bit data is directly output to the lower 4 bit.
【００５６】一方、入力されたＢＩＮデータの上位４ビ
ットデータは２進数で１０hex以上の値であるため、最
初に１６倍した後で１０で割り、商を上位４ビット出力
とし、余りを下位４ビット出力とすればよい。On the other hand, since the upper 4-bit data of the input BIN data has a binary value of 10 hex or more, it is first multiplied by 16 and then divided by 10 to obtain the quotient as the upper 4-bit output and the remainder as the lower 4 bits. It may be a bit output.
【００５７】すなわち、入力されたＢＩＮデータの上位
４ビットデータ及び下位４ビットデータのいずれの変換
についても前記第１の実施形態に係る２進化１０進数の
純２進数変換回路の場合と同様に、単純な論理ゲート回
路の組み合わせ又はビット数の少ないＰＬＡで簡易に実
現することができる。That is, for both conversion of the upper 4-bit data and the lower 4-bit data of the input BIN data, as in the case of the binary-coded decimal pure binary conversion circuit according to the first embodiment, It can be easily realized by a combination of simple logic gate circuits or a PLA having a small number of bits.
【００５８】なお、入力されたＢＩＮデータの上位４ビ
ットデータ及び下位４ビットデータをそれぞれ変換した
結果得られた上位４ビット出力同士、下位４ビット出力
同士を１０進数加算することにより、ＢＩＮデータから
２進化１０進数データ（ＢＣＤデータ）への変換を完了
することができる。The upper 4-bit outputs and the lower 4-bit outputs obtained as a result of converting the upper 4-bit data and the lower 4-bit data of the input BIN data are decimally added to obtain the binary data from the BIN data. The conversion to binary coded decimal data (BCD data) can be completed.
【００５９】図４は、本発明の第２の実施形態に係る純
２進数の２進化１０進数変換回路の構成を説明するため
の図である。FIG. 4 is a diagram for explaining the configuration of a pure binary number binary coded decimal number conversion circuit according to the second embodiment of the present invention.
【００６０】図４を参照すると、本実施形態に係る純２
進数の２進化１０進数変換回路は、８ビットの入力デー
タバス１１と、入力データの上位４ビット側のデータバ
ス１２と、入力データの下位４ビット側のデータバス１
３と、上位４ビットデータを図５に示した変換対応表に
従って８ビットデータに変換する第１の変換回路１４
と、下位４ビットデータを図６に示した変換対応表に従
って８ビットデータに変換する第２の変換回路１５と、
第１の変換回路１４と第２の変換回路１５とからそれぞ
れ出力される８ビットデータのうちの下位４ビットデー
タ同士を１０進数加算する第１の１０進加算器２０と、
第１の変換回路１４と第２の変換回路１５とからそれぞ
れ出力される８ビットデータのうちの上位４ビットデー
タ同士と第１の１０進加算器２０のキャリー信号２３と
を１０進数加算する第２の１０進加算器２１と、第１の
１０進加算器２０の４ビットのデータバス２２と第２の
１０進加算器２１の４ビットのデータバス２４からの出
力を合わせて８ビットのＢＣＤデータとして出力する出
力データバス２５と、から構成される。Referring to FIG. 4, the pure 2 according to the present embodiment.
The binary-coded decimal number conversion circuit includes an 8-bit input data bus 11, a data bus 12 on the upper 4-bit side of the input data, and a data bus 1 on the lower 4-bit side of the input data.
3 and the first conversion circuit 14 for converting the upper 4-bit data into 8-bit data according to the conversion correspondence table shown in FIG.
And a second conversion circuit 15 for converting the lower 4-bit data into 8-bit data according to the conversion correspondence table shown in FIG.
A first decimal adder 20 for adding a decimal number to lower 4-bit data of 8-bit data respectively output from the first conversion circuit 14 and the second conversion circuit 15,
A decimal addition of the upper 4-bit data of the 8-bit data respectively output from the first conversion circuit 14 and the second conversion circuit 15 and the carry signal 23 of the first decimal adder 20 The output from the 4-bit data bus 22 of the first decimal adder 21 and the 4-bit data bus 24 of the second decimal adder 21 is combined to obtain the 8-bit BCD. And an output data bus 25 for outputting as data.
【００６１】次に、本実施形態に係る純２進数の２進化
１０進数変換回路の動作を説明する。Next, the operation of the pure binary number binary coded decimal number conversion circuit according to the present embodiment will be described.
【００６２】入力データバス１１から入力された８ビッ
トのＢＩＮデータは、その上位４ビットデータがデータ
バス１２を介して第１の変換回路１４に入力され、下位
４ビットデータがデータバス１３を介して第２の変換回
路１５に入力される。Of the 8-bit BIN data input from the input data bus 11, the upper 4-bit data is input to the first conversion circuit 14 via the data bus 12, and the lower 4-bit data is input via the data bus 13. Is input to the second conversion circuit 15.
【００６３】データバス１２から入力された入力データ
の上位４ビットデータは、第１の変換回路１４によって
８ビットデータに変換される。The upper 4-bit data of the input data input from the data bus 12 is converted into 8-bit data by the first conversion circuit 14.
【００６４】図５は、図４に示した本実施形態に係る純
２進数の２進化１０進数変換回路の第１の変換回路１４
の変換対応表である。FIG. 5 shows a first conversion circuit 14 of the pure binary binary-coded decimal conversion circuit according to the present embodiment shown in FIG.
It is a conversion correspondence table of.
【００６５】図５に示すように、第１の変換回路１４
は、ＢＩＮデータである入力データのうちの上位４ビッ
トデータを１６倍した値（ＢＣＤデータ）に変換する。
例えば、入力された４ビットデータが“０１００”であ
る場合には、これを１６倍した値（すなわち６４）の２
進化１０進数表示である“０１１００１００”を出力す
る。第１の変換回路１４における変換後の８ビットデー
タは、その上位４ビットデータがデータバス１６を介し
て第２の１０進加算器２１に入力され、その下位４ビッ
トデータがデータバス１７を介して第１の１０進加算器
２０に入力される。As shown in FIG. 5, the first conversion circuit 14
Converts the upper 4-bit data of the input data, which is BIN data, into a value (BCD data) which is 16 times higher.
For example, when the input 4-bit data is “0100”, the value obtained by multiplying this by 16 (ie 64) is 2
"01100100" which is an evolutionary decimal number display is output. The 8-bit data after conversion in the first conversion circuit 14 has its upper 4-bit data input to the second decimal adder 21 via the data bus 16 and its lower 4-bit data via the data bus 17. And is input to the first decimal adder 20.
【００６６】なお、入力データはＢＩＮデータの上位４
ビットデータであるため、第１の変換回路１４に入力さ
れる４ビットデータの範囲は０ないし６に限定され、そ
れ以外については考慮する必要がない。The input data is the upper 4 of the BIN data.
Since it is bit data, the range of 4-bit data input to the first conversion circuit 14 is limited to 0 to 6, and it is not necessary to consider other than that.
【００６７】一方、データバス１３から入力された入力
データの下位４ビットデータは、第２の変換回路１５に
よって８ビットデータに変換される。On the other hand, the lower 4-bit data of the input data input from the data bus 13 is converted into 8-bit data by the second conversion circuit 15.
【００６８】図６は、図４に示した本実施形態に係る純
２進数の２進化１０進数変換回路の第２の変換回路１５
の変換対応表である。FIG. 6 shows the second conversion circuit 15 of the pure binary binary coded decimal conversion circuit according to the present embodiment shown in FIG.
It is a conversion correspondence table of.
【００６９】図６に示すように、第２の変換回路１５
は、ＢＩＮデータである入力データのうちの下位４ビッ
トデータをＢＣＤデータに変換する。例えば、入力され
た４ビットデータが“１１１０”である場合には、この
値（すなわち１４）の２進化１０進数表示である“００
０１０１００”を出力する。第２の変換回路１５におけ
る変換後の８ビットデータは、その上位４ビットデータ
がデータバス１８を介して第２の１０進加算器２１に入
力され、その下位４ビットデータがデータバス１９を介
して第１の１０進加算器２０に入力される。As shown in FIG. 6, the second conversion circuit 15
Converts the lower 4-bit data of the input data which is BIN data into BCD data. For example, when the input 4-bit data is “1110”, this value (that is, 14) is “00” which is a binary coded decimal representation.
810100 ″ is output. The 8-bit data after conversion in the second conversion circuit 15 has its upper 4-bit data input to the second decimal adder 21 via the data bus 18, and its lower 4-bit data. Is input to the first decimal adder 20 via the data bus 19.
【００７０】第１の変換回路１４と第２の変換回路１５
とからそれぞれ出力されるデータの下位４ビットデータ
同士を、第１の１０進加算器２０において１０進数加算
する。第１の１０進加算器２０は、桁上げがある場合に
はキャリー信号２３をアクティブにする。First conversion circuit 14 and second conversion circuit 15
The lower 4-bit data of the data respectively output from and are added in decimal numbers in the first decimal adder 20. The first decimal adder 20 activates the carry signal 23 when there is a carry.
【００７１】また、第１の変換回路１４と第２の変換回
路１５とからそれぞれ出力されるデータの上位４ビット
データ同士と、第１の１０進加算器２０からのキャリー
信号２３と、を第２の１０進加算器２１において１０進
数加算する。The upper 4-bit data of the data respectively output from the first conversion circuit 14 and the second conversion circuit 15 and the carry signal 23 from the first decimal adder 20 are compared to each other. The decimal adder 21 of 2 adds decimal numbers.
【００７２】このようにして得られた第１の１０進加算
器２０と第２の１０進加算器２１からの出力データをデ
ータバス２２、２４からそれぞれ取り出すことにより、
求めるＢＣＤデータの下位４ビットと上位４ビットとを
それぞれ得ることができる。By taking out the output data from the first decimal adder 20 and the second decimal adder 21 thus obtained from the data buses 22 and 24, respectively,
The lower 4 bits and the upper 4 bits of the desired BCD data can be obtained respectively.
【００７３】図７は、図５に示した変換対応表に従った
変換を実現するための第１の変換回路１４の具体的な構
成を説明するための図である。FIG. 7 is a diagram for explaining a specific configuration of the first conversion circuit 14 for realizing conversion according to the conversion correspondence table shown in FIG.
【００７４】図７に示すように、第１の変換回路１４を
論理ゲート回路で構成する場合には、図３に示した前記
第１の実施形態の変換回路４と同様の手法を用いること
ができる。As shown in FIG. 7, when the first conversion circuit 14 is composed of a logic gate circuit, the same method as that of the conversion circuit 4 of the first embodiment shown in FIG. 3 can be used. it can.
【００７５】すなわち、４ビット分の入力端子３０から
信号を入力し、所定個のインバータとＮＡＮＤゲートと
を通過させた後、８ビット分の出力端子３１から変換後
の信号を出力させるようにし、入力端子Ｉ3ないしＩ0、
インバータＩＮＶ3ないしＩＮＶ0、前段の６個のＮＡＮ
Ｄゲート及び後段の７個のＮＡＮＤゲートを図５に示し
た変換対応表に従って接続する。That is, a signal is input from the 4-bit input terminal 30 and passed through a predetermined number of inverters and NAND gates, and then the 8-bit output terminal 31 outputs the converted signal. Input terminals I 3 to I 0 ,
Inverters INV 3 to INV 0 , 6 NANs in the previous stage
The D gate and the seven NAND gates in the subsequent stage are connected according to the conversion correspondence table shown in FIG.
【００７６】図８は、図６に示した変換対応表に従った
変換を実現するための第２の変換回路１５の具体的な構
成を説明するための図である。FIG. 8 is a diagram for explaining a specific structure of the second conversion circuit 15 for realizing the conversion according to the conversion correspondence table shown in FIG.
【００７７】図８に示すように、第２の変換回路１５を
論理ゲート回路で構成する場合も、図７に示した第１の
変換回路１４と同様に、図３に示した前記第１の実施形
態の変換回路４と同様の手法を用いることができる。As shown in FIG. 8, also when the second conversion circuit 15 is formed of a logic gate circuit, as in the case of the first conversion circuit 14 shown in FIG. 7, the first conversion circuit shown in FIG. A method similar to that of the conversion circuit 4 of the embodiment can be used.
【００７８】すなわち、４ビット分の入力端子３２から
信号を入力し、所定個のインバータとＮＡＮＤゲートと
を通過させた後、８ビット分の出力端子３３から変換後
の信号を出力させるようにし、入力端子Ｉ3ないしＩ0、
インバータＩＮＶ3ないしＩＮＶ0、前段の１５個のＮＡ
ＮＤゲート及び後段の５個のＮＡＮＤゲートを図６に示
した変換対応表に従って接続する。That is, a signal is input from the 4-bit input terminal 32, passed through a predetermined number of inverters and a NAND gate, and then the 8-bit output terminal 33 outputs the converted signal. Input terminals I 3 to I 0 ,
Inverters INV 3 to INV 0 , 15 NAs in the previous stage
The ND gate and the five NAND gates in the subsequent stage are connected according to the conversion correspondence table shown in FIG.
【００７９】図７及び図８から明らかなように、第１の
変換回路１４及び第２の変換回路１５は非常に単純な論
理ゲート回路によって構成することができ、また高速な
変換を実現することができる。As is apparent from FIGS. 7 and 8, the first conversion circuit 14 and the second conversion circuit 15 can be configured by a very simple logic gate circuit, and high-speed conversion can be realized. You can
【００８０】なお、前記第１の実施形態の場合と同様
に、第１の変換回路１４及び第２の変換回路１５を論理
ゲート回路で構成する他、ＰＬＡによっても構成するこ
とができる。As in the case of the first embodiment, the first conversion circuit 14 and the second conversion circuit 15 can be configured by logic gate circuits or PLA.
【００８１】このように第１の変換回路１４及び第２の
変換回路１５をビット数の少ないＰＬＡで実現すること
によっても、前述した論理ゲート回路の場合と同様に簡
易な構成でかつ高速な変換を実現することができる。Even if the first conversion circuit 14 and the second conversion circuit 15 are realized by the PLA having a small number of bits as described above, the conversion can be performed with a simple structure and at a high speed as in the case of the logic gate circuit described above. Can be realized.
【００８２】[0082]
【発明の効果】以上説明したように、本発明によれば、
純２進数データから２進化１０進数データへの変換及び
２進化１０進数データから純２進数データへの変化を高
速に行うことができる。As described above, according to the present invention,
The conversion from pure binary data to binary decimal data and the change from binary decimal data to pure binary data can be performed at high speed.
【００８３】また、本発明によれば、ＲＯＭを用いる方
式で必要なプリチャージ等のタイミング設計や、シフト
レジスタを用いる方式で必要な制御回路を組み込む必要
がなく、回路構成を簡易化することができる。Further, according to the present invention, it is not necessary to incorporate the timing design such as precharge required in the method using the ROM or the control circuit required in the method using the shift register, and the circuit configuration can be simplified. it can.
【００８４】さらに、本発明によれば、ＲＯＭを用いる
方式に比べて低電圧下における動作速度の低下が少ない
ため、携帯端末のような低電圧動作が要求される分野に
おいて特に有用である。Further, according to the present invention, the decrease in the operating speed under a low voltage is less than that in the system using a ROM, so that the present invention is particularly useful in a field requiring a low voltage operation such as a portable terminal.
【図１】本発明の第１の実施形態に係る２進化１０進数
の純２進数変換回路の構成を説明するための図である。FIG. 1 is a diagram illustrating a configuration of a binary coded decimal pure binary number conversion circuit according to a first embodiment of the present invention.
【図２】本発明の第１の実施形態に係る２進化１０進数
の純２進数変換回路の変換回路４の変換対応表である。FIG. 2 is a conversion correspondence table of the conversion circuit 4 of the binary coded decimal pure binary number conversion circuit according to the first embodiment of the present invention.
【図３】本発明の第１の実施形態に係る２進化１０進数
の純２進数変換回路の変換回路４の構成を説明するため
の図である。FIG. 3 is a diagram for explaining a configuration of a conversion circuit 4 of a binary coded decimal pure binary number conversion circuit according to the first embodiment of the present invention.
【図４】本発明の第２の実施形態に係る純２進数の２進
化１０進数変換回路の構成を説明するための図である。FIG. 4 is a diagram for explaining a configuration of a pure binary number binary-coded decimal number conversion circuit according to a second embodiment of the present invention.
【図５】本発明の第２の実施形態に係る純２進数の２進
化１０進数変換回路の第１の変換回路１４の変換対応表
である。FIG. 5 is a conversion correspondence table of the first conversion circuit 14 of the pure binary number binary coded decimal number conversion circuit according to the second embodiment of the present invention.
【図６】本発明の第２の実施形態に係る純２進数の２進
化１０進数変換回路の第２の変換回路１５の変換対応表
である。FIG. 6 is a conversion correspondence table of the second conversion circuit 15 of the pure binary binary coded decimal conversion circuit according to the second embodiment of the present invention.
【図７】本発明の第２の実施形態に係る純２進数の２進
化１０進数変換回路の第１の変換回路１４の構成を説明
するための図である。FIG. 7 is a diagram for explaining a configuration of a first conversion circuit 14 of a pure binary number binary coded decimal number conversion circuit according to a second embodiment of the present invention.
【図８】本発明の第２の実施形態に係る純２進数の２進
化１０進数変換回路の第２の変換回路１５の構成を説明
するための図である。FIG. 8 is a diagram for explaining a configuration of a second conversion circuit 15 of a pure binary number binary-coded decimal number conversion circuit according to the second embodiment of the present invention.
【図９】従来の変換テーブルＲＯＭを用いる方式（ＢＣ
Ｄ→ＢＩＮ）を説明するための図である。FIG. 9 is a system using a conventional conversion table ROM (BC
It is a figure for demonstrating (D-> BIN).
【図１０】従来のシフトレジスタを用いる方式（ＢＣＤ
→ＢＩＮ）を説明するための図である。FIG. 10 is a method using a conventional shift register (BCD
Is a diagram for explaining (→ BIN).
【図１１】従来の変換テーブルＲＯＭを用いる方式（Ｂ
ＩＮ→ＢＣＤ）を説明するための図である。FIG. 11 is a diagram illustrating a method using a conventional conversion table ROM (B
It is a figure for explaining (IN-> BCD).
【図１２】従来のシフトレジスタを用いる方式（ＢＩＮ
→ＢＣＤ）を説明するための図である。FIG. 12 is a method using a conventional shift register (BIN
(BCD) is a figure for demonstrating.
１ 入力データバス ２ データバス（上位４ビット側） ３ データバス（下位４ビット側） ４ 変換回路 ５ 加算器 ６ 出力データバス ７ 入力端子（Ｉ3、…、Ｉ0） ８ 出力端子（Ｏ7、…、Ｏ0） ＩＮＶ3、…、ＩＮＶ0 インバータ ＮＡＮＤf8、…、ＮＡＮＤf0 前段のＮＡＮＤゲート ＮＡＮＤs6、…、ＮＡＮＤs1 後段のＮＡＮＤゲート １１ 入力データバス １２ データバス（上位４ビット側） １３ データバス（下位４ビット側） １４ 第１の変換回路 １５ 第２の変換回路 １６、１７、１８、１９、２２、２４ データバス ２０ 第１の１０進加算器 ２１ 第２の１０進加算器 ２３ キャリー信号 ２５ 出力データバス ３０、３２ 入力端子 ３１、３３ 出力端子 ３８ シフト機能付き入力データレジスタ ３９ 出力データレジスタ ４０ シフトレジスタ ４１ 一時記憶レジスタ ４２ １０進加算器 ４３ 制御器1 Input Data Bus 2 Data Bus (Upper 4 Bits Side) 3 Data Bus (Lower 4 Bits Side) 4 Conversion Circuit 5 Adder 6 Output Data Bus 7 Input Terminals (I 3 , ..., I 0 ) 8 Output Terminals (O 7 , ..., O 0 ) INV 3 , ..., INV 0 inverter NAND f8 , ..., NAND f0 NAND gate in the previous stage NAND s6 , ..., NAND s1 NAND gate in the latter stage 11 Input data bus 12 Data bus (upper 4 bit side) 13 Data bus (lower 4 bits side) 14 First conversion circuit 15 Second conversion circuit 16, 17, 18, 19, 22, 24 Data bus 20 First decimal adder 21 Second decimal adder 23 Carry signal 25 Output data bus 30, 32 Input terminal 31, 33 Output terminal 38 Input data register with shift function 39 Output data register 40 Shift Register 41 Temporary storage register 42 Decimal adder 43 Controller
Claims (8)
し、８ビットの純２進数データを出力する２進化１０進
数の純２進数変換回路において、 前記入力された８ビットの２進化１０進数データの上位
４ビットデータを１０倍した８ビットの純２進数データ
に変換する変換回路と、 該変換回路によって変換された前記８ビットの純２進数
データと、前記入力された８ビットの２進化１０進数デ
ータの下位４ビットデータと、を加算する加算器と、 を含むことを特徴とする２進化１０進数の純２進数変換
回路。1. A binarized decimal pure binary number conversion circuit for inputting 8-bit binary coded decimal number data and outputting 8-bit pure binary number data, wherein said input 8-bit binary coded decimal number A conversion circuit for converting the upper 4-bit data of the data into 8-bit pure binary number data multiplied by 10, the 8-bit pure binary number data converted by the conversion circuit, and the input 8-bit binary evolution A binary-coded pure binary number conversion circuit comprising: an adder for adding lower 4-bit data of decimal number data, and an adder.
タを１０倍する論理ゲート回路であることを特徴とする
請求項１記載の２進化１０進数の純２進数変換回路。2. The binary-coded decimal binary conversion circuit according to claim 1, wherein the conversion circuit is a logic gate circuit for multiplying input 4-bit data by 10.
タを１０倍するＰＬＡであることを特徴とする請求項１
記載の２進化１０進数の純２進数変換回路。3. The conversion circuit is a PLA that multiplies input 4-bit data by 10 times.
The binary coded binary number conversion circuit described.
ビットの２進化１０進数データを出力する純２進数の２
進化１０進数変換回路において、 前記入力された８ビットの純２進数データの上位４ビッ
トデータを１６倍した８ビットの２進化１０進数データ
に変換する第１の変換回路と、 前記入力された８ビットの純２進数データの下位４ビッ
トデータを８ビットの２進化１０進数データに変換する
第２の変換回路と、 前記第１の変換回路の出力データの下位４ビットデータ
と、前記第２の変換回路の出力データの下位４ビットデ
ータと、を加算し、４ビットの２進化１０進数データと
キャリー信号とを出力する第１の１０進加算器と、 前記第１の１０進加算器から出力される前記キャリー信
号と、前記第１の変換回路の出力データの上位４ビット
データと、前記第２の変換回路の出力データの上位４ビ
ットデータと、を加算する第２の１０進加算器と、 を含むことを特徴とする純２進数の２進化１０進数変換
回路。4. Inputting 8-bit pure binary number data,
Pure binary number 2 that outputs bitwise binary coded decimal number data
In the evolved decimal number conversion circuit, a first conversion circuit that converts the upper 4-bit data of the input 8-bit pure binary number data into 8-bit binary coded decimal number data by multiplying by 16 is provided; A second conversion circuit for converting lower 4-bit data of pure binary number data into 8-bit binary-coded decimal number data; lower 4-bit data of output data of the first conversion circuit; A first decimal adder that adds lower 4-bit data of the output data of the conversion circuit and outputs 4-bit binary coded decimal data and a carry signal; and output from the first decimal adder Second decimal adder for adding the carry signal, the upper 4-bit data of the output data of the first conversion circuit, and the upper 4-bit data of the output data of the second conversion circuit And a binary-coded decimal conversion circuit for pure binary numbers.
トデータを１６倍する論理ゲート回路であることを特徴
とする請求項４記載の純２進数の２進化１０進数変換回
路。5. The pure binary number binary coded decimal number conversion circuit according to claim 4, wherein said first conversion circuit is a logic gate circuit which multiplies input 4-bit data by 16.
トデータを２進化１０進数とする論理ゲート回路である
ことを特徴とする請求項４記載の純２進数の２進化１０
進数変換回路。6. The binary-coded binary-coded 10 according to claim 4, wherein the second conversion circuit is a logic gate circuit using the input 4-bit data as a binary-coded decimal number.
Base conversion circuit.
トデータを１６倍するＰＬＡであることを特徴とする請
求項４記載の純２進数の２進化１０進数変換回路。7. The pure binary binary coded decimal number conversion circuit according to claim 4, wherein the first conversion circuit is a PLA for multiplying input 4-bit data by 16.
トデータを２進化１０進数とするＰＬＡであることを特
徴とする請求項４記載の純２進数の２進化１０進数変換
回路。8. The binary-coded binary-coded decimal conversion circuit according to claim 4, wherein the second conversion circuit is a PLA that uses the input 4-bit data as a binary-coded decimal number.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7276469A JPH0997165A (en) | 1995-09-30 | 1995-09-30 | Pure binary conversion circuit for binary-coded decimal and binary-coded decimal conversion circuit for pure binary |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7276469A JPH0997165A (en) | 1995-09-30 | 1995-09-30 | Pure binary conversion circuit for binary-coded decimal and binary-coded decimal conversion circuit for pure binary |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997165A true JPH0997165A (en) | 1997-04-08 |
Family
ID=17569891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7276469A Pending JPH0997165A (en) | 1995-09-30 | 1995-09-30 | Pure binary conversion circuit for binary-coded decimal and binary-coded decimal conversion circuit for pure binary |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997165A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011151532A (en) * | 2010-01-20 | 2011-08-04 | Nippon Dempa Kogyo Co Ltd | Frequency generator |
| US8566385B2 (en) | 2009-12-02 | 2013-10-22 | International Business Machines Corporation | Decimal floating point multiplier and design structure |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51230A (en) * | 1974-06-19 | 1976-01-05 | Hitachi Ltd | KOODOHENKANKI |
| JPS5640931A (en) * | 1979-09-13 | 1981-04-17 | Nec Corp | Function value generator |
| JPS628213A (en) * | 1985-07-04 | 1987-01-16 | Yokogawa Electric Corp | Function generation circuit |
| JPH01314020A (en) * | 1988-06-13 | 1989-12-19 | Fujitsu Ltd | Decimal/binary conversion system |
-
1995
- 1995-09-30 JP JP7276469A patent/JPH0997165A/en active Pending
Patent Citations (4)
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