JPH0997164A - Asynchronous burst data reception circuit - Google Patents
Asynchronous burst data reception circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、先入先出メモリ
（以下ＦＩＦＯメモリという）を一時記憶手段として持
つバーストデータ受信処理装置等における非同期バース
トデータ受信回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an asynchronous burst data receiving circuit in a burst data receiving processing device having a first-in first-out memory (hereinafter referred to as a FIFO memory) as a temporary storage means.
【０００２】[0002]
【従来の技術】図３は従来技術の説明図であり、図３
（Ａ）は従来のバーストデータ受信回路を組み込んだバ
ーストデータ受信処理装置の一構成例を示すブロック図
であり、図３（Ｂ）はそのタイミングチャートである。
図３（Ａ）のバーストデータ受信処理装置は、データ受
信端子Ｔ１、クロック受信端子Ｔ２、バッファＢ１、バ
ッファＢ２、ＦＩＦＯメモリ１、及び フリップフロッ
プ回路２からなり、フリップフロップ回路２はバッファ
Ｂ２からクロックＳＣの立ち上がりのタイミングでオン
にセットされ、フリップフロップ回路２の出力信号Ｓ１
のオン信号はＦＩＦＯメモリ１のデータ書き込みタイミ
ングを指示する。ＦＩＦＯメモリ１の機能としてこの書
き込みタイミングで、バッファＢ１を経由してその時点
で供給されているデータをＦＩＦＯメモリ１に取り込む
ことができる。またＦＩＦＯメモリ１の機能として、こ
の書き込みタイミング信号に呼応してインプット・レデ
イ信号Ｓ２がオンになる。インプット・レデイ信号Ｓ２
は遅延回路３に供給されて、一定時間遅延された後、フ
リップフロップ回路２のリセット入力に供給されて、フ
リップフロップ回路２を元の状態に復帰させる。従って
データ書き込み信号がオフに戻され、ひとつの書き込み
（取り込み）シーケンスが完了する。もちろん、書き込
み信号のオフに呼応してインプット・レディ信号Ｓ２が
オフになり、続いて信号Ｓ３もオフになり、装置全体が
初期の状態に戻る。そしてバッファＢ２から到来する次
の新しいクロックの立ち上がりを待つことができる。Ｆ
ＩＦＯメモリ１に書き込まれた蓄積データは、順次ＦＩ
ＦＯメモリ１の出力に読み出され、図示しないデータ受
信処理装置の内部の回路に送られ、有効活用される。2. Description of the Related Art FIG. 3 is an explanatory view of the prior art.
FIG. 3A is a block diagram showing a configuration example of a burst data reception processing device incorporating a conventional burst data reception circuit, and FIG. 3B is a timing chart thereof.
The burst data reception processing device of FIG. 3A includes a data reception terminal T1, a clock reception terminal T2, a buffer B1, a buffer B2, a FIFO memory 1, and a flip-flop circuit 2, and the flip-flop circuit 2 clocks from the buffer B2 to the clock. The output signal S1 of the flip-flop circuit 2 is set to ON at the rising timing of SC.
ON signal indicates the data write timing of the FIFO memory 1. As a function of the FIFO memory 1, the data supplied at that time via the buffer B1 can be taken into the FIFO memory 1 at this write timing. As a function of the FIFO memory 1, the input ready signal S2 is turned on in response to this write timing signal. Input ready signal S2
Is supplied to the delay circuit 3 and, after being delayed for a predetermined time, is supplied to the reset input of the flip-flop circuit 2 to restore the flip-flop circuit 2 to the original state. Therefore, the data write signal is turned off, and one write (capture) sequence is completed. Of course, the input ready signal S2 is turned off in response to the turning off of the write signal, and subsequently the signal S3 is also turned off, and the entire apparatus returns to the initial state. Then, it is possible to wait for the next rising edge of the new clock coming from the buffer B2. F
The accumulated data written in the IFO memory 1 is sequentially FI.
The data is read out from the output of the FO memory 1, sent to an internal circuit of a data reception processing device (not shown), and is effectively utilized.
【０００３】ＦＩＦＯメモリ１からの読み出しは図示し
ない回路で自発的に実施される。すなわちＦＩＦＯメモ
リ１に関しては書き込みと読み出しを完全に非同期に実
施することができるように構成されている。このこと
は、非同期に受信動作可能なデータ受信処理装置の回路
設計を容易にするとともに、データを活用するために構
成する図示しないデータ処理回路部分の設計の簡略化を
図ることに貢献している。Reading from the FIFO memory 1 is spontaneously performed by a circuit (not shown). That is, the FIFO memory 1 is configured so that writing and reading can be performed completely asynchronously. This contributes to facilitating the circuit design of the data reception processing device capable of asynchronous reception operation and simplification of the design of the data processing circuit portion (not shown) configured to utilize the data. .
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
遅延回路３によってフリップフロップ回路２をリセット
する手段では、次のような問題があった。However, the conventional means for resetting the flip-flop circuit 2 by the delay circuit 3 has the following problems.
【０００５】端子Ｔ２におけるクロック波形は一般にノ
イズにより常時変動しており、この変動により変形した
クロック波形を受信しても、クロックの本来の立ち上が
りのタイミングだけに限定して、フリップフロップ回路
２がセットされる動作を期待している。ところが従来の
構成では、例えばクロックの立ち下がり部分に僅かなノ
イズが重畳されると、本来のクロックの立ち上がりのタ
イミングでないにも関わらずに、正規の立ち上がり信号
であると誤認してしてしまい、誤ったシフト・イン信号
Ｓ１を発生することがあった。Generally, the clock waveform at the terminal T2 always fluctuates due to noise, and even if the clock waveform deformed by this fluctuation is received, the flip-flop circuit 2 sets only at the original rising timing of the clock. I expect the behavior to be done. However, in the conventional configuration, for example, when a slight noise is superimposed on the falling portion of the clock, it is mistakenly recognized as a normal rising signal even though it is not the original rising timing of the clock, Occasionally a false shift-in signal S1 was generated.
【０００６】つまり、端子Ｔ２に受信されるクロックに
は一般に外部の電磁界の影響や、また伝送線路上のイン
ピーダンスの不整合などの影響により、信号ノイズ成分
を含むことが普通である。これらのノイズ成分は図示し
ない送端クロックの本来の方形波の形を変形せしめ、受
信端子Ｔ２ではクロック上に様々なノイズが周期的に或
いは間欠的に重畳され、受信端で期待される波形とは異
なる複雑な波形を呈することが現実である。That is, the clock received at the terminal T2 generally contains a signal noise component due to the influence of an external electromagnetic field or the influence of impedance mismatch on the transmission line. These noise components deform the original square wave shape of the sending end clock (not shown), and various noises are superposed periodically or intermittently on the clock at the receiving terminal T2, resulting in a waveform expected at the receiving end. The fact is that they exhibit different complex waveforms.
【０００７】この現象は人間が生活している通常の環境
ではごく一般的に生じることであり、それ自体を防止す
ることは困難である。従来の遅延回路３を用いて固定的
に遅延を設け、フリップフロップ回路２をリセットする
方法では、クロックの立ち上がり部分のタイミングを含
むなど、より長い時間継続してフリップフロップ回路２
をリセット状態にする信号を与えることはなかった。This phenomenon is very common in the normal environment in which humans live, and it is difficult to prevent itself. In the conventional method in which a delay is fixedly provided by using the delay circuit 3 and the flip-flop circuit 2 is reset, the flip-flop circuit 2 continues for a longer time, including the timing of the rising portion of the clock.
It did not give a signal to reset the.
【０００８】それは主に２つの理由がある。There are two main reasons for this.
【０００９】理由１：クロックにおいては、受信端で特
にそのたち下がり部分（近傍）に予期せぬノイズを含み
やすく、それが原因で受信回路を誤動作せしめる事実を
設計上で考慮していない。Reason 1: In the clock, the fact that unexpected noise is likely to be included particularly in the descending portion (nearby) of the receiving end and causes the receiving circuit to malfunction due to the noise is not considered in the design.
【００１０】理由２：一般的な汎用の遅延素子を用いる
と、クロック周期に比べて遅延時間が短いためクロック
の立ち上がりの暫くした後に部分的にリセットパルスが
得られ、クロックたち下がり部分を含めてリセット信号
を与え続けることは困難である。Reason 2: When a general-purpose general-purpose delay element is used, the delay time is shorter than the clock period, so that the reset pulse is partially obtained after the rising edge of the clock, including the falling portion of the clock. It is difficult to keep applying the reset signal.
【００１１】本発明は、このような従来技術が持ってい
た課題として、クロックＳＣの本来期待される部分以外
において、誤ってフリップフロップの出力のオン信号Ｓ
１をＦＩＦＯメモリ１に供給するという点について解決
したバーストデータ受信回路を提供するものである。The present invention has the problem that such a conventional technique has an erroneous ON signal S at the output of the flip-flop other than the originally expected portion of the clock SC.
The present invention provides a burst data receiving circuit which solves the problem of supplying 1 to the FIFO memory 1.
【００１２】[0012]
【課題を解決するための手段】本発明は、バースト・デ
ータと当該バースト・データが有効であるタイミングを
示すクロックとを受信し、当該バースト・データを非同
期でバーストデータ受信処理装置の内部回路へ出力する
非同期バーストデータ受信回路に関するものである。SUMMARY OF THE INVENTION The present invention receives burst data and a clock indicating the timing at which the burst data is valid, and asynchronously sends the burst data to an internal circuit of a burst data reception processing device. The present invention relates to an asynchronous burst data receiving circuit for outputting.
【００１３】本発明は、クロックの立ち上がりのタイミ
ングで出力信号をオン状態にセットし、リセット信号の
オン状態で出力信号をオフ状態にリセットするフリップ
フロップ回路を有する。このフリップフロップ回路とし
ては、クロック入力端子とリセット端子を有するＴ型フ
リップフロップを用いることができ、またクロック入力
端子と反転データ入力端子とを有するＤ型フリップフロ
ップを用いることができる。The present invention has a flip-flop circuit that sets the output signal to the ON state at the rising timing of the clock and resets the output signal to the OFF state when the reset signal is in the ON state. As this flip-flop circuit, a T-type flip-flop having a clock input terminal and a reset terminal can be used, and a D-type flip-flop having a clock input terminal and an inverted data input terminal can be used.
【００１４】また、データ入力端子、バースト・データ
を非同期で内部回路へ出力するデータ出力端子、シフト
・イン入力端子、及びインプット・レディ出力端子とを
有し、シフト・イン入力端子に供給されるフリップフロ
ップ回路の出力信号の立ち上がりのタイミングで、デー
タ入力端子に供給されるバースト・データを取り込み、
且つシフト・イン入力端子に供給されるフリップフロッ
プ回路の出力信号のオン・オフに呼応してオン・オフ状
態をとるインプット・レディ信号を出力する先入先出メ
モリを有する、さらに、インプット・レディ信号を遅延
させる遅延手段と、フリップフロップの出力信号の立ち
下がりのタイミングからクロックの半周期よりも長い一
定時間オン状態を維持する時限手段とを有し、遅延手段
の出力信号と時限手段の出力信号とを重複したものを、
リセット信号として前記フリップフロップ回路に与える
リセット手段とを有する。Further, it has a data input terminal, a data output terminal for asynchronously outputting burst data to an internal circuit, a shift-in input terminal, and an input ready output terminal, and is supplied to the shift-in input terminal. At the rising timing of the output signal of the flip-flop circuit, capture the burst data supplied to the data input terminal,
And a first-in first-out memory that outputs an input ready signal that is turned on / off in response to on / off of an output signal of a flip-flop circuit supplied to a shift-in input terminal, and further has an input ready signal. And delay means for delaying the output signal of the flip-flop, and timing means for maintaining an ON state for a fixed time longer than a half cycle of the clock from the falling timing of the output signal of the flip-flop. And duplicate
Reset means for giving the flip-flop circuit as a reset signal.
【００１５】本発明によれば、バーストデータ書き込み
信号をオフするリセットタイミングの規定を非常に簡単
な追加回路により変更することにより、ＦＩＦＯメモリ
にたいする誤った書き込み信号の発生を防止している。
つまり、書き込みのためのシフト・イン信号作成用のフ
リップフロップ回路をリセットするリセット手段におい
て、そインプット・レディ信号を遅延させるという遅延
手段による条件に、そのフリップフロップ回路の立ち下
がりエッジを契機として一定時間に限って自身のフリッ
プフロップ回路をリセットするという時限手段による条
件を付加している。従って、非常に簡単な回路構成を持
ってデータ書き込みの中枢を担うフリップフロップ回路
に対して不要不急の動作を的確に禁止することができ
る。According to the present invention, the occurrence of an erroneous write signal to the FIFO memory is prevented by changing the regulation of the reset timing for turning off the burst data write signal with a very simple additional circuit.
That is, in the reset means for resetting the flip-flop circuit for creating the shift-in signal for writing, the delay means for delaying the input ready signal is used as a condition to set the falling edge of the flip-flop circuit as a trigger. A condition is added by the time limiting means that the flip-flop circuit of itself is reset only for the time. Therefore, unnecessary and urgent operation can be accurately prohibited to the flip-flop circuit, which has a very simple circuit configuration and plays a central role in data writing.
【００１６】[0016]
【発明の実施の形態】図１は、本発明の実施形態を示す
バーストデータ受信回路を組み込んだバーストデータ受
信処理装置の構成ブロック図であり、従来の図３中の要
素と共通の要素には原則として共通の符号が付与されて
いる。FIG. 1 is a block diagram of a burst data reception processing apparatus incorporating a burst data reception circuit showing an embodiment of the present invention. Elements common to those in FIG. As a general rule, common symbols are assigned.
【００１７】このバーストデータ受信処理装置は、従来
と同様に、データ受信端子Ｔ１、クロック受信端子Ｔ
２、バッファＢ１、バッファＢ２、ＦＩＦＯメモリ１，
フリップフロップ回路２を備えている。図３の遅延回路
３に相当する部分のみが従来の構成と異なり、リセット
回路３０による構成に変更されている。This burst data reception processing device has a data reception terminal T1 and a clock reception terminal T as in the conventional case.
2, buffer B1, buffer B2, FIFO memory 1,
The flip-flop circuit 2 is provided. Unlike the conventional configuration, only the portion corresponding to the delay circuit 3 in FIG. 3 is changed to the configuration by the reset circuit 30.
【００１８】図１のバーストデータ受信処理装置は、従
来と同様に、外部から到着するバースト・データ信号Ｓ
Ｄを端子Ｔ１に、バースト・データの有効タイミングを
表示するクロックＳＣを端子Ｔ２に受信する。端子Ｔ１
はデータバッファＢ１を介してＦＩＦＯメモリ１のデー
タ入力端子に接続され、ＦＩＦＯメモリ１のデータ出力
端子は図示しない内部の回路に接続される。端子Ｔ２は
バッファＢ２を介してフリップフロップ回路２のクロッ
ク入力端子に接続され、フリップフロップ回路２の出力
信号Ｓ１はＦＩＦＯメモリ１のシフト・イン入力端子に
接続される。ＦＩＦＯメモリ１のインプット・レディ出
力端子からのインプット・レディ信号Ｓ２は遅延回路３
を経由してフリップフロップ回路２の非同期リセット入
力端子に接続される。The burst data reception processing device of FIG. 1 has a burst data signal S arriving from the outside, as in the conventional case.
D is received at the terminal T1 and the clock SC indicating the effective timing of the burst data is received at the terminal T2. Terminal T1
Is connected to the data input terminal of the FIFO memory 1 via the data buffer B1, and the data output terminal of the FIFO memory 1 is connected to an internal circuit (not shown). The terminal T2 is connected to the clock input terminal of the flip-flop circuit 2 via the buffer B2, and the output signal S1 of the flip-flop circuit 2 is connected to the shift-in input terminal of the FIFO memory 1. The input ready signal S2 from the input ready output terminal of the FIFO memory 1 is sent to the delay circuit 3
Is connected to the asynchronous reset input terminal of the flip-flop circuit 2.
【００１９】ＦＩＦＯメモリ１は、非同期に入出力動作
する先入先出メモリであって、バッファＢ２とフリップ
フロップ回路２とを介してシフト・イン入力端子に加え
られるクロックの立ち上がりのタイミングで、バッファ
Ｂ１を経由してデータ入力端子に供給されるその時点の
データを取り込む機能を持っている。また、ＦＩＦＯメ
モリ１のシフト・イン入力端子に加えられる信号のオン
・オフに呼応してオン・オフ状態を取る信号Ｓ２を若干
の遅れをもってインプト・レディ出力端子から出力され
るように機能する。また、データ出力端子からの読み出
しは、図示しない回路で自発的に実施され、即ち、書き
込みと読み出しは完全に非同期で実施される。The FIFO memory 1 is a first-in first-out memory that performs an input / output operation asynchronously, and at the rising timing of the clock applied to the shift-in input terminal via the buffer B2 and the flip-flop circuit 2, the buffer B1 is provided. It has a function to take in the data at that time supplied to the data input terminal via. It also functions to output the signal S2, which takes an on / off state in response to the on / off of the signal applied to the shift-in input terminal of the FIFO memory 1, from the input ready terminal with a slight delay. Further, reading from the data output terminal is spontaneously performed by a circuit (not shown), that is, writing and reading are performed completely asynchronously.
【００２０】フリップフロップ回路２はクロック入力端
子と非同期リセット入力端子を持つＴ型フリップフロッ
プである。なお、フリップフロップ回路２へ到達する外
部からのクロックの周期は、例えば数１０〜数１００ナ
ノ秒程度で、そのタイミングで高速バーストデータ受信
を実施する。なお、クロックの周期はバースト期間中一
定であり、デュティーサイクルはおよそ５０％である。The flip-flop circuit 2 is a T-type flip-flop having a clock input terminal and an asynchronous reset input terminal. The cycle of an external clock that reaches the flip-flop circuit 2 is, for example, about several tens to several hundreds of nanoseconds, and high-speed burst data reception is performed at that timing. The clock cycle is constant during the burst period, and the duty cycle is about 50%.
【００２１】リセット回路３０は単安定マルチバイブレ
ータ３１、遅延回路３２、及びオア回路３３から構成さ
れている。遅延回路３２は図３における遅延回路３と同
様に入力・出力間で固定遅延を提供する機能を有してい
る。従って、このバーストデータ受信処理装置と従来の
構成との本質的な相違部分は単安定マルチバイブレータ
３１とオア回路３３が追加されている点である。The reset circuit 30 comprises a monostable multivibrator 31, a delay circuit 32, and an OR circuit 33. The delay circuit 32 has a function of providing a fixed delay between the input and the output, like the delay circuit 3 in FIG. Therefore, the essential difference between this burst data reception processing device and the conventional configuration is that the monostable multivibrator 31 and the OR circuit 33 are added.
【００２２】単安定マルチバイブレータ３１は、フリッ
プフロップ回路２の出力信号Ｓ１の立ち下がりエッジで
起動され、この時点から保持時間Ｔだけその出力信号Ｓ
３１をオンにする。但し、時間Ｔに関しては、時間Ｔ：
フリップフロップ回路２に次のクロックＳＣの立ち上が
りエッジが到到来するより前にフリップフロップ回路２
のリセットが解除され且つフリップフロップ回路２のセ
ット動作を妨げない長さ、に単安定マルチバイブレータ
の時定数を設定してある。The monostable multivibrator 31 is activated at the falling edge of the output signal S1 of the flip-flop circuit 2, and from this point of time the output signal S is held for a holding time T.
Turn on 31. However, regarding time T, time T:
Before the rising edge of the next clock SC arrives at the flip-flop circuit 2, the flip-flop circuit 2
The time constant of the monostable multivibrator is set to such a length that the reset is released and the set operation of the flip-flop circuit 2 is not hindered.
【００２３】オア回路３３は、遅延回路３２の出力信号
Ｓ３２と単安定マルチバイブレータ３１の出力信号Ｓ３
１とを入力とし、それらの論理和をもって信号Ｓ３を生
成し、リセット信号Ｓ３としてフリップフロップ回路２
に与える。従って、フリップフロップ回路２がリセット
に復帰した時点にさかのぼり、その時点から時間Ｔの間
に限り、フリップフロップ回路２をさらに継続してリセ
ット状態に固定することができる。The OR circuit 33 has an output signal S32 from the delay circuit 32 and an output signal S3 from the monostable multivibrator 31.
1 is input, a signal S3 is generated by the logical sum of them, and the flip-flop circuit 2 is used as a reset signal S3.
Give to. Therefore, the flip-flop circuit 2 can be fixed to the reset state further back to the time point when the flip-flop circuit 2 returns to the reset state and only during the time T from that time point.
【００２４】次に、図２のタイミング・チャートを用い
て図１の装置の全体的な動作を説明する。Next, the overall operation of the apparatus of FIG. 1 will be described with reference to the timing chart of FIG.
【００２５】図２の信号ＳＤは図示しない外部から端子
Ｔ１に到着し、バッファＢ１を経由しＦＩＦＯメモリ１
のデータ入力端子に与えられるデータ信号である。クロ
ックＳＣは図示しない外部から端子Ｔ２に到着し、バッ
ファＢ２を経由しフリップフロップ回路２のクロック入
力端子に与えられるクロックである。データ信号ＳＤと
クロックＳＣの関係は図示しない送信側装置で規定さ
れ、クロックＳＣの立ち下がり部分でデータＳＤが変化
し、クロックＳＣの立ち上がり部分で、データ信号ＳＤ
のデータが意味のある有効データであることを示してい
る。従って受信装置側ではクロックＳＣの立ち上がりの
タイミングを用いてデータ信号ＳＤのデータを取り込む
ことができる。The signal SD in FIG. 2 arrives at the terminal T1 from the outside (not shown), passes through the buffer B1 and the FIFO memory 1
Is a data signal applied to the data input terminal of. The clock SC is a clock that arrives at the terminal T2 from the outside (not shown) and is given to the clock input terminal of the flip-flop circuit 2 via the buffer B2. The relationship between the data signal SD and the clock SC is defined by a transmission side device (not shown). The data SD changes at the falling edge of the clock SC and the data signal SD at the rising edge of the clock SC.
Indicates that the data is valid data with meaning. Therefore, the receiving device can take in the data of the data signal SD at the rising timing of the clock SC.
【００２６】信号Ｓ１はフリップフロップ回路２の出力
信号であって、クロックＳＣの立ち上がりでオンにセッ
トされる。信号Ｓ１はＦＩＦＯメモリ１のシフト・イン
入力になるので、この瞬間にＦＩＦＯメモリ１にデータ
信号ＳＤ上の有効データが書き込まれる。信号Ｓ２はＦ
ＩＦＯメモリ１から出力されるインプット・レディ信号
である。信号Ｓ２は信号Ｓ１をＦＩＦＯメモリ１が規定
する若干の時間遅れを持って伝達されて出力される。The signal S1 is an output signal of the flip-flop circuit 2 and is turned on at the rising edge of the clock SC. Since the signal S1 becomes the shift-in input of the FIFO memory 1, the valid data on the data signal SD is written in the FIFO memory 1 at this moment. Signal S2 is F
This is an input ready signal output from the IFO memory 1. The signal S2 is transmitted and output with a slight time delay defined by the FIFO memory 1 from the signal S1.
【００２７】インプット・レディ信号Ｓ２は遅延回路３
２の入力となり、一定時間遅延されて遅延回路３２の出
力信号Ｓ３２に伝えられる。信号Ｓ３２がオンになった
とき、その状態はオア回路３３を経由してリセット信号
Ｓ３に伝えられる。リセット信号Ｓ３はフリップフロッ
プ回路２のリセット入力端子に接続されているので、結
果としてフリップフロップ回路２の出力信号Ｓ１をもと
の状態にリセットする。The input ready signal S2 is sent to the delay circuit 3
2 is input and is transmitted to the output signal S32 of the delay circuit 32 after being delayed for a predetermined time. When the signal S32 is turned on, the state is transmitted to the reset signal S3 via the OR circuit 33. Since the reset signal S3 is connected to the reset input terminal of the flip-flop circuit 2, as a result, the output signal S1 of the flip-flop circuit 2 is reset to the original state.
【００２８】フリップフロップ回路２の出力信号Ｓ１が
リセットされると、その状態はインプットレディ信号Ｓ
２に伝わり、さらに一定時間後にリセットの指示をして
いた信号Ｓ３２をもとの状態に復帰させる。一方、フリ
ップフロップ２の出力信号Ｓ１のリセットにともない、
その立ち下がりエッジで単安定マルチバイブレータ３１
の出力信号Ｓ３１がオン状態に移行する。信号Ｓ３１の
状態は単安定マルチバイブレータ３１の時定数で規定さ
れる時間Ｔだけオンに留まり、その後、自発的にもとの
オフ状態に戻る。信号Ｓ３１はオア回路３３を経由し
て、そのままリセット信号Ｓ３として出力されるように
構成されている。よって時間Ｔの間はフリップフロップ
回路２をリセット状態に固定し続ける。時間Ｔの経過
後、単安定マルチバイブレータ３１の出力信号Ｓ３１が
オフになった時には図３にて明らかなように、遅延回路
３２の出力信号Ｓ３２はオフ状態であるように構成され
るから、リセット信号Ｓ３も同様にオフ状態となり、フ
リップフロップ回路２のリセット指示はその時点で解除
される。When the output signal S1 of the flip-flop circuit 2 is reset, its state is the input ready signal S1.
The signal S32, which has been instructed to be reset, is returned to the original state after a predetermined time. On the other hand, with the reset of the output signal S1 of the flip-flop 2,
Monostable multivibrator 31 at its falling edge
The output signal S31 of 1 shifts to the ON state. The state of the signal S31 remains on for the time T defined by the time constant of the monostable multivibrator 31, and then spontaneously returns to the original off state. The signal S31 is configured to be output as it is as the reset signal S3 via the OR circuit 33. Therefore, during the time T, the flip-flop circuit 2 is kept fixed in the reset state. When the output signal S31 of the monostable multivibrator 31 is turned off after the elapse of the time T, the output signal S32 of the delay circuit 32 is configured to be in the off state, as shown in FIG. Similarly, the signal S3 is also turned off, and the reset instruction of the flip-flop circuit 2 is released at that time.
【００２９】以上の様に構成しているため、本実施形態
は次のような利点を有している。With the above-mentioned configuration, this embodiment has the following advantages.
【００３０】ＦＩＦＯメモリ１にデータを格納する場合
に際して、クロックＳＣの立ち上がり近傍部分の範囲に
限ってフリップフロップ回路２のセット動作を可能にし
ている。そのためこの範囲以外の部分ではクロックＳＣ
の波形が仮にどのように変化しようとも書き込み動作に
何らの支障がない。従って、無効データを不本意のタイ
ミングで取り込む可能性は激減し、高信頼のデータ受信
ができる。When data is stored in the FIFO memory 1, the flip-flop circuit 2 can be set only in the range of the vicinity of the rising edge of the clock SC. Therefore, in the area other than this range, the clock SC
There is no hindrance to the write operation no matter how the waveform of changes. Therefore, the possibility of fetching invalid data at an unintended timing is drastically reduced, and highly reliable data reception can be performed.
【００３１】なお、本発明は上記実施形態に限定されず
に、種々の変形が可能である。例えば次のようなものが
ある。The present invention is not limited to the above embodiment, and various modifications can be made. For example, there is the following.
【００３２】（Ａ）上記実施形態ではリセット回路３０
を単安定マルチバイブレータ３１及びオア回路３３を用
いて構成したが、フリップフロップ回路２をＴ型フリッ
プフロップ回路からＤ型フリップフロップ回路に置き換
え、単安定マルチバイブレータ３１の出力信号Ｓ３１を
Ｄ型フリップフロップ回路の反転データ入力端子に接続
する構成にすれば、同様の効果を得ることが可能であ
る。この構成のときはオア回路３３が不要になり信号Ｓ
３２は信号Ｓ３に直接接続され（同じ信号）回路構成が
さらに簡単になる。(A) In the above embodiment, the reset circuit 30
Was configured using the monostable multivibrator 31 and the OR circuit 33. However, the flip-flop circuit 2 was replaced with a D-type flip-flop circuit from the T-type flip-flop circuit, and the output signal S31 of the monostable multi-vibrator 31 was changed to the D-type flip-flop. The same effect can be obtained by connecting to the inverted data input terminal of the circuit. With this configuration, the OR circuit 33 is not necessary and the signal S
32 is directly connected to the signal S3 (same signal) to further simplify the circuit configuration.
【００３３】（Ｂ）上記実施形態では時限回路として単
安定マルチバイブレータを用いたが、別の回路構成とし
て、内部クロックで動作するカウンタを使用して構成し
た時限回路を使用することもできる。この場合は時限精
度がより向上できるので、リセット信号の有効時間を限
界まで延長できる。(B) In the above embodiment, the monostable multivibrator is used as the time circuit. However, as another circuit configuration, a time circuit configured by using a counter that operates with an internal clock may be used. In this case, since the time accuracy can be further improved, the effective time of the reset signal can be extended to the limit.
【００３４】(Ｃ）図１のバーストデータ受信処理装置
に、他の機能ブロック等を付加することによって、種々
のデータ受信システムを構成してもよい。例えばＦＩＦ
Ｏ１を使用したバーストデータ受信処理装置と図示しな
いデータ処理用プロセッサとを組み合わせた一般の非同
期データ受信システムにも、上記実施形態を適用でき、
それによって高いデータの信頼性を持った受信動作がで
き、データ転送の汎用性を拡大できる。(C) Various data receiving systems may be configured by adding other functional blocks and the like to the burst data reception processing device of FIG. For example FIF
The above embodiment can be applied to a general asynchronous data receiving system in which a burst data receiving processing device using O1 and a data processing processor (not shown) are combined.
As a result, a highly reliable reception operation can be performed, and the versatility of data transfer can be expanded.
【００３５】[0035]
【発明の効果】以上説明したように、本発明によれば、
フリップフロップ回路の出力の立ち下がりから一定時間
に限り、同フリップフロップ回路をリセット状態に保持
する論理条件を追加するようにしたので、バースト転送
に関わるクロックの波形が変形し、或いはクロックの立
ち下がり部分の近傍にノイズが重畳することがあって
も、その部分を誤って立ち上がり部分と解釈することが
なく、バースト・データの有効部分を選択的に正確にＦ
ＩＦＯメモリに書き込むことができる。そのため、例え
ば外部から到来・受信した重要データを処理して応用す
る回路では、データの信頼性を格段に向上させることが
できる。As described above, according to the present invention,
The logic condition for holding the flip-flop circuit in the reset state is added only for a certain time after the output of the flip-flop circuit falls, so the waveform of the clock related to burst transfer is deformed or the clock falls. Even if noise is superimposed in the vicinity of a part, the part is not mistakenly interpreted as the rising part, and the effective part of the burst data is selectively and accurately F
Can write to IFO memory. Therefore, for example, in a circuit that processes and applies important data that has arrived / received from the outside, the reliability of the data can be significantly improved.
【図１】本発明の実施の形態を示すバーストデータ受信
処理装置のブロック図FIG. 1 is a block diagram of a burst data reception processing device showing an embodiment of the present invention.
【図２】図１の装置の動作を示すタイミングチャートFIG. 2 is a timing chart showing the operation of the apparatus of FIG.
【図３】従来技術の説明図FIG. 3 is an explanatory diagram of a conventional technique.
１ ＦＩＦＯメモリ ２ フリップフロップ回路 ３０ リセット回路 ３１ 単安定マルチバイブレータ ３２ 遅延回路 ３３ オア回路 Ｂ１、Ｂ２ バッファ Ｔ１ データ受信端子 Ｔ２ クロック受信端子 1 FIFO memory 2 Flip-flop circuit 30 Reset circuit 31 Monostable multivibrator 32 Delay circuit 33 OR circuit B1, B2 Buffer T1 Data receiving terminal T2 Clock receiving terminal
Claims (1)
タが有効であるタイミングを示すクロックとを受信し、
当該バースト・データを非同期で内部回路へ出力する非
同期バーストデータ受信回路において、 前記クロックの立ち上がりのタイミングで出力信号をオ
ン状態にセットし、リセット信号のオン状態で出力信号
をオフ状態にリセットするフリップフロップ回路と、 データ入力端子、前記バースト・データを非同期で内部
回路へ出力するデータ出力端子、シフト・イン入力端
子、及びインプット・レディ出力端子とを有し、前記シ
フト・イン入力端子に供給される前記フリップフロップ
回路の出力信号の立ち上がりのタイミングで前記データ
入力端子に供給される前記バースト・データを取り込
み、且つ前記シフト・イン入力端子に供給される前記フ
リップフロップ回路の出力信号のオン・オフに呼応して
オン・オフ状態をとるインプット・レディ信号を前記イ
ンプット・レディ出力端子から出力する先入先出メモリ
と、 前記インプット・レディ信号を一定時間だけ遅延させる
遅延手段と、前記フリップフロップの出力信号の立ち下
がりのタイミングから前記クロックの半周期よりも長い
一定時間オン状態を維持する時限手段とを有し、前記遅
延手段の出力信号と前記時限手段の出力信号とを重複し
て前記リセット信号として前記フリップフロップ回路に
与えるリセット手段とを、備えたことを特徴とする非同
期バーストデータ受信回路。1. Received burst data and a clock indicating a timing at which the burst data is valid,
In an asynchronous burst data receiving circuit that asynchronously outputs the burst data to an internal circuit, a flip-flop that sets an output signal to an on state at the rising timing of the clock and resets the output signal to an off state when the reset signal is on. Circuit, a data input terminal, a data output terminal for asynchronously outputting the burst data to an internal circuit, a shift-in input terminal, and an input ready output terminal, and are supplied to the shift-in input terminal. ON / OFF of the burst signal supplied to the data input terminal at the rising timing of the output signal of the flip-flop circuit, and the output signal of the flip-flop circuit supplied to the shift-in input terminal Input signal that turns on / off in response to A first-in first-out memory for outputting the input ready signal from the input ready output terminal, a delay means for delaying the input ready signal for a predetermined time, and a half cycle of the clock from the falling timing of the output signal of the flip-flop. And a resetting means for holding the ON state for a longer fixed time period, and giving the output signal of the delaying means and the output signal of the timing means to the flip-flop circuit as the reset signal by overlapping. An asynchronous burst data receiving circuit characterized by being provided.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25531895A JPH0997164A (en) | 1995-10-02 | 1995-10-02 | Asynchronous burst data reception circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25531895A JPH0997164A (en) | 1995-10-02 | 1995-10-02 | Asynchronous burst data reception circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997164A true JPH0997164A (en) | 1997-04-08 |
Family
ID=17277123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25531895A Pending JPH0997164A (en) | 1995-10-02 | 1995-10-02 | Asynchronous burst data reception circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997164A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002021148A1 (en) * | 2000-09-11 | 2002-03-14 | Motorola Inc. | Analogue/digital interface circuit |
| JP2011101390A (en) * | 2005-05-11 | 2011-05-19 | Qualcomm Inc | Latency insensitive fifo signaling protocol |
-
1995
- 1995-10-02 JP JP25531895A patent/JPH0997164A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002021148A1 (en) * | 2000-09-11 | 2002-03-14 | Motorola Inc. | Analogue/digital interface circuit |
| EP1189069A1 (en) * | 2000-09-11 | 2002-03-20 | Motorola, Inc. | Testable analogue/digital interface circuit |
| US6993693B2 (en) | 2000-09-11 | 2006-01-31 | Freescale Semiconductor, Inc. | Analogue/digital interface circuit |
| JP2011101390A (en) * | 2005-05-11 | 2011-05-19 | Qualcomm Inc | Latency insensitive fifo signaling protocol |
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