JPH0993139A - Decoding method and device for variable length code - Google Patents
Decoding method and device for variable length codeInfo
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- Compression Of Band Width Or Redundancy In Fax (AREA)
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、可変長符号を復号
する方法、特に画像データや音声データを圧縮して伝送
するのに好適なハフマン符号等の可変長符号を復元する
可変長符号の復号方法およびその方法を実施する装置に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of decoding a variable length code, and more particularly to decoding of a variable length code suitable for compressing and transmitting image data and audio data, such as a Huffman code. It relates to a method and an apparatus for implementing the method.
【０００２】[0002]
【従来の技術】一般に限られたデータ転送能力の通信回
線を用いて、画像データ等を大量のデータ伝送する場合
や少ない容量の蓄積媒体に長時間の画像データを記録す
る場合等においては、このデータ量を削減する可変長符
号化処理が行われている。2. Description of the Related Art Generally, when transmitting a large amount of image data or the like by using a communication line having a limited data transfer capacity or when recording image data for a long time in a storage medium having a small capacity, Variable length coding processing is being performed to reduce the amount of data.
【０００３】この可変長符号化の一例としてハフマン符
号化が提案されている。ハフマン符号について簡単に説
明すると、発生頻度の高いデータには短い符号を割当
て、発生頻度の低いデータには長い符号を割当てること
により、平均の符号長を減らしてデータを圧縮するもの
である。ハフマン符号の構成の一般例は、符号語と付加
情報とから構成されている。符号語については大分類、
付加情報については小分類という構成とし、これら２つ
の情報でデータが構成されている。従来の可変長符号の
復号についてはさまざまな方法が提案されており、その
一例が特開平４−１３３５２２号公報に記載されてい
る。この既知の復号方法では、バレルシフタを使用して
符号語および付加情報の語長をデコードし、その結果を
累積加算することで次の符号語の先頭位置を算出しなが
らデコードするようにしている。Huffman coding has been proposed as an example of this variable length coding. Briefly describing the Huffman code, a short code is assigned to data having a high frequency of occurrence, and a long code is assigned to data having a low frequency of occurrence to reduce the average code length and compress the data. A general example of the structure of the Huffman code is composed of a code word and additional information. Codewords are roughly classified,
The additional information has a structure of sub-classification, and the data is composed of these two types of information. Various methods have been proposed for conventional variable-length code decoding, and an example thereof is described in Japanese Patent Application Laid-Open No. 4-133522. In this known decoding method, the barrel shifter is used to decode the word length of the code word and the additional information, and the results are cumulatively added to perform decoding while calculating the start position of the next code word.
【０００４】図１は上述した従来の復号方法を実施する
システムの構成を示すブロック図である。レジスタ８に
入力される現在の圧縮符号データは、レジスタ９にラッ
チされている可変長符号語の先頭位置データとともにバ
レルシフタ１０に読み出し、先頭位置データによってビ
ットシフトを制御して可変長符号語の先頭から始まる圧
縮符号データに変換する（ステップ１）。この圧縮符号
データを復号／符号長変換器１１へ供給する。この変換
器１１においては、バレルシフタ１０の出力から該当す
る固定長データと現在バレルシフタに入力されている可
変長符号語の符号長を算出する。（ステップ２）。最後
に、このように復号／符号長変換器１１で得られた符号
長とバレルシフタ１０で実施したシフト制御量とを加算
器１２で加算し、その結果をレジスタ９へ供給する（ス
テップ３）。このようなステップ１〜３により動作クロ
ック毎に圧縮符号データから固定長データを復元するよ
うにしている。FIG. 1 is a block diagram showing the configuration of a system for implementing the above-described conventional decoding method. The current compression code data input to the register 8 is read to the barrel shifter 10 together with the head position data of the variable length code word latched in the register 9, and the bit shift is controlled by the head position data to control the head of the variable length code word. It is converted into compressed code data starting from (step 1). This compressed code data is supplied to the decoding / code length converter 11. The converter 11 calculates the corresponding fixed length data from the output of the barrel shifter 10 and the code length of the variable length code word currently input to the barrel shifter. (Step 2). Finally, the code length thus obtained by the decoding / code length converter 11 and the shift control amount executed by the barrel shifter 10 are added by the adder 12, and the result is supplied to the register 9 (step 3). By such steps 1 to 3, fixed length data is restored from the compressed code data for each operation clock.
【０００５】[0005]
【発明が解決しようとする課題】上述したようなハフマ
ン符号の復号方法では、高速化を図る場合に、加算演算
による遅延やバレルシフタ等のデバイスによる遅延が影
響し、１データ処理時間に間に合わないという問題があ
り、その結果として伝送速度が制限を受けるという欠点
がある。このことをさらに詳細に説明する。従来の復号
方法においては、次の可変長符号語の先頭位置を得るた
めに上述したステップ１〜３の処理が必要であるが、こ
れらのステップにおける処理時間をそれぞれT1, T2, T3
とすると、全体の処理時間T0は、T0=T1+T2+T3 となる。
この信号処理は、シーケンシャルに処理する以外に方法
がなく、また１動作クロックサイクル内で信号処理を終
了しなければならない。そのため、動作クロックの周期
を Tc とすると、 Tc ＞T0を満足する必要がある。In the decoding method of the Huffman code as described above, the delay due to the addition operation and the delay due to the device such as the barrel shifter have an influence when the speed is increased, and it is not possible to complete one data processing time. There is a problem that the transmission rate is limited as a result. This will be described in more detail. In the conventional decoding method, the processes of steps 1 to 3 described above are necessary to obtain the start position of the next variable-length codeword, but the processing times in these steps are T 1 , T 2 , and T 3 respectively.
Then, the total processing time T 0 is T 0 = T 1 + T 2 + T 3 .
There is no method other than sequential processing for this signal processing, and the signal processing must be completed within one operation clock cycle. Therefore, if the cycle of the operation clock is T c , it is necessary to satisfy T c > T 0 .
【０００６】一方、高精細な画像信号を扱う装置では、
近年サンプリング周波数は益々高くなり、このような画
像符号化装置では、結果として1 データの処理のクロッ
クレートが高くなるため、動作クロックを高速化する必
要がある。このために、従来使用されていた動作クロッ
クの周波数では信号処理が間に合わず、信号処理を間に
合わせるには、動作クロックをより高速にしなければな
らない。そのとき、従来の復号方法では、高速のクロッ
ク動作させるためには、各々の処理時間を短くしなけれ
ばならないが、個々に信号処理を行なう以上は、自ずと
限界が生じるという問題がある。本発明の目的は、先頭
位置を求める処理時間を短縮することによって上述した
従来の欠点を除去するようにした可変長符号の復号方法
および装置を提供しようとするものである。On the other hand, in a device that handles high-definition image signals,
In recent years, the sampling frequency has become higher and higher, and in such an image encoding device, as a result, the clock rate for processing one data becomes higher, so that it is necessary to speed up the operation clock. Therefore, the signal processing cannot be done in time with the frequency of the operation clock that has been conventionally used, and the operation clock must be made faster in order to make the signal processing available. At that time, in the conventional decoding method, each processing time must be shortened in order to operate at a high speed, but there is a problem that a limit naturally occurs if signal processing is performed individually. SUMMARY OF THE INVENTION An object of the present invention is to provide a decoding method and apparatus for a variable length code in which the above-mentioned conventional drawbacks are eliminated by shortening the processing time for obtaining the head position.
【０００７】[0007]
【課題を解決するための手段】本発明による可変長符号
の復号方法は、可変長符号を元のデータへ復元するに当
たり、シリアルに連結された可変長符号を所定のビット
幅のパラレルデータ列に変換する第１のステップと、前
記所定のビット幅のパラレルデータ列を複数保持する第
２のステップと、前記保持された複数のパラレルデータ
列の中から可変長符号の先頭位置より、可変長符号をデ
コードする第３のステップと、前記デコードされた符号
語および前記保持された複数のパラレルデータ列より付
加情報をデコードする第４のステップと、前記デコード
された符号語および付加情報が有効か否かを判断する第
５のステップと、前記符号語がただ１つのみデコードさ
れたか否かを判定する第６のステップと、前記第５およ
び第６のステップの判定結果から前記保持された複数の
パラレルデータ列をそのまま保持するかシフトさせる第
７のステップと、前記第５および第６のステップの判定
結果、前記先頭位置およびデコードされた結果に基づい
て次の可変長符号の先頭位置を出力する第８のステップ
と、を有することを特徴とするものである。本発明によ
る可変長符号の復号方法の好適な実施例においては、前
記第８のステップにおいて、前記ビット幅をBW、デコー
ドされた符号語長をX 、付加情報のビット長をY 、デコ
ードされた符号語および付加情報が有効か無効かを示す
フラグをVF、保持された複数のパラレルデータ列の復号
化終了を示すフラグをEFとするとき、次のデータの先頭
位置を、（前回の先頭位置）+ (X+Y) ×VF - EF ×BWの
式に基づいて全ての場合について予め算出して格納して
おいたルックアップテーブルから読み出して出力するよ
うにする。また本発明による可変長符号の復号装置は、
可変長符号語のデータ列をシリアルに連結し、一定のビ
ット幅のデータ列となるように整形した圧縮符号データ
を受け、その少なくとも２ワードを保持するレジスタ回
路と、このレジスタ回路に保持された圧縮符号データを
指定されたビット数だけシフトして符号語を、先頭位置
を揃えて出力する第１のバレルシフタ回路と、前記レジ
スタ回路に保持された圧縮符号データを指定されたビッ
ト数だけシフトして付加ビットを、末尾位置を揃えて出
力する第２のバレルシフタ回路と、前記第１のバレルシ
フタ回路の出力をアドレスとして、少なくとも固定長デ
ータである「ゼロラン」データとそのグループ番号を出
力する符号語復号回路と、前記第２のバレルシフタ回路
の出力と前記符号語復号グループ番号とをアドレスとし
て、少なくとも固定長データである「非ゼロ」データを
出力する付加ビット復号回路と、次の先頭位置であるビ
ット数を保持するレジスタと、前記レジスタ回路に保持
された圧縮符号データと、前記第１および第２のバレル
シフタに入力される先頭位置を示すビット数から、次の
先頭位置と復号化終了フラグ、復号出力有効フラグを予
め算出して格納したシフト制御回路とを具えることを特
徴とするものである。本発明による可変長符号の復号方
法および装置においては、加算器やバレルシフタ等の遅
延に対しては、上式で規定される全ての値を予めルック
アップテーブルに記憶しておき、これから読み出すこと
により加算器が必要でなくなり、したがって高速処理が
可能となる。A method of decoding a variable length code according to the present invention restores a variable length code to original data by converting the serially concatenated variable length code into a parallel data string having a predetermined bit width. A first step of converting, a second step of holding a plurality of parallel data strings having the predetermined bit width, and a variable length code from the head position of the variable length code from the held plurality of parallel data strings. And a fourth step of decoding additional information from the decoded codeword and the plurality of held parallel data strings, and whether the decoded codeword and additional information are valid or not. A fifth step of determining whether the codeword is decoded, a sixth step of determining whether only one of the codewords has been decoded, and the fifth and sixth steps Based on the determination result, the seventh step of retaining or shifting the plurality of retained parallel data strings as they are, the determination results of the fifth and sixth steps, the start position and the decoded result And an eighth step of outputting the head position of the variable length code. In a preferred embodiment of the variable length code decoding method according to the present invention, in the eighth step, the bit width is BW, the decoded codeword length is X, the bit length of the additional information is Y, and the decoded information is decoded. When the flag indicating whether the codeword and the additional information are valid or invalid is VF and the flag indicating the end of decoding of the plurality of held parallel data strings is EF, the start position of the next data is (previous start position). ) + (X + Y) x VF-EF x BW In all cases, the lookup table that is calculated and stored in advance is read and output. A variable length code decoding device according to the present invention is
A variable-length codeword data string is serially concatenated to receive compressed coded data shaped to form a data string having a constant bit width, and a register circuit that holds at least two words and a register circuit that holds this word A first barrel shifter circuit that shifts the compressed code data by a specified number of bits and outputs a code word with the head positions aligned, and the compressed code data held in the register circuit is shifted by a specified number of bits. A second barrel shifter circuit that outputs the additional bits with their tail positions aligned, and a codeword that outputs at least fixed-length data "zero run" data and its group number, using the output of the first barrel shifter circuit as an address. At least the decoding circuit, the output of the second barrel shifter circuit, and the codeword decoding group number are used as addresses. An additional bit decoding circuit that outputs “non-zero” data that is long data, a register that holds the number of bits that is the next head position, compression code data held in the register circuit, and the first and second A shift control circuit in which a next head position, a decoding end flag, and a decoding output valid flag are calculated in advance from the number of bits indicating the head position input to the barrel shifter and stored. . In the variable length code decoding method and apparatus according to the present invention, for the delay of the adder, the barrel shifter, etc., all the values defined by the above equations are stored in advance in the look-up table and read from this. No adder is needed, thus allowing high speed processing.
【０００８】[0008]
【発明の実施の形態】図２は本発明による可変長符号の
復号方法を実施する本発明による可変長符号の復号装置
全体の構成を示すものである。本例の入力データは、例
えばランレングス符号化し、「ゼロラン」データと「非
ゼロ」データのペアデータとなったものを２次元ハフマ
ン符号化した可変長符号語をシリアルに連結し、例えば
７ビット幅といった一定のビット幅のデータ列になるよ
うに整形されたデータ列で構成されている圧縮符号デー
タである。FIG. 2 shows the overall configuration of a variable-length code decoding apparatus according to the present invention for carrying out the variable-length code decoding method according to the present invention. The input data of this example is run-length coded, for example, and paired data of "zero run" data and "non-zero" data is two-dimensionally Huffman coded, and serially concatenated variable length code words, for example, 7 bits. It is compression coded data composed of a data string shaped to have a constant bit width such as width.
【０００９】入力された圧縮符号データはレジスタ1dか
ら順番にバケツリレー式にレジスタ1c、レジスタ1b, レ
ジスタ1aにラッチされる。圧縮符号データをバケツリレ
ー式にラッチする制御は、レジスタ制御器13によって行
なう。また、それぞれのレジスタの出力はバレルシフタ
２、バレルシフタ３、シフト制御器４に入力される。入
力された圧縮符号データのバケツリレーを行なうレジス
タの個数ｍ（ｍは正の整数）は、符号化装置で使用され
たそれぞれの最大ビット長である符号語長Ｘmax と、付
加ビット長Ｙmax と、圧縮符号データのビット幅BWで決
定される。１つの処理段階で、最大ビット長の符号語と
付加ビットを復号するため、ｍ＞（Ｘmax ＋Ｙmax ）／
BWを満たす必要がある。本実施例では、Ｘmax ＝16、Ｙ
max ＝８，BW＝７としているので、ｍは４以上の数とな
り、したがって４個のレジスタ1a〜1dを設けている。こ
こで付加ビットとは、ハフマン符号における付加情報と
する。The input compressed code data is latched in order from the register 1d to the register 1c, the register 1b, and the register 1a in a bucket brigade manner. The register controller 13 controls the latching of the compressed code data in the bucket brigade type. The output of each register is input to the barrel shifter 2, the barrel shifter 3, and the shift controller 4. The number m of registers (m is a positive integer) for bucket-relaying the input compressed code data is a maximum code word length Xmax used in the encoding device, an additional bit length Ymax, It is determined by the bit width BW of the compressed code data. In one processing stage, m> (Xmax + Ymax) /
BW must be met. In this embodiment, Xmax = 16, Y
Since max = 8 and BW = 7, m is a number of 4 or more, and therefore four registers 1a to 1d are provided. Here, the additional bits are additional information in the Huffman code.
【００１０】バレルシフタ２および３、シフト制御器４
には、圧縮符号データの内、例えば連続した４つのデー
タが入力される。また、レジスタ５は、圧縮符号データ
の先頭のデータがレジスタ1dに入力された場合にクリア
されて０（ゼロ）となる。シフト制御器４は、入力され
た圧縮符号データとレジスタ５の出力である「現在の符
号語の先頭位置」（ SCWi ）から「次の符号語の先頭位
置」（ SCWo ）を出力する。同時に「復号化終了フラ
グ」( 以下EFと表記する）と、「出力有効フラグ」( 以
下VFと表記する) を出力する。ここで、EFは次の場合に
フラグが立つことになる。現在の入力されている圧縮符
号データで、 １つだけ復号できた １つも復号できなかった の場合である。すなわち、２つ以上復号できる場合には
フラグが立たない。この信号はレジスタ制御器１３に供
給され、次の圧縮符号データをレジスタ1a〜1dに入力す
るか否かの制御に使用される。VFは、現在入力されてい
る圧縮符号データだけで復号できた場合にフラグが立
つ。復号ができない（符号語が次の圧縮符号データにま
たがっているなど）場合にはフラグが立たない。この信
号VFは、バレルシフタ２および３からの出力結果が有効
か無効かの制御に使用される。Barrel shifters 2 and 3, shift controller 4
In the compressed coded data, for example, four continuous data are input. The register 5 is cleared to 0 (zero) when the head data of the compressed code data is input to the register 1d. The shift controller 4 outputs the input compressed code data and the “start position of the current codeword” (SCW i ) which is the output of the register 5 to the “start position of the next codeword” (SCW o ). At the same time, the "decryption end flag" (hereinafter referred to as EF) and the "output valid flag" (hereinafter referred to as VF) are output. Here, EF will be flagged if: This is the case when the current input compressed code data was able to decode only one and none could be decoded. That is, when two or more can be decoded, the flag is not set. This signal is supplied to the register controller 13 and used for controlling whether or not the next compression code data is input to the registers 1a to 1d. VF is flagged when it can be decoded only with the currently input compressed code data. If it cannot be decoded (the code word extends over the next compressed code data, etc.), the flag is not set. This signal VF is used to control whether the output results from the barrel shifters 2 and 3 are valid or invalid.
【００１１】シフト制御器４は、ルックアップテーブル
を形成するメモリ回路、例えばＲＯＭやＲＡＭで構成さ
れており、上述した３つの制御信号 SCWo , EF, VFがテ
ーブル変換データとして書き込まれている。テーブルの
計算式は上述したように、 SCWo = SCWii + (X+Y) ×VF - EF ×BW で与えられる。The shift controller 4 is composed of a memory circuit forming a look-up table, for example, ROM or RAM, and the above-mentioned three control signals SCW o , EF, and VF are written as table conversion data. The calculation formula of the table is given by SCW o = SCWi i + (X + Y) × VF-EF × BW as described above.
【００１２】バレルシフタ２は、入力された連続の圧縮
符号データを現在の符号語の先頭位置 SCWi によってビ
ットシフトすることにより、常に符号語の、例えば先頭
を揃えたデータとして出力するものである。したがっ
て、その結果を符号語復号器６に入力することによって
２次元ハフマン符号である可変長符号語を、「ゼロラ
ン」データと「グループ番号」データに変換して出力す
る。符号語復号器６は、メモリ回路、例えばＲＯＭやＲ
ＡＭで構成されており、テーブル変換データとして書き
込まれている。[0012] The barrel shifter 2 always outputs the coded data, for example, with the heads aligned, by bit-shifting the input continuous compressed coded data according to the head position SCW i of the current codeword. Therefore, by inputting the result to the code word decoder 6, the variable length code word which is a two-dimensional Huffman code is converted into "zero run" data and "group number" data and output. The code word decoder 6 is a memory circuit, such as a ROM or R.
It is composed of AM and is written as table conversion data.
【００１３】バレルシフタ３は、入力された連続の圧縮
符号データを現在の符号語の先頭位置 SCWi によってビ
ットシフトすることにより、常に「付加ビット」データ
の、例えば末尾を揃えたデータを出力する。付加ビット
復号器７は、符号語復号器６の出力結果である「グルー
プ番号」データとバレルシフタ３の出力結果である「付
加ビット」データとを入力することにより、「非ゼロ」
データを出力するものである。この付加ビット復号器７
は、メモリ回路、例えばＲＯＭやＲＡＭで構成されてお
り、テーブル変換データとして書き込まれている。The barrel shifter 3 always outputs the "additional bit" data, for example, the data in which the tails are aligned, by bit-shifting the input continuous compressed code data according to the head position SCW i of the current code word. The additional bit decoder 7 inputs the “group number” data, which is the output result of the codeword decoder 6, and the “additional bit” data, which is the output result of the barrel shifter 3, to thereby obtain “non-zero”.
Outputs data. This additional bit decoder 7
Is composed of a memory circuit, for example, ROM or RAM, and is written as table conversion data.
【００１４】図３のフローチャートは、上述した構成の
復号装置によって可変長符号である圧縮符号データを復
号する順次の工程を示すものである。先ず、ステップS1
において初期設定を行い、先頭位置をセットする。電源
投入時における復号の先頭位置 SCWi はゼロとする。ま
た、ビット幅BWに分割した最初のデータをレジスタ1dに
保持する。次のステップS2においては、セットされた先
頭位置 SCWi から符号語の復号が可能か否かを判定す
る。可能であれば、ステップS3において符号語長Ｘ、付
加情報のビット長Ｙおよび出力有効フラグVFを１にセッ
トし、符号語および付加情報をデコードする。さらにス
テップS4において、符号語デコードの数が１つだけ復号
できたかどうかを判定する。１つだけの場合は、ステッ
プS5において、保持されているデータをシフトする（EF
=1) 。２つ以上の場合は、ステップS11 で示すように、
保持されているデータはシフトしない(EF=0)。The flowchart of FIG. 3 shows sequential steps of decoding compressed code data which is a variable length code by the decoding device having the above-mentioned configuration. First, step S1
Initialize and set the start position. The decoding start position SCW i at power-on shall be zero. Further, the first data divided into the bit width BW is held in the register 1d. In the next step S2, it is determined whether the code word can be decoded from the set start position SCW i . If possible, in step S3, the code word length X, the bit length Y of the additional information and the output valid flag VF are set to 1, and the code word and the additional information are decoded. Further, in step S4, it is determined whether or not the number of codeword decodes has been one. In the case of only one, in step S5, the held data is shifted (EF
= 1). If there are two or more, as shown in step S11,
The held data is not shifted (EF = 0).
【００１５】次に、ステップS6において先頭位置の計算
を行う。先ず、総符号長(X+Y) に出力有効か否かのフラ
グVFを乗算する。次に、ビット幅BWに１つだけ復号でき
たか否かのフラグEFを乗算する。第１の乗算結果から第
２の乗算結果を減算したものに今回の先頭位置 SCWi を
加算することにより次回の可変長符号の先頭位置 SCW o
が算出される。上述したステップS2において、符号語が
復号できない場合には、保持データのみのシフトを行
い、再度、可変長符号の先頭位置の計算を行う。次にス
テップS8において、次のデータが有るか否かの判定を行
い、次のデータがなければステップS10 において処理を
終了する。また、次のデータが有ると判定された場合に
は、ステップS9において、次のデータを処理するために
次回の先頭位置 SCWo を今回の先頭位置 SCWi に代入し
てステップS2に戻る。Next, in step S6, the start position is calculated.
I do. First, the total code length (X + Y) flag indicating whether output is valid or not.
Multiply by VF. Then you can only decode one bit width BW
The flag EF indicating whether or not it is multiplied. From the first multiplication result to the
The start position of this time is SCWiTo
Start of next variable length code by adding SCW o
Is calculated. In step S2 described above, the codeword is
If it cannot be decrypted, only the held data is shifted.
Then, the start position of the variable length code is calculated again. Next
At step S8, it is judged whether there is the next data.
If there is no next data, process in step S10.
finish. If it is determined that the following data is available,
To process the next data in step S9
Next start position SCWoThe start position of this time SCWiSubstitute for
And returns to step S2.
【００１６】以下に本発明による可変長符号の復号方法
によって実際のデータを復号する処理を説明する。ここ
では、図４に示す２次元ハフマンテーブルを示す符号を
復号するものとする。図４の符号語および付加ビットを
７ビット幅の圧縮符号データ列に詰め直して並べたもの
を図５に示す。図６は処理ステップ全体の流れを示すも
のであり、図７〜図13は各処理段階I 〜VIでの詳細を示
すものである。図６において、ａ〜ｄはレジスタ1a〜1d
の内容を示すものであり、レジスタ1dの先頭ステージの
位置をゼロとしてレジスタ1c, 1b, 1aの各ステージに負
の順序番号を付けて示し、レジスタ1dの第２〜第７ステ
ージに正の順序数を付けて示した。The process of decoding actual data by the variable length code decoding method according to the present invention will be described below. Here, it is assumed that the code indicating the two-dimensional Huffman table shown in FIG. 4 is decoded. FIG. 5 shows an arrangement in which the code word and the additional bits in FIG. 4 are repacked and arranged in a compressed code data string having a width of 7 bits. FIG. 6 shows the flow of the entire processing steps, and FIGS. 7 to 13 show the details of each processing stage I to VI. In FIG. 6, a to d are registers 1a to 1d.
The position of the first stage of register 1d is set to zero, and each stage of registers 1c, 1b, and 1a is given a negative sequence number, and the second to seventh stages of register 1d are arranged in a positive sequence. The numbers are shown.
【００１７】図６に示すように、先ず最初のＩ段階で
は、圧縮符号データの先頭の７ビットのデータ、すなわ
ちレジスタ1dに保持されているデータ(0, 1, f1, 0, 0,
1, 1)がシフト制御器４に入力される。そのときの符号
語の先頭位置は初期設定状態であるのでゼロである。こ
の位置からビットを検証すると、（０１）という符号語
が復号でき、さらにその後に続く（f1, 0, 0) から(00)
の符号語も復号できることがわかる。この場合の検証結
果は、 符号語長Ｘは２ 付加ビット長Ｙは１ 復号ができたのでVFは１ ２つ以上復号できるのでEFは０ である。これを先の条件に代入して計算すると、 SCWo = SCWi +(X+Y)×VF - EF ×BW = 0 + (2+1) ×1 - 0 × 7 = +3 となるが、この値は予めシフト制御器４の出力 SCWo に
格納されているので、レジスタ５にラッチされる。した
がって、次の符号語の先頭位置は+3と制御され、図７の
詳細図に示されるようにバレルシフタ２の出力から符号
語復号器６に(01)の符号語が入力され、ゼロラン／グル
ープ番号=0/1と復号できる。As shown in FIG. 6, in the first I stage, the leading 7-bit data of the compression code data, that is, the data (0, 1, f1, 0, 0, 0) held in the register 1d.
1, 1) is input to the shift controller 4. The start position of the code word at that time is zero because it is in the initial setting state. If the bit is verified from this position, the code word (01) can be decoded, and the subsequent (f1, 0, 0) to (00)
It can be seen that the codeword of can also be decoded. The verification result in this case is that the code word length X is 2 and the additional bit length Y is 1 so that VF can be decoded more than 1 and thus EF is 0. Substituting this into the previous condition, SCW o = SCW i + (X + Y) × VF-EF × BW = 0 + (2 + 1) × 1-0 × 7 = +3, Since this value is stored in advance in the output SCW o of the shift controller 4, it is latched in the register 5. Therefore, the start position of the next code word is controlled to be +3, and the code word of (01) is input to the code word decoder 6 from the output of the barrel shifter 2 as shown in the detailed diagram of FIG. The number can be decrypted as 0/1.
【００１８】次のII段階では、圧縮符号データの先頭の
(0, 1, f1, 0, 0, 1, 1)はEFがゼロであるので、レジス
タ1a〜1dは現在の値をそのまま保持し、それがシフト制
御器４に入力される。そのときの符号語の先頭位置は+3
なので、そこからビットを検証すると、(0 0) という符
号語が復号でき、さらにその後に続くデータ(1, 1)から
は何も復号できない。したがってこの場合の判定結果
は、 符号語長Ｘは２ 付加ビット長Ｙは０ 復号ができたのでVFは１ １つだけ復号できたのでEFは１ である。これを先の条件に代入して計算すると、 SCWo = SCWi + (X+Y) ×VF - EF ×BW = +3 + (2+0) ×1 - 1 × 7 = -2 となる。この値は予めシフト制御器４の出力 SCWo に格
納されているので、ここから読み出されてレジスタ５に
ラッチされる。したがって、次の符号語の先頭位置は-2
と制御され、図８の詳細図に示されるようにバレルシフ
タ２の出力から符号語復号器６に(00)の符号語が入力さ
れ、ゼロラン／グループ番号=0/0と復号できる。また、
バレルシフタ３の出力からI 段階の付加ビットの位置が
特定でき、これとI 段階に判明したグループ番号「１」
を付加ビット復号器７に入力することによりI 段階の
「非ゼロ」データk1が定まる。At the next stage II, at the beginning of the compressed code data
Since EF of (0, 1, f1, 0, 0, 1, 1) is zero, the registers 1a to 1d hold the current values as they are, which are input to the shift controller 4. The start position of the code word at that time is +3
So, if you inspect the bits from it, you can decode the codeword (0 0) and nothing from the data (1, 1) that follows it. Therefore, the judgment result in this case is that the codeword length X is 2 and the additional bit length Y is 0, so that VF can be decoded only 1 1 so that EF is 1. Substituting this into the previous condition, SCW o = SCW i + (X + Y) × VF-EF × BW = +3 + (2 + 0) × 1-1 × 7 = -2. Since this value is stored in advance in the output SCW o of the shift controller 4, it is read from here and latched in the register 5. Therefore, the start position of the next codeword is -2
As shown in the detailed view of FIG. 8, the codeword of (00) is input to the codeword decoder 6 from the output of the barrel shifter 2, and the zero run / group number = 0/0 can be decoded. Also,
The position of the additional bit in the I stage can be identified from the output of the barrel shifter 3, and this and the group number "1" found in the I stage
Is input to the additional bit decoder 7 to determine the I-stage "non-zero" data k1.
【００１９】III 段階では、EFが１であるので、レジス
タ1a〜1dにはそれぞれ圧縮符号データが転送され、先頭
の圧縮符号データ(0, 1, f1, 0, 0, 1, 1)と、その次の
圧縮符号データ(1, 0, 0, 1, f2, f3, 1) がシフト制御
器４に入力される。そのときの符号語の先頭位置は-2な
ので、そこからビットを検証すると、(111001)という符
号語が復号でき、さらにその後に続くデータ(f2, f3,
1) からは何も復号できない。この場合の判定結果は、 符号語長Ｘは６ 付加ビット長Ｙは２ 復号ができたのでVFは１ １つだけ復号できたのでEFは１ である。これを先の条件に代入して計算すると、 SCWo = SCWi + (X+Y) ×VF - EF ×BW = -2 + (6+2) ×1 - 1 × 7 = -1 となる。この値は予めシフト制御器４の出力 SCWo に格
納されているので、レジスタ５にラッチされる。したが
って、次の符号語の先頭位置は-1と制御され、図９の詳
細図に示されるようにバレルシフタ２の出力から符号語
復号器６に(111001)の符号語が入力され、ゼロラン／グ
ループ番号=1/2と復号できる。また、バレルシフタ３の
出力からII段階の付加ビットの位置が特定でき、これと
II段階に判明したグループ番号「０」を付加ビット復号
器７に入力することによりII段階の「非ゼロ」データ０
が定まる。IV段階からVIII段階の同様な考え方に基づい
て復号処理が行われるが、図10〜13から容易に理解でき
るのでその詳細な説明は省略する。IV段階は復号できな
かった場合を示すものであるが、復号できなかった場合
には、EF=1となり、またVFは当然０であるので、次の符
号語の先頭位置 SCWo は、 SCWo = SCWi + (X+Y) ×VF - EF ×BW = -1 + (6+2)×0 - 1 × 7 = -8 となる。At the stage III, since EF is 1, the compressed code data are transferred to the registers 1a to 1d, respectively, and the leading compressed code data (0, 1, f1, 0, 0, 1, 1), The next compressed code data (1, 0, 0, 1, f2, f3, 1) is input to the shift controller 4. Since the start position of the code word at that time is -2, by verifying the bits from that, the code word (111001) can be decoded, and the data (f2, f3,
Nothing can be decrypted from 1). In this case, the determination result is that the codeword length X is 6 and the additional bit length Y is 2 so that VF can be decoded only 1 1 so that EF is 1. Substituting this into the above condition, SCW o = SCW i + (X + Y) × VF-EF × BW = -2 + (6 + 2) × 1-1 × 7 = -1. Since this value is stored in advance in the output SCW o of the shift controller 4, it is latched in the register 5. Therefore, the leading position of the next code word is controlled to -1, and the code word of (111001) is input from the output of the barrel shifter 2 to the code word decoder 6 as shown in the detailed diagram of FIG. The number can be decrypted as 1/2. In addition, the position of the additional bit in stage II can be specified from the output of the barrel shifter 3.
By inputting the group number “0” found in the II stage to the additional bit decoder 7, the “non-zero” data 0 in the II stage is input.
Is determined. Although the decoding process is performed based on the similar idea from the stage IV to the stage VIII, the detailed description thereof is omitted because it can be easily understood from FIGS. The IV stage shows the case where decoding is not possible. When decoding is not possible, EF = 1 and VF is naturally 0, so the start position SCW o of the next codeword is SCW o = SCW i + (X + Y) × VF-EF × BW = -1 + (6 + 2) × 0-1 × 7 = -8.
【００２０】上述した実施例ではビット幅BWを７とし、
４個のレジスタ1a〜1dを用いるものとしたが、図14は各
々のビット幅がBWのｍ個のレジスタを用いる場合の先頭
位置データとレジスタとの一般的な関係を示すものであ
る。In the above embodiment, the bit width BW is set to 7,
Although four registers 1a to 1d are used, FIG. 14 shows a general relationship between the head position data and the registers when m registers each having a bit width of BW are used.
【００２１】[0021]
【発明の効果】以上説明したように、本発明による可変
長符号の復号方法においては、次の可変長符号語の先頭
位置データを予め算出してルックアップテーブルに格納
しておき、現在の符号語の先頭位置 SCWi 、デコードし
た符号語長Ｘ、付加ビット長Ｙ、シフトフラグEFおよび
出力有効フラグVFから、次の可変長符号語の先頭位置 S
CWo を読み出して出力するようにしたので、処理時間が
相対的に減少し、動作クロックの周波数を上げることが
でき、したがってより高速の復号処理が可能となる。As described above, in the variable length code decoding method according to the present invention, the head position data of the next variable length code word is calculated in advance and stored in the look-up table, and the current code is used. From the start position SCW i of the word, the decoded codeword length X, the additional bit length Y, the shift flag EF and the output valid flag VF, the start position S of the next variable length codeword S
Since CW o is read and output, the processing time is relatively reduced, and the frequency of the operation clock can be increased, so that higher speed decoding processing is possible.
【図１】図１は、従来の可変長符号の復号装置の構成を
示すブロック図である。FIG. 1 is a block diagram showing a configuration of a conventional variable-length code decoding device.
【図２】図２は、本発明による可変長符号の復号方法を
実施する本発明による復号装置の一実施例の構成を示す
ブロック図である。FIG. 2 is a block diagram showing a configuration of an embodiment of a decoding device according to the present invention for implementing a variable length code decoding method according to the present invention.
【図３】図３は、本発明による可変長符号の復号方法の
順次の工程を示すフローチャートである。FIG. 3 is a flowchart showing sequential steps of a variable length code decoding method according to the present invention.
【図４】図４は、２次元ハフマン符号語の一例を示す線
図である。FIG. 4 is a diagram showing an example of a two-dimensional Huffman code word.
【図５】図５は、２次元ハフマン符号語および付加ビッ
トの圧縮符号データを示す線図である。FIG. 5 is a diagram showing compression code data of a two-dimensional Huffman code word and additional bits.
【図６】図６は、本発明による可変長符号の復号方法の
一実施例の順次の処理段階を示す線図である。FIG. 6 is a diagram showing sequential processing steps of an embodiment of a variable length code decoding method according to the present invention.
【図７】図７は、図６のI 段階の処理の詳細を示す線図
である。FIG. 7 is a diagram showing details of the process of the stage I of FIG.
【図８】図８は、図６のII段階の処理の詳細を示す線図
である。FIG. 8 is a diagram showing details of processing in stage II of FIG.
【図９】図９は、図６のIII 段階の処理の詳細を示す線
図である。FIG. 9 is a diagram showing details of the processing in step III of FIG.
【図１０】図１０は、図６のIV段階の処理の詳細を示す
線図である。FIG. 10 is a diagram showing details of processing in step IV of FIG.
【図１１】図１１は、図６のV 段階の処理の詳細を示す
線図である。FIG. 11 is a diagram showing details of the process of the V stage of FIG.
【図１２】図１２は、図６のVI段階の処理の詳細を示す
線図である。FIG. 12 is a diagram showing details of processing in stage VI of FIG. 6.
【図１３】図１３は、図６のVII 段階の処理の詳細を示
す線図である。FIG. 13 is a diagram showing details of the process in the VII stage of FIG. 6.
【図１４】図１４は、可変長符号語の先頭位置データと
ｍ個のレジスタとの関係を示す線図である。FIG. 14 is a diagram showing a relationship between head position data of a variable-length codeword and m registers.
1a〜1d レジスタ ２，３ バレルシフタ ４ シフト制御器 ５ レジスタ ６ 符号語復号器 ７ 付加ビット復号器 13 レジスタ制御器 1a to 1d register 2, 3 barrel shifter 4 shift controller 5 register 6 codeword decoder 7 additional bit decoder 13 register controller
Claims (4)
方法において、 シリアルに連結された可変長符号を所定のビット幅のパ
ラレルデータ列に変換する第１のステップと、 前記所定のビット幅のパラレルデータ列を複数保持する
第２のステップと、 前記保持された複数のパラレルデータ列の中から可変長
符号の先頭位置より、可変長符号をデコードする第３の
ステップと、 前記デコードされた符号語および前記保持された複数の
パラレルデータ列より付加情報をデコードする第４のス
テップと、 前記デコードされた符号語および付加情報が有効か否か
を判断する第５のステップと、 前記符号語がただ１つのみデコードされたか否かを判定
する第６のステップと、 前記第５および第６のステップの判定結果から前記保持
された複数のパラレルデータ列をそのまま保持するかシ
フトさせる第７のステップと、 前記第５および第６のステップの判定結果、前記先頭位
置およびデコードされた結果に基づいて次の可変長符号
の先頭位置を出力する第８のステップと、を有すること
を特徴とする可変長符号の復号方法。1. A decoding method for restoring a variable length code to original data, the first step of converting a serially concatenated variable length code into a parallel data string having a predetermined bit width, and the predetermined bit width. A second step of holding a plurality of parallel data strings of the above, a third step of decoding a variable length code from the head position of the variable length code among the held plurality of parallel data strings, and the above-mentioned decoded A fourth step of decoding additional information from the codeword and the held plurality of parallel data strings; a fifth step of determining whether or not the decoded codeword and the additional information are valid; A sixth step of determining whether or not only one has been decoded, and the plurality of stored parameters based on the determination results of the fifth and sixth steps. A seventh step of holding or shifting the data string as it is, a step of outputting the start position of the next variable-length code based on the determination results of the fifth and sixth steps, the start position and the decoded result. And a variable length code decoding method.
ト幅をBW、デコードされた符号語長をX 、付加情報のビ
ット長をY 、デコードされた符号語および付加情報が有
効か無効かを示すフラグをVF、保持された複数のパラレ
ルデータ列の復号化終了を示すフラグをEFとするとき、
次の可変長符号の先頭位置を、（前回の先頭位置）+ (X
+Y) ×VF - EF ×BWの式に基づいて全ての場合について
予め算出して格納しておいたルックアップテーブルから
読み出して出力することを特徴とする請求項１に記載の
可変長符号の復号方法。2. In the eighth step, the bit width is BW, the decoded codeword length is X, the bit length of additional information is Y, and the decoded codeword and additional information are valid or invalid. When the flag is VF and the flag indicating the end of decoding of the held multiple parallel data strings is EF,
Set the start position of the next variable length code to (previous start position) + (X
The variable length code according to claim 1, wherein the variable length code is read out from a look-up table that has been calculated and stored in advance for all cases based on the formula + Y) xVF -EF xBW. Decryption method.
し、一定のビット幅のデータ列となるように整形した圧
縮符号データを受け、その少なくとも２ワードを保持す
るレジスタ回路と、 このレジスタ回路に保持された圧縮符号データを指定さ
れたビット数だけシフトして符号語を、先頭位置を揃え
て出力する第１のバレルシフタ回路と、 前記レジスタ回路に保持された圧縮符号データを指定さ
れたビット数だけシフトして付加ビットを、末尾位置を
揃えて出力する第２のバレルシフタ回路と、 前記第１のバレルシフタ回路の出力をアドレスとして、
少なくとも固定長データである「ゼロラン」データとそ
のグループ番号を出力する符号語復号回路と、 前記第２のバレルシフタ回路の出力と前記符号語復号グ
ループ番号とをアドレスとして、少なくとも固定長デー
タである「非ゼロ」データを出力する付加ビット復号回
路と、 次の先頭位置であるビット数を保持するレジスタと、 前記レジスタ回路に保持された圧縮符号データと、前記
第１および第２のバレルシフタに入力される先頭位置を
示すビット数から、次の先頭位置と復号化終了フラグ、
復号出力有りフラグを予め算出して格納したシフト制御
回路とを具えることを特徴とする可変長符号の復号装
置。3. A register circuit for serially concatenating variable length code data strings and receiving compressed code data shaped to form a data string having a constant bit width, and holding at least two words thereof, and this register circuit. A first barrel shifter circuit for shifting the compressed code data held in the specified number of bits by a specified number of bits and outputting the code word with the head position aligned; and the compressed code data held in the register circuit for the specified bit A second barrel shifter circuit that shifts by a number and outputs the additional bits with their tail positions aligned, and using the output of the first barrel shifter circuit as an address,
A codeword decoding circuit that outputs at least "zero-run" data that is fixed-length data and its group number, and at least fixed-length data using the output of the second barrel shifter circuit and the codeword decoding group number as addresses. An additional bit decoding circuit that outputs "non-zero" data, a register that holds the number of bits at the next head position, compression code data that is held in the register circuit, and the first and second barrel shifters. From the number of bits indicating the start position, the next start position and the decoding end flag,
A variable length code decoding device, comprising: a shift control circuit in which a decoding output presence flag is calculated in advance and stored.
BW、デコードされた符号語長をX 、付加情報のビット長
をY 、デコードされた符号語および付加情報が有効か無
効かを示すフラグをVF、保持された複数のパラレルデー
タ列の復号化終了を示すフラグをEFとするとき、次の可
変長符号の先頭位置を、( 前回の先頭位置）+ (X+Y) ×
VF - EF ×BWの式に基づいて全ての場合について予め算
出して格納しておいたルックアップテーブルを設けたこ
とを特徴とする請求項３に記載の可変長符号の復号装
置。4. The bit width is provided to the shift control circuit.
BW, decoded codeword length is X, additional information bit length is Y, decoded codeword and flag indicating whether the additional information is valid or invalid is VF, and decoding of multiple parallel data strings held is completed When the flag indicating is EF, the start position of the next variable-length code is (previous start position) + (X + Y) ×
4. The variable length code decoding device according to claim 3, further comprising a look-up table which is calculated and stored in advance in all cases based on the formula of VF-EF * BW.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25082495A JP3386638B2 (en) | 1995-09-28 | 1995-09-28 | Variable length code decoding method and apparatus |
Applications Claiming Priority (1)
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0993139A true JPH0993139A (en) | 1997-04-04 |
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ID=17213584
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|---|---|
| JP (1) | JP3386638B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999029112A1 (en) * | 1997-12-01 | 1999-06-10 | Matsushita Electric Industrial Co., Ltd. | Image processor, image data processor and variable length encoder/decoder |
| JP2004179752A (en) * | 2002-11-25 | 2004-06-24 | Kawasaki Microelectronics Kk | Huffman decoder |
| US10650293B2 (en) | 2018-07-25 | 2020-05-12 | Seiko Epson Corporation | Printing apparatus, printing method, and printing system |
-
1995
- 1995-09-28 JP JP25082495A patent/JP3386638B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999029112A1 (en) * | 1997-12-01 | 1999-06-10 | Matsushita Electric Industrial Co., Ltd. | Image processor, image data processor and variable length encoder/decoder |
| US6600785B1 (en) | 1997-12-01 | 2003-07-29 | Matsushita Electric Industrial | Image processor, image data processor and variable length encoder/decoder |
| JP2004179752A (en) * | 2002-11-25 | 2004-06-24 | Kawasaki Microelectronics Kk | Huffman decoder |
| US10650293B2 (en) | 2018-07-25 | 2020-05-12 | Seiko Epson Corporation | Printing apparatus, printing method, and printing system |
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