JPH0992839A - Thin film transistor and its manufacture - Google Patents
Thin film transistor and its manufactureInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶ディスプレ
イ、イメージセンサ等の薄膜集積回路に使用される薄膜
トランジスタおよびその製造方法に関し、特に、チャネ
ル層にポリシリコン膜を用いた薄膜トランジスタおよび
その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor used in a thin film integrated circuit such as a liquid crystal display and an image sensor and a manufacturing method thereof, and more particularly to a thin film transistor using a polysilicon film as a channel layer and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】近年、液晶ディスプレイ装置は、情報化
社会においてますます重要な位置を占めてきている。同
時に液晶ディスプレイ装置の大画面化・高精細度化への
要求も高まってきている。当該分野において現行で主流
となっている技術は、表示部の薄膜トランジスタをアモ
ルファスシリコンによって形成し、その駆動回路には単
結晶シリコンのＬＳＩを用いこれをＴＡＢ方式等により
薄膜トランジスタの形成された基板に接続するものであ
る。2. Description of the Related Art In recent years, liquid crystal display devices have become more and more important in the information society. At the same time, there is an increasing demand for larger screens and higher definition of liquid crystal display devices. The current mainstream technology in this field is that the thin film transistor of the display section is made of amorphous silicon, and its drive circuit is an LSI of single crystal silicon, which is connected to the substrate on which the thin film transistor is formed by the TAB method or the like. To do.
【０００３】しかし、ポリシリコンに比較して移動度の
小さいアモルファスシリコンを用いた薄膜トランジスタ
では、液晶ディスプレイ装置を大画面で高精細に実現す
ることが困難であるため、ポリシリコンを活性層とする
薄膜トランジスタが注目されている。However, since it is difficult to realize a liquid crystal display device with high definition on a large screen in a thin film transistor using amorphous silicon, which has a lower mobility than that of polysilicon, a thin film transistor using polysilicon as an active layer. Is attracting attention.
【０００４】一方で、液晶ディスプレイにおける用途の
多用化により、薄型化・小型化に対する要求も強く、そ
の要求に答えるためアクティブマトリクス基板上に駆動
回路をも薄膜トランジスタで形成しようとする試みなさ
れている。この駆動回路用のトランジスタをアモルファ
スシリコンを用いて形成することは、動作速度や駆動能
力の面で好ましくなく、ポリシリコンで形成することが
求められる。On the other hand, with the increasing use of liquid crystal displays, there is a strong demand for thinning and miniaturization, and in order to meet the demand, it has been attempted to form a driving circuit also with a thin film transistor on an active matrix substrate. Forming the transistor for the driving circuit using amorphous silicon is not preferable in terms of operating speed and driving ability, and it is required to form the transistor using polysilicon.
【０００５】ポリシリコンの作製方法としては、減圧化
学気相成長法（ＬＰＣＶＤ法）やプラズマ化学気相成長
法（ＰＣＶＤ法）により直接ポリシリコンを成膜する方
法、ＬＰＣＶＤ法あるいはＰＣＶＤ法などによりシリコ
ンを成膜した後に、そのシリコンを良質なポリシリコン
へと改質する間接的な方法がある。As a method for producing polysilicon, a method of directly forming polysilicon by a low pressure chemical vapor deposition method (LPCVD method) or a plasma chemical vapor deposition method (PCVD method), a silicon method by an LPCVD method or a PCVD method, etc. There is an indirect method of modifying the silicon into high-quality polysilicon after forming the film.
【０００６】間接的な方法で良質なポリシリコンを得る
手法としては、通常の熱処理を用いる固相成長法、レー
ザ光を用いるレーザアニール法などが挙げられる。この
とき用いられるレーザ光としては、アルゴンレーザ、炭
酸ガスレーザなどの連続発振（ＣＷ）レーザ光やＸｅＣ
ｌ、ＫｒＦなどのエキシマレーザに代表されるパルスレ
ーザ光が挙げられる。液晶ディスプレイへの応用上これ
らのポリシリコン作製法の中では、プロセス温度の低温
化ならびにスループットの向上が見込まれるレーザアニ
ール法が有望視されている。As a method for obtaining high-quality polysilicon by an indirect method, a solid phase growth method using ordinary heat treatment, a laser annealing method using laser light, and the like can be mentioned. The laser light used at this time is continuous wave (CW) laser light such as an argon laser or a carbon dioxide gas laser or XeC laser light.
A pulsed laser beam represented by an excimer laser such as 1 or KrF can be used. Among these polysilicon fabrication methods, the laser annealing method is expected to be promising for lowering the process temperature and improving the throughput for application to liquid crystal displays.
【０００７】レーザアニール法によるポリシリコンを用
いた従来の薄膜トランジスタの構造断面図を図５（ａ）
に示す。このトランジスタは次のように製作される。FIG. 5A is a structural cross-sectional view of a conventional thin film transistor using polysilicon by the laser annealing method.
Shown in This transistor is manufactured as follows.
【０００８】まず、絶縁基板１上に例えばＰＣＶＤ法に
よりアモルファスシリコン膜を堆積し、ＣＷレーザ光や
パルスレーザ光を用いたレーザアニール法によりポリシ
リコン膜２Ｂを形成する。ポリシリコン膜２Ｂをアイラ
ンド状にパターンニングした後、その上にゲート絶縁膜
３とゲート電極形成材料層を堆積し、これらをパターニ
ングしてゲート電極４を形成する。First, an amorphous silicon film is deposited on the insulating substrate 1 by, for example, the PCVD method, and a polysilicon film 2B is formed by the laser annealing method using CW laser light or pulsed laser light. After the polysilicon film 2B is patterned into an island shape, a gate insulating film 3 and a gate electrode forming material layer are deposited thereon, and these are patterned to form a gate electrode 4.
【０００９】イオン注入法等によりポリシリコン膜２Ｂ
に選択的に不純物を導入してソース・ドレイン領域とな
るドーピング領域５−１，５−２を形成する。続いて、
層間絶縁膜６を堆積し、ソース・ドレイン領域上を露出
させるコンタクトホールを開口する。最後に、アルミニ
ウム等の金属膜を形成し、これをパターニングしてソー
ス・ドレイン領域と接触する金属配線７−１，７−２を
形成し、薄膜トランジスタの形成工程を完了する。A polysilicon film 2B is formed by an ion implantation method or the like.
Impurities are selectively introduced into the regions to form the doping regions 5-1 and 5-2 to be the source / drain regions. continue,
An interlayer insulating film 6 is deposited, and contact holes exposing the source / drain regions are opened. Finally, a metal film of aluminum or the like is formed and patterned to form metal wirings 7-1 and 7-2 which are in contact with the source / drain regions, and the thin film transistor forming process is completed.
【００１０】また、レーザアニールの際には特開平４−
３２８８７２号公報に記載のようなアモルファスシリコ
ン膜上に反射防止膜を成膜した後に何れかのレーザ光を
照射し、その反射防止膜をゲート絶縁膜として利用する
薄膜トランジスタの製造方法が検討されている。Further, in laser annealing, Japanese Patent Laid-Open No.
As described in Japanese Patent No. 328872, a method of manufacturing a thin film transistor in which an antireflection film is formed on an amorphous silicon film and then any one of the laser beams is irradiated and the antireflection film is used as a gate insulating film is under study. .
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、上述の
製造方法により形成されたレーザアニールポリシリコン
膜を用いた薄膜トランジスタは固相成長ポリシリコン膜
を用いた薄膜トランジスタに比べて電気的特性のバラツ
キが大きいという問題があった。例えばしきい値電圧の
バラツキは標準偏差で２０％以上にも達する。このよう
に電気的特性にバラツキがあると例えばこのトランジス
タでアクティブマトリクスを構成した場合には表示むら
が著しくなり、大画面・高精細のディスプレイの実現は
困難になる。However, it is said that the thin film transistor using the laser-annealed polysilicon film formed by the above-described manufacturing method has a larger variation in electrical characteristics than the thin film transistor using the solid phase growth polysilicon film. There was a problem. For example, the variation in threshold voltage reaches 20% or more in standard deviation. Such variations in electrical characteristics make display unevenness remarkable when, for example, an active matrix is composed of these transistors, and it is difficult to realize a large-screen / high-definition display.
【００１２】本発明は、この点に鑑みてなされたもので
あって、その目的とするところは、電気的特性のバラツ
キの少ない薄膜トランジスタおよびその製造方法を提供
することである。The present invention has been made in view of this point, and an object of the present invention is to provide a thin film transistor having less variation in electrical characteristics and a method for manufacturing the same.
【００１３】[0013]
【課題を解決するための手段】本発明の薄膜トランジス
タは、所定間隔で対向する一対のソース・ドレイン領域
に連結するポリシリコン膜及び前記ポリシリコン膜の前
記一対のソース・ドレイン領域で挟まれたチャネル領域
と間にゲート絶縁膜を介して結合するゲート電極でなる
層状構造が絶縁基板上に設けられた薄膜トランジスタに
おいて、前記ポリシリコン膜のチャネル領域部がその厚
さ方向に結晶粒界で２分される２層構造を有していると
いうものである。A thin film transistor according to the present invention comprises a polysilicon film connected to a pair of source / drain regions facing each other at a predetermined interval and a channel sandwiched by the pair of source / drain regions of the polysilicon film. In a thin film transistor in which a layered structure including a gate electrode coupled to a region via a gate insulating film is provided on an insulating substrate, a channel region portion of the polysilicon film is divided into two in a thickness direction by a crystal grain boundary. It has a two-layer structure.
【００１４】ここで、２つのポリシリコン層のうちゲー
ト絶縁膜側のポリシリコン層の膜平面方向の平均粒径を
絶縁基板側のポリシリコン層の膜平面方向の平均粒径よ
り大きくすることができる。Here, of the two polysilicon layers, the average grain size in the film plane direction of the polysilicon layer on the gate insulating film side may be made larger than the average grain size in the film plane direction of the polysilicon layer on the insulating substrate side. it can.
【００１５】本発明の薄膜トランジスタの製造方法は、
絶縁性基板上に非単結晶シリコン膜を堆積する工程と、
前記非単結晶シリコン膜の表面に結晶化時に核発生サイ
トとして作用させるための核発生制御処理を行なう工程
と、前記絶縁性基板の温度を前記非単結晶シリコン膜の
再結晶温度未満に維持する条件でパルスレーザ光を照射
して前記非単結晶シリコン膜の表面及び裏面の双方から
結晶粒を成長させることにより厚さ方向に結晶粒界で２
分される２層構造の第１のポリシリコン膜を形成する工
程と、前記第１のポリシリコン膜に連結し、所定間隔で
対向する一対のソース・ドレイン領域を形成する工程と
を有しているというものである。The method of manufacturing a thin film transistor of the present invention comprises:
Depositing a non-single crystal silicon film on an insulating substrate,
Performing a nucleation control process for causing the surface of the non-single crystal silicon film to act as a nucleation site during crystallization, and maintaining the temperature of the insulating substrate below a recrystallization temperature of the non-single crystal silicon film. By irradiating a pulsed laser beam under the conditions to grow crystal grains from both the front surface and the back surface of the non-single-crystal silicon film, the grain boundaries are increased in the thickness direction.
A step of forming a first polysilicon film having a divided two-layer structure and a step of forming a pair of source / drain regions connected to the first polysilicon film and facing each other at a predetermined interval. It is that there is.
【００１６】この場合、ソース・ドレイン領域は第１の
ポリシリコン膜とは別工程で形成される第２のポリシリ
コン膜で形成してもよいし、あるいは第１のポリシリコ
ン膜に選択的に不純物をドーピングしてソース・ドレイ
ン領域を形成することもできる。In this case, the source / drain regions may be formed of a second polysilicon film which is formed in a step different from that of the first polysilicon film, or may be selectively formed on the first polysilicon film. The source / drain regions can be formed by doping impurities.
【００１７】核発生制御処理として非単結晶シリコン膜
の表面にパルスレーザ光に対して透明な絶縁膜を堆積す
ることができる。この場合、透明な絶縁膜は酸化シリコ
ン膜、窒化シリコン膜又は酸化アルミニウムとすること
ができる。又、核発生制御処理として非単結晶シリコン
膜の表面近傍にシリコンなどのイオン種をドーピングす
ることができる。As a nucleation control process, an insulating film transparent to the pulsed laser beam can be deposited on the surface of the non-single crystal silicon film. In this case, the transparent insulating film can be a silicon oxide film, a silicon nitride film, or aluminum oxide. Further, as a nucleation control process, an ion species such as silicon can be doped near the surface of the non-single crystal silicon film.
【００１８】更に、ゲート絶縁膜と接触するもしくは接
触すべき側の面から厚さ方向に低くなる温度勾配を非単
結晶シリコン膜につけた状態でパルスレーザ光を照射す
ることができる。この場合、非単結晶シリコン膜に紫外
線を照射して温度勾配をつけた状態でパルスレーザ光を
照射してポリシリコン膜を形成した後に、ゲート絶縁膜
を堆積し、ゲート電極を形成することができる。Further, the pulsed laser beam can be irradiated with the non-single crystal silicon film having a temperature gradient which becomes lower in the thickness direction from the surface which is in contact with the gate insulating film or should be in contact therewith. In this case, a non-single crystal silicon film may be irradiated with ultraviolet rays and irradiated with pulsed laser light with a temperature gradient to form a polysilicon film, and then a gate insulating film may be deposited to form a gate electrode. it can.
【００１９】更に又、パルスレーザ光としては波長３０
８ｎｍのＸｅＣｌエキシマレーザを使用することができ
る。Further, the pulse laser beam has a wavelength of 30.
An 8 nm XeCl excimer laser can be used.
【００２０】チャネル層を構成するポリシリコン膜の核
発生・粒成長制御及びその結果生じる断面構造が薄膜ト
ランジスタの電気的特性のバラツキに大きな影響を持っ
ていることが見いだされた。It has been found that the nucleation / grain growth control of the polysilicon film forming the channel layer and the resulting cross-sectional structure have a great influence on the variation in the electrical characteristics of the thin film transistor.
【００２１】一般にポリシリコン薄膜は粒界、積層欠陥
などの格子欠陥を含むが、格子欠陥はキャリアのトラッ
プとして働き、電気的特性を悪化させる働きを有する。
従って薄膜トランジスタのチャネル領域中での、格子欠
陥の体積や存在形態などは特性の変動を生じさせる大き
な原因の一つである。高均一性を示すためには、格子欠
陥が局所的に凝集されることなくチャネル領域中に均一
に分散されることが要求される。Generally, a polysilicon thin film contains lattice defects such as grain boundaries and stacking faults, and the lattice defects act as carrier traps and deteriorate electrical characteristics.
Therefore, the volume and existence form of lattice defects in the channel region of the thin film transistor are one of the major causes of fluctuations in characteristics. In order to exhibit high homogeneity, it is required that the lattice defects are uniformly dispersed in the channel region without being locally aggregated.
【００２２】従来の薄膜トランジスタでは、ポリシリコ
ン膜の核発生・粒成長の制御及びその結果生じる断面構
造については格別考慮が払われてこなかったので、図５
（ｂ）のポリシリコン膜断面の拡大図に示されるよう
に、ポリシリコン膜は膜の下表面（絶縁性基板１側）か
ら核発生・粒成長した結晶粒のみから構成される。ここ
で、ポリシリコン膜の断面構造は透過型電子顕微鏡（Ｔ
ＥＭ）により観察した。このとき転位、積層欠陥などの
格子欠陥８−３は基板界面付近に局在し、図５（ｃ）の
準位密度分布図に示されるように準位の変動幅δ１は大
きい。この準位密度分布は電気的特性、特にしきい値の
変動を生じさせる。その結果、しきい値電圧の標準偏差
は２０％にも達する大きなバラツキを有していた（本明
細書においては算出された標準偏差を平均値で除した値
を標準偏差としている）。In the conventional thin film transistor, no particular consideration has been given to the control of nucleation and grain growth of the polysilicon film and the resulting sectional structure.
As shown in the enlarged view of the cross section of the polysilicon film in (b), the polysilicon film is composed only of crystal grains in which nucleation and grain growth have occurred from the lower surface of the film (on the insulating substrate 1 side). Here, the cross-sectional structure of the polysilicon film is a transmission electron microscope (T
It was observed by EM). At this time, lattice defects 8-3 such as dislocations and stacking faults are localized near the substrate interface, and the level fluctuation range δ1 is large as shown in the level density distribution chart of FIG. 5C. This level density distribution causes fluctuations in electrical characteristics, especially threshold values. As a result, the standard deviation of the threshold voltage had a large variation of as much as 20% (in this specification, the value obtained by dividing the calculated standard deviation by the average value is the standard deviation).
【００２３】本発明の薄膜トランジスタでは、チャネル
領域におけるポリシリコン膜は、膜の上表面および下表
面より核発生するよう核発生を制御し、かつ粒成長を抑
制した結果、２層構造を有している。核発生制御を行っ
たとしても粒成長抑制を施さなければ、上表面および下
表面より成長してきた結晶粒同士が融合し、従来例と同
様な１つの層から成るポリシリコン膜になってしまう。
粒成長を抑制するためには、レーザ光照射によってシリ
コン膜をアニールするとき、絶縁性基板の温度が再結晶
温度未満に維持されていることが必要であり、レーザ光
照射中に再結晶し、レーザ光照射を中止すると速かに再
結晶が進行しなくなるようにパルスレーザ光がシリコン
膜に吸収されて絶縁性基板を殆んど加熱しないように波
長，照射強度，パルス幅，繰返し周波数及び全被曝時間
を制御すればよい。２層構造をもたせることにより、格
子欠陥の膜厚方向の分布の変動幅は少なくなる。In the thin film transistor of the present invention, the polysilicon film in the channel region has a two-layer structure as a result of controlling the nucleation so as to nucleate from the upper and lower surfaces of the film and suppressing the grain growth. There is. Even if the nucleation control is performed, if the grain growth is not suppressed, the crystal grains grown from the upper surface and the lower surface are fused with each other to form a single-layer polysilicon film similar to the conventional example.
In order to suppress grain growth, when annealing a silicon film by laser light irradiation, it is necessary that the temperature of the insulating substrate be maintained below the recrystallization temperature, and recrystallization during laser light irradiation, The wavelength, irradiation intensity, pulse width, repetition frequency and total frequency should be set so that the pulsed laser light is absorbed by the silicon film and the insulating substrate is hardly heated so that recrystallization will not proceed rapidly when the laser light irradiation is stopped. The exposure time may be controlled. By having a two-layer structure, the fluctuation range of the distribution of lattice defects in the film thickness direction is reduced.
【００２４】[0024]
【発明の実施の形態】次に本発明の実施の形態について
説明する。BEST MODE FOR CARRYING OUT THE INVENTION Next, embodiments of the present invention will be described.
【００２５】図１（ａ）は本発明の薄膜トランジスタの
第１の実施の形態を示す断面図である。同図に示される
ように、ガラス基板の表面にＳｉＯ2 膜を設けた絶縁性
基板１上には、活性層となるポリシリコン膜２が形成さ
れており、その一部の領域はソース・ドレイン領域を形
成するために不純物が導入されて一対のドーピング領域
５−１，５−２になされている。FIG. 1A is a sectional view showing a first embodiment of a thin film transistor of the present invention. As shown in the figure, a polysilicon film 2 to be an active layer is formed on an insulating substrate 1 having a SiO 2 film provided on the surface of a glass substrate, and a part of the region is a source / drain region. Impurities are introduced to form a region, and a pair of doping regions 5-1 and 5-2 are formed.
【００２６】ポリシリコン膜２上には、ゲート絶縁膜３
とゲート電極４が積層されている。トランジスタ全体は
層間絶縁膜６によって覆われており、層間絶縁膜６上に
は、層間絶縁膜に開口されたコンタクトホールを介して
ドーピング領域５−１，５−２と接触する金属配線７−
１，７−２が形成されている。A gate insulating film 3 is formed on the polysilicon film 2.
And the gate electrode 4 are stacked. The entire transistor is covered with an interlayer insulating film 6, and on the interlayer insulating film 6, a metal wiring 7-that comes into contact with the doping regions 5-1 and 5-2 through a contact hole opened in the interlayer insulating film.
1, 7-2 are formed.
【００２７】このトランジスタの基本的な構造は図５
（ａ）に示した従来例と変わらないが、本実施の形態の
トランジスタのチャネル領域のポリシリコン膜では、図
１（ｂ）のＺ部拡大図および図１（ｃ）の準位密度分布
図に示されるように、膜の上表面および下表面よりそれ
ぞれ核発生・成長した結晶粒から構成される２つのポリ
シリコン層２−１，２−２（結晶粒界８−２によって区
分されている。）と、膜厚方向における格子欠陥８−３
の均質的な分布と、変動幅δ２の従来例のδ１より小さ
な準位密度分布と、を有する。The basic structure of this transistor is shown in FIG.
Although not different from the conventional example shown in (a), in the polysilicon film in the channel region of the transistor of the present embodiment, the Z portion enlarged view of FIG. 1 (b) and the level density distribution diagram of FIG. 1 (c) are shown. As shown in FIG. 2, two polysilicon layers 2-1 and 2-2 composed of crystal grains nucleated and grown from the upper surface and the lower surface of the film (divided by crystal grain boundaries 8-2 .) And lattice defects 8-3 in the film thickness direction.
And a level density distribution having a fluctuation width δ2 smaller than δ1 of the conventional example.
【００２８】次に、図１に示される薄膜トランジスタの
製造方法について、図２（ａ）〜（ｆ）を参照して説明
する。Next, a method of manufacturing the thin film transistor shown in FIG. 1 will be described with reference to FIGS.
【００２９】まず、図２（ａ）に示すように、ガラス基
板の表面に図示しないＳｉＯ2 膜を被着した絶縁性基板
１上にＬＰＣＶＤ法でＳｉＨ4 ガスにより、アモルファ
スシリコン膜９を７５ｎｍ堆積した。堆積条件として
は、Ｈ2 ガスで１０％に希釈したＳｉＨ4 ガス流量２０
０ｓｃｃｍ、圧力０．１Ｔｏｒｒ、基板温度５５０℃の
条件で４２分間堆積を行った。First, as shown in FIG. 2 (a), an amorphous silicon film 9 is deposited to a thickness of 75 nm by an LPCVD method using SiH 4 gas on an insulating substrate 1 having a SiO 2 film (not shown) on the surface of a glass substrate. did. The deposition conditions were SiH 4 gas flow rate 20 diluted with H 2 gas to 10%.
Deposition was performed for 42 minutes under the conditions of 0 sccm, a pressure of 0.1 Torr, and a substrate temperature of 550 ° C.
【００３０】次に、ＬＰＣＶＤ法でＳｉＨ4 ／Ｏ2 混合
ガス系にて、アモルファスシリコン膜９上に、透光性膜
兼ゲート絶縁膜となる酸化シリコン膜３を１００ｎｍ堆
積した。堆積条件としてはＨ2 ガスで１０％に希釈した
ＳｉＨ4 ガス流量３５ｓｃｃｍ、Ｏ2 ガス流量１４０ｓ
ｃｃｍ、圧力０．２８Ｔｏｒｒ、基板温度４００℃の条
件で６０分間堆積を行った。Next, a 100 nm thick silicon oxide film 3 serving as a light-transmitting film and a gate insulating film was deposited on the amorphous silicon film 9 by a LPH method using a SiH 4 / O 2 mixed gas system. The deposition conditions are as follows: SiH 4 gas flow rate 35 sccm diluted with H 2 gas to 10%, O 2 gas flow rate 140 s
Deposition was performed for 60 minutes under the conditions of ccm, pressure 0.28 Torr, and substrate temperature 400 ° C.
【００３１】次に、図２（ｂ）に示すように、レーザア
ニール法により波長３０８ｎｍのＸｅＣｌエキシマレー
ザにて透光性膜である酸化シリコン膜３上よりパルス幅
が１５０ｎｓｅｃのパルスレーザ光を照射し、アモルフ
ァスシリコン膜９を多結晶化して、図２（ｃ）に示した
２つの層から成るポリシリコン膜２を形成した。このと
き、アモルファスシリコン膜９は上表面においては酸化
シリコン膜３との界面を形成し、また下表面においては
絶縁性基板１との界面を形成しているが、これら界面が
双方とも核発生サイトとなって粒成長が双方の界面から
始まり、シリコン膜の中央付近で双方から結晶粒がぶつ
かって２つの層から成るポリシリコン膜２が形成された
ところでパルスレーザの照射を終る。パルスレーザ光照
射条件としては、照射強度４３０ｍＪ／ｃｍ2 であり、
この条件で１０回パルス照射（繰返し周波数１０Ｈｚ〜
５０Ｈｚ）を行った。パルスレーザ光の波長が３０８ｎ
ｍと短く主としてシリコン膜に吸収され、酸化シリコン
膜３や絶縁性基板２を殆んど直接加熱しない。パルスレ
ーザ光の照射を続けると熱伝導により全体の温度が上昇
してしまい、照射を中止してもシリコン膜の温度が再結
晶温度（シリコン融点の約１／２）以下に低下するのに
時間がかかり、結晶化が進行して結晶粒が増大してしま
い２層構造が得られなくなる。従ってそのようなことの
ないように照射するレーザ光の波長、照射強度、パルス
幅、繰返し周波数、被曝時間を調節して粒成長を抑制す
ることが肝要である。一応の目安としては、波長４００
ｎｍ未満の紫外レーザ光をパルス幅２００ｎｓ未満で照
射することができる。Next, as shown in FIG. 2 (b), a pulse laser beam having a pulse width of 150 nsec is irradiated from the silicon oxide film 3 which is a transparent film by a laser annealing method using a XeCl excimer laser having a wavelength of 308 nm. Then, the amorphous silicon film 9 was polycrystallized to form the polysilicon film 2 including the two layers shown in FIG. At this time, the amorphous silicon film 9 forms an interface with the silicon oxide film 3 on the upper surface and an interface with the insulating substrate 1 on the lower surface. Both of these interfaces are nucleation sites. Then, grain growth starts from both interfaces, and when a polysilicon film 2 composed of two layers is formed in the vicinity of the center of the silicon film due to collision of crystal grains from both sides, pulse laser irradiation is terminated. The pulsed laser light irradiation condition is an irradiation intensity of 430 mJ / cm 2 ,
Pulse irradiation 10 times (repetition frequency 10 Hz-
50 Hz). The wavelength of the pulsed laser light is 308n
m is short and is mainly absorbed by the silicon film, and the silicon oxide film 3 and the insulating substrate 2 are hardly directly heated. If the irradiation of the pulsed laser light is continued, the whole temperature will rise due to heat conduction, and even if the irradiation is stopped, it takes time for the temperature of the silicon film to fall below the recrystallization temperature (about 1/2 of the melting point of silicon). Therefore, the crystallization proceeds, the crystal grains increase, and the two-layer structure cannot be obtained. Therefore, it is important to suppress the grain growth by adjusting the wavelength of the laser light, the irradiation intensity, the pulse width, the repetition frequency, and the exposure time so that such a phenomenon does not occur. As a rough guide, wavelength 400
Ultraviolet laser light having a wavelength of less than nm can be applied with a pulse width of less than 200 ns.
【００３２】透光性膜である酸化シリコン膜３は、パル
スレーザ照射後はゲート絶縁膜として使用するため残し
ておく。次に、酸化シリコン膜３，ポリシリコン膜９を
図２（ｄ）に示すように、例えば長方形状にパターニン
グし、次に、スパッタ法によりアルミニウム膜を堆積
し、図２（ｅ）を示すように、これをレジスト膜１０を
マスクにしてパターニングしてゲート電極４を形成し
た。次に、イオンドーピング法によりポリシリコン膜２
に選択的に燐イオン（Ｐ+ ）を導入して、図２（ｆ）に
示すように、ソース・ドレイン領域となるドーピング領
域５−１，５−２を形成した。続いて、スパッタ法によ
り層間絶縁膜として酸化シリコン膜を５００ｎｍ堆積
し、ソース・ドレイン領域上にコンタクトホールを開孔
した。最後に、スパッタ法によりＡｌ膜を堆積しこれを
パターニングしてソース・ドレイン領域と接触する金属
配線を形成し、図１に示す薄膜トランジスタを製作し
た。The silicon oxide film 3, which is a translucent film, is left as it is to be used as a gate insulating film after the pulse laser irradiation. Next, the silicon oxide film 3 and the polysilicon film 9 are patterned into, for example, a rectangular shape as shown in FIG. 2D, and then an aluminum film is deposited by a sputtering method, as shown in FIG. Then, this was patterned using the resist film 10 as a mask to form the gate electrode 4. Next, the polysilicon film 2 is formed by the ion doping method.
Then, phosphorus ions (P + ) were selectively introduced into the substrate to form doping regions 5-1 and 5-2 to be source / drain regions, as shown in FIG. Then, a silicon oxide film was deposited to a thickness of 500 nm as an interlayer insulating film by a sputtering method, and contact holes were opened on the source / drain regions. Finally, an Al film was deposited by a sputtering method and patterned to form a metal wiring that contacts the source / drain regions, to manufacture the thin film transistor shown in FIG.
【００３３】このように形成された薄膜トランジスタの
移動度としきい値電圧の標準偏差は４％と、従来例に対
し大幅に縮小されていた。The standard deviation of the mobility and the threshold voltage of the thin film transistor thus formed was 4%, which was much smaller than that of the conventional example.
【００３４】このことは、酸化シリコン膜上からのパル
スレーザアニールによりポリシリコン膜が２つの層から
構成されたためと考えらえる。It can be considered that this is because the polysilicon film was composed of two layers by the pulse laser annealing on the silicon oxide film.
【００３５】なお、第１の実施の形態では、ゲート絶縁
膜と兼用した透光性膜（酸化シリコン膜）を介してエキ
シマレーザを照射する例について説明したが、ゲート絶
縁膜と兼用することなしに、窒化シリコン、酸化アルミ
ニウムなどの他の透光性膜を用いてポリシリコン膜を形
成し、その後透光性膜を除去して新たに成膜したゲート
絶縁膜上にゲート電極を形成しても同様の効果が得られ
た。In the first embodiment, the example of irradiating the excimer laser through the translucent film (silicon oxide film) that also serves as the gate insulating film has been described, but it does not also serve as the gate insulating film. Then, a polysilicon film is formed using another transparent film such as silicon nitride or aluminum oxide, and then the transparent film is removed, and a gate electrode is formed on the newly formed gate insulating film. Also obtained the same effect.
【００３６】次に、図３（ａ）〜（ｇ）を参照して本発
明の第２の実施の形態の製造方法について説明する。図
３（ａ）に示すように絶縁性基板１上にＳｉＨ4 ガスを
用いたＬＰＣＶＤ法により、アモルファスシリコン膜９
を７５ｎｍ堆積した。堆積条件は第１の実施例と同様で
ある。Next, a manufacturing method according to the second embodiment of the present invention will be described with reference to FIGS. As shown in FIG. 3A, the amorphous silicon film 9 is formed on the insulating substrate 1 by the LPCVD method using SiH 4 gas.
Was deposited to 75 nm. The deposition conditions are the same as in the first embodiment.
【００３７】次に、イオンドーピング法によりＳｉＨ4
ガスにより生成されたシリコンイオンのアモルファスシ
リコン膜９の表面近傍へのドーピングを行ない、図３
（ｂ）に示すようにイオンドーピング層１１を形成し
た。イオンドーピングの条件としては、加速電圧２５ｋ
ｅＶ、イオンドーズ量５×１０12個／ｃｍ2 であった。Next, SiH 4 is formed by an ion doping method.
The silicon ions generated by the gas are doped in the vicinity of the surface of the amorphous silicon film 9, and the result shown in FIG.
The ion doping layer 11 was formed as shown in FIG. The ion doping condition is an acceleration voltage of 25 k.
The eV and ion dose amount were 5 × 10 12 pieces / cm 2 .
【００３８】次に、図３（ｃ）に示すように、レーザア
ニール法によりＸｅＣｌエキシマレーザにて表面近傍に
シリコンイオンをドーピングされたアモルファスシリコ
ン膜９にパルスレーザ光を照射することにより、図３
（ｄ）に示した２層構造を有するポリシリコン膜２Ａを
形成した。パルスレーザ照射条件としては、第１の実施
の形態同時に、照射強度４３０ｍＪ／ｃｍ2 であり、こ
の条件で１０回のパルス照射を行った。Next, as shown in FIG. 3C, the amorphous silicon film 9 doped with silicon ions in the vicinity of the surface is irradiated with a pulse laser beam by a XeCl excimer laser by a laser annealing method, so that FIG.
A polysilicon film 2A having a two-layer structure shown in (d) was formed. As the pulse laser irradiation conditions, the irradiation intensity was 430 mJ / cm 2 at the same time as the first embodiment, and pulse irradiation was performed 10 times under these conditions.
【００３９】このとき、アモルファスシリコン膜は上表
面においてはドーピングされたシリコンイオンが、また
下表面においては絶縁性基板１との界面が核発生サイト
となり、前述した粒成長が抑制されたパルスレーザアニ
ールにより２つの層から成るポリシリコン膜２Ａ（図１
の２にほぼ同じ）が形成される。At this time, in the amorphous silicon film, the pulsed laser annealing in which the doped silicon ions are formed on the upper surface and the interface with the insulating substrate 1 is the nucleation site on the lower surface to suppress the grain growth described above. The polysilicon film 2A composed of two layers (see FIG.
2) is formed.
【００４０】次にＬＰＣＶＤ法によりＳｉＨ4 ／Ｏ2 混
合ガス系にて、ポリシリコン膜２Ａ上に、ゲート絶縁膜
として酸化シリコン膜１２（図３（ｅ））を１００ｎｍ
堆積した。堆積条件としてはＨ2 ガスで１０％に希釈さ
れたＳｉＨ4 ガス流量３５ｓｃｃｍ、Ｏ2 １４０ｓｃｃ
ｍ、圧力０．２８Ｔｏｒｒ、基板温度４００℃の条件で
６０分間堆積を行った。Next, a 100 nm thick silicon oxide film 12 (FIG. 3 (e)) is formed as a gate insulating film on the polysilicon film 2A in a SiH 4 / O 2 mixed gas system by the LPCVD method.
Deposited. The deposition conditions are as follows: SiH 4 gas diluted to 10% with H 2 gas, flow rate 35 sccm, O 2 140 sccc
Deposition was performed for 60 minutes under the conditions of m, pressure 0.28 Torr, and substrate temperature 400 ° C.
【００４１】続いて、第１の実施の形態の場合と同様の
方法により、パターニングし、図３（ｆ）と示すよう
に、ゲート電極４を形成し、図３（ｇ）に示すように、
ドーピング領域５−１，５−２を形成し層間絶縁膜、金
属配線を形成して薄膜トランジスタの製作が完了する。Then, patterning is performed by a method similar to that of the first embodiment to form a gate electrode 4 as shown in FIG. 3 (f), and as shown in FIG. 3 (g).
The doping regions 5-1 and 5-2 are formed, the interlayer insulating film and the metal wiring are formed, and the fabrication of the thin film transistor is completed.
【００４２】本実施の形態により形成された薄膜トラン
ジスタの移動度としきい値電圧の標準偏差は５％と、従
来例に対し大幅に縮小されていた。The standard deviation of the mobility and the threshold voltage of the thin film transistor formed according to this embodiment is 5%, which is much smaller than that of the conventional example.
【００４３】このことは、アモルファスシリコン膜の表
面近傍へのイオンドーピングにより核発生制御処理がな
されているためポリシリコン膜が２つの層から構成され
たためと考えられる。It is considered that this is because the polysilicon film is composed of two layers because the nucleation control process is performed by ion doping near the surface of the amorphous silicon film.
【００４４】なお、イオンドーピングのイオン種として
シリコンイオンを用いる場合について説明したが、これ
に代えゲルマニウム、硼素、燐などのイオン種を用いて
も同様の効果が得られた。パルスレーザ光の照射時に粒
成長を抑えることは第１の実施の形態で述べたとうりで
ある。Although the case where silicon ions are used as the ion species for ion doping has been described, the same effect can be obtained by using ion species such as germanium, boron and phosphorus instead. The suppression of grain growth during irradiation with pulsed laser light is as described in the first embodiment.
【００４５】次に本発明の第３の実施の形態について説
明する。第１の実施の形態と全く同様にして絶縁性基板
上にＳｉＨ4 ガスを用いたＬＰＣＶＤ法により、アモル
ファスシリコンを７５ｎｍ堆積し、ＬＰＣＶＤ法でＳｉ
Ｈ4 ／Ｏ2 混合ガス系にて、アモルファスシリコン膜上
に、透光性膜兼ゲート絶縁膜となる酸化シリコン膜３を
１００ｎｍ堆積した。Next, a third embodiment of the present invention will be described. Amorphous silicon is deposited to a thickness of 75 nm on the insulating substrate by LPCVD using SiH 4 gas in exactly the same manner as in the first embodiment, and Si is deposited by LPCVD.
A 100 nm thick silicon oxide film 3 serving as a light-transmitting film and a gate insulating film was deposited on the amorphous silicon film using a H 4 / O 2 mixed gas system.
【００４６】次に、図４に示すように、紫外線ランプ１
３（２ｋＷの超高圧水銀ランプ）により透光性膜である
酸化シリコン膜３上よりアモルファスシリコン膜９の表
面層をアニールする。その結果、アモルファスシリコン
膜９の膜中にはアニールされている表面から基板界面に
向かう膜厚方向いおいて、温度が低くなる負の温度勾配
が発生する。Next, as shown in FIG. 4, the ultraviolet lamp 1
3 (2 kW ultra-high pressure mercury lamp) is used to anneal the surface layer of the amorphous silicon film 9 from above the silicon oxide film 3 which is a translucent film. As a result, in the film of the amorphous silicon film 9, a negative temperature gradient in which the temperature becomes low occurs in the film thickness direction from the annealed surface to the substrate interface.
【００４７】次に、アモルファスシリコン膜９の膜中に
温度勾配が発生している状態のもとで（紫外線ランプを
照射し続けながら）、レーザアニール法によりＸｅＣｌ
エキシマレーザにて透光性膜である酸化シリコン膜３上
よりパルスレーザ光を照射し、アモルファスシリコン膜
を多結晶化して、２つの層から成るポリシリコン膜を形
成した。パルスレーザ照射条件は第１の実施の形態と同
様である。Next, under a state where a temperature gradient is generated in the amorphous silicon film 9 (while continuing irradiation with an ultraviolet lamp), XeCl is formed by a laser annealing method.
The amorphous silicon film was polycrystallized by irradiating a pulsed laser beam on the silicon oxide film 3 which is a translucent film with an excimer laser to form a polysilicon film composed of two layers. The pulse laser irradiation conditions are the same as in the first embodiment.
【００４８】この条件で形成した２つの層から成るポリ
シリコン膜の透光膜界面側の上部ポリシリコン層（図１
の２−２に対応）膜平面方向の平均粒径と、基板界面側
の下部ポリシリコン層（図１の２−１に対応）の膜平面
方向の平均粒径との比は２．１であった。ここで上部ポ
リシリコン層の膜平面方向の平均粒径と下部ポリシリコ
ン層の膜平面方向の平均粒径との比はＴＥＭにより観察
された。The upper polysilicon layer on the side of the transparent film interface of the polysilicon film composed of two layers formed under these conditions (see FIG. 1).
The ratio of the average grain size in the film plane direction to the average grain size in the film plane direction of the lower polysilicon layer (corresponding to 2-1 in FIG. 1) on the substrate interface side is 2.1. there were. Here, the ratio of the average grain size in the film plane direction of the upper polysilicon layer and the average grain size in the film plane direction of the lower polysilicon layer was observed by TEM.
【００４９】これに対して、比較用として形成した、第
１の実施の形態に見られるランプアニール工程を行うこ
となくパルスレーザを照射して形成した２つの層から成
るポリシリコン膜の、上部ポリシリコン層の膜平面方向
の平均粒径と基板界面側の下部ポリシリコン層の膜平面
方向の平均粒径との比は０．９６であった。On the other hand, the upper polysilicon layer of the polysilicon film formed of two layers, which is formed for comparison and is formed by irradiating the pulsed laser without performing the lamp annealing step shown in the first embodiment. The ratio of the average grain size in the film plane direction of the silicon layer to the average grain size in the film plane direction of the lower polysilicon layer on the substrate interface side was 0.96.
【００５０】続いて、第１の実施の形態の場合と同様の
方法により、ゲート電極、ドーピング領域、層間絶縁
膜、金属配線を形成して第３の実施の形態による薄膜ト
ランジスタの製作が完了する。Subsequently, the gate electrode, the doping region, the interlayer insulating film, and the metal wiring are formed by the same method as in the first embodiment, and the fabrication of the thin film transistor according to the third embodiment is completed.
【００５１】本実施の形態により形成された薄膜トラン
ジスタと、比較例として形成した、ランプアニール工程
を行わずに形成した薄膜トランジスタとの電気的特性測
定の比較では、本実施の形態のものにおいて、均一性が
損なわれることなく移動度は１．７倍に向上した。A comparison of the electrical characteristics of the thin film transistor formed according to the present embodiment and the thin film transistor formed as a comparative example without performing the lamp annealing step shows that the thin film transistor according to the present embodiment is uniform. Mobility was improved 1.7 times without being damaged.
【００５２】このことは、後にゲート絶縁膜界面となる
アモルファスシリコン膜の膜平面より基板界面側の膜平
面に向かい負の温度勾配を設けた状態でパルスレーザア
ニールをすることにより、ポリシリコン膜の２つのポリ
シリコン層の内、ゲート絶縁膜界面側のポリシリコン層
の膜平面方向の粒径が、残りのポリシリコン層の膜平面
方向の粒径よりも大きくなったためと考えられる。This is because pulse laser annealing is performed in a state in which a negative temperature gradient is provided toward the film plane on the substrate interface side from the film plane of the amorphous silicon film which will later become the interface of the gate insulating film, whereby the polysilicon film It is considered that the grain size in the film plane direction of the polysilicon layer on the gate insulating film interface side of the two polysilicon layers was larger than the grain size in the film plane direction of the remaining polysilicon layers.
【００５３】なお、第３の実施の形態では、ゲート絶縁
膜と兼用した透光性膜（酸化シリコン膜）を介してエキ
シマレーザ光を照射する例について説明したが、ゲート
絶縁膜と兼用することなしに、窒化シリコン、酸化アル
ミニウムなどの他の透光性膜を用いてポリシリコン膜を
形成し、その後透光性膜を除去して新たに成膜したゲー
ト絶縁膜上にゲート電極を形成しても同様の効果が得ら
れた。また、温度勾配を発生させる方法として紫外線ラ
ンプを用いたランプアニール法について説明したが、こ
れに代え、赤外線イメージ炉を用いたアニール法、通常
の抵抗式ヒーターの接触加熱による方法で温度勾配を発
生させても同様の効果が得られた。In the third embodiment, the example of irradiating the excimer laser beam through the transparent film (silicon oxide film) that also serves as the gate insulating film has been described, but it may also serve as the gate insulating film. However, a polysilicon film is formed by using another translucent film such as silicon nitride or aluminum oxide, and then the translucent film is removed and a gate electrode is formed on the newly formed gate insulating film. However, the same effect was obtained. Also, the lamp annealing method using an ultraviolet lamp was explained as a method of generating a temperature gradient, but instead of this, an annealing method using an infrared image furnace or a method of contact heating of a normal resistance type heater is used to generate a temperature gradient. Even if it did, the same effect was obtained.
【００５４】以上の説明では、レーザアニールを施す初
期材料としてアモルファスシリコン膜を用いていたが、
初期材料として他に微結晶シリコン、ポリシリコンなど
の非単結晶シリコン膜を用いても同様の効果が得られ
た。また、ゲート絶縁膜として酸化シリコン膜に代え窒
化シリコン膜、酸窒化シリコン膜など他の絶縁膜を用い
ても同様の効果が得られた。In the above description, the amorphous silicon film was used as the initial material for laser annealing.
Similar effects were obtained even when a non-single-crystal silicon film such as microcrystalline silicon or polysilicon was used as the initial material. Further, the same effect was obtained by using another insulating film such as a silicon nitride film or a silicon oxynitride film instead of the silicon oxide film as the gate insulating film.
【００５５】また、チャネル領域を構成するポリシリコ
ン膜とソース・ドレイン領域を構成するポリシリコン膜
を同一工程により形成していたが、この方法に代え、そ
れぞれを別工程により形成することができる。Although the polysilicon film forming the channel region and the polysilicon film forming the source / drain regions are formed in the same step, instead of this method, they can be formed in different steps.
【００５６】この場合、少なくともチャネル領域となる
部分のポリシリコン膜については本発明に従って、２つ
の層から構成されていなければならない。In this case, at least the portion of the polysilicon film to be the channel region must be composed of two layers according to the present invention.
【００５７】[0057]
【発明の効果】以上説明したように、本発明によれば、
薄膜トランジスタのチャネル領域のポリシリコン膜を結
晶粒界で２分された２層構造にすることができ、格子欠
陥は基板界面に局在することなく膜厚方向に均質的に分
布し、準位密度分布の変動幅は小さくなり、その結果、
移動度、しきい値電圧等の電気的特性の素子間のバラツ
キは標準偏差で５％以下と小さくなる。従って、本発明
による薄膜トランジスタを液晶ディスプレイ装置に適用
した場合には、表示むらを抑制することができ、また、
大表示画面を高精細度が実現できるようになる。As described above, according to the present invention,
The polysilicon film in the channel region of the thin film transistor can have a two-layer structure divided into two crystal grain boundaries, and the lattice defects are not localized at the substrate interface but are uniformly distributed in the film thickness direction, and the level density is The fluctuation range of the distribution becomes smaller, and as a result,
Variations in electrical characteristics such as mobility and threshold voltage among elements are as small as 5% or less in standard deviation. Therefore, when the thin film transistor according to the present invention is applied to a liquid crystal display device, display unevenness can be suppressed, and
High definition can be realized on a large display screen.
【図１】本発明の第１の実施の形態の薄膜トランジスタ
を示す断面図（図１（ａ）），図１（ａ）のＺ部拡大図
（図１（ｂ））及び準位密度のＡ−Ａ線に沿った膜厚方
向の分布を概略的に示すグラフである。FIG. 1 is a cross-sectional view (FIG. 1A) showing a thin film transistor according to a first embodiment of the present invention, an enlarged view of a Z portion of FIG. 1A (FIG. 1B), and a level density A. It is a graph which shows roughly the distribution of the film thickness direction along an A line.
【図２】第１の実施の形態の製造方法について説明する
ための（ａ）〜（ｆ）に分図して示す工程順断面図であ
る。2A to 2F are cross-sectional views in order of the steps, which are divided into (a) to (f) for describing the manufacturing method according to the first embodiment.
【図３】本発明の第２の実施の形態について説明するた
めの（ａ）〜（ｇ）に分図して示す工程順断面図であ
る。FIGS. 3A to 3G are sectional views in order of the processes, which are divided into FIGS. 3A to 3G for describing a second embodiment of the present invention. FIGS.
【図４】本発明の第３の実施の形態について説明するた
めの断面図である。FIG. 4 is a cross-sectional view for explaining a third embodiment of the present invention.
【図５】従来の薄膜トランジスタを示す断面図（図５
（ａ）），図５（ａ）のＺ部拡大図（図５（ｂ））及び
Ａ−Ａ線に沿った膜厚方向の準位密度の分布を示すグラ
フ（図５（ｃ））である。FIG. 5 is a cross-sectional view showing a conventional thin film transistor (see FIG.
(A)), an enlarged view of the Z portion of FIG. 5 (a) (FIG. 5 (b)) and a graph showing the distribution of level densities in the film thickness direction along the line AA (FIG. 5 (c)). is there.
１ 絶縁性基板 ２，２Ａ，２Ｂ ポリシリコン膜 ２−１ 下層のポリシリコン膜 ２−２ 上層のポリシリコン膜 ３ 酸化シリコン膜 ４ ゲート電極 ５−１，５−２ ドーピング領域（ソース・ドレイン
領域 ６ 層間絶縁膜 ７−１，７−２ 金属配線（ソース・ドレイン電極） ８−１ 結晶粒界 ８−２ ２層に区分する結晶粒界 ８−３ 格子結晶 ９ アモルファスシリコン膜 １０ レジスト膜 １１ イオンドーピング層 １２ ゲート絶縁膜 １３ 紫外線ランプ δ１，δ２ 変動幅1 Insulating Substrate 2, 2A, 2B Polysilicon Film 2-1 Lower Polysilicon Film 2-2 Upper Polysilicon Film 3 Silicon Oxide Film 4 Gate Electrode 5-1 and 5-2 Doping Region (Source / Drain Region 6 Interlayer insulating film 7-1, 7-2 Metal wiring (source / drain electrode) 8-1 Crystal grain boundary 8-2 Crystal grain boundary dividing into two layers 8-3 Lattice crystal 9 Amorphous silicon film 10 Resist film 11 Ion doping Layer 12 Gate insulating film 13 Ultraviolet lamp δ1, δ2 Variation range
Claims (12)
イン領域に連結するポリシリコン膜及び前記ポリシリコ
ン膜の前記一対のソース・ドレイン領域で挟まれたチャ
ネル領域と間にゲート絶縁膜を介して結合するゲート電
極でなる層状構造が絶縁基板上に設けられた薄膜トラン
ジスタにおいて、前記ポリシリコン膜のチャネル領域部
がその厚さ方向に結晶粒界で２分される２層構造を有し
ていることを特徴とする薄膜トランジスタ。1. A gate insulating film is interposed between a polysilicon film connected to a pair of source / drain regions facing each other at a predetermined interval and a channel region sandwiched by the pair of source / drain regions of the polysilicon film. In a thin film transistor in which a layered structure composed of coupled gate electrodes is provided on an insulating substrate, the channel region of the polysilicon film has a two-layer structure divided into two crystal grain boundaries in the thickness direction. Is a thin film transistor.
膜側のポリシリコン層の膜平面方向の平均粒径が絶縁基
板側のポリシリコン膜の膜平面方向の平均粒径より大き
い請求項１記載の薄膜トランジスタ。2. The average grain size in the film plane direction of the polysilicon layer on the gate insulating film side of the two polysilicon layers is larger than the average grain size in the film plane direction of the polysilicon film on the insulating substrate side. Thin film transistor.
積する工程と、前記非単結晶シリコン膜の表面に結晶化
時に核発生サイトとして作用させるための核発生制御処
理を行なう工程と、前記絶縁性基板の温度を前記非単結
晶シリコン膜の再結晶温度未満に維持する条件でパルス
レーザ光を照射して前記非単結晶シリコン膜の表面及び
裏面の双方から結晶粒を成長させることにより厚さ方向
に結晶粒界で２分される２層構造の第１のポリシリコン
膜を形成する工程と、前記第１のポリシリコン膜に連結
し、所定間隔で対向する一対のソース・ドレイン領域を
形成する工程とを有していることを特徴とする薄膜トラ
ンジスタの製造方法。3. A step of depositing a non-single crystal silicon film on an insulating substrate, and a step of performing a nucleation control process for acting on the surface of the non-single crystal silicon film as a nucleation site during crystallization, By irradiating a pulsed laser beam under the condition of maintaining the temperature of the insulating substrate below the recrystallization temperature of the non-single crystal silicon film to grow crystal grains from both the front surface and the back surface of the non-single crystal silicon film. A step of forming a first polysilicon film having a two-layer structure divided into two crystal grain boundaries in the thickness direction, and a pair of source / drain regions connected to the first polysilicon film and facing each other at predetermined intervals And a step of forming a thin film transistor.
コン膜とは別工程で形成される第２のポリシリコン膜で
なる請求項３記載の薄膜トランジスタの製造方法。4. The method of manufacturing a thin film transistor according to claim 3, wherein the source / drain regions are formed of a second polysilicon film formed in a step different from that of the first polysilicon film.
をドーピングしてソース・ドレイン領域を形成する請求
項３記載の薄膜トランジスタの製造方法。5. The method of manufacturing a thin film transistor according to claim 3, wherein the source / drain regions are formed by selectively doping impurities into the first polysilicon film.
表面にパルスレーザ光に対して透明な絶縁膜を堆積する
ことである請求項３、４又は５記載の薄膜トランジスタ
の製造方法。6. The method of manufacturing a thin film transistor according to claim 3, 4 or 5, wherein the nucleation control process is to deposit an insulating film transparent to the pulsed laser beam on the surface of the non-single crystal silicon film.
リコン膜又は酸化アルミニウムである請求項６記載の薄
膜トランジスタの製造方法。7. The method of manufacturing a thin film transistor according to claim 6, wherein the transparent insulating film is a silicon oxide film, a silicon nitride film or aluminum oxide.
表面近傍にイオン種をドーピングすることである請求項
６記載の薄膜トランジスタの製造方法。8. The method of manufacturing a thin film transistor according to claim 6, wherein the nucleation control process is doping an ion species near the surface of the non-single crystal silicon film.
８記載の薄膜トランジスタの製造方法。9. The method of manufacturing a thin film transistor according to claim 8, wherein the ion species is silicon ion.
すべき側の面から厚さ方向に低くなる温度勾配を非単結
晶シリコン膜につけた状態でパルスレーザ光を照射する
請求項３，４，５，６，７，８又は９記載の薄膜トラン
ジスタの製造方法。10. The non-single-crystal silicon film is irradiated with pulsed laser light in a state in which a temperature gradient that decreases in the thickness direction from the surface that is in contact with the gate insulating film or should be in contact with the gate insulating film is applied. A method for manufacturing a thin film transistor according to claim 6, 6, 7, 8 or 9.
て温度勾配をつけた状態でパルスレーザ光を照射してポ
リシリコン膜を形成した後に、ゲート絶縁膜を堆積し、
ゲート電極を形成する請求項３，４，５，６，７，８又
は９記載の薄膜トランジスタの製造方法。11. A gate insulating film is deposited after irradiating a non-single crystal silicon film with ultraviolet rays to form a polysilicon film by irradiating with pulse laser light with a temperature gradient.
The method for manufacturing a thin film transistor according to claim 3, 4, 5, 6, 7, 8 or 9, wherein a gate electrode is formed.
ーザのパルスレーザ光を使用する請求項３乃至１１項記
載の薄膜トランジスタの製造方法。12. The method of manufacturing a thin film transistor according to claim 3, wherein pulsed laser light of a XeCl excimer laser having a wavelength of 308 nm is used.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250604A JP2809152B2 (en) | 1995-09-28 | 1995-09-28 | Method for manufacturing thin film transistor |
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|---|---|---|---|
| JP7250604A JP2809152B2 (en) | 1995-09-28 | 1995-09-28 | Method for manufacturing thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992839A true JPH0992839A (en) | 1997-04-04 |
| JP2809152B2 JP2809152B2 (en) | 1998-10-08 |
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| JP (1) | JP2809152B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004066372A1 (en) * | 2003-01-20 | 2004-08-05 | Sharp Kabushiki Kaisha | Crystallized semiconductor device, method for producing same and crystallization apparatus |
| US6815269B2 (en) | 2002-05-08 | 2004-11-09 | Nec Lcd Technologies, Ltd. | Thin-film transistor and method for manufacturing the same |
| KR100488958B1 (en) * | 2002-03-08 | 2005-05-11 | 비오이 하이디스 테크놀로지 주식회사 | METHOD OF MANUFACTURE POLYCRYSTALLINE Si TFT |
| JP2006115484A (en) * | 2004-09-17 | 2006-04-27 | Nec Corp | Semiconductor device, circuit, display device using them, and driving method of them |
| JP2008047872A (en) * | 2006-08-11 | 2008-02-28 | Toppoly Optoelectronics Corp | Image display system including thin film transistor device and its fabrication process |
| US8681084B2 (en) | 2004-09-17 | 2014-03-25 | Gold Charm Limited | Semiconductor device, method for driving same, display device using same and personal digital assistant |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146436A (en) * | 1986-12-10 | 1988-06-18 | Ricoh Co Ltd | Manufacture of thin film transistor |
-
1995
- 1995-09-28 JP JP7250604A patent/JP2809152B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146436A (en) * | 1986-12-10 | 1988-06-18 | Ricoh Co Ltd | Manufacture of thin film transistor |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100488958B1 (en) * | 2002-03-08 | 2005-05-11 | 비오이 하이디스 테크놀로지 주식회사 | METHOD OF MANUFACTURE POLYCRYSTALLINE Si TFT |
| US6815269B2 (en) | 2002-05-08 | 2004-11-09 | Nec Lcd Technologies, Ltd. | Thin-film transistor and method for manufacturing the same |
| WO2004066372A1 (en) * | 2003-01-20 | 2004-08-05 | Sharp Kabushiki Kaisha | Crystallized semiconductor device, method for producing same and crystallization apparatus |
| JP2006115484A (en) * | 2004-09-17 | 2006-04-27 | Nec Corp | Semiconductor device, circuit, display device using them, and driving method of them |
| US8681084B2 (en) | 2004-09-17 | 2014-03-25 | Gold Charm Limited | Semiconductor device, method for driving same, display device using same and personal digital assistant |
| JP2008047872A (en) * | 2006-08-11 | 2008-02-28 | Toppoly Optoelectronics Corp | Image display system including thin film transistor device and its fabrication process |
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| Publication number | Publication date |
|---|---|
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