JPH0990900A - Control method for plasma display panel driving circuit - Google Patents
Control method for plasma display panel driving circuitInfo
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- JPH0990900A JPH0990900A JP7273444A JP27344495A JPH0990900A JP H0990900 A JPH0990900 A JP H0990900A JP 7273444 A JP7273444 A JP 7273444A JP 27344495 A JP27344495 A JP 27344495A JP H0990900 A JPH0990900 A JP H0990900A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、プラズマディスプ
レイパネル駆動回路の制御方法に関し、特に、交流放電
メモリ型のプラズマディスプレイパネル駆動回路の制御
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for controlling a plasma display panel drive circuit, and more particularly to a method for controlling an AC discharge memory type plasma display panel drive circuit.
【０００２】[0002]
【従来の技術】一般に、プラズマディスプレイパネル
（以下、ＰＤＰとも略称する）は、薄型構造でちらつき
がないこと、表示コントラスト比が大きいこと、比較的
に大画面が可能であること、応答速度が速いこと、自発
光型のため蛍光体の利用により多色発光も可能であるこ
となど、数多くの特長を有している。このため、近年、
コンピュータ関連の表示装置の分野及びカラー画像表示
の分野等において、広く利用されるようになりつつあ
る。2. Description of the Related Art Generally, a plasma display panel (hereinafter abbreviated as PDP) has a thin structure, no flicker, a large display contrast ratio, a relatively large screen, and a fast response speed. In addition, since it is a self-luminous type, it has a number of advantages such as being capable of multicolor light emission by using a phosphor. Therefore, in recent years,
It is becoming widely used in the fields of computer-related display devices and color image displays.
【０００３】ＰＤＰには、その動作方式により、電極が
誘電体で被覆されて交流放電の状態で動作させる交流放
電型と、電極が放電空間に露出して直流放電の状態で動
作させる直流放電型とがある。更に、交流放電型には、
駆動方式として放電セルのメモリ機能を利用するメモリ
動作型と、これを利用しないリフレッシュ動作型とがあ
る。ＰＤＰの輝度は、放電回数即ちパルス電圧の繰返し
数に比例する。リフレッシュ型は、表示容量が大きくな
ると輝度が低下するため、主として小表示容量のＰＤＰ
に使用される。The PDP has an AC discharge type in which an electrode is covered with a dielectric material to operate in an AC discharge state and a DC discharge type in which the electrode is exposed to a discharge space to operate in a DC discharge state, depending on its operation method. There is. Furthermore, in the AC discharge type,
As a driving method, there are a memory operation type that uses the memory function of the discharge cell and a refresh operation type that does not use the memory function. The brightness of the PDP is proportional to the number of discharges, that is, the number of repetitions of the pulse voltage. Since the refresh type decreases the brightness as the display capacity increases, the PDP having a small display capacity is mainly used.
Used for
【０００４】図８は、一般的な交流放電メモリ型カラー
ＰＤＰの表示セルの構成を例示する断面図である。ＰＤ
Ｐは、背面及び前面に夫々配設されるガラス製の第１の
絶縁基板１及び第２の絶縁基板２を有する。第２の絶縁
基板２上には、透明な走査電極３及び維持電極４と、電
極抵抗値を小さくするために走査電極３及び維持電極４
に重なるように配置されるトレース電極５、６とが形成
される。第１の絶縁基板１上には、走査電極３及び維持
電極４と直交方向に且つ対向して配置されるデータ電極
７が形成される。第２の絶縁基板２上には、走査電極３
及び維持電極４を覆って誘電体１２が形成され、更にそ
の上には、誘電体１２を放電から保護する酸化マグネシ
ウム等から成る保護層１３が形成される。第１の絶縁基
板１上には、データ電極７を覆う誘電体１４が形成さ
れ、更にその上には、放電ガスの放電により発生する紫
外線を可視光１０に変換する蛍光体１１が塗布される。FIG. 8 is a sectional view illustrating the structure of a display cell of a general AC discharge memory type color PDP. PD
P has a first insulating substrate 1 and a second insulating substrate 2 made of glass, which are arranged on the back surface and the front surface, respectively. The transparent scan electrode 3 and the sustain electrode 4 are formed on the second insulating substrate 2, and the scan electrode 3 and the sustain electrode 4 are formed to reduce the electrode resistance value.
And trace electrodes 5 and 6 are formed so as to overlap with. Data electrodes 7 are formed on the first insulating substrate 1 in a direction orthogonal to the scan electrodes 3 and the sustain electrodes 4 and opposite to each other. On the second insulating substrate 2, the scan electrodes 3
Further, the dielectric 12 is formed so as to cover the sustain electrodes 4, and the protective layer 13 made of magnesium oxide or the like for protecting the dielectric 12 from discharge is formed thereon. A dielectric 14 covering the data electrodes 7 is formed on the first insulating substrate 1, and a phosphor 11 for converting ultraviolet rays generated by the discharge of the discharge gas into visible light 10 is applied thereon. .
【０００５】第１の絶縁基板１及び第２の絶縁基板２の
相互間には放電ガス空間８が設けられ、該放電ガス空間
８内には、ヘリウム、ネオン及びキセノン又はそれらの
混合ガス等から成る放電ガスが充填される。放電ガス空
間８は、第１及び第２の絶縁基板１、２を相互に離隔す
る格子状の隔壁９によって維持され、該隔壁９は更に放
電ガス空間８を各表示セル毎に区画する。A discharge gas space 8 is provided between the first insulating substrate 1 and the second insulating substrate 2, and the discharge gas space 8 contains helium, neon and xenon or a mixed gas thereof. Is filled with a discharge gas. The discharge gas space 8 is maintained by a grid-shaped partition 9 that separates the first and second insulating substrates 1 and 2 from each other, and the partition 9 further partitions the discharge gas space 8 into each display cell.
【０００６】以下、選択された表示セルの放電動作につ
いて説明する。まず、走査電極３とデータ電極７との間
に、放電しきい値を越えるパルス電圧、即ちデータ・パ
ルスを印加して放電を開始させる。その結果、データ・
パルスの極性に対応して、正負の電荷が双方の誘電体１
２及び１４の表面に吸引されて堆積し、正負の壁電荷を
形成する。この壁電荷の堆積に起因する等価的な内部電
圧、即ち、壁電圧は、データ・パルスの電圧と逆極性で
ある。従って、放電の成長とともに、セル内部の実効電
圧が低下し、データ・パルスの電圧が一定値を保持して
いても、放電は維持できず遂には停止する。The discharge operation of the selected display cell will be described below. First, a pulse voltage exceeding the discharge threshold value, that is, a data pulse is applied between the scan electrode 3 and the data electrode 7 to start discharge. As a result, data
Depending on the polarity of the pulse, positive and negative electric charges are applied to both dielectrics 1
It is attracted and deposited on the surfaces of 2 and 14 to form positive and negative wall charges. The equivalent internal voltage, or wall voltage, due to this wall charge deposition is of opposite polarity to the voltage of the data pulse. Therefore, as the discharge grows, the effective voltage inside the cell drops, and even if the voltage of the data pulse holds a constant value, the discharge cannot be maintained and eventually stops.
【０００７】その後に、相互に隣接する走査電極３と維
持電極４との間に、壁電圧と同極性のパルス電圧である
維持パルスを印加する。維持パルスが壁電圧と重畳する
ので、維持パルスの電圧振幅が低くとも放電のしきい値
を越えて放電することができる。従って、維持パルスを
走査電極３と維持電極４との間に印加し続けることによ
って、放電が維持できる。この機能が先に述べたメモリ
機能である。また、走査電極３又は維持電極４に、壁電
圧を中和するような振幅及びパルス幅の消去パルス、例
えば、パルス幅が大きな低電圧のパルス、又は、パルス
幅が短く維持パルス程度の振幅の電圧パルスを印加する
ことにより、維持放電を停止させることが出来る。After that, a sustain pulse, which is a pulse voltage having the same polarity as the wall voltage, is applied between the scan electrode 3 and the sustain electrode 4 which are adjacent to each other. Since the sustain pulse is superimposed on the wall voltage, the sustain pulse can be discharged exceeding the discharge threshold value even if the voltage amplitude of the sustain pulse is low. Therefore, the discharge can be maintained by continuing to apply the sustain pulse between the scan electrode 3 and the sustain electrode 4. This function is the memory function described above. Further, the scan electrode 3 or the sustain electrode 4 has an erase pulse having an amplitude and a pulse width for neutralizing the wall voltage, for example, a low voltage pulse having a large pulse width or an amplitude of a sustain pulse having a short pulse width. The sustain discharge can be stopped by applying the voltage pulse.
【０００８】ところで、交流放電メモリ型ＰＤＰでは、
上記のような表示セルを多数配列して多様な映像を表示
させた場合には、１つの電極上で発光を選択する表示セ
ル数が変化すると、同じ回数の維持放電パルスを印加し
たにも拘らず、輝度が異なる現象が知られている。そこ
で、従来から、電極単位で維持放電回数をその発光セル
数に応じて調整する手段が採られている。By the way, in the AC discharge memory type PDP,
In the case of arranging a large number of display cells as described above to display various images, if the number of display cells that select light emission on one electrode changes, the same number of sustain discharge pulses are applied. It is known that the brightness is different. Therefore, conventionally, means for adjusting the number of sustain discharges for each electrode according to the number of light emitting cells has been adopted.
【０００９】上記調整の１例として、維持パルス列の間
に維持消去パルスを挿入し、この消去パルス以降の維持
放電を停止させる方法がある。以下に、これを実現する
従来の駆動回路について説明する。As one example of the above adjustment, there is a method of inserting a sustain erase pulse between sustain pulse trains and stopping the sustain discharge after the erase pulse. A conventional drive circuit that realizes this will be described below.
【００１０】図９は、上記従来の駆動回路の構成を示す
ブロック図であり、例えば図１０に示す電極配置を構成
するドットマトリックス表示用ＰＤＰを駆動するシステ
ムを示している。図１０において、ドットマトリクス表
示用のＰＤＰ１５は、第２絶縁基板上に相互に平行に配
列された、行電極を構成する走査電極Ｓc1、Ｓc2、…、
Ｓcj及び維持電極Ｓu1、Ｓu2、・・・、Ｓujの対と、第１
絶縁基板上にこれら行電極と直交（交差）して配列され
たデータ電極Ｄ1、Ｄ2、…、Ｄkとを備える。各表示セ
ル１６は、行電極及び列電極の交差部分に配置される。
同図では、ＰＤＰの電極配置の構造に着目し、表示セル
１６をｊ×ｋ個の行列としてブロック表示する。FIG. 9 is a block diagram showing the structure of the above-mentioned conventional drive circuit, for example, showing a system for driving a dot matrix display PDP having the electrode arrangement shown in FIG. In FIG. 10, the dot matrix display PDP 15 includes scan electrodes S c1 , S c2 , ..., Which are arranged in parallel with each other on a second insulating substrate and constitute row electrodes.
A pair of S cj and sustain electrodes S u1 , S u2 , ..., S uj , and
Data electrodes D 1 , D 2 , ..., D k arranged orthogonally (intersecting) to these row electrodes are provided on an insulating substrate. Each display cell 16 is arranged at the intersection of the row electrode and the column electrode.
In the figure, paying attention to the structure of the electrode arrangement of the PDP, the display cells 16 are block-displayed as a matrix of j × k.
【００１１】図９の駆動回路は、維持電極を共通的に駆
動するためのパルスを発生する高電圧パルス発生器１７
と、走査電極を共通的に駆動するためのパルスを発生す
る高電圧パルス発生器１８と、走査パルスを順次に与え
る走査ドライバ１９と、維持消去パルスを順次に与える
消去ドライバ２０と、高電圧パルス発生器１８、走査ド
ライバ１９及び消去ドライバ２０の各出力を混合して各
走査電極に与えて走査電極を駆動する混合器２１と、デ
ータ電極を個別に駆動するデータドライバ２２、２３と
を備える。The driving circuit of FIG. 9 has a high voltage pulse generator 17 for generating a pulse for commonly driving the sustain electrodes.
A high voltage pulse generator 18 for generating a pulse for commonly driving the scan electrodes, a scan driver 19 for sequentially applying a scan pulse, an erase driver 20 for sequentially applying a sustain erase pulse, and a high voltage pulse A mixer 21 that mixes the outputs of the generator 18, the scan driver 19, and the erase driver 20 and supplies the mixed output to each scan electrode to drive the scan electrode, and data drivers 22 and 23 that individually drive the data electrodes.
【００１２】図１１は、図９に示した走査ドライバ１９
の内部回路を示すブロック部である。走査ドライバ１９
は、シフトレジスタ３１と、ラッチ３２と、高電圧スイ
ッチング回路３３と、ＡＮＤゲート３４i、・・・、３
５jとから構成される。同図に示した各信号線は、信号
線LBLが高電圧スイッチング回路の基本出力波形を決定
する走査パルス信号の入力線、信号線LDAがシフトレジ
スタへのデータ信号入力線、信号線LCLがシフトレジス
タのクロック信号入力線、信号線LSTがラッチのストロ
ーブ信号入力線を夫々示している。FIG. 11 shows the scan driver 19 shown in FIG.
2 is a block section showing the internal circuit of FIG. Scan driver 19
Is a shift register 31, a latch 32, a high voltage switching circuit 33, AND gates 34 i , ...
5 j . In each signal line shown in the figure, the signal line LBL is a scan pulse signal input line that determines the basic output waveform of the high-voltage switching circuit, the signal line LDA is a data signal input line to the shift register, and the signal line LCL is shifted. The clock signal input line of the register and the signal line LST indicate the strobe signal input line of the latch, respectively.
【００１３】図９の消去ドライバ２０も、図１１に示し
た走査ドライバ１９と同様な構成を有しており、シフト
レジスタ、ラッチ及び高電圧スイッチング回路及びＡＮ
Ｄゲートから構成される。The erase driver 20 shown in FIG. 9 has the same structure as the scan driver 19 shown in FIG. 11, and includes a shift register, a latch, a high voltage switching circuit and an AN.
It consists of a D-gate.
【００１４】図９の駆動回路を用いて得られる駆動電圧
波形の一例を図１２に示す。図１２には、維持電極
Ｓu1、Ｓu2、・・・、Ｓujに印加する共通の維持電極駆動
波形Ｗuと、各走査電極Ｓc1、Ｓc2、・・・、Ｓcjに夫
々印加する走査電極駆動波形Ｗs1、Ｗs2、・・・、Ｗ
sjと、データ電極Ｄi（１≦i≦k）に印加するデータ電
極駆動波形Ｗdとが示されている。駆動の一周期は、予
備放電期間Ａと、書込み放電期間Ｂと、維持放電期間Ｃ
とから構成され、これらを繰り返して所望の映像表示を
得る。FIG. 12 shows an example of a drive voltage waveform obtained by using the drive circuit of FIG. FIG 12, sustain electrodes S u1, S u2, · · ·, a common sustain electrode driving waveform W u to be applied to S uj, respective scanning electrodes S c1, S c2, · · ·, respectively applied to the S cj Scan electrode drive waveforms W s1 , W s 2 , ..., W
sj and the data electrode drive waveform Wd applied to the data electrode D i (1 ≦ i ≦ k) are shown. One driving cycle includes a preliminary discharge period A, an address discharge period B, and a sustain discharge period C.
And is repeated, and these are repeated to obtain a desired video display.
【００１５】予備放電期間Ａには、予備放電パルスＰp
及びこれに続く予備放電消去パルスＰpeを各維持電極及
び走査電極に与え、全セルを一斉に予備放電させてこれ
を消去する。書込み放電期間Ｂは、各走査電極Ｓc1、Ｓ
c2、・・・、Ｓcjに、順次に独立したタイミングで走査パ
ルスＰwを印加しておき、線順次に書込み放電を行う期
間である。走査パルスＰwのタイミングに合わせて、デ
ータ電極との交点の各セルに選択的に表示データを書き
込む。ここで、所望の表示セルにデータを書き込む場合
には対応するデータ電極にデータパルスＰdを印加し、
書き込まない場合には対応するデータ電極にデータパル
スＰdを印加しない。In the preliminary discharge period A, the preliminary discharge pulse P p
Then, a pre-discharge erasing pulse P pe subsequent thereto is applied to each sustain electrode and scan electrode to pre-discharge all cells at the same time to erase them. In the address discharge period B, the scan electrodes S c1 , S
c2, · · ·, to the S cj, it is successively with independent timing advance by applying a scan pulse P w, period for line-sequentially writing discharge. Display data is selectively written to each cell at the intersection with the data electrode in accordance with the timing of the scanning pulse P w . Here, when writing data to a desired display cell, the data pulse P d is applied to the corresponding data electrode,
When not writing, the data pulse P d is not applied to the corresponding data electrode.
【００１６】維持放電期間Ｃは、各維持電極及び走査電
極に共通に維持放電パルスＰs、Ｐuを与え、書込み放電
期間Ｂにおいて書込み放電を行った表示セルについて、
所望の輝度を得るために維持放電を行ない、発光させる
期間である。維持放電期間中に維持消去パルスＰeを印
加すると、表示セル内の壁電荷が中和され、それ以降の
維持放電が停止する。これにより、各走査電極毎の輝度
調整が行なわれる。In the sustain discharge period C, sustain discharge pulses P s and P u are applied to each sustain electrode and scan electrode in common, and the display cells in which the address discharge is performed in the address discharge period B are:
This is a period in which the sustain discharge is performed to emit light in order to obtain desired brightness. When the sustain erasing pulse P e is applied during the sustain discharge period, the wall charges in the display cell are neutralized and the subsequent sustain discharge is stopped. Thereby, the brightness adjustment is performed for each scan electrode.
【００１７】図１３は、上述した駆動パルス、特に走査
パルスＰw及び維持消去パルスＰeを発生するための制御
信号波形を示すタイミング図である。同図において、各
信号SBL、SDA、SCL、及び、SSTは、走査ドライバ用の信号で
あり、夫々、走査パルス信号、データ信号、クロック信
号、及び、ストローブ信号を示す。FIG. 13 is a timing chart showing control signal waveforms for generating the above-mentioned drive pulses, particularly the scan pulse P w and the sustain erasing pulse P e . In the figure, signals SBL, SDA, SCL, and SST are signals for the scan driver, and indicate a scan pulse signal, a data signal, a clock signal, and a strobe signal, respectively.
【００１８】クロック信号SCLは、走査パルスＰwの周期
を定め、データ信号SDAをシフトレジスタ内でシフトす
る。ストローブ信号SSTは、シフトレジスタ３１のシフ
ト動作と時間的にずらしてシフトレジスタ３１内のデー
タを順次にラッチ３２に移行させる。これにより、走査
電極と１対１に対応した高電圧スイッチング回路３３を
順次に選択し、走査パルス信号SBLを電圧増幅した走査
パルスを各走査電極に出力する。The clock signal SCL determines the period of the scan pulse P w and shifts the data signal SDA in the shift register. The strobe signal SST sequentially shifts the data in the shift register 31 to the latch 32 in time shift with the shift operation of the shift register 31. As a result, the high-voltage switching circuits 33 corresponding to the scan electrodes and the one-to-one correspondence are sequentially selected, and the scan pulse obtained by voltage-amplifying the scan pulse signal SBL is output to each scan electrode.
【００１９】また、信号EBL、EDA、ECL、及び、ESTは、消去
ドライバ用の信号であり、夫々、消去パルス信号、デー
タ信号、クロック信号、及び、ストローブ信号を示す。
クロック信号ECLは、維持放電期間Ｃにおける周期を定
め、各走査電極に対応したデータ信号EDAをクロック信
号ECLで転送する。転送が終了した後にストローブ信号E
STにより、シフトレジスタ内のデータをラッチに移行さ
せ、消去パルス信号EBLを電圧増幅した消去パルスを各
走査電極に出力する。Further, the signals EBL, EDA, ECL, and EST are signals for the erase driver and indicate an erase pulse signal, a data signal, a clock signal, and a strobe signal, respectively.
The clock signal ECL defines a cycle in the sustain discharge period C, and transfers the data signal EDA corresponding to each scan electrode by the clock signal ECL. Strobe signal E after transfer is completed
By ST, the data in the shift register is transferred to the latch, and the erase pulse obtained by voltage-amplifying the erase pulse signal EBL is output to each scan electrode.
【００２０】[0020]
【発明が解決しようとする課題】上記従来のＰＤＰの駆
動回路では、走査ドライバと消去ドライバとを独立に設
けており、これらの出力を混合する混合器を含めその回
路規模が大きいため、ＰＤＰのコストを増大させる欠点
があった。In the above-mentioned conventional PDP driving circuit, the scan driver and the erasing driver are provided independently, and the circuit scale including the mixer for mixing these outputs is large. It has the drawback of increasing costs.
【００２１】本発明は、上記に鑑み、回路規模の縮小を
図り且つ従来の駆動回路と同様な駆動波形を実現する、
ＰＤＰ駆動回路の制御方法を提供することを目的とす
る。In view of the above, the present invention reduces the circuit scale and realizes a drive waveform similar to that of a conventional drive circuit.
It is an object to provide a method for controlling a PDP drive circuit.
【００２２】[0022]
【課題を解決するための手段】上記目的を達成するため
に、本発明のプラズマディスプレイパネル駆動回路の制
御方法は、複数の行電極と複数の列電極との各交差部分
に表示セルを行列状に配設し、該表示セルにデータの書
込み放電及び維持放電を行って該表示セルを発光させる
型式のプラズマディスプレイパネル駆動回路の制御方法
において、書込み放電期間と維持放電期間とで前記駆動
回路に供給される制御信号を切り替え、書込み放電用走
査パルスと維持放電停止パルスとを共通の駆動回路部分
から走査電極に出力することを特徴とする。In order to achieve the above object, a method of controlling a plasma display panel driving circuit according to the present invention comprises display cells arranged in a matrix at each intersection of a plurality of row electrodes and a plurality of column electrodes. In a method of controlling a plasma display panel drive circuit of a type in which the display cell is made to emit light by performing a data write discharge and a sustain discharge on the display cell, the drive circuit is provided with an address discharge period and a sustain discharge period. It is characterized in that the supplied control signal is switched to output the address discharge scan pulse and the sustain discharge stop pulse from the common drive circuit portion to the scan electrode.
【００２３】本発明は、如何なる形式の交流放電メモリ
型ＰＤＰにも適用可能であり、例えば３電極構造のＰＤ
Ｐの他に、２電極構造等の他の形式のＰＤＰにも適用可
能である。The present invention can be applied to any type of AC discharge memory type PDP, for example, a PD having a three-electrode structure.
Besides P, it is applicable to other types of PDPs such as a two-electrode structure.
【００２４】ここで、本発明のＰＤＰ駆動回路の制御方
法では、前記維持放電停止パルスは、維持パルス列の間
に挿入する消去放電パルスとすることができ、或いは、
維持放電時に対となる電極間電位差を打ち消す維持キャ
ンセルパルスとすることも出来る。Here, in the control method of the PDP driving circuit of the present invention, the sustain discharge stop pulse can be an erase discharge pulse inserted between the sustain pulse trains, or
It is also possible to use a sustain cancel pulse that cancels the potential difference between the pair of electrodes during sustain discharge.
【００２５】書込み放電用走査パルスと維持放電停止パ
ルスとを、共通の電源から供給される同じ振幅のパルス
とすることができ、或いは、異なる電源から供給される
異なる振幅のパルスとすることも出来る。The address discharge scan pulse and the sustain discharge stop pulse can be pulses of the same amplitude supplied from a common power supply, or can be pulses of different amplitude supplied from different power supplies. .
【００２６】好ましくは、書込み放電用走査パルス及び
維持放電停止パルスを出力する共通の駆動回路部分は、
レジスタ及びラッチを備え、書込み放電期間には走査周
期毎に選択出力を順次にシフトする制御信号を選択し、
維持放電期間には維持周期毎に全出力に対応した維持放
電停止データをシフトレジスタを経由してラッチに転送
する制御信号を選択する。Preferably, the common drive circuit portion for outputting the scan pulse for address discharge and the sustain discharge stop pulse is
It has a register and a latch, and selects a control signal that sequentially shifts the selection output for each scanning cycle in the address discharge period,
In the sustain discharge period, a control signal for transferring the sustain discharge stop data corresponding to all outputs to the latch via the shift register is selected for each sustain cycle.
【００２７】前記シフトレジスタは、双方向性のシフト
レジスタとすることが好ましく、この場合、書込み放電
期間と維持放電期間とでシフト方向を逆にすることも好
ましい態様である。It is preferable that the shift register is a bidirectional shift register. In this case, it is also preferable that the shift directions are reversed between the address discharge period and the sustain discharge period.
【００２８】[0028]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明方法の第１
の実施形態のためのＰＤＰ駆動回路の構成を示すブロッ
ク図である。同図のＰＤＰ駆動回路は、維持電極を共通
的に駆動するためのパルスを発生する高電圧パルス発生
器１７と、走査電極を共通的に駆動するためのパルスを
発生する高電圧パルス発生器１８と、走査ドライバ１９
と、走査ドライバの制御信号を選択する信号セレクタ２
４と、走査電極用高電圧パルス発生器１８及び走査ドラ
イバ１９の各出力を混合して走査電極を駆動する混合器
２５と、データ電極を駆動するデータドライバ２２、２
３とを備える。走査ドライバ１９は、従来例と同様に、
図１１に示すシフトレジスタ３１と、ラッチ３２と、高
電圧スイッチング回路３３と、ＡＮＤゲート３４i、・
・・３４jとで構成される。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows a first method of the present invention.
3 is a block diagram showing a configuration of a PDP drive circuit for the embodiment of FIG. The PDP driving circuit shown in the figure has a high voltage pulse generator 17 that generates a pulse for commonly driving the sustain electrodes and a high voltage pulse generator 18 that generates a pulse for commonly driving the scan electrodes. And scan driver 19
And a signal selector 2 for selecting a control signal for the scan driver
4, a mixer 25 for driving the scan electrodes by mixing the respective outputs of the high voltage pulse generator 18 for the scan electrodes and the scan driver 19, and data drivers 22, 2 for driving the data electrodes.
3 is provided. The scan driver 19 is similar to the conventional example,
11, the shift register 31, the latch 32, the high voltage switching circuit 33, the AND gates 34 i ,.
.. 34 j
【００２９】図２は、図１の駆動回路で得られる駆動電
圧波形と、走査パルスＰw、維持消去パルスＰeを発生す
るための制御信号波形とを示すタイミング図である。図
２において、Ｗs1及びＷs2は走査電極Ｓc1、Ｓc2の駆動
電圧波形の例示である。信号SBL、SDA、SCL及びSSTは、
何れも書込み動作時に用いられる信号であり、夫々、走
査パルス信号、データ信号、クロック信号及びストロー
ブ信号を示す。信号EBL、EDA、ECL、及び、ESTは、何れ
も維持消去動作時に用いられる信号であり、夫々、消去
パルス信号、データ信号、クロック信号及びストローブ
信号を示す。また、信号SEはセレクタ２４へのセレクト
信号である。FIG. 2 is a timing chart showing a drive voltage waveform obtained by the drive circuit of FIG. 1 and a control signal waveform for generating the scan pulse P w and the sustain erasing pulse P e . In FIG. 2, W s1 and W s2 are examples of drive voltage waveforms of the scan electrodes S c1 and S c2 . The signals SBL, SDA, SCL and SST are
All of them are signals used during the writing operation, and show a scanning pulse signal, a data signal, a clock signal, and a strobe signal, respectively. The signals EBL, EDA, ECL, and EST are all signals used during the sustain erasing operation, and represent the erase pulse signal, the data signal, the clock signal, and the strobe signal, respectively. The signal SE is a select signal to the selector 24.
【００３０】書込み放電期間においては、セレクト信号
SEをローレベルに設定し、書込み動作用の各信号SBL、S
DA、SCL、SSTを選択して走査ドライバ１９を制御する。
書込み放電期間では、クロック信号SCLが、走査パルス
周期を規定し、データ信号SDAをシフトレジスタ内でシ
フトする。ストローブ信号SSTは、このシフト動作と時
間的にずらしてシフトレジスタ３１内のデータを逐次ラ
ッチ３２に移行させる。これにより、走査電極と１対１
に対応した高電圧スイッチング回路３３を順次に選択
し、走査パルス信号SBLを電圧増幅した駆動電圧である
走査パルスＰwを出力する。In the address discharge period, the select signal
Set SE to low level and write signals SBL and S
DA, SCL, SST are selected to control the scan driver 19.
In the address discharge period, the clock signal SCL defines the scanning pulse period and shifts the data signal SDA in the shift register. The strobe signal SST causes the data in the shift register 31 to be sequentially transferred to the latch 32 by being shifted in time from this shift operation. This allows one-to-one correspondence with the scan electrodes.
The high voltage switching circuit 33 corresponding to the above is sequentially selected, and the scan pulse P w which is a drive voltage obtained by voltage amplifying the scan pulse signal SBL is output.
【００３１】維持放電期間においては、セレクト信号SE
をハイレベルに設定し、維持消去動作用の各信号EBL、E
DA、ECL、ESTを選択して走査ドライバ１９を制御する。
維持放電期間では、クロック信号ECLが、維持放電周期
を規定し、各走査電極に対応したデータ信号EDAをシフ
トレジスタ３１に転送する。転送が終了した後に、スト
ローブ信号ESTがシフトレジスタ３１内のデータをラッ
チ３２に移行させる。これにより、消去パルス信号EBL
を電圧増幅した消去パルスＰeを出力する。In the sustain discharge period, the select signal SE
Is set to high level, and each signal for sustain erase operation EBL, E
DA, ECL, EST are selected to control the scan driver 19.
In the sustain discharge period, the clock signal ECL defines the sustain discharge cycle and transfers the data signal EDA corresponding to each scan electrode to the shift register 31. After the transfer is completed, the strobe signal EST shifts the data in the shift register 31 to the latch 32. As a result, the erase pulse signal EBL
The erase pulse P e obtained by voltage-amplifying is output.
【００３２】走査ドライバ１９への高電圧出力用の供給
電圧はＶwであるので、走査パルスＰw及び消去パルスＰ
eは、何れもその振幅がＶwで規定される。従って、Ｖw
の振幅を適当な値に設定すれば、いずれの動作にも十分
に適用可能である。Since the high voltage output supply voltage to the scan driver 19 is V w , the scan pulse P w and the erase pulse P
The amplitude of e is specified by V w . Therefore, V w
If the amplitude of is set to an appropriate value, it is sufficiently applicable to any operation.
【００３３】図３は、本発明方法の第２の実施形態のた
めのＰＤＰ駆動回路を示すブロック図である。同図のＰ
ＤＰ駆動回路は、第１の実施形態のための駆動回路に加
えて、セレクト信号SEで制御されて、電圧Ｖw又はＶeの
何れかの電圧波形を選択する電圧セレクタ２６を備えて
いる。走査ドライバ１９における制御信号とその選択
は、第１の実施形態のための駆動回路と同様であり、同
様な参照符号を付してその詳細な説明を省略する。電圧
セレクタ２６は、書込み放電期間には電圧Ｖwを、維持
放電期間には電圧Ｖeを夫々選択して、走査ドライバ１
９に供給する。このため、走査パルスＰwはその振幅が
Ｖwに、消去パルスＰeはその振幅がＶeに夫々規定され
る。従って、書込み動作と維持消去動作とを夫々独立に
駆動条件を設定することが出来る。FIG. 3 is a block diagram showing a PDP driving circuit for the second embodiment of the method of the present invention. P in the figure
The DP drive circuit includes, in addition to the drive circuit for the first embodiment, a voltage selector 26 that is controlled by the select signal SE and selects either the voltage waveform of the voltage V w or the voltage waveform of V e . The control signal and its selection in the scan driver 19 are the same as those in the drive circuit for the first embodiment, and the same reference numerals are given and detailed description thereof is omitted. The voltage selector 26 selects the voltage V w during the address discharge period and the voltage V e during the sustain discharge period, respectively.
Supply to 9. Therefore, the amplitude of the scan pulse P w is regulated to V w , and the amplitude of the erase pulse P e is regulated to V e . Therefore, the drive condition can be set independently for the write operation and the sustain erase operation.
【００３４】上記第１及び第２の実施形態においては、
走査ドライバ１９内のシフトレジスタ３１のシフト方向
は、書込み放電期間と維持放電期間とで同じ方向であ
る。この場合、書込み放電時の走査は、Ｓc1、Ｓc2、・
・・、Ｓcjの順に、即ち若い走査ラインから昇順に行う
ため、この走査方向に従って維持放電期間におけるシフ
ト方向も規定される。In the first and second embodiments described above,
The shift direction of the shift register 31 in the scan driver 19 is the same in the address discharge period and the sustain discharge period. In this case, scanning during address discharge is S c1 , S c2 , ...
.., S cj , that is, in ascending order from the youngest scan line, the shift direction in the sustain discharge period is also defined according to this scan direction.
【００３５】ところで、維持放電期間には、全走査電極
に対応する消去用のデータ信号EDAを、維持周期毎に走
査ドライバ１９のシフトレジスタ３１に転送する。この
ため、維持放電期間のシフト方向を走査時のシフト方向
と同じにするためには、データ信号EDAをＳcj、
Ｓcj-1、・・・、Ｓc1の順に、すなわち、最終の走査ラ
インに対応した消去データから降順に送り込まねばなら
ない。このように、データ信号EDAを降順に並べ替える
ためには、データを格納しているメモリのアドレスを降
順に入力して必要な順にデータを読み出し、或いは、予
め先頭のアドレスからデータを降順に記憶しておくなど
のデータ変換回路が必要となる。By the way, during the sustain discharge period, the erase data signal EDA corresponding to all the scan electrodes is transferred to the shift register 31 of the scan driver 19 for each sustain period. Therefore, in order to make the shift direction of the sustain discharge period the same as the shift direction during scanning, the data signal EDA is set to S cj ,
S cj-1, ···, in the order of S c1, that is, from the erase data corresponding to the final of the scan line it must be fed to the descending order. As described above, in order to rearrange the data signal EDA in descending order, the addresses of the memory storing the data are input in descending order and the data is read out in the necessary order, or the data is stored in descending order from the head address in advance. A data conversion circuit, such as a storage device, is required.
【００３６】図４は、本発明方法の第３の実施形態のた
めのＰＤＰ駆動回路を示すブロック図であり、上述した
消去データ用のデータ変換回路を不要としている。同図
のＰＤＰ駆動回路は、維持電極を共通的に駆動するため
のパルスを発生する高電圧パルス発生器１７と、走査電
極を共通的に駆動するためのパルスを発生する高電圧パ
ルス発生器１８と、走査ドライバ２７と、走査ドライバ
の制御信号を選択する信号セレクタ２８と、走査電極用
高電圧パルス発生器１８及び走査ドライバ２７の各出力
を混合して走査電極を駆動する混合器２５と、データ電
極を駆動するデータドライバ２２、２３とを備える。FIG. 4 is a block diagram showing a PDP drive circuit for the third embodiment of the method of the present invention, which does not require the above-mentioned data conversion circuit for erase data. The PDP driving circuit shown in the figure has a high voltage pulse generator 17 that generates a pulse for commonly driving the sustain electrodes and a high voltage pulse generator 18 that generates a pulse for commonly driving the scan electrodes. A scan driver 27, a signal selector 28 for selecting a control signal for the scan driver, a mixer 25 for mixing the outputs of the high voltage pulse generator 18 for the scan electrode and the scan driver 27 to drive the scan electrode, Data drivers 22 and 23 for driving the data electrodes are provided.
【００３７】図５は、図４の走査ドライバ２７の内部回
路を示すブロック図である。走査ドライバ２７は、シフ
トレジスタ３６と、ラッチ３２と、高電圧スイッチング
回路３３と、ＡＮＤゲート３４i、・・・、３４jとで構
成される。シフトレジスタ３６は、シフト方向を逆転さ
せることが出来る双方向性機能を有している。信号線LB
Lは、高電圧スイッチング回路３３の基本出力波形を決
定する走査パルス信号の入力線である。信号線LDA-A及
びLDA-Bは、シフトレジスタ３６へのデータ信号入力線
であり、セレクト信号入力線LSEに制御されてその内の
何れか一方がシフトレジスタ３６への入力として選択さ
れ、夫々、シフトレジスタ３６の一方又は他方の端部に
データを入力する。信号線LCLは、シフトレジスタのク
ロック信号入力線であり、信号線LSTはラッチのストロ
ーブ信号入力線である。FIG. 5 is a block diagram showing an internal circuit of the scan driver 27 of FIG. The scan driver 27 includes a shift register 36, a latch 32, a high voltage switching circuit 33, and AND gates 34 i , ..., 34 j . The shift register 36 has a bidirectional function capable of reversing the shift direction. Signal line LB
L is an input line of a scan pulse signal that determines the basic output waveform of the high voltage switching circuit 33. The signal lines LDA-A and LDA-B are data signal input lines to the shift register 36, and one of them is selected as an input to the shift register 36 under the control of the select signal input line LSE. , Data is input to one or the other end of the shift register 36. The signal line LCL is a clock signal input line for the shift register, and the signal line LST is a strobe signal input line for the latch.
【００３８】図２に示した駆動波形を併せて参照する。
本駆動回路では、書込み放電期間において、セレクト信
号SEをローレベルに設定し、書込み動作用の各信号SB
L、SCL及びSSTを選択して走査ドライバ１９を制御す
る。このとき、セレクト信号SEによって、走査ドライバ
２７のシフトレジスタには信号線LDA-Aが入力線とな
り、データ信号SDAがゲート３７の通過を許可されて走
査ドライバ２７に入力し、一方、データ信号EDAはゲー
ト３８の通過を禁止される。The drive waveforms shown in FIG. 2 will also be referred to.
In this drive circuit, the select signal SE is set to the low level during the address discharge period, and each signal SB for the address operation is set.
The scan driver 19 is controlled by selecting L, SCL and SST. At this time, the select signal SE causes the signal line LDA-A to be an input line to the shift register of the scan driver 27, and the data signal SDA is allowed to pass through the gate 37 and input to the scan driver 27, while the data signal EDA is input. Is prohibited from passing through the gate 38.
【００３９】維持放電期間においては、セレクト信号SE
をハイレベルに設定し、維持消去動作用の各信号EBL、E
CL及びESTを選択して走査ドライバ１９を制御する。こ
のとき、セレクト信号SEによって、走査ドライバ２７の
シフトレジスタは信号線LDA-Bが入力線となり、データ
信号SDAがゲート３７の通過を禁止され、一方、データ
信号EDAはゲート３８の通過を許可されて走査ドライバ
２７に入力する。In the sustain discharge period, the select signal SE
Is set to high level, and each signal for sustain erase operation EBL, E
The scan driver 19 is controlled by selecting CL and EST. At this time, the select signal SE causes the shift register of the scan driver 27 to use the signal line LDA-B as an input line to prevent the data signal SDA from passing through the gate 37, while allowing the data signal EDA to pass through the gate 38. Input to the scan driver 27.
【００４０】上記のように、書込み放電期間と維持放電
期間とで走査ドライバ２７内のシフトレジスタのシフト
方向を逆転させることで、消去データの並び替え等のデ
ータ変換を要することなく、走査ドライバ２７内の回路
構成により、昇順の走査パルスＰw及び降順の消去パル
スＰeの双方を実現する。As described above, by reversing the shift direction of the shift register in the scan driver 27 in the address discharge period and the sustain discharge period, the scan driver 27 does not require data conversion such as rearrangement of erase data. Both the ascending scan pulse P w and the descending erase pulse P e are realized by the internal circuit configuration.
【００４１】なお、本実施形態においても、第２の実施
形態と同様に、走査ドライバの供給電圧を選択する電圧
セレクタを設けることが出来る。In this embodiment, as in the second embodiment, it is possible to provide a voltage selector for selecting the supply voltage of the scan driver.
【００４２】以上、本発明の駆動回路の制御方法につい
て、主として、走査パルスＰw及び消去パルスＰeの発生
制御手段について説明した。ここで、本発明の制御方法
においては、例えば図６に示すように、上記実施形態に
おける消去パルスＰeに代えて、維持キャンセルパルス
Ｐclを継続的に走査電極に印加することが出来る。この
場合、維持キャンセルパルスＰc1を、維持電極に印加す
る維持パルスＰuと同じ位相のパルスとすることで、維
持電極及び走査電極間の印加電圧を相対的に低くして維
持放電停止を行うことも可能である。The control method of the drive circuit of the present invention has been described above mainly with respect to the generation control means of the scan pulse P w and the erase pulse P e . Here, in the control method of the present invention, as shown in FIG. 6, for example, the sustain cancel pulse P cl can be continuously applied to the scan electrodes instead of the erase pulse P e in the above embodiment. In this case, the sustain cancel pulse P c1 is a pulse having the same phase as the sustain pulse P u applied to the sustain electrodes to relatively lower the voltage applied between the sustain electrodes and the scan electrodes to stop the sustain discharge. It is also possible.
【００４３】また、図７に示すように、走査電極に印加
する維持放電停止用の維持キャンセルパルスＰc2を、維
持パルスＰuの印加タイミングに従って印加することも
出来る。As shown in FIG. 7, the sustain cancel pulse P c2 for stopping the sustain discharge applied to the scan electrodes can be applied in accordance with the application timing of the sustain pulse P u .
【００４４】以上、本発明をその好適な実施形態に基づ
いて説明したが、本発明のＰＤＰ駆動回路の制御方法
は、上記実施形態の構成にのみ限定されるものではな
く、上記実施形態の構成から種々の修正及び変更を施し
たＰＤＰ駆動回路の制御方法も、本発明の範囲に含まれ
る。例えば、上記実施形態では、３電極構造の交流放電
メモリ型ＰＤＰについて説明をしたが、他の電極構造の
メモリ型ＰＤＰにも適用可能である。Although the present invention has been described based on its preferred embodiment, the control method of the PDP drive circuit of the present invention is not limited to the configuration of the above embodiment, and the configuration of the above embodiment. Various control and modification methods of the PDP drive circuit are also included in the scope of the present invention. For example, although the AC discharge memory type PDP having a three-electrode structure has been described in the above embodiment, the present invention can be applied to a memory type PDP having another electrode structure.
【００４５】[0045]
【発明の効果】以上説明したように、本発明のプラズマ
ディスプレイパネル駆動回路の制御方法では、書込み放
電期間と維持放電期間とで制御信号を切り替えること
で、書込み放電用の走査パルスと維持放電停止用の維持
停止パルスとを共通の駆動回路部分から作り出すことを
可能にしたので、本発明は、プラズマディスプレイパネ
ルの駆動回路の回路規模を縮小し、そのコストを低減し
た顕著な効果を奏する。As described above, according to the control method of the plasma display panel drive circuit of the present invention, the control signal is switched between the address discharge period and the sustain discharge period to stop the scan pulse for the address discharge and the sustain discharge stop. Since it is possible to generate the sustaining stop pulse for use from the common drive circuit portion, the present invention has the remarkable effect of reducing the circuit scale of the drive circuit of the plasma display panel and reducing its cost.
【図１】本発明の第１の実施形態のＰＤＰの駆動回路の
制御方法を実施する駆動回路構成を示すブロック図。FIG. 1 is a block diagram showing a drive circuit configuration for implementing a method of controlling a drive circuit of a PDP according to a first embodiment of the present invention.
【図２】図１の駆動回路における電圧駆動波形と制御信
号波形とを示すタイミング図。FIG. 2 is a timing diagram showing voltage drive waveforms and control signal waveforms in the drive circuit of FIG.
【図３】本発明の第２の実施形態のＰＤＰの駆動回路の
制御方法を実施する駆動回路構成を示すブロック図。FIG. 3 is a block diagram showing a drive circuit configuration for implementing a method for controlling a drive circuit of a PDP according to a second embodiment of the present invention.
【図４】本発明の第３の実施形態のＰＤＰの駆動回路の
制御方法を実施する駆動回路構成を示すブロック図。FIG. 4 is a block diagram showing a drive circuit configuration for implementing a method for controlling a drive circuit of a PDP according to a third embodiment of the present invention.
【図５】図４の駆動回路における走査ドライバの内部回
路を示すブロック図。5 is a block diagram showing an internal circuit of a scan driver in the drive circuit of FIG.
【図６】本発明のＰＤＰ駆動回路の制御方法により得ら
れる駆動波形の第２の例。FIG. 6 is a second example of drive waveforms obtained by the control method of the PDP drive circuit of the present invention.
【図７】本発明のＰＤＰの駆動回路の制御方法により得
られる駆動波形の第３の例。FIG. 7 is a third example of drive waveforms obtained by the method for controlling a PDP drive circuit according to the present invention.
【図８】一般的なＡＣメモリ動作型ＰＤＰの１つの表示
セルの構成を示す断面図。FIG. 8 is a cross-sectional view showing the configuration of one display cell of a general AC memory operation type PDP.
【図９】従来の制御方法を実施する駆動回路構成を示す
ブロック図。FIG. 9 is a block diagram showing a drive circuit configuration for implementing a conventional control method.
【図１０】一般的なＡＣメモリ動作型ＰＤＰの電極配置
を示す平面図。FIG. 10 is a plan view showing an electrode arrangement of a general AC memory operation type PDP.
【図１１】従来の制御方法を実施する駆動回路における
走査ドライバの内部回路を示すブロック図。FIG. 11 is a block diagram showing an internal circuit of a scan driver in a drive circuit that implements a conventional control method.
【図１２】従来の制御方法で得られるＰＤＰの駆動波形
のタイミング図。FIG. 12 is a timing chart of drive waveforms of a PDP obtained by a conventional control method.
【図１３】従来の制御方法で使用されるＰＤＰの駆動回
路の制御信号波形のタイミング図。FIG. 13 is a timing diagram of control signal waveforms of a drive circuit of a PDP used in a conventional control method.
Ａ 予備放電期間 Ｂ 書込み放電期間 Ｃ 維持放電期間 Ｐp 予備放電パルス Ｐpe 予備放電消去パルス Ｐw 走査パルス Ｐu、Ｐs 維持パルス Ｐd データ・パルス Ｐe 消去パルス Ｐc1、Ｐc2 維持キャンセルパルス １、２ 絶縁基盤 ３、Ｓc1〜Ｓcj 走査電極 ４、Ｓu1〜Ｓuj 維持電極 ７、Ｄ1〜Ｄk データ電極 ８ 放電ガス空間 ９ 隔壁 １１ 蛍光体 １２、１４ 誘電体 １３ 保護膜 １５ ＰＤＰ １６ 表示セル １７、１８ 高電圧パルス発生器 １９、２７ 走査ドライバ ２０ 消去ドライバ ２１、２５ 混合器 ２２、２３ データドライバ ２４、２８ セレクタ ２６ 電圧セレクタ ３１、３６ シフトレジスタ ３２ ラッチ ３３ 高電圧スイッチング回路 ３４i〜３４j ＡＮＤゲート ３７、３８ ゲートA preliminary discharge period B address discharge period C sustain discharge period P p preliminary discharge pulse P pe preliminary discharge erase pulse P w scan pulse P u , P s sustain pulse P d data pulse P e erase pulse P c1 , P c2 sustain cancel Pulse 1, 2 Insulating substrate 3, S c1 to S cj scan electrode 4, S u1 to S uj sustain electrode 7, D 1 to D k data electrode 8 discharge gas space 9 partition wall 11 phosphor 12, 14 dielectric 13 protective film 15 PDP 16 Display cell 17, 18 High voltage pulse generator 19, 27 Scan driver 20 Erase driver 21, 25 Mixer 22, 23 Data driver 24, 28 Selector 26 Voltage selector 31, 36 Shift register 32 Latch 33 High voltage switching circuit 34 i to 34 j AND gates 37 and 38 gates
Claims (6)
部分に表示セルを行列状に配設し、該表示セルにデータ
の書込み放電及び維持放電を行って該表示セルを発光さ
せる型式のプラズマディスプレイパネル駆動回路の制御
方法において、 書込み放電期間と維持放電期間とで駆動回路に供給され
る制御信号を切り替え、書込み放電用走査パルスと維持
放電停止パルスとを共通の駆動回路部分から走査電極に
出力することを特徴とするプラズマディスプレイパネル
駆動回路の制御方法。1. A display cell is arranged in a matrix at each intersection of a plurality of row electrodes and a plurality of column electrodes, and data writing discharge and sustain discharge are performed on the display cells to cause the display cells to emit light. In a control method of a plasma display panel drive circuit of a type, a control signal supplied to the drive circuit is switched between an address discharge period and a sustain discharge period, and a scan pulse for address discharge and a sustain discharge stop pulse are supplied from a common drive circuit portion. A method of controlling a plasma display panel drive circuit, which is characterized in that output is performed to a scan electrode.
中に挿入される消去放電パルスであることを特徴とす
る、請求項１に記載のプラズマディスプレイパネル駆動
回路の制御方法。2. The control method of the plasma display panel driving circuit according to claim 1, wherein the sustain discharge stop pulse is an erase discharge pulse inserted in a sustain pulse train.
に対となる他方の電極に印加する、維持パルスによる電
極間電位差を打ち消すパルスであることを特徴とする、
請求項１に記載のプラズマディスプレイパネル駆動回路
の制御方法。3. The sustain discharge stop pulse is a pulse that is applied to the other pair of electrodes at the time of sustain discharge to cancel the potential difference between the electrodes due to the sustain pulse.
The control method of the plasma display panel drive circuit according to claim 1.
記共通の駆動回路部分に供給し、該共通の駆動回路部分
は、書込み放電期間と維持放電期間とで前記複数の電源
を切り替えて出力することを特徴とする、請求項１乃至
３の何れか一に記載のプラズマディスプレイパネル駆動
回路の制御方法。4. A plurality of power supplies having mutually different voltage amplitudes are supplied to the common drive circuit part, and the common drive circuit part switches the plurality of power supplies between an address discharge period and a sustain discharge period to output the same. The method for controlling a plasma display panel drive circuit according to claim 1, wherein
スタ及びラッチを備え、書込み放電期間には走査周期毎
に選択出力を順次にシフトする制御信号を選択し、維持
放電期間には維持周期毎に全出力に対応した維持放電停
止データをシフトレジスタを経由してラッチに転送する
制御信号を選択することを特徴とする、請求項１乃至４
の何れか一に記載のプラズマディスプレイパネル駆動回
路の制御方法。5. The common drive circuit portion includes a shift register and a latch, selects a control signal that sequentially shifts a selected output for each scan cycle during the address discharge period, and selects each control cycle during the sustain discharge period. 5. A control signal for transferring the sustain discharge stop data corresponding to all outputs to the latch via the shift register is selected.
A method for controlling a plasma display panel drive circuit according to any one of 1.
向性であり、書込み放電期間と維持放電期間とでシフト
方向を逆にすることを特徴とする、請求項５に記載のプ
ラズマディスプレイパネル駆動回路の制御方法。6. The plasma display panel drive circuit according to claim 5, wherein the shift direction of the shift register is bidirectional, and the shift directions are opposite between the address discharge period and the sustain discharge period. Control method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273444A JP2755230B2 (en) | 1995-09-27 | 1995-09-27 | Control method of plasma display panel drive circuit |
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|---|---|---|---|
| JP7273444A JP2755230B2 (en) | 1995-09-27 | 1995-09-27 | Control method of plasma display panel drive circuit |
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| Publication Number | Publication Date |
|---|---|
| JPH0990900A true JPH0990900A (en) | 1997-04-04 |
| JP2755230B2 JP2755230B2 (en) | 1998-05-20 |
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