JPH098688A - Pll frequency synthesizer for complex communication system - Google Patents
Pll frequency synthesizer for complex communication systemInfo
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- JPH098688A JPH098688A JP7149919A JP14991995A JPH098688A JP H098688 A JPH098688 A JP H098688A JP 7149919 A JP7149919 A JP 7149919A JP 14991995 A JP14991995 A JP 14991995A JP H098688 A JPH098688 A JP H098688A
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- Superheterodyne Receivers (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、同時に双方向通信（以
下、複信方式の通信という）を可能とする複信方式の無
線通信機に関し、特に、送受信用に１つの基準発振器を
備え、送信用PLL(Phase Locked Loop,以下 PLLと略称す
る）周波数シンセサイザループが出力する送信信号は、
この基準発振器が出力する基準周波数とともに変調信号
で変調され、受信用 PLL周波数シンセサイザループが出
力し受信回路部の中間周波局部発振信号として用いられ
る中間周波数基準信号は、変調信号による変調が相殺さ
れ、変調信号の影響を受けない複信方式用PLL 周波数シ
ンセサイザに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a duplex wireless communication device capable of simultaneously performing two-way communication (hereinafter referred to as duplex communication), and more particularly, to a single reference oscillator for transmission and reception, Transmission PLL (Phase Locked Loop, hereafter abbreviated as PLL) frequency synthesizer loop output signal is
The intermediate frequency reference signal, which is modulated with the reference frequency output by this reference oscillator and is output by the receiving PLL frequency synthesizer loop and used as the intermediate frequency local oscillation signal of the receiving circuit unit, cancels the modulation by the modulation signal. The present invention relates to a PLL frequency synthesizer for a duplex system that is not affected by a modulation signal.
【０００２】[0002]
【従来の技術】同時に双方向の通信を可能とする複信方
式の無線通信機は、アンテナ回路部と、送信データを変
調信号として変調しアンテナ回路部に送信信号を送る送
信回路部と、アンテナ回路部から受信した受信信号を増
幅復調する受信回路部と、を備えて構成される。同時に
送受信の双方向の通信を行うため、一般的には、送信信
号を送る周波数チャネルと受信信号を受信する周波数チ
ャネルは異なった周波数チャネルを使用し、且つ、この
使用する周波数チャネルは、混信妨害を避けるため既に
他局が交信中である周波数チャネルを使用しない様に、
複数の周波数チャネルの内から使用周波数チャネルを選
択できる構成を備えている。2. Description of the Related Art A duplex wireless communication device capable of simultaneously performing bidirectional communication includes an antenna circuit section, a transmission circuit section that modulates transmission data as a modulation signal and sends the transmission signal to the antenna circuit section, and an antenna. And a reception circuit unit that amplifies and demodulates a reception signal received from the circuit unit. In order to perform bidirectional communication of transmission and reception at the same time, in general, different frequency channels are used for transmitting a transmission signal and a frequency channel for receiving a reception signal, and the used frequency channel is an interference blocker. To avoid using the frequency channel that other stations are already communicating with,
It has a configuration in which a frequency channel to be used can be selected from a plurality of frequency channels.
【０００３】この様な複信方式の無線通信機で送信デー
タを変調信号として直接周波数変調(FM変調／変調信号
がアナログ信号) あるいは直接周波数シフトキーイング
変調(FSK変調／変調信号がディジタル信号、以下、特に
断らなければ両者を含めて周波数変調 (FM変調）とい
う）を行う方法に、従来技術では、次の様な周波数シン
セサイザによる構成が採用されていた。In such a duplex wireless communication device, transmission data is used as a modulation signal for direct frequency modulation (FM modulation / modulation signal is an analog signal) or direct frequency shift keying modulation (FSK modulation / modulation signal is a digital signal, As a method of performing frequency modulation (FM modulation) including both, unless otherwise stated, in the prior art, the following configuration using a frequency synthesizer was adopted.
【０００４】(1) 送信用PLL 周波数シンセサイザ、受信
用PLL 周波数シンセサイザは、同一の基準発振器を使用
し、送信用PLL 周波数シンセサイザループにのみ、変調
信号を入力し、FM変調をかける。 (2) 送信用PLL 周波数シンセサイザ、受信用PLL 周波数
シンセサイザは、それぞれ別の基準発振器を使用し、送
信用PLL 周波数シンセサイザループと送信用の基準発信
器とに変調信号を入力し、FM変調をかける。(1) The transmitting PLL frequency synthesizer and the receiving PLL frequency synthesizer use the same reference oscillator, and input a modulation signal only to the transmitting PLL frequency synthesizer loop to apply FM modulation. (2) The PLL frequency synthesizer for transmission and the PLL frequency synthesizer for reception use different reference oscillators, input the modulated signal to the PLL frequency synthesizer loop for transmission and the reference oscillator for transmission, and apply FM modulation. .
【０００５】図７は上述の(1) 、(2) の方法による送信
用 PLL周波数シンセサイザの動作を説明するブロック図
である。図７において、送信用の PLL周波数シンセサイ
ザは、送信用電圧制御発振器(VCO) ４と、PLL 周波数シ
ンセサイザ用IC(PLL-IC)６と、送信用ループフィルタ(L
PF) ５と、からなる送信用 PLL周波数シンセサイザルー
プと、基準発信器(XO)７と、から構成される。FIG. 7 is a block diagram for explaining the operation of the transmission PLL frequency synthesizer according to the above methods (1) and (2). In FIG. 7, the transmission PLL frequency synthesizer includes a transmission voltage controlled oscillator (VCO) 4, a PLL frequency synthesizer IC (PLL-IC) 6, and a transmission loop filter (L
PF) 5, a transmission PLL frequency synthesizer loop, and a reference oscillator (XO) 7.
【０００６】かかる構成において、PLL 周波数シンセサ
イザ用IC(PLL-IC)６は、基準発振器(XO)７からの基準周
波数を図示省略された固定分周器で分周された周波数
と、送信用電圧制御発振器(VCO) ４からの発振周波数ａ
を図示省略された可変分周器で分周された周波数と、を
比較検出し、両周波数に位相差があればこれを積算し、
送信用ループフィルタ(LPF) ５で高周波成分を除去し、
送信用電圧制御発振器(VCO) ４に帰還する。送信用電圧
制御発振器(VCO) ４は、この発振器(VCO) ４の内部にあ
り図示省略されている可変容量ダイオードに、変調信号
tx-data と上述の送信用ループフィルタ(LPF) ５の出力
との差電圧で可変容量ダイオードの容量を変化させ、発
振周波数ａを周波数(f1)から(f1-Δf1) に変えるもので
ある。In such a configuration, the PLL frequency synthesizer IC (PLL-IC) 6 has a frequency obtained by dividing the reference frequency from the reference oscillator (XO) 7 by a fixed frequency divider (not shown) and a transmission voltage. Oscillation frequency a from controlled oscillator (VCO) 4
Is compared with the frequency divided by the variable frequency divider (not shown), and if there is a phase difference between both frequencies, this is integrated,
High frequency components are removed by the transmission loop filter (LPF) 5.
It feeds back to the voltage controlled oscillator (VCO) 4 for transmission. The transmission voltage controlled oscillator (VCO) 4 is provided with a modulation signal to a variable capacitance diode (not shown) inside the oscillator (VCO) 4.
The capacitance of the variable capacitance diode is changed by the voltage difference between tx-data and the output of the transmission loop filter (LPF) 5 described above, and the oscillation frequency a is changed from the frequency (f1) to (f1-Δf1).
【０００７】しかし、(1) の方法に相当する図７の(A)
では、変調信号tx-data は送信用電圧制御発振器(VCO)
４にのみ入力され、基準発振器(XO)７には入力されてい
ない。即ち、基準発振器(XO)７からの基準周波数は変調
信号tx-data によって周波数を変化させることはない。
従って、送信用電圧制御発振器(VCO) ４の発振周波数ａ
は、変調信号tx-data の変化によって、一旦、周波数(f
1)から(f1-Δf1) に変化するが、送信用 PLL周波数シン
セサイザループの帰還作用により順次元の周波数(f1)に
戻る。However, FIG. 7 (A) corresponding to the method (1)
Then, the modulated signal tx-data is the voltage controlled oscillator (VCO) for transmission.
It is input only to 4 and not to the reference oscillator (XO) 7. That is, the reference frequency from the reference oscillator (XO) 7 does not change with the modulation signal tx-data.
Therefore, the oscillation frequency a of the transmission voltage controlled oscillator (VCO) 4
Changes the frequency (f
Although it changes from 1) to (f1-Δf1), it returns to the forward dimension frequency (f1) due to the feedback effect of the transmitter PLL frequency synthesizer loop.
【０００８】また、(2) の方法に相当する図７の(B)
は、変調信号tx-data が送信用電圧制御発振器(VCO) ４
と基準発信器(XO)７とに入力さる。即ち、送信用電圧制
御発振器(VCO) ４の発振周波数と基準発振器(XO)７の基
準周波数は、変調信号tx-dataによって周波数を変化す
る。従って、送信用電圧制御発振器(VCO) ４の発振周波
数ａは、変調信号tx-data の変化によって、送信用 PLL
周波数シンセサイザループの帰還作用の影響を受けるこ
となく、周波数(f1)から(f1-Δf1) に変化することがで
きる。Further, FIG. 7B corresponding to the method of (2)
The modulated signal tx-data is the voltage controlled oscillator (VCO) 4 for transmission.
And the reference oscillator (XO) 7. That is, the oscillation frequency of the transmission voltage controlled oscillator (VCO) 4 and the reference frequency of the reference oscillator (XO) 7 change in frequency according to the modulation signal tx-data. Therefore, the oscillation frequency a of the transmission voltage-controlled oscillator (VCO) 4 changes depending on the change of the modulation signal tx-data.
The frequency (f1) can be changed to (f1-Δf1) without being affected by the feedback action of the frequency synthesizer loop.
【０００９】[0009]
【発明が解決しようとする課題】上述の様に従来技術に
よる複信方式用PLL 周波数シンセサイザでは、次の様な
問題がある。 (1) の方式による場合 送信用PLL 周波数シンセサイザループから見ると、変調
信号は外乱であり、変調信号という外乱が加わると、送
信用PLL 周波数シンセサイザループはその外乱を吸収す
るように働く。つまり、周波数(f1)という周波数で安定
していたPLL 周波数シンセサイザループに変調信号が加
わることにより、(f1-Δf1) という周波数に変化する。
送信用PLL 周波数シンセサイザループは、この周波数(f
1-Δf1)を(f1)に戻すように働き、やがて(f1)に戻って
しまう。つまり、変調信号の変化がゆるやかな場合（低
周波の変調信号の場合）、FM変調が正しくかからなくな
る問題がある。As described above, the conventional duplex frequency synthesizer PLL frequency synthesizer has the following problems. In the case of method (1) From the perspective of the PLL frequency synthesizer loop for transmission, the modulation signal is a disturbance, and when a disturbance called the modulation signal is applied, the PLL frequency synthesizer loop for transmission works to absorb the disturbance. In other words, when the modulation signal is added to the PLL frequency synthesizer loop that was stable at the frequency (f1), it changes to the frequency (f1-Δf1).
The PLL frequency synthesizer loop for transmission uses this frequency (f
It works to return 1-Δf1) to (f1), and eventually returns to (f1). That is, when the change of the modulation signal is gentle (in the case of a low frequency modulation signal), there is a problem that the FM modulation does not work correctly.
【００１０】(2) の方式の場合 変調信号を送信用PLL 周波数シンセサイザと基準発振器
とに加えるようにすることで、送信用PLL 周波数シンセ
サイザループの帰還作用が働かないようにする。つま
り、周波数(f1)という周波数で安定していた送信用PLL
周波数シンセサイザループに変調入力が加わることによ
り周波数(f1-Δf1) という周波数に変化する。このと
き、同時に変調信号を基準発振器に加えて(f1-Δf1) と
いう周波数で安定する様にすれば、周波数は(f1)に戻る
ことはなくなり、(1) の方式の問題を解決することがで
きる。In the case of the method (2), by adding the modulated signal to the transmitting PLL frequency synthesizer and the reference oscillator, the feedback action of the transmitting PLL frequency synthesizer loop is prevented. In other words, the transmission PLL that was stable at the frequency (f1)
When a modulation input is added to the frequency synthesizer loop, it changes to the frequency (f1-Δf1). At this time, if the modulated signal is added to the reference oscillator at the same time so that it stabilizes at the frequency of (f1-Δf1), the frequency will not return to (f1) and the problem of the method of (1) can be solved. it can.
【００１１】しかし、複信方式の無線通信機なので、変
調信号が加わっているときに受信用PLL 周波数シンセサ
イザループが変動し、受信用局部発振周波数が変動して
は正常な受信動作を行うことができないので、変調信号
で周波数が変動できる送信用の基準発振器とは別に、受
信用の基準発振器を設けている。この場合、送信用と受
信用の２つの基準発振器が必要となる。基準発振器とし
ては、周波数安定度の点から一般に水晶振動子を使用し
ており、この水晶振動子を２つ使うことは無線通信機の
コスト高と大型化につながる。However, since it is a duplex communication type wireless communication device, when the modulated signal is applied, the receiving PLL frequency synthesizer loop fluctuates, and if the receiving local oscillation frequency fluctuates, a normal receiving operation can be performed. Therefore, a reference oscillator for reception is provided in addition to the reference oscillator for transmission whose frequency can be changed by the modulated signal. In this case, two reference oscillators for transmission and reception are required. A crystal oscillator is generally used as the reference oscillator from the viewpoint of frequency stability, and the use of two crystal oscillators leads to high cost and large size of the wireless communication device.
【００１２】本発明は上記の点にかんがみてなされたも
のであり、その目的は前記した課題を解決して、送信用
と受信用に別々の基準発振器を用意し水晶振動子を２つ
使うということなく、１つの水晶振動子を用いた基準発
振器を利用して、送信用 PLL周波数シンセサイザループ
が出力する送信信号は、送信用PLL 周波数シンセサイザ
ループの帰還作用の影響を受けない安定した変調を行
い、受信用 PLL周波数シンセサイザループが出力する中
間周波数基準信号は、変調信号で変調されない複信方式
用PLL 周波数シンセサイザを提供することにある。The present invention has been made in view of the above points, and an object thereof is to solve the above-mentioned problems and to prepare separate reference oscillators for transmission and reception and use two crystal oscillators. Without using a reference oscillator that uses a single crystal oscillator, the transmit signal output by the transmit PLL frequency synthesizer loop is stably modulated without being affected by the feedback effect of the transmit PLL frequency synthesizer loop. The intermediate frequency reference signal output by the receiving PLL frequency synthesizer loop is not to be modulated by the modulating signal, and it is to provide a PLL frequency synthesizer for the duplex system.
【００１３】[0013]
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、アンテナ回路部と、スーパーヘ
テロダイン方式の受信回路部と、送信データを変調信号
として周波数変調を行うPLL(Phase Locked Loop)周波数
シンセサイザと送信用電力増幅器とを備えてなる送信回
路部と、を備え、同時に双方向通信を可能とする無線通
信機の複信方式用 PLL周波数シンセサイザにおいて、送
信用電圧制御発振器と，PLL 周波数シンセサイザ用IC
と，送信用ループフィルタと，からなる送信用 PLL周波
数シンセサイザループと、受信用電圧制御発振器と，PL
L 周波数シンセサイザ用ICと，受信用ループフィルタ
と，からなる受信用 PLL周波数シンセサイザループと、
変調信号で周波数偏移し，送信用および受信用PLL 周波
数シンセサイザループに基準周波数を入力する基準発振
器と、を備えるものとする。In order to achieve the above object, in the present invention, an antenna circuit section, a super-heterodyne receiving circuit section, and a PLL (Phase Locked) for frequency-modulating transmission data as a modulation signal. Loop) a transmission circuit unit comprising a frequency synthesizer and a power amplifier for transmission, and in a duplex frequency PLL frequency synthesizer of a wireless communication device capable of bidirectional communication at the same time, a voltage control oscillator for transmission, PLL frequency synthesizer IC
And a transmission loop filter, a transmission PLL frequency synthesizer loop, a reception voltage controlled oscillator, and a PL
A receiving PLL frequency synthesizer loop consisting of an L frequency synthesizer IC and a receiving loop filter,
It shall be provided with a reference oscillator that shifts the frequency with the modulated signal and inputs the reference frequency to the transmitting and receiving PLL frequency synthesizer loops.
【００１４】また、受信用電圧制御発振器は、３個の容
量を直列に接続した容量直列回路とこの容量直列回路に
並列接続されるインダクタと容量直列回路の中央の容量
にベース・エミッタ回路を並列接続される発振用トラン
ジスタとからなる正弦波発振回路と、インダクタに並列
接続される可変容量ダイオードと容量とからなる直列回
路と、否定論理素子と、を備え、インダクタに並列接続
される直列回路の可変容量ダイオードの両端子間に否定
論理素子を介した変調信号と受信用ループフィルタから
の出力信号とを接続するものとする。The voltage control oscillator for reception has a base / emitter circuit connected in parallel to a capacity series circuit in which three capacities are connected in series, an inductor connected in parallel to the capacity series circuit, and a center capacity of the capacity series circuit. A sine wave oscillating circuit including an oscillating transistor connected thereto, a series circuit including a variable capacitance diode and a capacitor connected in parallel to the inductor, and a negative logic element. It is assumed that the modulated signal via the negative logic element and the output signal from the receiving loop filter are connected between both terminals of the variable capacitance diode.
【００１５】また、受信用電圧制御発振器の否定論理素
子の回路は、変調信号の変化に対し遅延特性を備えるも
のとする。Further, the circuit of the negative logic element of the voltage controlled oscillator for reception has a delay characteristic with respect to a change of the modulation signal.
【００１６】[0016]
【作用】上記構成により、変調信号を送信用PLL 周波数
シンセサイザと、基準発振器と、受信用PLL 周波数シン
セサイザと、に入力することにより、送信用 PLL周波数
シンセサイザループが出力する送信信号は、データ変化
がゆっくりした低周波の変調信号が入ってきても正しく
変調を行うことができる。With the above configuration, by inputting the modulated signal to the transmitting PLL frequency synthesizer, the reference oscillator, and the receiving PLL frequency synthesizer, the transmitting signal output from the transmitting PLL frequency synthesizer loop has no data change. Correct modulation can be performed even when a slow low-frequency modulation signal comes in.
【００１７】また、変調信号によって基準発振器の周波
数が変動しても、インダクタに並列接続される可変容量
ダイオードの両端に印加される否定論理素子を介した変
調信号と受信用ループフィルタからの出力信号とが相殺
されるため、受信用 PLL周波数シンセサイザループが出
力する中間周波数基準信号は、変調信号の影響を受け
ず、変調信号で変調されることがない。Further, even if the frequency of the reference oscillator fluctuates due to the modulation signal, the modulation signal via the negative logic element applied across the variable capacitance diode connected in parallel with the inductor and the output signal from the receiving loop filter. Since and are canceled out, the intermediate frequency reference signal output by the reception PLL frequency synthesizer loop is not affected by the modulation signal and is not modulated by the modulation signal.
【００１８】特に、否定論理素子の回路に遅延特性を備
え、基準発振器の周波数が変動し受信用ループフィルタ
からの出力信号が遅延する遅延特性と整合をとることに
より、変調信号が変化したときも可変容量ダイオードの
両端に印加される電圧変動を相殺し、中間周波数基準信
号の瞬時的変動を含めて変調を抑制する。In particular, even when the modulation signal changes, the circuit of the negative logic element is provided with a delay characteristic so as to match the delay characteristic in which the frequency of the reference oscillator fluctuates and the output signal from the receiving loop filter is delayed. The fluctuations of the voltage applied across the varactor diode are canceled out, and the modulation including the instantaneous fluctuations of the intermediate frequency reference signal is suppressed.
【００１９】[0019]
【実施例】図１は本発明による一実施例の複信方式の無
線通信機のブロック図、図２は送信用 PLL周波数シンセ
サイザの動作を説明するブロック図、図３は変調信号が
変化したときの送信用 PLL周波数シンセサイザの各部の
波形図、図４は受信用 PLL周波数シンセサイザの動作を
説明するブロック図、図５は変調信号が変化したときの
受信用 PLL周波数シンセサイザの各部の波形図、図６は
電圧制御発振器のブロック図であり、図７に対応する同
一機能部材には同じ符号が付してある。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram of a duplex type radio communication device according to an embodiment of the present invention, FIG. 2 is a block diagram for explaining the operation of a transmission PLL frequency synthesizer, and FIG. 3 is a case where a modulation signal changes. Waveform diagram of each part of the transmitting PLL frequency synthesizer, Fig. 4 is a block diagram explaining the operation of the receiving PLL frequency synthesizer, and Fig. 5 is a waveform diagram of each part of the receiving PLL frequency synthesizer when the modulation signal changes. 6 is a block diagram of the voltage controlled oscillator, and the same functional members corresponding to FIG. 7 are denoted by the same reference numerals.
【００２０】図１において、複信方式の無線通信機は、
アンテナ回路部と、図示例では第１、第２ミキサを備え
たダブルスーパーヘテロダイン方式の受信回路部と、送
信回路部と、から構成される。アンテナ回路部は、アン
テナ１と、送信信号と受信信号との信号の流れを分岐分
配する分配器２と、から構成される。In FIG. 1, the duplex type wireless communication device is
The antenna circuit section, a receiving circuit section of the double superheterodyne system including first and second mixers in the illustrated example, and a transmitting circuit section. The antenna circuit unit includes an antenna 1 and a distributor 2 that branches and distributes signal flows of a transmission signal and a reception signal.
【００２１】ダブルスーパーヘテロダイン方式の受信回
路部は、アンテナ１で受信した高周波信号を増幅する高
周波増幅器10と、この高周波増幅器10からの信号と第１
局部発振信号として動作する受信用 PLL周波数シンセサ
イザループの受信用電圧制御発振器８の出力信号とを入
力とする第１ミキサ11と、この高周波増幅器10からの信
号と第１局部発振信号との差周波数を増幅する第１中間
周波数増幅器12と、この第１中間周波数増幅器12からの
信号と第２局部発振器14からの第２中間周波数信号とを
入力とする第２ミキサ13と、第２中間周波数増幅器15
と、この第２中間周波数増幅器15からの出力信号を復調
し受信データ(rx-data)19 として出力する復調器16と、
から構成される。The receiving circuit section of the double superheterodyne system comprises a high frequency amplifier 10 for amplifying a high frequency signal received by the antenna 1, a signal from the high frequency amplifier 10 and a first
A first mixer 11 to which the output signal of the reception voltage controlled oscillator 8 of the reception PLL frequency synthesizer loop operating as a local oscillation signal is input, and a difference frequency between the signal from the high frequency amplifier 10 and the first local oscillation signal. A first intermediate frequency amplifier 12 for amplifying the signal, a second mixer 13 to which a signal from the first intermediate frequency amplifier 12 and a second intermediate frequency signal from the second local oscillator 14 are input, and a second intermediate frequency amplifier 15
And a demodulator 16 which demodulates the output signal from the second intermediate frequency amplifier 15 and outputs it as reception data (rx-data) 19,
Consists of
【００２２】なお、受信用 PLL周波数シンセサイザ（詳
細は図４、図５で説明する）は、受信用電圧制御発振器
（以下、電圧制御発振器を VCOと略記する）８と、送信
用および受信用の２系統を一体化して内蔵するPLL 周波
数シンセサイザ用集積回路（以下、PLL-ICと略記する）
６と、受信用ループフィルタ（以下、ループフィルタを
LPF と略記する）９と、からなる受信用 PLL周波数シン
セサイザループと、送受信回路共用の基準発振器７と、
から構成される。The receiving PLL frequency synthesizer (details will be described with reference to FIGS. 4 and 5) includes a receiving voltage controlled oscillator (hereinafter, the voltage controlled oscillator is abbreviated as VCO) 8 and a transmitting and receiving device. Integrated circuit for PLL frequency synthesizer that integrates two systems (hereinafter abbreviated as PLL-IC)
6 and the receiving loop filter (hereinafter, the loop filter
(Abbreviated as LPF) 9 and a PLL frequency synthesizer loop for reception consisting of
Consists of
【００２３】送信回路部（詳細は図２、図３で説明す
る）は、送信データを変調信号(tx-data)17 として周波
数変調(FM,FSK)を行う図示例では送信用VCO ４と，上述
の受信用PLL-IC６と一体化された送信用PLL-IC６と，送
信用LPF ５と，からなる送信用PLL 周波数シンセサイザ
ループと、送受信回路共用の基準発振器７と、送信用電
力増幅器３と、を備えて構成される。The transmission circuit section (details will be described with reference to FIGS. 2 and 3) includes a transmission VCO 4 in the illustrated example which performs frequency modulation (FM, FSK) using transmission data as a modulation signal (tx-data) 17. A transmission PLL frequency synthesizer loop including a transmission PLL-IC 6 integrated with the reception PLL-IC 6 and a transmission LPF 5, a reference oscillator 7 shared by a transmission / reception circuit, and a transmission power amplifier 3. , And are configured.
【００２４】かかる構成において、送信データとしての
変調信号(tx-data)17 は、基準発振器７と、送信用VCO
４と、受信用VCO ８と、に入力される。まず、送信用PL
L 周波数シンセサイザループでは、変調信号(tx-data)1
7 の変化により送信用VCO ４の発振周波数が変化し、PL
L-IC６に帰還される。PLL-IC６では、図示されていない
可変分周器でチャネルデータ(channel-data)18A による
分周比で送信用VCO ４の発振周波数を分周し、他方、基
準発振器(XO)７からの基準周波数を図示されていない固
定分周器で分周し、両分周された周波数の位相比較を行
い、位相差出力を送信用LPF ５に入力し、この出力を送
信用VCO ４に帰還する。In such a configuration, the modulated signal (tx-data) 17 as transmission data is generated by the reference oscillator 7 and the transmission VCO.
4 and the VCO 8 for reception. First, PL for transmission
In the L frequency synthesizer loop, the modulation signal (tx-data) 1
The oscillation frequency of the transmitting VCO 4 changes due to the change of 7
Returned to L-IC6. In the PLL-IC 6, the oscillation frequency of the transmission VCO 4 is divided by the division ratio by the channel data (channel-data) 18A by the variable divider (not shown), while the reference from the reference oscillator (XO) 7 is divided. The frequency is divided by a fixed frequency divider (not shown), the phases of the divided frequencies are compared, the phase difference output is input to the transmitting LPF 5, and this output is fed back to the transmitting VCO 4.
【００２５】変調信号(tx-data)17 で変調され可変分周
器で分周された送信用VCO ４の発振周波数と、変調信号
(tx-data)17 で変調され固定分周器で分周された基準発
振器７の基準周波数とはほぼ一致する様に構成されてい
るので、送信用LPF ５の出力変動はなく、従って、送信
用VCO ４の発振周波数は、変調信号(tx-data)17 で変調
された出力がそのまま送信信号として出力される。The oscillation frequency of the transmission VCO 4 modulated by the modulation signal (tx-data) 17 and divided by the variable frequency divider, and the modulation signal
Since the reference frequency of the reference oscillator 7 modulated by (tx-data) 17 and divided by the fixed frequency divider is configured to substantially match, the output of the transmitting LPF 5 does not fluctuate. As for the oscillation frequency of the credit VCO 4, the output modulated by the modulation signal (tx-data) 17 is output as it is as a transmission signal.
【００２６】同様に、受信用PLL 周波数シンセサイザル
ープでは、変調信号(tx-data)17 の変化により受信用VC
O ８の発振周波数が変化する方向にあるが、実際上は、
変調信号(tx-data)17 により基準発振器７の基準周波数
が変調され周波数変動が発生し、受信回路用のPLL-IC６
の固定分周器で分周され位相差出力を検出し受信回路用
のPLL-IC６に出力変動を与え、受信用LPF ９の出力変動
となり、受信用VCO ８に内蔵される可変容量ダイオード
に変調信号(tx-data)17 と受信用LPF ９の出力信号とが
差動的に作用し両信号は相殺されて差電圧が発生しな
い。この結果、受信回路部の第１中間周波数局部発振器
として動作する受信用 PLL周波数シンセサイザからの信
号は、変調信号(tx-data)17 の影響を受けない。Similarly, in the reception PLL frequency synthesizer loop, the reception VC is changed by the change of the modulation signal (tx-data) 17.
Although the oscillation frequency of O 8 tends to change, in reality,
The modulation signal (tx-data) 17 modulates the reference frequency of the reference oscillator 7 to cause frequency fluctuation, and the PLL-IC 6 for the receiving circuit is generated.
It is divided by the fixed frequency divider and detects the phase difference output and gives the output fluctuation to the PLL-IC 6 for the receiving circuit, which becomes the output fluctuation of the LPF 9 for the reception and modulates it to the variable capacitance diode built in the VCO 8 for the reception. The signal (tx-data) 17 and the output signal of the receiving LPF 9 act differentially to cancel the two signals and no difference voltage is generated. As a result, the signal from the receiving PLL frequency synthesizer operating as the first intermediate frequency local oscillator of the receiving circuit section is not affected by the modulation signal (tx-data) 17.
【００２７】図２は送信用 PLL周波数シンセサイザの動
作を説明するブロック図、図３は変調信号が変化したと
きの送信用 PLL周波数シンセサイザの各部の波形図であ
り、以下、図２、３を用いて説明する。図２において、
送信用 PLL周波数シンセサイザは、送信用電圧制御発振
器(VCO) ４と、基準発信器７と、可変分周器(PD1) 61と
位相比較器(PC1) 62と固定分周器(FD)63とからなる送信
用 PLL周波数シンセサイザ用IC(PLL-IC)６と、送信用ル
ープフィルタ５と、から構成される。FIG. 2 is a block diagram for explaining the operation of the transmission PLL frequency synthesizer, and FIG. 3 is a waveform diagram of each part of the transmission PLL frequency synthesizer when the modulation signal changes. Hereinafter, FIGS. Explain. In FIG.
The transmission PLL frequency synthesizer consists of a transmission voltage controlled oscillator (VCO) 4, a reference oscillator 7, a variable frequency divider (PD1) 61, a phase comparator (PC1) 62, and a fixed frequency divider (FD) 63. It is composed of a transmission PLL frequency synthesizer IC (PLL-IC) 6 and a transmission loop filter 5.
【００２８】送信用電圧制御発振器(VCO) ４は、一実施
例では、３個の容量42,43,46を直列に接続した容量直列
回路と，この容量直列回路に並列接続されるインダクタ
47と、容量直列回路の中央の容量42にベース・エミッタ
回路を並列接続される発振用トランジスタ48と，からな
るクラップ発振回路と、このクラップ発振回路のインダ
クタ47に並列接続される可変容量ダイオード45と容量44
とからなる直列回路と、を備え、変形クラップ発振回路
を構成して可変容量ダイオード45の容量値を変えて正弦
波発振周波数を可変する回路構成を採用している。The voltage controlled oscillator (VCO) 4 for transmission is, in one embodiment, a capacitance series circuit in which three capacitances 42, 43 and 46 are connected in series, and an inductor connected in parallel to this capacitance series circuit.
47, a Clap oscillation circuit including an oscillation transistor 48 having a base-emitter circuit connected in parallel to the center capacitance 42 of the capacitance series circuit, and a variable capacitance diode 45 connected in parallel to an inductor 47 of the Clap oscillation circuit. And capacity 44
And a series circuit including and, a modified Clap oscillation circuit is configured to change the capacitance value of the variable capacitance diode 45 to change the sine wave oscillation frequency.
【００２９】図６により変形クラップ発振回路を説明す
る。図６において、容量直列回路を構成する３個の容量
42,43,46の容量値をc1,c2,c3とし、インダクタ47のイン
ダクタンスをL とし、可変容量ダイオード45の容量値c5
と容量44の容量値c6とからなる直列回路の容量値をc4と
する。この定数の変形クラップ発振回路の発振周波数ｆ
は、インダクタ47のインダクタンスL と可変容量ダイオ
ード45の容量値c5を含めた合成容量Ｃとから(1) 式を得
る。The modified Clap oscillator circuit will be described with reference to FIG. In Fig. 6, the three capacitors that make up the capacitor series circuit
The capacitance values of 42, 43, 46 are c1, c2, c3, the inductance of inductor 47 is L, and the capacitance value of variable capacitance diode 45 is c5.
And the capacitance value of the series circuit composed of the capacitance value c6 of the capacitance 44 and c4. Oscillation frequency f of the modified Clapp oscillator with this constant
(1) is obtained from the inductance L of the inductor 47 and the combined capacitance C including the capacitance value c5 of the variable capacitance diode 45.
【００３０】[0030]
【数１】 [Equation 1]
【００３１】なお、ここで合成容量Ｃは(2) 式で表され
る。The combined capacity C is expressed by the equation (2).
【００３２】[0032]
【数２】 [Equation 2]
【００３３】図６の回路において、容量c1,c2 は、トラ
ンジスタのエミッタからベースに正帰還をかけるための
ものであり、容量c1とc2の容量値を大きくし、容量c3の
容量値を小さくすることで、電源電圧や周囲温度の変動
に対して発振周波数の受ける影響を少なくする。容量c6
の値を選択することにより、可変容量ダイオードc5の容
量変化に対する発振周波数の変動幅を選択することがで
きる。In the circuit of FIG. 6, the capacitors c1 and c2 are for positive feedback from the emitter of the transistor to the base, and the capacitance values of the capacitors c1 and c2 are increased and the capacitance value of the capacitor c3 is decreased. As a result, the influence of the oscillation frequency on fluctuations in the power supply voltage and the ambient temperature is reduced. Capacity c6
By selecting the value of, the fluctuation range of the oscillation frequency with respect to the capacitance change of the variable capacitance diode c5 can be selected.
【００３４】図２に戻り、基準発振器(XO)７は、送信用
電圧制御発振器(VCO) ４と類似し、水晶振動子76を用い
た発振回路である。即ち、送信用VCO ４と異なる点は、
共振回路を構成する容量46とインダクタ47が、水晶振動
子76の電気機械的共振回路に置換されて、容量46の位置
に配置されたものである。この基準発信器(XO)７も可変
容量ダイオード75と容量74の直列回路で発振周波数を変
えることができる。Returning to FIG. 2, the reference oscillator (XO) 7 is an oscillation circuit similar to the transmission voltage controlled oscillator (VCO) 4 and using a crystal oscillator 76. That is, the difference from the transmission VCO 4 is
The capacitance 46 and the inductor 47 which form the resonance circuit are replaced with the electromechanical resonance circuit of the crystal oscillator 76 and are arranged at the position of the capacitance 46. This reference oscillator (XO) 7 can also change the oscillation frequency by the series circuit of the variable capacitance diode 75 and the capacitance 74.
【００３５】図２、図３を用いて送信用 PLL周波数シン
セサイザループを説明する。変調信号(tx-data)17 は、
抵抗41を介して送信用VCO ４の可変容量ダイオード45の
接続点d 、および、抵抗71を介して基準発信器７の可変
容量ダイオード75の接続点jに接続される。送信用 PLL
周波数シンセサイザループは、送信用VCO ４の発振出力
が可変分周器61に接続(a点) され、1/n1に分周(b点) さ
れて位相比較器62に入力される。可変分周器61の分周比
はチャネルデータ(channel-data)18A からのデータによ
り設定される。The transmission PLL frequency synthesizer loop will be described with reference to FIGS. Modulation signal (tx-data) 17 is
It is connected to the connection point d 1 of the variable capacitance diode 45 of the transmission VCO 4 via the resistor 41 and to the connection point j 1 of the variable capacitance diode 75 of the reference oscillator 7 via the resistor 71. Transmission PLL
In the frequency synthesizer loop, the oscillation output of the transmission VCO 4 is connected to the variable frequency divider 61 (point a), divided into 1 / n1 (point b), and input to the phase comparator 62. The division ratio of the variable frequency divider 61 is set by the data from the channel data (channel-data) 18A.
【００３６】例えば、一実施例は、無線通信機の送信チ
ャネルは、400MHz帯、チャネル間隔12.5kHz でベースバ
ンドのディジタル送信データを直接周波数シフトキーイ
ング変調(FSK) で送信する。この場合、分周比1/n1は、
1/32000 となる。無線通信機が交信する周波数帯域の選
択は、例えば、分周比を1/32001 、1/32002,…に選ぶこ
とにより、400.0125MHz,400.025MHz…と送信チャネルを
選択できる。また、基準発振器７は発振周波数が12.8MH
z (e点) のとき、固定分周比1/m は、1/1024で12.5kHz
(g点) の周波数を得る。For example, in one embodiment, the transmission channel of the wireless communication device transmits baseband digital transmission data by direct frequency shift keying modulation (FSK) in the 400 MHz band and the channel interval of 12.5 kHz. In this case, the division ratio 1 / n1 is
It becomes 1/32000. The frequency band with which the wireless communication device communicates can be selected, for example, by selecting the frequency division ratio as 1/32001, 1/32002, ..., 400.0125 MHz, 400.025 MHz. The reference oscillator 7 has an oscillation frequency of 12.8 MHz.
At z (point e), the fixed division ratio 1 / m is 1/1024 at 12.5 kHz.
Get the frequency of (g point).
【００３７】可変分周器61で分周された送信用VCO ４の
周波数と固定分周器63分周された基準発信器７の周波数
は位相比較器62で位相比較され、位相比較器62はこの位
相差が零になる様に出力を出し、送信用ループフィルタ
５でフィルタして送信用VCO４の(c点) に接続する。The frequency of the transmitting VCO 4 divided by the variable frequency divider 61 and the frequency of the reference oscillator 7 divided by the fixed frequency divider 63 are phase-compared by the phase comparator 62, and the phase comparator 62 An output is output so that this phase difference becomes zero, and the output is filtered by the transmission loop filter 5 and connected to the (point c) of the transmission VCO 4.
【００３８】かかる構成において、今、変調信号(tx-da
ta)17 がＬの状態で送信用VCO ４の発振出力である a点
の周波数がf1で送信用 PLL周波数シンセサイザループが
安定しているものとする。基準発振器７の発振出力であ
る e点の周波数をf0とすると、 b点の周波数f1/n1 と g
点の周波数f0/mとは一致している。（状態Ｌ） 次に、変調信号(tx-data)17 がＨに変化すると、 d点の
電位が高くなり、c-d間の電位差が状態Ｌよりも小さく
なる。この結果、可変容量ダイオード45の空乏層が減
り、可変容量ダイオード45の容量が増大し、合成容量Ｃ
が増大する。この結果、(1) 式より、 a点での周波数が
状態Ｌよりも小さくなり、(f1-Δf1) となる。これによ
り b点での周波数は(f1-Δf1)/n1となる。In such a configuration, the modulation signal (tx-da
It is assumed that the frequency at point a, which is the oscillation output of the transmitting VCO 4, is f1 when ta) 17 is L, and the transmitting PLL frequency synthesizer loop is stable. If the frequency at point e, which is the oscillation output of the reference oscillator 7, is f0, the frequencies at points b are f1 / n1 and g
It matches the frequency f0 / m at the point. (State L) Next, when the modulation signal (tx-data) 17 changes to H, the potential at point d rises, and the potential difference between cd becomes smaller than in state L. As a result, the depletion layer of the variable capacitance diode 45 decreases, the capacitance of the variable capacitance diode 45 increases, and the combined capacitance C
Increase. As a result, from the equation (1), the frequency at the point a becomes smaller than that in the state L and becomes (f1-Δf1). As a result, the frequency at point b becomes (f1-Δf1) / n1.
【００３９】一方、変調信号(tx-data)17 がＨに変化す
ることにより、 j点の電位も高くなり h-j間の電位差が
状態Ｌよりも小さくなる。この結果、可変容量ダイオー
ド75の空乏層が減り、可変容量ダイオード75の容量が増
大し、合成容量Ｃが増大する。この結果、 e点での周波
数が状態Ｌよりも小さくなり、(f0-Δf0) となる。これ
により g点での周波数は(f0-Δf0)/m となる。On the other hand, when the modulation signal (tx-data) 17 changes to H, the potential at point j also rises and the potential difference between hj becomes smaller than in state L. As a result, the depletion layer of the variable capacitance diode 75 is reduced, the capacitance of the variable capacitance diode 75 is increased, and the combined capacitance C is increased. As a result, the frequency at the point e becomes smaller than that in the state L and becomes (f0-Δf0). As a result, the frequency at point g is (f0-Δf0) / m.
【００４０】このとき b点の周波数(f1-Δf1)/n1と g点
の周波数(f0-Δf0)/m とが等しければ、送信用位相比較
器62からの出力は状態Ｌのときと同じになり、 c点の電
位は変化しない。つまり、 a点での周波数は、変調信号
(tx-data)17 の値にのみ左右されることになり、変調信
号(tx-data)17 によりFSK 変調がかかる。以上の説明し
た送信用 PLL周波数シンセサイザの各部の動作波形が図
３に図示される。At this time, if the frequency at point b (f1-Δf1) / n1 and the frequency at point g (f0-Δf0) / m are equal, the output from the transmission phase comparator 62 becomes the same as in the state L. And the potential at point c does not change. That is, the frequency at point a is the modulated signal
It depends only on the value of (tx-data) 17, and FSK modulation is applied by the modulated signal (tx-data) 17. The operation waveforms of the respective parts of the transmission PLL frequency synthesizer described above are shown in FIG.
【００４１】図４は受信用 PLL周波数シンセサイザの動
作を説明するブロック図、図５は変調信号が変化したと
きの受信用 PLL周波数シンセサイザの各部の波形図であ
り、以下、図４、５を用いて説明する。図４において、
受信用 PLL周波数シンセサイザは、受信用電圧制御発振
器(VCO) ８と、基準発信器７と、可変分周器(PD2) 64と
位相比較器(PC2) 65と固定分周器(FD)63とからなる受信
用 PLL周波数シンセサイザ用集積回路(PLL-IC)６と、受
信用ループフィルタ９と、から構成される。FIG. 4 is a block diagram for explaining the operation of the receiving PLL frequency synthesizer, and FIG. 5 is a waveform diagram of each part of the receiving PLL frequency synthesizer when the modulation signal changes. Hereinafter, FIGS. Explain. In FIG.
The receiving PLL frequency synthesizer consists of a receiving voltage controlled oscillator (VCO) 8, a reference oscillator 7, a variable frequency divider (PD2) 64, a phase comparator (PC2) 65 and a fixed frequency divider (FD) 63. It comprises a receiving PLL frequency synthesizer integrated circuit (PLL-IC) 6 and a receiving loop filter 9.
【００４２】受信用電圧制御発振器(VCO) ８は、図２の
送信用VCO ４と同様に変形クラップ発振回路を用いてお
り、部品番号は図２の送信用VCO ４の40番台に対応して
受信用VCO ８は80番台をとっている。さらに、この受信
用VCO ８の回路には、否定論理素子89と遅延回路89A,89
B が挿入されている点が図２と異なる点である。基準発
振器は理解を容易にするため図２と同じ回路を再掲載し
た。The reception voltage controlled oscillator (VCO) 8 uses a modified Clapp oscillator circuit like the transmission VCO 4 of FIG. 2, and the part number corresponds to the 40s of the transmission VCO 4 of FIG. The VCO 8 for reception is in the 80s. Furthermore, the circuit of this receiving VCO 8 includes a negative logic element 89 and delay circuits 89A and 89A.
The difference from FIG. 2 is that B is inserted. The reference oscillator is reprinted with the same circuit as in FIG. 2 for ease of understanding.
【００４３】かかる構成において、図４、図５を用いて
受信用 PLL周波数シンセサイザループを説明する。変調
信号(tx-data)17 は、否定論理素子89と遅延回路89A,89
B と抵抗81を介して受信用VCO ８の可変容量ダイオード
85の接続点q および抵抗71を介して基準発信器７の可変
容量ダイオード75の接続点j に接続される。受信用 PLL
周波数シンセサイザループは、受信用VCO ８の発振出力
が可変分周器64に接続(s点) され、1/n2に分周(t点) さ
れて位相比較器65に入力される。可変分周器64の分周比
はチャネルデータ(channel-data)18B のデータにより設
定される。In this configuration, the receiving PLL frequency synthesizer loop will be described with reference to FIGS. The modulated signal (tx-data) 17 is the negative logic element 89 and the delay circuits 89A and 89A.
Variable capacitance diode of VCO 8 for reception via B and resistor 81
It is connected to the connection point j of the variable capacitance diode 75 of the reference oscillator 7 via the connection point q of 85 and the resistor 71. Receive PLL
In the frequency synthesizer loop, the oscillation output of the receiving VCO 8 is connected to the variable frequency divider 64 (point s), divided into 1 / n 2 (point t) and input to the phase comparator 65. The division ratio of the variable frequency divider 64 is set by the data of the channel data (channel-data) 18B.
【００４４】例えば、一実施例では、無線通信機の送信
チャネルを400MHz帯とし第１中間周波数を45MHz 、第２
中間周波数を455kHzのダブルスーパーヘテロダイン方式
とする。受信周波数のチャネルの選択は、先に送信回路
部で説明したと同様に、チャネルデータ(channel-data)
18B からの分周比1/n2により選択することができる。For example, in one embodiment, the transmission channel of the wireless communication device is the 400 MHz band, the first intermediate frequency is 45 MHz, and the second intermediate frequency is 45 MHz.
A double superheterodyne system with an intermediate frequency of 455 kHz is used. The selection of the channel of the reception frequency is performed in the same way as described in the transmission circuit section, channel data (channel-data)
It can be selected by dividing ratio 1 / n2 from 18B.
【００４５】例えば400MHzのチャネルを受信する場合、
400MHzから第１中間周波数45MHz を差し引いた値とチャ
ネル間隔12.5kHz との比から、分周比1/n2としては、1/
28400が選択される。可変分周器64で分周された受信用V
CO ８の周波数と固定分周器63分周された基準発信器７
の周波数は位相比較器65で位相比較される。位相比較器
65はこの位相差が零になる様に出力し、受信用ループフ
ィルタ９でフィルタして受信用VCO ８の(p点) に接続す
る。For example, when receiving a 400 MHz channel,
From the ratio of the value obtained by subtracting the first intermediate frequency 45 MHz from 400 MHz and the channel interval 12.5 kHz, the division ratio 1 / n2 is 1 / n2.
28400 is selected. Reception V divided by variable frequency divider 64
CO 8 frequency and fixed frequency divider 63 Divided reference oscillator 7
The frequencies of are compared by the phase comparator 65. Phase comparator
The signal 65 is output so that this phase difference becomes zero, filtered by the receiving loop filter 9 and connected to (point p) of the receiving VCO 8.
【００４６】かかる構成において、今、変調信号(tx-da
ta)17 がＬの状態で受信用VCO ８の発振出力である s点
の周波数がf2で受信用 PLL周波数シンセサイザループが
安定しているものとする。基準発振器７の発振出力であ
る e点の周波数をf0とすると、 t点の周波数f2/n2 と g
点の周波数f0/mとは一致している。（状態Ｌ） 次に、変調信号(tx-data)17 がＨに変化すると、否定論
理素子89で r点の電位が小さくなり、遅延回路89A,89B
で遅延されて q点の電位が順次小さくなる。In such a configuration, the modulation signal (tx-da
When ta) 17 is L, the frequency at the s point, which is the oscillation output of the receiving VCO 8, is f2, and the receiving PLL frequency synthesizer loop is stable. Assuming that the frequency at point e, which is the oscillation output of the reference oscillator 7, is f0, the frequency at point t is f2 / n2 and g
It matches the frequency f0 / m at the point. (State L) Next, when the modulation signal (tx-data) 17 changes to H, the potential at the point r becomes small in the negative logic element 89, and the delay circuits 89A and 89B
It is delayed by and the potential at point q gradually decreases.
【００４７】一方、変調信号(tx-data)17 がＨに変化す
ることにより、 j点の電位も高くなり h-j間の電位差が
状態Ｌよりも小さくなる。この結果、可変容量ダイオー
ド75の空乏層が減り、可変容量ダイオード75の容量が増
大し、合成容量が増大する。この結果、 e点での周波数
が状態Ｌよりも小さくなり、(f0-Δf0) となる。これに
より g点での周波数は(f0-Δf0)/m となる。On the other hand, when the modulation signal (tx-data) 17 changes to H, the potential at point j also rises and the potential difference between hj becomes smaller than in state L. As a result, the depletion layer of the variable capacitance diode 75 decreases, the capacitance of the variable capacitance diode 75 increases, and the combined capacitance increases. As a result, the frequency at the point e becomes smaller than that in the state L and becomes (f0-Δf0). As a result, the frequency at point g is (f0-Δf0) / m.
【００４８】基準発振器の周波数が小さくなることによ
り、 PLL周波数シンセサイザループは受信用VCO ８の発
振周波数を低くする様に動作する。即ち、位相比較器65
の出力信号は順次変化し、受信用LPF ９を介して受信用
VCO ８の p点電位を小さくする方向に変化する。遅延回
路89A,89B で遅延されて q点電位が順次小さくなる変化
速度と受信用VCO ８の p点電位を小さくする変化速度を
等しく選び、且つ、p点電位とq 点電位との差電圧が一
定になる様に選択すると、可変容量ダイオード85にかか
る電圧は状態Ｌと同じであり、一定となる。この結果、
受信用VCO ８が出力する周波数は、変調信号(tx-data)1
7 の影響を受けることなく、一定の周波数を出力するこ
とができる。以上の説明した受信用 PLL周波数シンセサ
イザの各部の動作波形が図５に図示される。By decreasing the frequency of the reference oscillator, the PLL frequency synthesizer loop operates so as to lower the oscillation frequency of the receiving VCO 8. That is, the phase comparator 65
Output signal changes sequentially, and for reception via the LPF 9 for reception
It changes in the direction of decreasing the p-point potential of VCO 8. The rate of change in which the q-point potential is gradually reduced by the delay circuits 89A and 89B and the rate of change in which the p-point potential of the receiving VCO 8 is reduced are selected equally, and the difference voltage between the p-point potential and the q-point potential is When it is selected to be constant, the voltage applied to the variable capacitance diode 85 is the same as in the state L, and is constant. As a result,
The frequency output by the receiving VCO 8 is the modulated signal (tx-data) 1
A constant frequency can be output without being affected by 7. The operation waveforms of the respective parts of the above-described reception PLL frequency synthesizer are shown in FIG.
【００４９】なお、上記説明では否定論理素子89と遅延
回路89A,89B で遅延特性を説明したが、例えば、否定論
理素子89の代わりに演算増幅器を用い、この演算増幅器
に遅延特性を付与してもよい。In the above description, the negative logic element 89 and the delay circuits 89A and 89B have been used to explain the delay characteristic. For example, an operational amplifier is used instead of the negative logic element 89, and the delay characteristic is given to this operational amplifier. Good.
【００５０】[0050]
【発明の効果】以上述べたように本発明の構成によれ
ば、複信方式の無線通信機で、変調信号号を送信用 PLL
周波数シンセサイザループ、基準発振器、受信用 PLL周
波数シンセサイザループに入力することにより、１つの
水晶振動子を用いた基準発振器を用いて、送信用 PLL周
波数シンセサイザループが出力する送信信号は、送信用
PLL 周波数シンセサイザループの帰還作用の影響を受け
ない安定した変調を行い、受信用 PLL周波数シンセサイ
ザループが出力する中間周波数基準信号は、変調信号で
変調されない複信方式用PLL 周波数シンセサイザを提供
することができ、無線通信機のコスト低減および小型化
を行うことができる。As described above, according to the configuration of the present invention, in a duplex wireless communication device, a modulation signal number is transmitted by a PLL for transmission.
By inputting to the frequency synthesizer loop, the reference oscillator, and the receiving PLL frequency synthesizer loop, the transmitting signal output from the transmitting PLL frequency synthesizer loop can be transmitted by using the reference oscillator with one crystal oscillator.
It is possible to provide a PLL frequency synthesizer for the duplex system that performs stable modulation without being affected by the feedback effect of the PLL frequency synthesizer loop, and the intermediate frequency reference signal output from the PLL frequency synthesizer loop for reception is not modulated by the modulation signal. Therefore, the cost and size of the wireless communication device can be reduced.
【図１】本発明による一実施例の複信方式の無線通信機
のブロック図FIG. 1 is a block diagram of a duplex wireless communication device according to an embodiment of the present invention.
【図２】送信用 PLL周波数シンセサイザの動作を説明す
るブロック図FIG. 2 is a block diagram illustrating the operation of a transmission PLL frequency synthesizer.
【図３】変調信号が変化したときの送信用 PLL周波数シ
ンセサイザの各部の波形図FIG. 3 is a waveform diagram of each part of the transmission PLL frequency synthesizer when the modulation signal changes.
【図４】受信用 PLL周波数シンセサイザの動作を説明す
るブロック図FIG. 4 is a block diagram explaining the operation of a PLL frequency synthesizer for reception.
【図５】変調信号が変化したときの受信用 PLL周波数シ
ンセサイザの各部の波形図FIG. 5 is a waveform diagram of each part of the PLL frequency synthesizer for reception when the modulation signal changes.
【図６】電圧制御発振器のブロック図FIG. 6 is a block diagram of a voltage controlled oscillator.
【図７】従来技術による送信用 PLL周波数シンセサイザ
の動作を説明するブロック図FIG. 7 is a block diagram illustrating an operation of a transmission PLL frequency synthesizer according to a conventional technique.
１ アンテナ ２ 分配器 ３ 電力増幅器 ４,VCO 送信用電圧制御発振器 ５,LPF 送信用ループフィルタ ６,PLL-IC PLL 周波数シンセサイザ用IC ７,XO 基準発振器 ８ 受信用電圧制御発振器 ９ 受信用ループフィルタ 10 高周波増幅器 11、13 ミキサ 12 第１中間周波増幅器 14 第２局部発振器 15 第２中間周波増幅器 16 復調器 17,tx-data 変調信号 18A,18B, channel-data チャネルデータ 19,rx-data 受信データ 42,43,44,46,72,73,74,82,83,84,86 容量 45,75,85 可変容量ダイオード 47,87 インダクタ 48,78,88 発振用トランジスタ 61、64 可変分周器 62、65 位相比較器 63 固定分周器 76 水晶振動子 f0,f1,f2 周波数 1/n1,1/n2,1/m 分周比 89 否定論理素子 89A,89B 遅延回路 1 Antenna 2 Divider 3 Power Amplifier 4, VCO Transmission Voltage Controlled Oscillator 5, LPF Transmission Loop Filter 6, PLL-IC PLL Frequency Synthesizer IC 7, XO Reference Oscillator 8 Reception Voltage Controlled Oscillator 9 Reception Loop Filter 10 High frequency amplifier 11, 13 Mixer 12 First intermediate frequency amplifier 14 Second local oscillator 15 Second intermediate frequency amplifier 16 Demodulator 17, tx-data Modulated signal 18A, 18B, channel-data Channel data 19, rx-data Received data 42 , 43,44,46,72,73,74,82,83,84,86 Capacitance 45,75,85 Variable capacitance diode 47,87 Inductor 48,78,88 Oscillation transistor 61, 64 Variable frequency divider 62, 65 Phase comparator 63 Fixed divider 76 Crystal oscillator f0, f1, f2 Frequency 1 / n1,1 / n2,1 / m Dividing ratio 89 Negative logic element 89A, 89B Delay circuit
Claims (3)
方式の受信回路部と、送信データを変調信号として周波
数変調を行うPLL(Phase Locked Loop)周波数シンセサイ
ザと送信用電力増幅器とを備えてなる送信回路部と、を
備え、同時に双方向通信（複信方式の通信）を可能とす
る無線通信機の複信方式用 PLL周波数シンセサイザにお
いて、 送信用電圧制御発振器と、PLL 周波数シンセサイザ用IC
と、送信用ループフィルタと、からなる送信用 PLL周波
数シンセサイザループと、 受信用電圧制御発振器と、PLL 周波数シンセサイザ用IC
と、受信用ループフィルタと、からなる受信用 PLL周波
数シンセサイザループと、 変調信号で周波数偏移し、送信用および受信用PLL 周波
数シンセサイザループに基準周波数を入力する基準発振
器と、を備え、 送信用 PLL周波数シンセサイザループが出力する送信信
号は、変調信号で変調され、受信用 PLL周波数シンセサ
イザループが出力する中間周波数基準信号は、変調信号
で変調されない、 ことを特徴とする複信方式用PLL 周波数シンセサイザ。1. A transmission circuit section comprising an antenna circuit section, a superheterodyne type reception circuit section, a PLL (Phase Locked Loop) frequency synthesizer for frequency-modulating transmission data as a modulation signal, and a transmission power amplifier. In a duplex frequency PLL frequency synthesizer of a wireless communication device that is equipped with and, and is capable of bidirectional communication (duplex communication) at the same time, a voltage control oscillator for transmission and a PLL frequency synthesizer IC
And a transmission loop filter, a transmission PLL frequency synthesizer loop, a reception voltage controlled oscillator, and a PLL frequency synthesizer IC
And a receiving loop filter, a receiving PLL frequency synthesizer loop, and a reference oscillator that shifts the frequency with a modulated signal and inputs a reference frequency to the transmitting and receiving PLL frequency synthesizer loops. A PLL frequency synthesizer for a duplex system characterized in that a transmission signal output from a PLL frequency synthesizer loop is modulated with a modulation signal, and an intermediate frequency reference signal output from a reception PLL frequency synthesizer loop is not modulated with a modulation signal. .
ンセサイザにおいて、受信用電圧制御発振器は、３個の
容量を直列に接続した容量直列回路と，この容量直列回
路に並列接続されるインダクタと、容量直列回路の中央
の容量にベース・エミッタ回路を並列接続される発振用
トランジスタと，からなる正弦波発振回路と、前記イン
ダクタに並列接続される可変容量ダイオードと容量とか
らなる直列回路と、否定論理素子と、を備え、前記イン
ダクタに並列接続される直列回路の可変容量ダイオード
の両端子間に否定論理素子を介した変調信号と受信用ル
ープフィルタからの出力信号とを接続する、ことを特徴
とする複信方式用PLL 周波数シンセサイザ。2. The duplex frequency PLL frequency synthesizer according to claim 1, wherein the voltage-controlled oscillator for reception is connected in parallel with a capacitor series circuit in which three capacitors are connected in series. A sine wave oscillation circuit including an inductor and an oscillation transistor in which a base-emitter circuit is connected in parallel to the center capacitance of the capacitance series circuit, and a series circuit including a variable capacitance diode and a capacitance connected in parallel to the inductor. And a negative logic element, and connects the modulation signal via the negative logic element and the output signal from the receiving loop filter between both terminals of the variable capacitance diode of the series circuit connected in parallel to the inductor, A frequency synthesizer PLL frequency synthesizer.
ンセサイザにおいて、受信用電圧制御発振器の否定論理
素子の回路は、変調信号の変化に対し遅延特性を備え
る、ことを特徴とする複信方式用PLL 周波数シンセサイ
ザ。3. The duplex frequency PLL frequency synthesizer according to claim 2, wherein the circuit of the negative logic element of the receiving voltage controlled oscillator has a delay characteristic with respect to a change of the modulation signal. PLL frequency synthesizer for communication system.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149919A JPH098688A (en) | 1995-06-16 | 1995-06-16 | Pll frequency synthesizer for complex communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149919A JPH098688A (en) | 1995-06-16 | 1995-06-16 | Pll frequency synthesizer for complex communication system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098688A true JPH098688A (en) | 1997-01-10 |
Family
ID=15485459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7149919A Pending JPH098688A (en) | 1995-06-16 | 1995-06-16 | Pll frequency synthesizer for complex communication system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098688A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010001804A (en) * | 1999-06-08 | 2001-01-05 | 윤종용 | Transceiver for portable radio terminal equipment |
| US6735428B1 (en) | 1999-07-09 | 2004-05-11 | Nec Corporation | Wireless communication apparatus |
| KR100736398B1 (en) * | 2006-01-16 | 2007-07-09 | 삼성전자주식회사 | Integrated automatic frequency control circuit, control method and integrated frequency synthesizer having the same |
-
1995
- 1995-06-16 JP JP7149919A patent/JPH098688A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010001804A (en) * | 1999-06-08 | 2001-01-05 | 윤종용 | Transceiver for portable radio terminal equipment |
| US6735428B1 (en) | 1999-07-09 | 2004-05-11 | Nec Corporation | Wireless communication apparatus |
| KR100736398B1 (en) * | 2006-01-16 | 2007-07-09 | 삼성전자주식회사 | Integrated automatic frequency control circuit, control method and integrated frequency synthesizer having the same |
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