JPH098617A - Delay control circuit - Google Patents
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- JPH098617A JPH098617A JP7149218A JP14921895A JPH098617A JP H098617 A JPH098617 A JP H098617A JP 7149218 A JP7149218 A JP 7149218A JP 14921895 A JP14921895 A JP 14921895A JP H098617 A JPH098617 A JP H098617A
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- Pulse Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はディレイ制御回路に関
し、特に半導体集積回路内部に形成するタイミング調整
用のディレイ制御回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay control circuit, and more particularly to a delay control circuit for adjusting timing formed inside a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】この種のディレイ制御回路は例えばＤＲ
ＡＭのロウアドレスストローブ（ＲＡＳ）を用いるＲＡ
Ｓアクセスによる信号読出／書込制御（以下ＲＡＳアク
セス）回路の各信号のタイミング調整に用いられる。特
に、ワード活性化信号とセンスアンプ活性化信号のタイ
ミング差は、ワードが立上がってからセルデータがディ
ジット線上に出力されるまでの時間に相当し、このタイ
ミング差が大きすぎる場合は、ディジット線に上記セル
データが十分出力されるがＲＡＳアクセスが遅くなり、
小さすぎると上記セルデータが十分出力されれる前にセ
ンス動作を開始するためセンス感度が低下する。このた
め、適切な上記タイミング差を与えるため、複数のディ
レイ回路から成るディレイ制御回路を用い、ＲＡＳ信号
にそれぞれ所定のディレイを与えることによりワード活
性化信号とセンスアンプ活性化信号を生成する。2. Description of the Related Art A delay control circuit of this type is, for example, a DR
RA using AM row address strobe (RAS)
It is used to adjust the timing of each signal in the signal read / write control (hereinafter referred to as RAS access) circuit by S access. In particular, the timing difference between the word activation signal and the sense amplifier activation signal corresponds to the time from when the word rises until the cell data is output on the digit line. If this timing difference is too large, the digit line The above cell data is sufficiently output, but RAS access becomes slow,
If it is too small, the sensing operation is started before the cell data is sufficiently output, so that the sensing sensitivity is lowered. Therefore, in order to provide the appropriate timing difference, a word control signal and a sense amplifier activation signal are generated by using a delay control circuit including a plurality of delay circuits and giving a predetermined delay to each RAS signal.
【０００３】ＤＲＡＭのＲＡＳアクセス回路に適用した
従来の第１のディレイ制御回路をブロックで示す図６を
参照すると、この従来の第１のディレイ制御回路は、直
列接続され各々遅延時間Ｔｄ１，Ｔｄ２を有しＲＡＳ信
号反転ＲＡＳ（以下ＲＡＳＢ）の供給に応答してそれぞ
れ信号ｕ，ｖを出力するディレイ回路２１０，２２０
と、遅延時間Ｔｄ３を有し信号ＲＡＳＢの供給に応答し
て信号ｗを出力するディレイ回路２３０と、信号ｕ，ｗ
の否定論理積演算を行ないワード活性化信号ＷＡを出力
するＮＡＮＤ回路２４と、信号ｖ，ｗの否定論理積演算
を行ないセンスアンプ（ＳＡ）活性化信号ＳＡを出力す
るＮＡＮＤ回路２５とを備える。Referring to FIG. 6, which shows a block diagram of a conventional first delay control circuit applied to a DRAM RAS access circuit, the conventional first delay control circuit is connected in series and delay times Td1 and Td2 are provided. Delay circuits 210 and 220 which output signals u and v respectively in response to the supply of RAS signal inversion RAS (hereinafter referred to as RASB)
And a delay circuit 230 having a delay time Td3 and outputting a signal w in response to the supply of the signal RASB, and signals u and w.
And a NAND circuit 24 that outputs a word activation signal WA by performing a NAND operation and a NAND circuit 25 that outputs a sense amplifier (SA) activation signal SA by performing a NAND operation of signals v and w.
【０００４】次に、図６および動作タイムチャートを示
す図７（Ａ）を参照して、従来の第１のディレイ制御回
路の動作について説明すると、まず、負極性のＲＡＳ信
号ＲＡＳＢがディレイ回路２１０，２３０に供給される
と、これらディレイ回路２１０，２３０の各々はそれぞ
れ遅延時間Ｔｄ１，Ｔｄ３の分信号ＲＡＳＢの立下り前
縁を遅延した信号ｕ，ｗを出力する。ＮＡＮＤ回路２４
はこれら信号ｕ，ｗの供給に応答して否定論理積演算
し、前縁が信号ＲＡＳＢの前縁より遅延時間Ｔｄ１遅延
したワード活性化信号ＷＡを出力する。このワード活性
化信号ＷＡの供給に応答して図示していないワード信号
発生回路がワード信号Ｗを発生する。次に、ディレイ回
路２２０は信号ｕをさらに遅延時間Ｔｄ２分遅延させた
信号ｖを出力する。ＮＡＮＤ回路２５は信号ｖ，ｗの供
給に応答して否定論理積演算し、前縁が信号ＷＡの前縁
より遅延時間Ｔｄ２遅延したＳＡ活性化信号ＳＡを出力
する。すると、図示していないセンスアンプが活性化さ
れディジット信号Ｄ，反転Ｄ（以下ＤＢ）が相補のディ
ジット線上に出力される。Next, the operation of the first conventional delay control circuit will be described with reference to FIG. 6 and FIG. 7A showing the operation time chart. First, the negative polarity RAS signal RASB is applied to the delay circuit 210. , 230, the delay circuits 210, 230 respectively output signals u, w obtained by delaying the falling front edge of the signal RASB by the delay times Td1, Td3, respectively. NAND circuit 24
Performs a NAND operation in response to the supply of these signals u and w, and outputs the word activation signal WA whose leading edge is delayed by the delay time Td1 from the leading edge of the signal RASB. In response to the supply of the word activation signal WA, a word signal generation circuit (not shown) generates the word signal W. Next, the delay circuit 220 outputs the signal v obtained by further delaying the signal u by the delay time Td2. The NAND circuit 25 performs a NAND operation in response to the supply of the signals v and w, and outputs the SA activation signal SA whose leading edge is delayed by the delay time Td2 from the leading edge of the signal WA. Then, a sense amplifier (not shown) is activated and the digit signal D and the inverted D (DB) are output on the complementary digit lines.
【０００５】次に、外部クロックＣＫに同期してＲＡＳ
アクセスを行う同期式のＲＡＳアクセス回路に適用した
従来の第２のディレイ制御回路の動作タイムチャートを
示す図７（Ｂ）を参照すると、この従来の第２のディレ
イ制御回路の前述の従来の第１のディレイ制御回路との
相違点は、ＲＡＳ信号ＲＡＳＢが外部クロックＣＫに同
期して発生することであり、その他の回路構成および動
作は前述の従来の第１のディレイ制御回路と同様であ
る。Next, the RAS is synchronized with the external clock CK.
Referring to FIG. 7B showing an operation time chart of the second conventional delay control circuit applied to the synchronous RAS access circuit for accessing, the above-mentioned conventional second delay control circuit of the conventional second delay control circuit is referred to. The difference from the delay control circuit of No. 1 is that the RAS signal RASB is generated in synchronization with the external clock CK, and the other circuit configuration and operation are the same as those of the conventional first delay control circuit described above.
【０００６】これら従来の第１，第２のディレイ制御回
路の重要構成要素であるディレイ回路２１０，２２０，
２３０は遅延時間が異なる他は同一構成であり、説明の
便宜上ここではディレイ回路２１０について説明する。Delay circuits 210, 220, which are important components of these conventional first and second delay control circuits,
The delay circuit 230 has the same configuration except that the delay time is different. For convenience of description, the delay circuit 210 will be described here.
【０００７】一般的なディレイ回路２１０をブロックで
示す図８（Ａ）を参照すると、このディレイ回路２１０
は、縦続接続したｎ個のインバータＩ１と容量Ｃ１とか
ら成るディレイ単位素子２１１を備えて構成されてい
る。ディレイ単位素子２１１の個数ｎは所要の遅延時間
Ｔｄに対応して変化する。Referring to FIG. 8A showing a block diagram of a general delay circuit 210, this delay circuit 210
Is provided with a delay unit element 211 composed of n inverters I1 and a capacitor C1 which are connected in cascade. The number n of the delay unit elements 211 changes according to the required delay time Td.
【０００８】ディレイ単位素子２１１の構成を示す回路
図である図８（Ｂ）を参照すると、インバータＩ１はＰ
チャネル型のＭＯＳトランジスタＰ１とＮチャネル型の
ＭＯＳトランジスタＮ１とから成る。これらのＭＯＳト
ランジスタは、電源電圧，温度，プロセスのばらつき等
で電流能力が変化する。そのため、ディレイ単位素子２
１１の遅延時間は、上記電流能力の変化にともなって＋
／−２０％程度変化し、結局ディレイ回路２１０の遅延
時間も同様に変化する。Referring to FIG. 8B, which is a circuit diagram showing the configuration of the delay unit element 211, the inverter I1 has a P
It is composed of a channel type MOS transistor P1 and an N channel type MOS transistor N1. The current capability of these MOS transistors changes due to variations in power supply voltage, temperature, process, and the like. Therefore, the delay unit element 2
The delay time of 11 is +
/ -20%, and eventually the delay time of the delay circuit 210 also changes.
【０００９】従来の第１のディレイ制御回路において、
ある程度のセンス感度を得るための値としてワード活性
化信号ＷＡの発生からＳＡ活性化信号ＳＡの発生までの
遅延時間Ｔｄ２を６ｎｓとする。この遅延時間Ｔｄ２を
６ｎｓ以下とならないように設計する場合は、遅延が最
小と予想される条件すなわち電源電圧を最大，温度を最
小，プロセスを最高速水準の各々に設定した場合にこの
遅延６ｎｓを満たすように設計する。In the conventional first delay control circuit,
A delay time Td2 from generation of the word activation signal WA to generation of the SA activation signal SA is set to 6 ns as a value for obtaining a certain degree of sense sensitivity. When designing the delay time Td2 so as not to be 6 ns or less, the delay of 6 ns is set when the delay is expected to be minimum, that is, when the power supply voltage is set to the maximum, the temperature is set to the minimum, and the process is set to the maximum speed level. Design to meet.
【００１０】しかし、上述した構成のディレイ回路２１
０で６ｎｓのディレイを設計した場合、遅延が最大と予
想される条件すなわち電源電圧を最小，温度を最大，プ
ロセスを最低速水準の各々に設定した場合にこれら電源
電圧，温度，プロセスのばらつきにより遅延が＋／−２
０％変化すると、この６ｎｓは４０％増しの８．４ｎｓ
となり、結局ＲＡＳアクセスが２．４ｎｓだけ遅れるこ
とになる。However, the delay circuit 21 having the above-mentioned structure
When a delay of 0 to 6 ns is designed, the delay is expected to be the maximum, that is, when the power supply voltage is set to the minimum, the temperature is set to the maximum, and the process is set to the minimum speed level, the power supply voltage, temperature, and process variations cause Delay is +/- 2
If it changes by 0%, this 6ns will increase by 40% to 8.4ns.
Therefore, the RAS access will be delayed by 2.4 ns.
【００１１】次に、従来の第２のディレイ制御回路で
は、外部クロックＣＫ毎にＤＲＡＭのアクセスが終了す
るわけではなく、例えば図７に示すように、外部クロッ
ク４周期が信号ＲＡＳＢの幅に相当している。一方、ワ
ード活性化信号ＷＡやＳＡ活性化信号ＳＡ等のＤＲＡＭ
の内部信号は外部クロックＣＫに同期せず、内部のディ
レイ回路２１０，２２０，２３０によって制御されてい
る。それらにより制御される遅延時間Ｔｄ１，Ｔｄ２
は、外部クロックＣＫのタイミングとは無関係であるた
め、例えば、遅延時間Ｔｄ２が短くセンス感度が悪い場
合に外部クロックＣＫをいくら遅くしても、センス感度
は改善しない。Next, in the second conventional delay control circuit, the access to the DRAM is not completed for each external clock CK, but four cycles of the external clock correspond to the width of the signal RASB as shown in FIG. 7, for example. are doing. On the other hand, a DRAM for word activation signal WA, SA activation signal SA, etc.
The internal signal of is not synchronized with the external clock CK and is controlled by the internal delay circuits 210, 220 and 230. Delay times Td1 and Td2 controlled by them
Is irrelevant to the timing of the external clock CK, so that, for example, when the delay time Td2 is short and the sense sensitivity is poor, no matter how much the external clock CK is delayed, the sense sensitivity is not improved.
【００１２】[0012]
【発明が解決しようとする課題】上述した従来の第１，
第２のディレイ制御回路は、主要構成要素であるディレ
イ回路がＭＯＳトランジスタから成るインバータを単位
遅延素子として用いているので、電源電圧や温度などの
環境条件および製造プロセス条件のばらつき等で電流能
力が変化することにより設定遅延時間が変動し、ＲＡＳ
アクセスのタイミングを変動させてセンス感度の低下要
因となるという欠点があった。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
In the second delay control circuit, the delay circuit, which is a main component, uses the inverter composed of the MOS transistor as the unit delay element. Therefore, the current capability may be changed due to variations in environmental conditions such as power supply voltage and temperature and manufacturing process conditions. The setting delay time changes due to the change, and the RAS
There is a drawback in that the timing of access is changed to cause a decrease in sense sensitivity.
【００１３】また、同期式の従来の第２のディレイ制御
回路は、ワード活性化信号やＳＡ活性化信号等の内部信
号の遅延時間は外部クロックのタイミングとは無関係で
あるため、設定遅延時間の変動に起因するセンス感度の
低下は外部クロック信号のタイミング調整では補正でき
ないという欠点があった。Further, in the second conventional synchronous delay control circuit, the delay time of the internal signals such as the word activation signal and the SA activation signal is not related to the timing of the external clock, so that the set delay time There is a drawback in that the decrease in sense sensitivity due to fluctuation cannot be corrected by adjusting the timing of the external clock signal.
【００１４】[0014]
【課題を解決するための手段】本発明のディレイ制御回
路は、直列接続され各々第１および第２の遅延時間を有
する第１，第２のディレイ回路を備え、入力信号と前記
第１のディレイ回路を通過した第１の信号との第１のタ
イミング差と、前記第１の信号と前記第１および第２の
ディレイ回路を通過した第２の信号との第２のタイミン
グ差をそれぞれ前記第１および第２の遅延時間に設定す
るディレイ制御回路において、外部から供給された第１
のクロックを第１の分周比で分周した第１の分周信号と
内部で発生する第２のクロックを第２の分周比で分周し
た第２の分周信号との位相同期を行うとともにこの位相
同期用の制御信号を出力するクロック位相同期手段を備
え、前記第１および第２のディレイ回路の各々が、それ
ぞれ第１および第２の数の縦続接続され前記制御信号の
供給に応答して遅延時間を可変する第１の単位遅延時間
の第１のディレイ単位素子を備えて構成されている。A delay control circuit according to the present invention comprises first and second delay circuits connected in series and having first and second delay times, respectively, an input signal and the first delay circuit. A first timing difference between the first signal passing through the circuit and a second timing difference between the first signal and the second signal passing through the first and second delay circuits are respectively defined as the second timing difference. In the delay control circuit for setting the first and second delay times, the first
Phase synchronization between the first frequency-divided signal obtained by frequency-dividing the clock of No. 1 with the first frequency-division ratio and the second frequency-divided signal obtained by frequency-dividing the internally generated second clock with the second frequency division ratio. And a clock phase synchronizing means for outputting the control signal for phase synchronization and each of the first and second delay circuits is connected in cascade for a first and a second number, respectively, to supply the control signal. It is configured to include a first delay unit element having a first unit delay time that changes the delay time in response.
【００１５】[0015]
【実施例】次に、本発明の実施例をブロックで示す図１
を参照すると、この図に示す本実施例のディレイ制御回
路は、内部のクロックＣＫｉを外部のクロックＣＫに同
期させるとともにＶＣＯの制御電圧ＶＬを出力するＰＬ
Ｌ回路１と、制御電圧ＶＬの供給に応答して各々の遅延
時間が制御されるディレイ回路２１〜２３を含む可変デ
ィレイ回路２とを備える。1 is a block diagram showing an embodiment of the present invention.
Referring to FIG. 3, the delay control circuit of the present embodiment shown in this figure is a PL that synchronizes the internal clock CKi with the external clock CK and outputs the control voltage VL of the VCO.
The L circuit 1 and the variable delay circuit 2 including the delay circuits 21 to 23 whose delay times are controlled in response to the supply of the control voltage VL are provided.
【００１６】ＰＬＬ回路１は、クロックＣＫ，ＣＫｉの
位相比較結果に応答してチャージダウンパルスＣＤまた
はチャージアップパルスＣＵのいずれかを選択的に出力
する位相比較回路１１と、チャージダウンパルスＣＤ，
チャージアップパルスＣＵの供給に応答して制御電圧Ｖ
Ｌを発生するチャージポンプ１２と、制御電圧ＶＬの供
給に応答して周波数が制御されたクロックＣＫｉを発生
するＶＣＯ１３とを備える。The PLL circuit 1 selectively outputs either the charge down pulse CD or the charge up pulse CU in response to the phase comparison result of the clocks CK and CKi, and the charge down pulse CD,
Control voltage V in response to supply of charge-up pulse CU
A charge pump 12 that generates L and a VCO 13 that generates a clock CKi whose frequency is controlled in response to the supply of the control voltage VL are provided.
【００１７】可変ディレイ回路２は直列接続され各々制
御信号ＶＬの供給に応答して可変可能な設定遅延時間Ｔ
ｄ１，Ｔｄ２を有しＲＡＳ信号反転ＲＡＳ（以下ＲＡＳ
Ｂ）の供給に応答してそれぞれ信号ａ，ｂを出力するデ
ィレイ回路２１，２２と、同様に制御信号ＶＬの供給に
応答して可変可能な設定遅延時間Ｔｄ３を有し信号ＲＡ
ＳＢの供給に応答して信号ｃを出力するディレイ回路２
３と、信号ａ，ｃの否定論理積演算を行ないワード活性
化信号ＷＡを出力するＮＡＮＤ回路２４と、信号ｂ，ｃ
の否定論理積演算を行ないセンスアンプ（ＳＡ）活性化
信号ＳＡを出力するＮＡＮＤ回路２５とを備える。The variable delay circuits 2 are connected in series, and each of them can be varied in response to the supply of the control signal VL.
RAS signal inversion RAS (hereinafter referred to as RAS) having d1 and Td2.
B) and the delay circuits 21 and 22 which output the signals a and b, respectively, and the signal RA which also has a variable set delay time Td3 in response to the supply of the control signal VL.
Delay circuit 2 that outputs signal c in response to the supply of SB
3, a NAND circuit 24 for performing a NAND operation of the signals a and c and outputting a word activation signal WA, and signals b and c
And a NAND circuit 25 for performing a NAND operation and outputting a sense amplifier (SA) activation signal SA.
【００１８】ディレイ回路２１，２２，２３の構成を示
す回路図である図２を参照すると、ディレイ回路２１，
２２，２３の各々はそれぞれ縦続接続したｎ，ｐ，ｑ個
のディレイ単位素子１３１を備えて構成されている。デ
ィレイ単位素子１３１は従来と共通のトランジスタＰ
１，Ｎ１から成るインバータＩ１と、一端が接地した容
量Ｃ１と、インバータＩ１の出力端と容量Ｃ１の他端と
の間に挿入したディレイ制御用のＮチャネルＭＯＳトラ
ンジスタＮ２とを備える。Referring to FIG. 2, which is a circuit diagram showing the configuration of the delay circuits 21, 22, 23, the delay circuit 21,
Each of 22 and 23 comprises n, p, and q delay unit elements 131 connected in cascade. The delay unit element 131 is the same transistor P as the conventional one.
1, an inverter I1 composed of N1; a capacitor C1 having one end grounded; and an N-channel MOS transistor N2 for delay control inserted between the output end of the inverter I1 and the other end of the capacitor C1.
【００１９】次に、図１，図２および動作タイムチャー
トを示す図３を参照して、本実施例のディレイ制御回路
の動作について説明すると、まず、ＰＬＬ回路１は、例
えばＨ．Ｂバコル（Ｈ．Ｂ．Ｂａｋｏｇｌｕ），サーキ
ッツ，インタコネクションズ，アンド・パッケージング
・フォアＶＬＳＩ（Ｃｉｒｃｕｉｔ、Ｉｎｔｅｒｃｏｎ
ｎｅｃｔｉｏｎｓ、ａｎｄ Ｐａｃｋａｇｉｎｇ ｆｏ
ｒ ＶＬＳＩ），第３５８〜３６０頁，アジソン−ウェ
スリ（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ），１９９０年
（文献１）記載の一般的な回路である。Next, referring to FIGS. 1 and 2 and FIG. 3 showing an operation time chart, the operation of the delay control circuit of this embodiment will be described. H. B. Bakoglu, Circuits, Interconnections, and Packaging For VLSI (Circuit, Intercon)
injections, and Packaging fo
r VLSI), pp. 358-360, Addison-Wesley, 1990 (reference 1).
【００２０】ＰＬＬ回路１の動作タイムチャートを示す
図４（Ａ），（Ｂ）を併せて参照すると、内部のクロッ
クＣＫｉが外部のクロックＣＫに対して遅れていれば位
相比較回路１１はチャージダウンパルスＣＤを出力し、
チャージポンプ１２はＶＣＯの制御電圧ＶＬの電圧レベ
ルを下げ、ＶＣＯ１３の発振周波数を上昇させクロック
ＣＫｉの周期を速くする。逆に、クロックＣＫｉがクロ
ックＣＫに対して速ければ位相比較回路１１はチャージ
アップパルスＣＵを出力し、チャージポンプ１２は制御
電圧ＶＬの電圧レベルを上げ、ＶＣＯ１３の発振周波数
を低下させクロックＣＫｉの周期を遅くする。Referring also to FIGS. 4A and 4B showing the operation time chart of the PLL circuit 1, if the internal clock CKi is delayed with respect to the external clock CK, the phase comparison circuit 11 is charged down. Output pulse CD,
The charge pump 12 lowers the voltage level of the control voltage VL of the VCO, raises the oscillation frequency of the VCO 13 and speeds up the cycle of the clock CKi. On the contrary, if the clock CKi is faster than the clock CK, the phase comparison circuit 11 outputs the charge-up pulse CU, the charge pump 12 raises the voltage level of the control voltage VL, lowers the oscillation frequency of the VCO 13, and decreases the cycle of the clock CKi. Slow down.
【００２１】ＰＬＬ回路１の各構成要素１１〜１３を回
路図で示す図５（Ａ）〜（Ｃ）を併せて参照すると、図
４（Ａ）に示す位相比較回路１１はパルス発生回路１１
１を備え、チャージアップ，チャージダウン各パルスＣ
Ｕ，ＣＤのパルス幅を設定する。図４（Ｂ）に示すチャ
ージポンプ１２のスイッチ１２３，１２４は疑似的なも
ので例えばパルスＣＵがＨレベルの時に電源につながる
電流源１２１と制御電圧ＶＬとが接続されることを示
す。パルスＣＵが供給されると、容量１２５に電流源１
２１から電流が供給され制御電圧ＶＬの電圧レベルが上
昇する。Referring to FIGS. 5A to 5C which are circuit diagrams of the respective constituent elements 11 to 13 of the PLL circuit 1, the phase comparison circuit 11 shown in FIG.
1, with charge-up and charge-down pulses C
Set the pulse width of U and CD. The switches 123 and 124 of the charge pump 12 shown in FIG. 4 (B) are pseudo, and show that the current source 121 connected to the power source and the control voltage VL are connected when the pulse CU is at the H level, for example. When the pulse CU is supplied, the current source 1 is added to the capacitor 125.
A current is supplied from 21, and the voltage level of the control voltage VL rises.
【００２２】図５（Ｃ）を参照すると、ＶＣＯ１３は縦
列接続した初段の入力端と終段の出力端とを接続してリ
ング状接続としたｍ個のディレイ回路２１〜２３と共通
のディレイ単位素子１３１を備えて構成されている。Referring to FIG. 5 (C), the VCO 13 has a common delay unit with m delay circuits 21 to 23 in which a first stage input terminal and a final stage output terminal connected in cascade are connected in a ring shape. It is configured to include the element 131.
【００２３】制御電圧ＶＬの電圧レベル上昇に応答し
て、ＶＣＯ１３のトランジスタＮ２の導通抵抗が低下す
ることによりインバータＩ１の出力に対して容量Ｃ１の
影響が強くなり、その結果ディレイ単位素子１３１の遅
延が大きくなり、ＶＣＯの発振周波数は低下しクロック
ＣＫｉの周期を遅くする。パルスＣＤが供給されると、
以上と逆の動作で、クロックＣＫｉの周期を速くする。In response to the increase in the voltage level of the control voltage VL, the conduction resistance of the transistor N2 of the VCO 13 decreases, and the influence of the capacitance C1 on the output of the inverter I1 becomes strong, and as a result, the delay of the delay unit element 131 is delayed. Becomes larger, the oscillation frequency of the VCO is lowered and the cycle of the clock CKi is delayed. When the pulse CD is supplied,
By the operation opposite to the above, the cycle of the clock CKi is shortened.
【００２４】ＶＣＯ１３とデレィ回路２１〜２３のディ
レイ単位素子１３１は同一であるので、従来と同様に、
ディレイ単位素子１３１の個数は所要の遅延時間Ｔｄに
対応して変化する。また、制御電圧ＶＬによる単位遅延
時間の可変量は同一であり、したがって、これらＶＣＯ
１３とデレィ回路２１〜２３の全体の遅延時間の変化量
はディレイ単位素子１３１の縦続接続個数ｍ，ｎ，ｐ，
ｑに依存する。Since the VCO 13 and the delay unit element 131 of the delay circuits 21 to 23 are the same, as in the conventional case,
The number of delay unit elements 131 changes according to the required delay time Td. Further, the variable amount of the unit delay time by the control voltage VL is the same, and therefore, these VCO
13 and the delay amount of the delay circuits 21 to 23 as a whole are determined by the number m, n, p of cascade connection of the delay unit elements 131.
depends on q.
【００２５】外部クロックＣＫの周期をＴとすると、こ
れらデレィ回路２１〜２３の各々の遅延時間Ｔｄ１，Ｔ
ｄ２，Ｔｄ３はそれぞれＴ・ｎ／ｍ，Ｔ・ｐ／ｍ，Ｔ・
ｑ／ｍとなり、この値は電圧や温度等の外部条件の変化
あるいは製造プロセスの変動に関係なく一定である。Assuming that the cycle of the external clock CK is T, the delay times Td1 and Td of the delay circuits 21 to 23 respectively.
d2 and Td3 are respectively Tn / m, Tp / m, T
q / m, which is constant regardless of changes in external conditions such as voltage and temperature or changes in the manufacturing process.
【００２６】図３に示す本実施例のタイムチャートは、
ＶＣＯ１３のディレイ単位素子１３１の個数ｍを５個と
し、ディレイ回路２１，２２，２３の各々のディレイ単
位素子１３１の個数ｎ，ｐ，ｑをそれぞれ３，３，６個
とした場合である。The time chart of this embodiment shown in FIG.
This is a case where the number m of the delay unit elements 131 of the VCO 13 is 5, and the numbers n, p, and q of the delay unit elements 131 of the delay circuits 21, 22, and 23 are 3, 3, and 6, respectively.
【００２７】図２を参照して全体の動作について説明す
ると、従来と同様に、外部クロックＣＫに同期して発生
した負極性のＲＡＳ信号ＲＡＳＢがディレイ回路２１，
２３に供給されると、これらディレイ回路２１，２３の
各々はそれぞれ遅延時間Ｔｄ１，Ｔｄ３の分信号ＲＡＳ
Ｂの立下り前縁を遅延した信号ａ，ｃを出力する。ＮＡ
ＮＤ回路２４はこれら信号ａ，ｃの供給に応答して否定
論理積演算し、前縁が信号ＲＡＳＢの前縁より遅延時間
Ｔｄ１遅延したワード活性化信号ＷＡを出力する。この
ワード活性化信号ＷＡの供給に応答して図示していない
ワード信号発生回路がワード信号Ｗを発生する。次に、
ディレイ回路２２は信号ａをさらに遅延時間Ｔｄ２分遅
延させた信号ｂを出力する。ＮＡＮＤ回路２５は信号
ｂ，ｃの供給に応答して否定論理積演算し、前縁が信号
ＷＡの前縁より遅延時間Ｔｄ２遅延したＳＡ活性化信号
ＳＡを出力する。すると、図示していないセンスアンプ
が活性化されディジット信号Ｄ，反転Ｄ（以下ＤＢ）が
相補のディジット線上に出力される。The overall operation will be described with reference to FIG. 2. As in the conventional case, the negative polarity RAS signal RASB generated in synchronization with the external clock CK is delayed by the delay circuit 21 ,.
23, each of the delay circuits 21 and 23 receives the divided signal RAS of the delay times Td1 and Td3, respectively.
The signals a and c delayed from the falling edge of B are output. NA
The ND circuit 24 performs a NAND operation in response to the supply of these signals a and c, and outputs the word activation signal WA whose leading edge is delayed by the delay time Td1 from the leading edge of the signal RASB. In response to the supply of the word activation signal WA, a word signal generation circuit (not shown) generates the word signal W. next,
The delay circuit 22 outputs the signal b which is obtained by further delaying the signal a by the delay time Td2. The NAND circuit 25 performs the NAND operation in response to the supply of the signals b and c, and outputs the SA activation signal SA whose leading edge is delayed by the delay time Td2 from the leading edge of the signal WA. Then, a sense amplifier (not shown) is activated and the digit signal D and the inverted D (DB) are output on the complementary digit lines.
【００２８】上述のように、制御電圧ＶＬの供給に応答
して外部環境変化等と無関係にディレイ回路２１，２
２，２３の各々の遅延時間Ｔｄ１，Ｔｄ２，Ｔｄ３はそ
れぞれＴ・３／５，Ｔ・３／５，Ｔ・６／５に設定され
る。As described above, the delay circuits 21 and 2 are responsive to the supply of the control voltage VL regardless of changes in the external environment.
The delay times Td1, Td2 and Td3 of 2 and 23 are respectively set to T · 3/5, T · 3/5 and T · 6/5.
【００２９】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、実施例ではＶＣＯと他のディレイ回路と
が同一設計のディレイ単位素子を用いる場合について述
べたが、ＶＣＯに対して例えばディレイ回路のインバー
タの電流能力を１／２に容量値を２倍にしたディレイ単
位素子を用いると同一の制御電圧に対し遅延時間の変化
量を４倍に設定できることにより、ディレイ回路の素子
数を１／４に節減することも、本発明の主旨を逸脱しな
い限り適用できることは勿論である。Although the embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, and various modifications can be made. For example, in the embodiment, the case where the VCO and the other delay circuit use the delay unit element of the same design has been described, but the current capacity of the inverter of the delay circuit is halved and the capacitance value is doubled with respect to the VCO. When the delay unit element is used, the amount of change in the delay time can be set to four times for the same control voltage, so that the number of elements of the delay circuit can be reduced to 1/4 as long as it does not depart from the gist of the present invention. Of course you can.
【００３０】また、外部クロックとＶＣＯ発振信号すな
わち内部クロックを直接位相比較する代りに、それぞれ
Ａ，Ｂの分周比で分周後位相比較することによりＶＣＯ
の発振周期は外部クロックのＢ／Ａ倍となり、これを利
用して内部のディレイもＢ／Ａ倍とすることも可能であ
る。Further, instead of directly comparing the phases of the external clock and the VCO oscillation signal, that is, the internal clock, the VCO is generated by performing the phase comparison after frequency division by the frequency division ratios of A and B, respectively.
The oscillation cycle of B becomes A / B times that of the external clock, and the internal delay can also be made B / A times by utilizing this.
【００３１】[0031]
【発明の効果】以上説明したように、本発明のディレイ
制御回路は、外部クロックと内部クロックとの位相同期
を行うとともにこの位相同期用の制御信号を出力するク
ロック位相同期手段を備え、ディレイ回路の各々がそれ
ぞれ縦続接続され上記制御信号の供給に応答して遅延時
間を可変するディレイ単位素子を備えて上記位相同期に
連動してすなわち外部クロックにより遅延時間を決定す
るので、電圧や温度等の外部条件の変化あるいは製造プ
ロセスの変動に関係なく安定な遅延時間を得ることがで
きるとい効果がある。As described above, the delay control circuit of the present invention is provided with the clock phase synchronizing means for performing the phase synchronization between the external clock and the internal clock and outputting the control signal for this phase synchronization. Since each of them is connected in cascade and provided with a delay unit element that varies the delay time in response to the supply of the control signal, the delay time is determined in accordance with the phase synchronization, that is, the external clock is used. The advantage is that a stable delay time can be obtained regardless of changes in external conditions or changes in the manufacturing process.
【００３２】また、ＤＲＡＭのＲＡＳアクセス回路に適
用した場合、センス感度の低下要因であるＲＡＳアクセ
スのタイミング変動を除去できるので安定な動作を保証
できるという効果がある。Further, when applied to the RAS access circuit of DRAM, there is an effect that a stable operation can be guaranteed because the timing variation of the RAS access, which is a factor of lowering the sensitivity of the sense, can be eliminated.
【図１】本発明のディレイ制御回路の一実施例を示すブ
ロック図である。FIG. 1 is a block diagram showing an embodiment of a delay control circuit of the present invention.
【図２】図１のディレイ回路の構成を示す回路図であ
る。FIG. 2 is a circuit diagram showing a configuration of a delay circuit of FIG.
【図３】本実施例のディレイ制御回路における動作の一
例を示すタイムチャートである。FIG. 3 is a time chart showing an example of the operation of the delay control circuit of this embodiment.
【図４】図１のＰＬＬ回路の動作の一例を示すタイムチ
ャートである。FIG. 4 is a time chart showing an example of the operation of the PLL circuit of FIG.
【図５】図１のＰＬＬ回路の各部の構成をそれぞれ示す
回路図である。5 is a circuit diagram showing a configuration of each part of the PLL circuit of FIG.
【図６】従来の第１のディレイ制御回路の一例を示すブ
ロック図である。FIG. 6 is a block diagram showing an example of a conventional first delay control circuit.
【図７】従来の第１および第２のディレイ制御回路の動
作の一例をそれぞれ示すタイムチャートである。FIG. 7 is a time chart showing an example of operations of conventional first and second delay control circuits.
【図８】図６のディレイ回路の構成を示す回路図であ
る。8 is a circuit diagram showing a configuration of a delay circuit of FIG.
１ ＰＬＬ回路 ２ 可変ディレイ回路 １１ 位相比較回路 １２ チャージポンプ １３ ＶＣＯ １１１ パルス発生回路 ２１〜２３，２１０，２２０，２３０ ディレイ回路 ２４，２５ ＮＡＮＤ回路 １３１，２１１ ディレイ単位素子 Ｉ１ インバータ Ｃ１ 容量 Ｎ１，Ｎ２，Ｐ１ トランジスタ 1 PLL Circuit 2 Variable Delay Circuit 11 Phase Comparison Circuit 12 Charge Pump 13 VCO 111 Pulse Generation Circuit 21-23, 210, 220, 230 Delay Circuit 24, 25 NAND Circuit 131, 211 Delay Unit Element I1 Inverter C1 Capacitance N1, N2 P1 transistor
Claims (5)
時間を有する第１，第２のディレイ回路を備え、入力信
号と前記第１のディレイ回路を通過した第１の信号との
第１のタイミング差と、前記第１の信号と前記第１およ
び第２のディレイ回路を通過した第２の信号との第２の
タイミング差をそれぞれ前記第１および第２の遅延時間
に設定するディレイ制御回路において、 外部から供給された第１のクロックを第１の分周比で分
周した第１の分周信号と内部で発生する第２のクロック
を第２の分周比で分周した第２の分周信号との位相同期
を行うとともにこの位相同期用の制御信号を出力するク
ロック位相同期手段を備え、 前記第１および第２のディレイ回路の各々が、それぞれ
第１および第２の数の縦続接続され前記制御信号の供給
に応答して遅延時間を可変する第１の単位遅延時間の第
１のディレイ単位素子を備えることを特徴とするディレ
イ制御回路。1. A first and a second delay circuits connected in series, each having a first and a second delay time, respectively, and a first input signal and a first signal passed through the first delay circuit. Control for setting the first timing difference and the second timing difference between the first signal and the second signal that has passed through the first and second delay circuits to the first and second delay times, respectively. In the circuit, a first frequency-divided signal obtained by dividing a first clock supplied from the outside by a first frequency division ratio and a second clock generated internally by a second frequency division ratio are divided by a second frequency division ratio. Clock phase synchronization means for performing phase synchronization with the frequency-divided signal of 2 and outputting a control signal for this phase synchronization, wherein each of the first and second delay circuits is provided with a first and second number, respectively. Are connected in cascade and respond to the supply of the control signal. Delay control circuit further comprising a first first unit delay time of the delay unit element for varying the delay time by.
した初段の入力端と終段の出力端とを接続してリング状
接続とした第３の数の前記制御信号の供給に応答して遅
延時間を可変する第２の単位遅延時間の第２のディレイ
単位素子を備え、前記制御信号の供給に応答して前記第
２の分周信号の周波数を可変する電圧制御発振回路と、 前記第１および第２の分周信号クロックとの位相比較結
果に応じてそれぞれ正極性および負極性のいずれか一方
の充電指示を行う正方向と負方向のチャージパルス信号
を選択的に出力する位相比較回路と、 前記チャージパルス信号の供給に応答して前記制御信号
を生成するチャージポンプ回路とを備えるＰＬＬ回路を
備えることを特徴とする請求項１記載のディレイ制御回
路。2. The clock phase synchronization means delays in response to a supply of a third number of the control signals, which is a ring connection in which a first-stage input terminal and a last-stage output terminal connected in cascade are connected. A second delay unit element having a second unit delay time for varying the time; a voltage controlled oscillator circuit for varying the frequency of the second divided signal in response to the supply of the control signal; And a phase comparison circuit for selectively outputting a positive direction and a negative direction charge pulse signal for instructing charge of either positive polarity or negative polarity according to the result of phase comparison with the second divided signal clock. The delay control circuit according to claim 1, further comprising a PLL circuit including a charge pump circuit that generates the control signal in response to the supply of the charge pulse signal.
第１，第２のトランジスタから成るインバータと、 前記インバータの出力端と第１または第２の電源との間
に直列接続した容量と前記制御信号の供給に応答して導
通抵抗を可変する可変抵抗素子とを備えることを特徴と
する請求項１および２記載のディレイ制御回路。3. The first and second unit delay circuits,
An inverter composed of first and second transistors, a variable resistor for varying a conduction resistance in response to the supply of the control signal and a capacitor connected in series between the output terminal of the inverter and the first or second power supply. 3. The delay control circuit according to claim 1, further comprising an element.
あり前記第１および第２の単位遅延時間が等しいことを
特徴とする請求項１および２記載のディレイ制御回路。4. The delay control circuit according to claim 1, wherein the first and second frequency division ratios are both 1, and the first and second unit delay times are equal to each other.
圧の供給を受けるＭＯＳトランジスタから成ることを特
徴とする請求項３記載のディレイ制御回路。5. The delay control circuit according to claim 3, wherein the variable resistance element is a MOS transistor having a gate supplied with the control voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149218A JPH098617A (en) | 1995-06-15 | 1995-06-15 | Delay control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149218A JPH098617A (en) | 1995-06-15 | 1995-06-15 | Delay control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098617A true JPH098617A (en) | 1997-01-10 |
Family
ID=15470441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7149218A Pending JPH098617A (en) | 1995-06-15 | 1995-06-15 | Delay control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098617A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5963502A (en) * | 1998-01-14 | 1999-10-05 | Mitsubishi Denki Kabushiki Kaisha | Clock-synchronous type semiconductor memory device capable of outputting read clock signal at correct timing |
| JP2002074949A (en) * | 2000-08-28 | 2002-03-15 | Mitsubishi Electric Corp | Semiconductor device |
| US7197099B2 (en) | 2002-12-26 | 2007-03-27 | Renesas Technology Corp. | Delay circuit with timing adjustment function |
| US7456681B2 (en) | 2005-02-28 | 2008-11-25 | Elpida Memory, Inc. | Power supply voltage step-down circuit, delay circuit, and semiconductor device having the delay circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963822A (en) * | 1982-08-30 | 1984-04-11 | ゼロツクス・コ−ポレ−シヨン | Mos/vlsi circuit self correcting clock and timing signal ge nerator |
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-
1995
- 1995-06-15 JP JP7149218A patent/JPH098617A/en active Pending
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|---|---|---|---|
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