JPH0983725A - Video signal processor - Google Patents
Video signal processorInfo
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- JPH0983725A JPH0983725A JP7230204A JP23020495A JPH0983725A JP H0983725 A JPH0983725 A JP H0983725A JP 7230204 A JP7230204 A JP 7230204A JP 23020495 A JP23020495 A JP 23020495A JP H0983725 A JPH0983725 A JP H0983725A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、映像信号を処理す
る映像信号処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal processing device for processing a video signal.
【０００２】[0002]
【従来の技術】従来、ディジタルビデオテープレコーダ
いわゆるディジタルＶＴＲに記録媒体として使用する磁
気テープの品質評価装置においては、光学センサを用い
て非接触で磁気テープの磁性面の欠陥検出を行う方法が
知られている。2. Description of the Related Art Conventionally, in a quality evaluation apparatus for a magnetic tape used as a recording medium in a digital video tape recorder, a so-called digital VTR, there is known a method of detecting a defect on a magnetic surface of the magnetic tape in a non-contact manner using an optical sensor. Has been.
【０００３】この場合、上記光学センサとしては、具体
的には、複数の電荷結合素子いわゆるＣＣＤが直線上に
配置されたＣＣＤリニアセンサが用いられている。磁気
テープの欠陥を高精度に検出するためには、高解像度
で、読み出し速度が高速な、高性能のＣＣＤリニアセン
サが要求される。In this case, as the optical sensor, specifically, a CCD linear sensor in which a plurality of charge-coupled devices, so-called CCDs, are arranged in a straight line is used. In order to detect defects on the magnetic tape with high accuracy, a high-performance CCD linear sensor with high resolution and high read speed is required.
【０００４】近年、半導体技術の進歩と共に、最近で
は、総画素数が５０００画素以上で、転送クロック周波
数が４０ＭＨｚ以上のＣＣＤリニアセンサが開発されて
いる。In recent years, along with the progress of semiconductor technology, a CCD linear sensor having a total number of pixels of 5000 pixels or more and a transfer clock frequency of 40 MHz or more has been recently developed.
【０００５】ＣＣＤリニアセンサによって検出される総
画素数が増加すると、各画素信号を読み出す転送クロッ
ク周波数も高くなる。よって、転送クロック周波数を一
定に保つためには、転送クロック周波数を総画素数に比
例して高くする必要がある。As the total number of pixels detected by the CCD linear sensor increases, the transfer clock frequency for reading each pixel signal also increases. Therefore, in order to keep the transfer clock frequency constant, it is necessary to increase the transfer clock frequency in proportion to the total number of pixels.
【０００６】例えば、１０００画素（ピクセル）分のＣ
ＣＤからの画素信号を１００μｓで読み出すためには、
転送クロック周波数は１０ＭＨｚとなる。[0006] For example, C for 1000 pixels
To read the pixel signal from the CD in 100 μs,
The transfer clock frequency is 10 MHz.
【０００７】画素数を５倍の５０００画素に増やした場
合に、１０００画素分の画素信号を転送する場合の転送
クロック周波数と同じ転送クロック周波数では５倍の読
み出し時間となる。よって、１０００画素分の画素信号
を転送する場合の読み出し時間と同じ読み出し時間を保
つためには、転送クロック周波数を５倍に上げる必要が
ある。When the number of pixels is increased to 5 times 5000 pixels, the read time becomes 5 times at the same transfer clock frequency as the transfer clock frequency when transferring pixel signals for 1000 pixels. Therefore, in order to maintain the same reading time as the reading time when transferring the pixel signals for 1000 pixels, it is necessary to increase the transfer clock frequency five times.
【０００８】従って、画素数を増やして高精度な欠陥検
出を行うためには、高い転送クロック周波数で動作可能
なＣＣＤが必要になる。Therefore, in order to increase the number of pixels and detect defects with high accuracy, a CCD that can operate at a high transfer clock frequency is required.
【０００９】しかし、転送クロック周波数を画素数の増
加に比例させてどこまでも高くすることは困難である。
従って、ＣＣＤリニアセンサから出力される画素信号を
２チャンネルに分割し、半分の転送クロック周波数で、
従来のＣＣＤリニアセンサと同じ読み出し時間内に画素
信号の読み出しが完了する方法が用いられている。However, it is difficult to raise the transfer clock frequency in proportion to the increase in the number of pixels.
Therefore, the pixel signal output from the CCD linear sensor is divided into two channels, and at half the transfer clock frequency,
A method is used in which reading of pixel signals is completed within the same reading time as that of a conventional CCD linear sensor.
【００１０】[0010]
【発明が解決しようとする課題】ところで、上述の方法
では、高速な画素信号の読み出しを可能にするために、
ＣＣＤリニアセンサから出力される映像信号を、奇数番
目の画素信号及び偶数番目の画素信号に分割して転送す
る。このとき、隣合う画素信号を奇数番目の画素信号と
偶数番目の画素信号とに振り分けるため、映像信号の出
力も２チャンネルとなる。By the way, in the above method, in order to enable high-speed reading of pixel signals,
The video signal output from the CCD linear sensor is divided into odd-numbered pixel signals and even-numbered pixel signals and transferred. At this time, since adjacent pixel signals are divided into odd-numbered pixel signals and even-numbered pixel signals, video signals are output in two channels.
【００１１】この２チャンネルの映像信号は、それぞれ
独立の回路で信号処理されるので、１チャンネルの連続
した映像信号を出力する単相型のＣＣＤリニアセンサと
比較して、回路構成は２倍の規模となる。Since these 2-channel video signals are processed by independent circuits, respectively, the circuit configuration is twice as large as that of a single-phase CCD linear sensor that outputs continuous 1-channel video signals. It becomes a scale.
【００１２】また、２チャンネルの映像信号を処理する
２つの回路における特性差をなくすためには高度な調整
が必要であり、単相型のＣＣＤリニアセンサと比較し
て、消費電力が増加し、コストがかかる。Further, in order to eliminate the characteristic difference between the two circuits for processing the video signals of two channels, a high degree of adjustment is required, which increases the power consumption as compared with the single-phase CCD linear sensor. costly.
【００１３】また、上記問題点を解決するために、２相
の画素信号の出力を切り換えて出力しようとする場合に
は、高価な広帯域アナログスイッチが必要となる。この
広帯域のアナログスイッチは、非常に高価なものが多
く、消費電力も大きい。Further, in order to solve the above problems, when the output of the two-phase pixel signals is switched and output, an expensive wide band analog switch is required. This wide band analog switch is often very expensive and consumes a lot of power.
【００１４】そこで、本発明は上述の実情に鑑み、回路
規模を大きくすることなく、消費電力を抑えた、安価に
構成することができる映像信号処理装置を提供するもの
である。Therefore, in view of the above situation, the present invention provides a video signal processing apparatus which can suppress the power consumption and can be inexpensively constructed without increasing the circuit scale.
【００１５】[0015]
【課題を解決するための手段】本発明に係る映像信号処
理装置は、複数の受光素子を備え、映像の各画素に応じ
た光を受光して検出し、２相の信号を出力する画素デー
タ検出手段と、上記画素データ検出手段からの一方の出
力信号がベース端子に供給される第１のトランジスタ
と、上記第１のトランジスタのエミッタ端子にエミッタ
端子が接続され、上記画素データ検出手段からの他方の
出力信号がベース端子に供給される第２のトランジスタ
と、上記第１のトランジスタと上記第２のトランジスタ
との共通エミッタ端子にエミッタ端子が接続され、負荷
抵抗にコレクタ端子が接続され、上記負荷抵抗と上記コ
レクタ端子との接続点より出力信号が取り出される第３
のトランジスタとを備えて成る。A video signal processing device according to the present invention is provided with a plurality of light receiving elements, which receives and detects light corresponding to each pixel of a video and outputs two-phase signals. The detection means, a first transistor to which one output signal from the pixel data detection means is supplied to the base terminal, and an emitter terminal connected to the emitter terminal of the first transistor are connected from the pixel data detection means. The emitter terminal is connected to a common emitter terminal of the first transistor and the second transistor and the second transistor whose other output signal is supplied to the base terminal, and the collector terminal is connected to the load resistor. Output signal is taken out from the connection point of the load resistance and the collector terminal
And a transistor.
【００１６】[0016]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００１７】図１には、本発明に係る映像信号処理装置
の実施の形態の概略的な構成を示す。FIG. 1 shows a schematic configuration of an embodiment of a video signal processing device according to the present invention.
【００１８】この映像信号処理装置は、複数の受光素子
を備え、映像の各画素に応じた光を受光して検出し、２
相の信号を出力する画素データ検出手段であるＣＣＤリ
ニアセンサ１と、上記ＣＣＤリニアセンサ１からの一方
の出力信号がベース端子に供給される第１のトランジス
タであるトランジスタ２と、上記トランジスタ２のエミ
ッタ端子にエミッタ端子が接続され、上記ＣＣＤリニア
センサ１からの他方の出力信号がベース端子に供給され
る第２のトランジスタであるトランジスタ３と、上記ト
ランジスタ２と上記トランジスタ３との共通エミッタ端
子にエミッタ端子が接続され、負荷抵抗である抵抗２６
にコレクタ端子が接続され、上記抵抗２６と上記コレク
タ端子との接続点より出力信号が取り出される第３のト
ランジスタであるトランジスタ４とを備えて成る。This video signal processing device is provided with a plurality of light receiving elements, receives and detects light corresponding to each pixel of the video, and detects it.
A CCD linear sensor 1 which is a pixel data detecting means for outputting a phase signal; a transistor 2 which is a first transistor to which one output signal from the CCD linear sensor 1 is supplied to a base terminal; The emitter terminal is connected to the emitter terminal, and the other output signal from the CCD linear sensor 1 is supplied to the base terminal of the transistor 3, which is a second transistor, and the common emitter terminal of the transistor 2 and the transistor 3. A resistor 26, which is a load resistor connected to the emitter terminal
A collector terminal is connected to, and a transistor 4 which is a third transistor whose output signal is taken out from a connection point of the resistor 26 and the collector terminal is provided.
【００１９】次に、この映像信号処理装置の構成につい
て説明する。Next, the configuration of this video signal processing device will be described.
【００２０】図１のＣＣＤリニアセンサ１は、各画素信
号を、奇数番目（ＯＤＤ）及び偶数番目（ＥＶＥＮ）の
２相に分割して転送するタイプのＣＣＤリニアセンサで
ある。このＣＣＤリニアセンサ１の概略的な構成を図２
に示す。The CCD linear sensor 1 of FIG. 1 is a CCD linear sensor of a type in which each pixel signal is divided into two phases of odd number (ODD) and even number (EVEN) and transferred. The schematic configuration of this CCD linear sensor 1 is shown in FIG.
Shown in
【００２１】このＣＣＤリニアセンサ１は、１８個の端
子を備える。また、このＣＣＤリニアセンサ１の受光部
１００は、複数の受光素子であるＣＣＤが直線上に設け
られ、１ラインの有効画素は画素Ｓ1〜Ｓ5150までの５
１５０画素分である。この有効画素Ｓの前後には、ブラ
ンキング部として、図３に示すように、画素Ｄ1〜Ｄ74
の７４画素分のダミー信号期間Ｗ21及び画素Ｄ75〜Ｄ94
の２０画素分のダミー信号期間Ｗ22があり、１ラインの
出力期間Ｗ3は５２４４画素分となる。The CCD linear sensor 1 has 18 terminals. Further, in the light receiving section 100 of the CCD linear sensor 1, CCDs, which are a plurality of light receiving elements, are provided on a straight line, and the effective pixels of one line are pixels S 1 to S 5150.
There are 150 pixels. Before and after this effective pixel S, pixels D 1 to D 74 are provided as a blanking section as shown in FIG.
Of 74 pixels for dummy signal period W 21 and pixels D 75 to D 94
There is a dummy signal period W 22 for 20 pixels, and the output period W 3 for one line is 5244 pixels.
【００２２】また、ダミー信号の内の画素Ｄ25〜Ｄ72ま
での４８画素分の期間Ｗ1は光学的黒を示す。Further, a period W 1 of 48 pixels of the pixels D 25 to D 72 in the dummy signal shows optical black.
【００２３】このＣＣＤリニアセンサ１の電源電圧とし
て、電源４１からの＋１２Ｖの電圧を用い、コンデンサ
３１、３２、３３が接続された３つの電源端子ＶＤＤに
それぞれ供給される。As the power supply voltage of the CCD linear sensor 1, a voltage of +12 V from the power supply 41 is used and supplied to the three power supply terminals VDD to which the capacitors 31, 32 and 33 are connected.
【００２４】このＣＣＤリニアセンサ１のＲＯＧ端子か
ら入力される信号がＲＯＧパルスジェネレータ１１１に
送られることにより、ＲＯＧパルスジェネレータ１１１
からリードアウトゲート１０１及びリードアウトゲート
１０２に、図３Ａのタイミング信号がそれぞれ出力され
る。The signal input from the ROG terminal of the CCD linear sensor 1 is sent to the ROG pulse generator 111, so that the ROG pulse generator 111.
The timing signals shown in FIG. 3A are output from the lead-out gate 101 and the lead-out gate 102, respectively.
【００２５】このタイミング信号により、検出された奇
数番目の画素の光量に相当する電圧が、リードアウトゲ
ート１０１を介してＣＣＤアナログシフトレジスタ１０
３に出力され、検出された偶数番目の画素の光量に相当
する電圧が、リードアウトゲート１０２を介してＣＣＤ
アナログシフトレジスタ１０４に出力される。上記ＣＣ
Ｄアナログシフトレジスタ１０３からの奇数番目の画素
の電圧は、出力アンプ１０９を介して端子ＶＯＯから出
力され、上記ＣＣＤアナログシフトレジスタ１０４から
の偶数番目の画素の電圧は、出力アンプ１１０を介して
端子ＶＯＥから出力される。With this timing signal, a voltage corresponding to the detected light quantity of the odd-numbered pixel is passed through the read-out gate 101 to the CCD analog shift register 10.
The voltage corresponding to the detected light amount of the even-numbered pixel, which is output to the third pixel 3, is transferred to the CCD through the readout gate 102.
It is output to the analog shift register 104. CC above
The voltage of the odd-numbered pixel from the D analog shift register 103 is output from the terminal VOO via the output amplifier 109, and the voltage of the even-numbered pixel from the CCD analog shift register 104 is output via the output amplifier 110. Output from VOE.
【００２６】具体的には、端子ＶＯＯからの出力信号
は、図３Ｂに示す端子ＲＳＯから入力されるタイミング
信号に基づいて、図３Ｃに示すように、奇数番目の画素
毎に順次出力される。また、端子ＶＯＥからの出力信号
は、図３Ｄに示す端子ＲＳＥから入力されるタイミング
信号に基づいて、図３Ｅに示すように、偶数番目の画素
毎に順次出力される。このとき、奇数番目の画素の出力
信号と偶数番目の画素の出力信号との位相差は１８０°
となり、逆相の状態となっている。Specifically, the output signal from the terminal VOO is sequentially output for each odd-numbered pixel as shown in FIG. 3C based on the timing signal input from the terminal RSO shown in FIG. 3B. The output signal from the terminal VOE is sequentially output for each even-numbered pixel as shown in FIG. 3E based on the timing signal input from the terminal RSE shown in FIG. 3D. At this time, the phase difference between the output signal of the odd-numbered pixel and the output signal of the even-numbered pixel is 180 °.
And is in the opposite phase.
【００２７】上述のように、２相の出力信号の内の一方
の出力信号に対して、他方の出力信号を１８０°シフト
させた逆相の信号として設定することにより、一方の出
力信号が映像信号を出力している期間には、他方の出力
信号は無効な信号の期間となるので、２相の画素の出力
信号を切り換えて、１チャンネルの映像信号を出力する
ことができる。As described above, by setting one output signal of the two-phase output signals as the opposite-phase signal obtained by shifting the other output signal by 180 °, one of the output signals becomes an image. While the signal is being output, the other output signal is an invalid signal period, so that the output signals of the two-phase pixels can be switched to output the one-channel video signal.
【００２８】出力信号の内の画素信号は、図４の斜線部
に示すように、反転されて電圧の低い下側に向かって出
力される。画素信号の電位が低いほど、明るい画素であ
る。このとき、無効信号の電位Ｖｏｓは、画素信号の電
位Ｖｏｓ1や電位Ｖｏｓ2と比較して、明らかに高い電位
の区間となる。具体的には、接地端子ＧＮＤとＣＣＤリ
ニアセンサ１からの無効信号の電位との電位差Ｖｏｓは
約６Ｖであり、このＣＣＤリニアセンサ１からの出力信
号には約６Ｖの直流オフセット電圧が加わっている。The pixel signal of the output signals is inverted and output toward the lower side of the lower voltage, as shown by the hatched portion in FIG. The lower the potential of the pixel signal, the brighter the pixel. At this time, the potential Vos of the invalid signal is in a section of a potential that is obviously higher than the potentials Vos 1 and Vos 2 of the pixel signal. Specifically, the potential difference Vos between the ground terminal GND and the potential of the invalid signal from the CCD linear sensor 1 is about 6V, and a DC offset voltage of about 6V is added to the output signal from the CCD linear sensor 1. .
【００２９】この端子ＶＯＯからの奇数番目の画素の出
力信号は抵抗１１を介してトランジスタ２のベース端子
に供給され、端子ＶＯＥからの偶数番目の画素の出力信
号は抵抗１２を介してトランジスタ３のベース端子に供
給される。このとき、抵抗１１を介した出力信号は、抵
抗１３を介して、接地された可変抵抗１５によって調整
され、抵抗１２を介した出力信号は、抵抗１４を介し
て、上記可変抵抗１５によって調整される。尚、トラン
ジスタ２及びトランジスタ３にはＰＮＰ型トランジスタ
を用いており、トランジスタ２及びトランジスタ３のエ
ミッタ端子は直接に接続されて、共通エミッタ端子とな
っている。The output signal of the odd-numbered pixel from the terminal VOO is supplied to the base terminal of the transistor 2 via the resistor 11, and the output signal of the even-numbered pixel from the terminal VOE is supplied to the base of the transistor 3 via the resistor 12. Supplied to the base terminal. At this time, the output signal via the resistor 11 is adjusted by the variable resistor 15 grounded via the resistor 13, and the output signal via the resistor 12 is adjusted by the variable resistor 15 via the resistor 14. It PNP transistors are used for the transistors 2 and 3, and the emitter terminals of the transistors 2 and 3 are directly connected to each other to form a common emitter terminal.
【００３０】また、上記ＣＣＤリニアセンサ１からの出
力信号は、上述のように、約６Ｖのオフセット電圧が加
わっているので、トランジスタ２及びトランジスタ３の
コレクタ端子は、バイアス的に直接に接地することが可
能である。Since the output signal from the CCD linear sensor 1 is added with the offset voltage of about 6 V as described above, the collector terminals of the transistors 2 and 3 should be biased directly to the ground. Is possible.
【００３１】上記トランジスタ２及びトランジスタ３の
ベース端子への入力信号は、上述のように、一方が映像
信号である期間は、他方は映像信号よりも明らかに電位
が高い無効信号の期間である。従って、例えば、ある時
間にトランジスタ２のベース端子に映像信号が加えられ
るならば、トランジスタ３のベース端子には、上記トラ
ンジスタ２のベース端子に加えられる映像信号の電位よ
りも高い電位の無効信号が加えられる。As described above, the input signals to the base terminals of the transistors 2 and 3 are periods in which one is a video signal and the other is a period of an invalid signal whose potential is obviously higher than that of the video signal. Therefore, for example, if a video signal is applied to the base terminal of the transistor 2 at a certain time, an invalid signal having a potential higher than that of the video signal applied to the base terminal of the transistor 2 is applied to the base terminal of the transistor 3. Added.
【００３２】このような条件の入力信号が、エミッタ端
子が直接に接続された２個のＰＮＰ型トランジスタであ
るトランジスタ２及びトランジスタ３に印加されると、
エミッタ端子の電位が共通であるために、より高い電位
の信号が印加されたトランジスタの電位はカットオフさ
れ、より低い電位の信号が印加されたトランジスタのみ
がアクティブとなる。これにより、極めて簡単な回路構
成で広帯域な切り換え回路を実現することができる。When an input signal of such a condition is applied to the two PNP type transistors 2 and 3 whose emitter terminals are directly connected,
Since the potential of the emitter terminal is common, the potential of the transistor to which the higher potential signal is applied is cut off, and only the transistor to which the lower potential signal is applied becomes active. As a result, a wideband switching circuit can be realized with an extremely simple circuit configuration.
【００３３】トランジスタ２、３の共通エミッタ端子
は、抵抗１６を介してトランジスタ６のコレクタ端子に
接続されると共に、さらに抵抗１７を介してトランジス
タ４のエミッタ端子に接続される。The common emitter terminals of the transistors 2 and 3 are connected to the collector terminal of the transistor 6 via the resistor 16 and further connected to the emitter terminal of the transistor 4 via the resistor 17.
【００３４】これにより、トランジスタ２とトランジス
タ３とは切り換え動作が行われると同時に、アクティブ
（ＯＮ）になったトランジスタ２又はトランジスタ３と
トランジスタ４とにより差動増幅器が構成される。As a result, the transistor 2 and the transistor 3 are switched, and at the same time, the transistor 2 or the transistor 3 and the transistor 4 which have been activated (ON) constitute a differential amplifier.
【００３５】上述のように、電位の低い映像信号が入力
されたトランジスタがアクティブ（ＯＮ）になるので、
差動増幅器からは、ＣＣＤリニアセンサ１からの２相の
出力信号の内の映像信号のみが選択されることになり、
無効信号が阻止されて、奇数番目の画素の出力信号と偶
数番目の画素の出力信号とが連続した１相の映像信号が
出力される。As described above, since the transistor to which the video signal having the low potential is input becomes active (ON),
Only the video signal of the two-phase output signals from the CCD linear sensor 1 is selected from the differential amplifier,
The invalid signal is blocked, and a one-phase video signal in which the output signals of the odd-numbered pixels and the output signals of the even-numbered pixels are continuous is output.
【００３６】具体的には、図５Ａに示す、一方のトラン
ジスタからの出力信号と、図５Ｂに示す、図５Ａの一方
のトランジスタからの出力信号とは１８０°の位相差を
もつ逆相の信号である他方のトランジスタからの出力信
号とを切り換えることにより、図５Ｃの１相の映像信号
となる。Specifically, an opposite phase signal having a phase difference of 180 ° between the output signal from one transistor shown in FIG. 5A and the output signal from one transistor shown in FIG. 5A shown in FIG. 5B. By switching the output signal from the other transistor, the one-phase video signal in FIG. 5C is obtained.
【００３７】尚、各相の出力信号においては、限界周波
数に近い周波数を使用しているので、各出力信号のパル
ス幅は図５Ａ及び図５Ｂに示すものとなる。よって、図
４の各画素信号の幅Ｗ41、Ｗ42は調整することができ
る。Since a frequency close to the limit frequency is used in the output signal of each phase, the pulse width of each output signal is as shown in FIGS. 5A and 5B. Therefore, the widths W 41 and W 42 of each pixel signal in FIG. 4 can be adjusted.
【００３８】上記差動増幅器で増幅された映像信号の出
力は、差動増幅器を構成する一方のトランジスタ４のコ
レクタ端子に接続された抵抗２６の両端に発生する。こ
の抵抗２６は、一方が接地されているので、上記差動増
幅器の出力電位は、接地電位である０Ｖに近い値とする
ことが可能であり、また、ＣＣＤリニアセンサ１からの
出力である約６Ｖのオフセット電位も、上記差動増幅器
によって同時にキャンセルすることが可能となる。The output of the video signal amplified by the differential amplifier is generated at both ends of the resistor 26 connected to the collector terminal of one of the transistors 4 constituting the differential amplifier. Since one of the resistors 26 is grounded, the output potential of the differential amplifier can be set to a value close to 0 V which is the ground potential, and the output from the CCD linear sensor 1 can be set to about 0V. The offset potential of 6 V can be canceled simultaneously by the differential amplifier.
【００３９】ここで、＋１２Ｖの電源４２からの電圧
は、コンデンサ２０に蓄積されると共に、抵抗１８を介
してトランジスタ６のエミッタ端子に供給され、抵抗１
９を介してコンデンサ５のベース端子及びコレクタ端子
に供給される。このトランジスタ５のエミッタ端子から
の出力は、コンデンサ２２に蓄積されると共に、抵抗２
１を介してトランジスタ６のベース端子に供給され、ま
た、コンデンサ２５及び抵抗２４が接続された抵抗２３
を介してトランジスタ４のベース端子に供給される。Here, the voltage from the power supply 42 of + 12V is accumulated in the capacitor 20 and is also supplied to the emitter terminal of the transistor 6 through the resistor 18 to thereby make the resistor 1
It is supplied to the base terminal and collector terminal of the capacitor 5 via 9. The output from the emitter terminal of the transistor 5 is accumulated in the capacitor 22 and the resistor 2
1 is supplied to the base terminal of the transistor 6 and the capacitor 25 and the resistor 24 are connected to the resistor 23.
Is supplied to the base terminal of the transistor 4 via.
【００４０】これにより、トランジスタ６は、トランジ
スタ２とトランジスタ４、あるいはトランジスタ３とト
ランジスタ４とにより構成される差動増幅器の電流源と
なり、トランジスタ５は、トランジスタ４の温度特性を
補償するためのダイオードとなり、抵抗１９、２３、２
４と共に、トランジスタ４、６のバイアス電圧を設定し
ている。As a result, the transistor 6 becomes a current source of the differential amplifier composed of the transistor 2 and the transistor 4 or the transistor 3 and the transistor 4, and the transistor 5 is a diode for compensating the temperature characteristic of the transistor 4. And the resistors 19, 23, 2
4, the bias voltage of the transistors 4 and 6 is set.
【００４１】上記差動増幅器を構成するトランジスタ４
からの出力電位は、抵抗２７を介してトランジスタ７の
ベース端子に供給される。このトランジスタ７は、トラ
ンジスタ４と抵抗２６との接続点に発生する差動増幅器
の出力用のエミッタフォロワである。これにより、トラ
ンジスタ７のエミッタ端子からの出力信号の駆動インピ
ーダンスを下げて、安定な駆動を行うことが可能とな
る。この出力信号は１相の映像信号であり、信号出力端
子８から出力される。Transistor 4 constituting the above differential amplifier
Is supplied to the base terminal of the transistor 7 via the resistor 27. The transistor 7 is an emitter follower for output of the differential amplifier generated at the connection point between the transistor 4 and the resistor 26. As a result, the drive impedance of the output signal from the emitter terminal of the transistor 7 can be lowered and stable driving can be performed. This output signal is a one-phase video signal and is output from the signal output terminal 8.
【００４２】尚、トランジスタ７のコレクタ端子には、
コンデンサ２８が接続された＋５Ｖの電源４３からの電
圧が供給され、エミッタ端子には、抵抗２９を介して−
５Ｖの電源及びコンデンサ３０が接続される。The collector terminal of the transistor 7 is
A voltage is supplied from a +5 V power source 43 to which a capacitor 28 is connected, and an emitter terminal is connected to a − via a resistor 29.
A 5V power source and a capacitor 30 are connected.
【００４３】また、図６に示すように、上記トランジス
タ２のコレクタ端子には抵抗５１が接続され、上記トラ
ンジスタ３のコレクタ端子には抵抗５２が接続された構
成としてもよい。Further, as shown in FIG. 6, a resistor 51 may be connected to the collector terminal of the transistor 2 and a resistor 52 may be connected to the collector terminal of the transistor 3.
【００４４】[0044]
【発明の効果】以上の説明からも明かなように、本発明
に係る映像信号処理装置は、複数の受光素子を備え、映
像の各画素に応じた光を受光して検出し、２相の信号を
出力する画素データ検出手段と、上記画素データ検出手
段からの一方の出力信号がベース端子に供給される第１
のトランジスタと、上記第１のトランジスタのエミッタ
端子にエミッタ端子が接続され、上記画素データ検出手
段からの他方の出力信号がベース端子に供給される第２
のトランジスタと、上記第１のトランジスタと上記第２
のトランジスタとの共通エミッタ端子にエミッタ端子が
接続され、負荷抵抗にコレクタ端子が接続され、上記負
荷抵抗と上記コレクタ端子との接続点より出力信号が取
り出される第３のトランジスタとを備えて成ることによ
り、２相の出力信号を１相の映像信号に統合することが
できるので、２つの出力信号に対してそれぞれ信号処理
回路を必要とせず、信号処理回路の規模を従来の信号処
理回路の規模の約半分に削減することができる。これに
より、２つの信号処理回路の特性差によって生じる２つ
の出力信号の特性のばらつきをなくすことができ、２つ
の出力信号間の厳密な調整による特性合わせを行う必要
が無くなる。また、信号処理回路のコストを抑え、回路
スペース及び消費電力を削減することができる。As is apparent from the above description, the video signal processing device according to the present invention is provided with a plurality of light receiving elements, receives and detects light corresponding to each pixel of an image, and detects two phases. Pixel data detecting means for outputting a signal, and one output signal from the pixel data detecting means is supplied to a base terminal.
Second transistor and the emitter terminal of the first transistor are connected to the emitter terminal, and the other output signal from the pixel data detection means is supplied to the base terminal.
Transistor, the first transistor, and the second transistor
An emitter terminal is connected to a common emitter terminal of the transistor and a collector terminal is connected to a load resistance, and a third transistor is provided from which an output signal is taken out from a connection point between the load resistance and the collector terminal. As a result, the two-phase output signals can be integrated into the one-phase video signal, so that no signal processing circuit is required for each of the two output signals, and the scale of the signal processing circuit is the same as that of the conventional signal processing circuit. It can be reduced to about half. As a result, variations in the characteristics of the two output signals caused by the difference in characteristics between the two signal processing circuits can be eliminated, and there is no need to perform characteristic adjustment by strict adjustment between the two output signals. Further, the cost of the signal processing circuit can be suppressed, and the circuit space and power consumption can be reduced.
【図１】本発明に係る映像信号処理装置の実施の形態の
概略的な構成図である。FIG. 1 is a schematic configuration diagram of an embodiment of a video signal processing device according to the present invention.
【図２】ＣＣＤリニアセンサの概略的な構成図である。FIG. 2 is a schematic configuration diagram of a CCD linear sensor.
【図３】２相の出力信号のタイミングチャートである。FIG. 3 is a timing chart of two-phase output signals.
【図４】映像信号及び無効信号の電位を説明するための
図である。FIG. 4 is a diagram for explaining potentials of a video signal and an invalid signal.
【図５】２相の出力信号を用いて１相の映像信号を出力
する場合を模式的に示す図である。FIG. 5 is a diagram schematically showing a case where a one-phase video signal is output using two-phase output signals.
【図６】本発明に係る他の映像信号処理装置の実地の形
態の概略的な構成図である。FIG. 6 is a schematic configuration diagram of a practical form of another video signal processing device according to the present invention.
１ ＣＣＤリニアセンサ ２、３、４、５、６、７ トランジスタ １１、１２、１３、１４、１５、１６、１７、１８、１
９ 抵抗 ２３、２４、２６、２９ 抵抗 ２０、２２、２５、２８、３０、３１、３２、３３ コ
ンデンサ1 CCD linear sensor 2, 3, 4, 5, 6, 7 transistor 11, 12, 13, 14, 15, 16, 17, 18, 1
9 resistors 23, 24, 26, 29 resistors 20, 22, 25, 28, 30, 31, 32, 33 capacitors
Claims (3)
おいて、 複数の受光素子を備え、映像の各画素に応じた光を受光
して検出し、２相の信号を出力する画素データ検出手段
と、 上記画素データ検出手段からの一方の出力信号がベース
端子に供給される第１のトランジスタと、 上記第１のトランジスタのエミッタ端子にエミッタ端子
が接続され、上記画素データ検出手段からの他方の出力
信号がベース端子に供給される第２のトランジスタと、 上記第１のトランジスタと上記第２のトランジスタとの
共通エミッタ端子にエミッタ端子が接続され、負荷抵抗
にコレクタ端子が接続され、上記負荷抵抗と上記コレク
タ端子との接続点より出力信号が取り出される第３のト
ランジスタとを備えて成ることを特徴とする映像信号処
理装置。1. A video signal processing device for processing a video signal, comprising: a plurality of light receiving elements; and a pixel data detecting means for receiving and detecting light corresponding to each pixel of a video and outputting a two-phase signal. A first transistor to which one output signal from the pixel data detection means is supplied to a base terminal, and an emitter terminal connected to an emitter terminal of the first transistor, and the other output from the pixel data detection means A second transistor to which a signal is supplied to a base terminal, an emitter terminal is connected to a common emitter terminal of the first transistor and the second transistor, a collector terminal is connected to a load resistor, and the load resistor is connected to the load resistor. A video signal processing device comprising: a third transistor whose output signal is taken out from a connection point with the collector terminal.
ることを特徴とする請求項１記載の映像信号処理装置。2. The video signal processing device according to claim 1, wherein the phase difference between the two-phase signals is 180 degrees.
トランジスタと上記第３のトランジスタとにより差動増
幅器を構成することを特徴とする請求項１記載の映像信
号処理装置。3. The video signal processing device according to claim 1, wherein a differential amplifier is constituted by the first transistor or the second transistor and the third transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230204A JPH0983725A (en) | 1995-09-07 | 1995-09-07 | Video signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230204A JPH0983725A (en) | 1995-09-07 | 1995-09-07 | Video signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983725A true JPH0983725A (en) | 1997-03-28 |
Family
ID=16904213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7230204A Withdrawn JPH0983725A (en) | 1995-09-07 | 1995-09-07 | Video signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0983725A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6358995B1 (en) | 1996-03-18 | 2002-03-19 | Eisai Co., Ltd. | Carboxylic acid derivatives having fused rings |
-
1995
- 1995-09-07 JP JP7230204A patent/JPH0983725A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6358995B1 (en) | 1996-03-18 | 2002-03-19 | Eisai Co., Ltd. | Carboxylic acid derivatives having fused rings |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |