JPH0983365A - A/d変換装置 - Google Patents
A/d変換装置Info
- Publication number
- JPH0983365A JPH0983365A JP23811495A JP23811495A JPH0983365A JP H0983365 A JPH0983365 A JP H0983365A JP 23811495 A JP23811495 A JP 23811495A JP 23811495 A JP23811495 A JP 23811495A JP H0983365 A JPH0983365 A JP H0983365A
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- JP
- Japan
- Prior art keywords
- semiconductor switching
- output
- level shift
- switching elements
- shift circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 本発明はA/D変換装置におけるレベルシフ
ト回路の温度変動を抑制することを目的とする。 【構成】 そしてこの目的を達成するために、レベルシ
フト回路10は第一〜第四の増幅器5〜8にその入力側
が接続された複数の第一の半導体スイッチング素子13
〜16と、これら複数の第一の半導体スイッチング素子
13〜16の出力側に直列接続された複数の抵抗器1
7、18と、これら複数の抵抗器17、18間から分岐
した出力部19Aと、この出力部19Aの第一の半導体
スイッチング素子13〜16とは、反対側の抵抗器18
に直列接続された第二の半導体スイッチング素子19と
を有する構成とした。
ト回路の温度変動を抑制することを目的とする。 【構成】 そしてこの目的を達成するために、レベルシ
フト回路10は第一〜第四の増幅器5〜8にその入力側
が接続された複数の第一の半導体スイッチング素子13
〜16と、これら複数の第一の半導体スイッチング素子
13〜16の出力側に直列接続された複数の抵抗器1
7、18と、これら複数の抵抗器17、18間から分岐
した出力部19Aと、この出力部19Aの第一の半導体
スイッチング素子13〜16とは、反対側の抵抗器18
に直列接続された第二の半導体スイッチング素子19と
を有する構成とした。
Description
【0001】
【産業上の利用分野】本発明は、A/D変換装置に関す
るものである。
るものである。
【0002】
【従来の技術】従来のA/D変換装置は次の様な構成と
なっていた。すなわち、第一、第二の入力端子と、これ
らの第一、第二の入力端子がそれぞれ接続された第一、
第二の増幅器を有するサンプルホールド回路と、このサ
ンプルホールド回路の出力に接続されたレベルシフト回
路と、このレベルシフト回路の出力側に接続されたA/
D変換器と、このA/D変換器の出力側に接続された出
力端子とを備え、前記レベルシフト回路は前記第一、第
二の増幅器にその入力側が接続された複数の第一の半導
体スイッチング素子と、これら複数の第一の半導体スイ
ッチング素子の出力側に直列接続された複数の抵抗器
と、これら複数の抵抗器間から分岐した出力部とを有す
る構成となっていた。
なっていた。すなわち、第一、第二の入力端子と、これ
らの第一、第二の入力端子がそれぞれ接続された第一、
第二の増幅器を有するサンプルホールド回路と、このサ
ンプルホールド回路の出力に接続されたレベルシフト回
路と、このレベルシフト回路の出力側に接続されたA/
D変換器と、このA/D変換器の出力側に接続された出
力端子とを備え、前記レベルシフト回路は前記第一、第
二の増幅器にその入力側が接続された複数の第一の半導
体スイッチング素子と、これら複数の第一の半導体スイ
ッチング素子の出力側に直列接続された複数の抵抗器
と、これら複数の抵抗器間から分岐した出力部とを有す
る構成となっていた。
【0003】
【発明が解決しようとする課題】上記従来例において問
題となるのは、入力を切換えるために第一、第二の増幅
器に複数の第一の半導体スイッチング素子を接続してい
るために周囲温度によってサンブルホールド回路の出力
部からの出力信号に変動が生じてしまうということであ
った。すなわち、本来出力部においては前段と後段の抵
抗値によって出力が決定されるのであるが前段の抵抗値
が第一の半導体スイッチング素子の温度変動によって変
ってしまうため、その結果として出力信号に変動が生じ
てしまうのであった。
題となるのは、入力を切換えるために第一、第二の増幅
器に複数の第一の半導体スイッチング素子を接続してい
るために周囲温度によってサンブルホールド回路の出力
部からの出力信号に変動が生じてしまうということであ
った。すなわち、本来出力部においては前段と後段の抵
抗値によって出力が決定されるのであるが前段の抵抗値
が第一の半導体スイッチング素子の温度変動によって変
ってしまうため、その結果として出力信号に変動が生じ
てしまうのであった。
【0004】そこで本発明は、このレベルシフト回路に
おける出力の温度変動を抑制することを目的とするもの
である。
おける出力の温度変動を抑制することを目的とするもの
である。
【0005】
【課題を解決するための手段】そしてこの目的を達成す
るために本発明は、前記レベルシフト回路を、前記第
一、第二の増幅器にその入力側が接続された複数の第一
の半導体スイッチング素子と、これら複数の第一の半導
体スイッチング素子の出力側に直列接続された複数の抵
抗器と、これら複数の抵抗器間から分岐した出力部と、
この出力部の第一の半導体スイッチング素子とは、反対
側の抵抗器に直列接続された第二の半導体スイッチング
素子とを有する構成としたものである。
るために本発明は、前記レベルシフト回路を、前記第
一、第二の増幅器にその入力側が接続された複数の第一
の半導体スイッチング素子と、これら複数の第一の半導
体スイッチング素子の出力側に直列接続された複数の抵
抗器と、これら複数の抵抗器間から分岐した出力部と、
この出力部の第一の半導体スイッチング素子とは、反対
側の抵抗器に直列接続された第二の半導体スイッチング
素子とを有する構成としたものである。
【0006】
【作用】そして上記構成とすれば、レベルシフト回路の
出力部の前段側における第一の半導体スイッチング素子
の温度変動分は、この出力部の後段側における第二の半
導体スイッチング素子の温度変動により相殺され、その
結果として出力信号の温度変動が生じにくくなるのであ
る。
出力部の前段側における第一の半導体スイッチング素子
の温度変動分は、この出力部の後段側における第二の半
導体スイッチング素子の温度変動により相殺され、その
結果として出力信号の温度変動が生じにくくなるのであ
る。
【0007】
【実施例】図1は本発明の一実施例のA/D変換装置を
示しており、本実施例は、第一〜第四の入力端子1〜4
と、これらの第一〜第四の入力端子1〜4がそれぞれ接
続された図2に示す第一〜第四の増幅器5〜8を有する
サンプルホールド回路9と、このサンプルホールド回路
9の出力に接続されたレベルシフト回路10と、このレ
ベルシフト回路10の出力側に接続されたA/D変換器
11と、このA/D変換器11の出力側に接続された出
力端子12とを備えている。前記レベルシフト回路9
は、図2に示すごとく前記第一〜第四の増幅器5〜8に
その入力側が接続された複数の第一の半導体スイッチン
グ素子13〜16と、これら複数の第一の半導体スイッ
チング素子13〜16の出力側に直列接続された複数の
抵抗器17、18と、これら複数の抵抗器17、18間
から分岐した出力部19Aと、この出力部19Aの第一
の半導体スイッチング素子13〜16とは、反対側の抵
抗器18に直列接続された第二の半導体スイッチング素
子19とを有する構成としている。
示しており、本実施例は、第一〜第四の入力端子1〜4
と、これらの第一〜第四の入力端子1〜4がそれぞれ接
続された図2に示す第一〜第四の増幅器5〜8を有する
サンプルホールド回路9と、このサンプルホールド回路
9の出力に接続されたレベルシフト回路10と、このレ
ベルシフト回路10の出力側に接続されたA/D変換器
11と、このA/D変換器11の出力側に接続された出
力端子12とを備えている。前記レベルシフト回路9
は、図2に示すごとく前記第一〜第四の増幅器5〜8に
その入力側が接続された複数の第一の半導体スイッチン
グ素子13〜16と、これら複数の第一の半導体スイッ
チング素子13〜16の出力側に直列接続された複数の
抵抗器17、18と、これら複数の抵抗器17、18間
から分岐した出力部19Aと、この出力部19Aの第一
の半導体スイッチング素子13〜16とは、反対側の抵
抗器18に直列接続された第二の半導体スイッチング素
子19とを有する構成としている。
【0008】このうち、第一の半導体スイッチング素子
13〜16は、必要に応じて選択的に閉じられるもので
あるが、第二の半導体スイッチング素子19は常に閉じ
られたままとなっている。すなわち今、第一の半導体ス
イッチング素子13が閉じられたとすると第一の増幅器
5からの出力は、第一の半導体スイッチング素子13と
抵抗器17の直列抵抗と、抵抗器18と第二の半導体ス
イッチング素子19の直列抵抗とで分割されたものとな
る。この場合第一、第二の半導体スイッチング素子13
〜16、19は図3に示す半導体集積回路20の中心部
に一体に設けられたものであるので同一温度特性を示
し、従って出力部19Aの前後段における第一、第二の
半導体スイッチング素子13〜16、19の温度変動は
相殺されることになる。そしてこのように温度変動のな
い出力が図1のA/D変換器11を介して出力端子12
へと出力されていくことになるのである。
13〜16は、必要に応じて選択的に閉じられるもので
あるが、第二の半導体スイッチング素子19は常に閉じ
られたままとなっている。すなわち今、第一の半導体ス
イッチング素子13が閉じられたとすると第一の増幅器
5からの出力は、第一の半導体スイッチング素子13と
抵抗器17の直列抵抗と、抵抗器18と第二の半導体ス
イッチング素子19の直列抵抗とで分割されたものとな
る。この場合第一、第二の半導体スイッチング素子13
〜16、19は図3に示す半導体集積回路20の中心部
に一体に設けられたものであるので同一温度特性を示
し、従って出力部19Aの前後段における第一、第二の
半導体スイッチング素子13〜16、19の温度変動は
相殺されることになる。そしてこのように温度変動のな
い出力が図1のA/D変換器11を介して出力端子12
へと出力されていくことになるのである。
【0009】
【発明の効果】以上のように本発明は、A/D変換装置
におけるレベルシフト回路を、第一、第二の増幅器にそ
の入力側が接続された複数の第一の半導体スイッチング
素子と、これら複数の第一の半導体スイッチング素子の
出力側に直列接続された複数の抵抗器と、これら複数の
抵抗器間から分岐した出力部と、この出力部の第一の半
導体スイッチング素子とは、反対側の抵抗器に直列接続
された第二の半導体スイッチング素子とを有する構成と
したものである。
におけるレベルシフト回路を、第一、第二の増幅器にそ
の入力側が接続された複数の第一の半導体スイッチング
素子と、これら複数の第一の半導体スイッチング素子の
出力側に直列接続された複数の抵抗器と、これら複数の
抵抗器間から分岐した出力部と、この出力部の第一の半
導体スイッチング素子とは、反対側の抵抗器に直列接続
された第二の半導体スイッチング素子とを有する構成と
したものである。
【0010】そして上記構成とすれば、レベルシフト回
路の出力部の前段側における第一の半導体スイッチング
素子の温度変動分は、この出力部の後段側における第二
の半導体スイッチング素子の温度変動により相殺され、
その結果として出力信号の温度変動が生じにくくなるの
である。
路の出力部の前段側における第一の半導体スイッチング
素子の温度変動分は、この出力部の後段側における第二
の半導体スイッチング素子の温度変動により相殺され、
その結果として出力信号の温度変動が生じにくくなるの
である。
【図1】本発明の一実施例を示すブロック図
【図2】図1のレベルシフト回路を示す回路図
【図3】図1において用いられる半導体集積回路の斜視
図
図
1〜4 入力端子 5〜8 増幅器 10 レベルシフト回路 11 A/D変換器 12 出力端子 13〜16 第一の半導体スイッチング素子 17、18 抵抗器 19 第二の半導体スイッチング素子 19A 出力部
Claims (2)
- 【請求項1】 第一、第二の入力端子と、これらの第
一、第二の入力端子がそれぞれ接続された第一、第二の
増幅器を有するサンプルホールド回路と、このサンプル
ホールド回路の出力に接続されたレベルシフト回路と、
このレベルシフト回路の出力側に接続されたA/D変換
器と、このA/D変換器の出力側に接続された出力端子
とを備え、前記レベルシフト回路は前記第一、第二の増
幅器にその入力側が接続された複数の第一の半導体スイ
ッチング素子と、これら複数の第一の半導体スイッチン
グ素子の出力側に直列接続された複数の抵抗器と、これ
ら複数の抵抗器間から分岐した出力部と、この出力部の
第一の半導体スイッチング素子とは、反対側の抵抗器に
直列接続された第二の半導体スイッチング素子とを有す
る構成としたA/D変換装置。 - 【請求項2】 第一、第二の半導体スイッチング素子
は、一つの半導体集積回路内で構成した請求項1に記載
のA/D変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23811495A JPH0983365A (ja) | 1995-09-18 | 1995-09-18 | A/d変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23811495A JPH0983365A (ja) | 1995-09-18 | 1995-09-18 | A/d変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0983365A true JPH0983365A (ja) | 1997-03-28 |
Family
ID=17025392
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23811495A Pending JPH0983365A (ja) | 1995-09-18 | 1995-09-18 | A/d変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0983365A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9602124B2 (en) | 2015-02-20 | 2017-03-21 | Lapis Semiconductor Co., Ltd. | A/D conversion device having level shifter circuit |
-
1995
- 1995-09-18 JP JP23811495A patent/JPH0983365A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9602124B2 (en) | 2015-02-20 | 2017-03-21 | Lapis Semiconductor Co., Ltd. | A/D conversion device having level shifter circuit |
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