JPH0983353A - Frequency dividing circuit and filter circuit - Google Patents

Frequency dividing circuit and filter circuit

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JPH0983353A
JPH0983353A JP24166495A JP24166495A JPH0983353A JP H0983353 A JPH0983353 A JP H0983353A JP 24166495 A JP24166495 A JP 24166495A JP 24166495 A JP24166495 A JP 24166495A JP H0983353 A JPH0983353 A JP H0983353A
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flop
clock
signal
flip
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Hiroshi Shirakawa
洋 白川
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Abstract

PROBLEM TO BE SOLVED: To secure almost the same duty ratio for the frequency divided output signals despite the odd frequency division and also to attain a fast frequency dividing operation. SOLUTION: A D flip-flop 11 operates at the rise of a clock CK and sets its output signal Q1 at a high level. Then the flip-flop 11 is reset and the signal Q1 is set at a low level when the clock CK is set at a low level and the output of an OR circuit 16 is also set at a low level. Thus the signal Q1 is used as a 3 frequency dividing signal of the clock CK. A D flip-flop 12 is controlled in an operable state and a reset state by the signal Q1, and the states of both flip-flop 11 and circuit 16 are controlled by an output signal Q2 of the flip-flop 12. Thus almost the same duty ratio is secured for the 3 frequency dividing signals. Furthermore, the frequency dividing speed is increased owing to the direct use of the clock CK.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は信号の周波数を低減
させる分周回路に係わり、特に奇数分周を行った場合の
分周信号のデューティー比の調整と動作の高速化に関す
ると共に、供給されるクロックの周波数によってその遮
断周波数が変化するフィルタ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency dividing circuit for reducing the frequency of a signal, and more particularly to adjusting a duty ratio of a frequency-divided signal when performing odd-numbered frequency division and speeding up the operation. The present invention relates to a filter circuit whose cutoff frequency changes according to the frequency of a clock.

【０００２】[0002]

【従来の技術】従来の分周回路は例えば図２３に示すよ
うな構成を有している。当初、Ｄフリップフロップ１、
２の両出力端子Ｑはローレベルであるため、各出力Ｑ
１、Ｑ２も図２４（Ｂ）に示すようにローレベルになっ
ている。この時、ノア回路３の出力はハイレベルになっ
ているため、フリップフロップ１の端子Ｄはハイレベル
となっている。この状態で、図２４（Ａ）で示すように
クロックＣＫが立ち上がってハイレベルになると、Ｄフ
リップフロップ１の出力Ｑ１は図２４（Ｂ）で示すよう
にハイレベルになる。この時点で、Ｄフリップフロップ
２のＤ端子はハイレベルになると共に、ノア回路３の出
力はローレベルになって、フリップフロップ１の端子Ｄ
をローレベルにする。2. Description of the Related Art A conventional frequency divider circuit has a structure as shown in FIG. Initially, D flip-flop 1,
Since both output terminals Q of 2 are low level, each output Q
1 and Q2 are also at the low level as shown in FIG. At this time, since the output of the NOR circuit 3 is at high level, the terminal D of the flip-flop 1 is at high level. In this state, when the clock CK rises to a high level as shown in FIG. 24 (A), the output Q1 of the D flip-flop 1 becomes a high level as shown in FIG. 24 (B). At this point, the D terminal of the D flip-flop 2 becomes high level, the output of the NOR circuit 3 becomes low level, and the terminal D of the flip-flop 1 becomes
To low level.

【０００３】これにより、クロックＣＫが次のサイクル
で立ち上がると、Ｄフリップフロップ２の出力Ｑ２は図
２４（Ｃ）で示すようにハイレベルになるが、逆にＤフ
リップフロップ１の出力Ｑ１はローレベルになる。この
時点で、フリップフロップ２のＤ端子はローレベルにな
ると共に、ノア回路３の出力はローレベルを維持する。
このため、クロックＣＫが更に次のサイクルで立ち上が
ると、フリップフロップ２の出力Ｑ２はローレベルにな
ると共に、ノア回路３の出力はハイレベルになって、フ
リップフロップ１のＤ端子をハイレベルにして、最初の
状態に戻る。以降は、上記動作の繰り返しである。As a result, when the clock CK rises in the next cycle, the output Q2 of the D flip-flop 2 becomes high level as shown in FIG. 24C, while the output Q1 of the D flip-flop 1 goes low. Become a level. At this point, the D terminal of the flip-flop 2 becomes low level and the output of the NOR circuit 3 maintains low level.
Therefore, when the clock CK rises in the next cycle, the output Q2 of the flip-flop 2 becomes low level, the output of the NOR circuit 3 becomes high level, and the D terminal of the flip-flop 1 becomes high level. , Return to the initial state. After that, the above operation is repeated.

【０００４】上記のような動作によって得られた図２４
（Ｃ）に示したようにＤフリップフロップ１の出力Ｑ１
（出力Ｑ２でも可）はクロックＣＫを３分周した信号と
なっているが、そのハイレベル（“１”）の長さが１／
３、ローレベル（“０”）の長さが２／３であり、その
デューティー比が同一ではないことが分かる。従って、
従来の分周回路は分周出力のハイレベル期間とローレベ
ル期間に差があっても問題が生じない場合にしか使用で
きなかった。又、分周出力のハイレベル期間とローレベ
ル期間に差があってはならない規定や、規定がなくとも
不明の場合には奇数分周ではなく偶数分周に変更し、即
ちクロックを３分周するのではなく、２倍の２×（クロ
ックの周波数）の信号源を用意して６分周するなどの手
段を用いてハイレベルとローレベルの期間を略同一にす
る必要があり、そのままでは、上記した従来の分周回路
から得られる奇数分周信号を使用できないという不具合
があった。FIG. 24 obtained by the above operation.
As shown in (C), the output Q1 of the D flip-flop 1
(The output Q2 is also acceptable) is a signal obtained by dividing the clock CK by 3, but the length of the high level (“1”) is 1 /
3, the length of the low level (“0”) is 2/3, and it can be seen that the duty ratios are not the same. Therefore,
The conventional frequency divider circuit can be used only when there is no problem even if there is a difference between the high level period and the low level period of the frequency divided output. In addition, if there is no difference between the high-level period and the low-level period of the divided output, or if there is no rule, it is changed to an even number division instead of an odd number division, that is, the clock is divided into three. Instead, it is necessary to prepare a 2 × (clock frequency) signal source and divide the frequency by 6 to make the high level period and the low level period substantially the same. However, there is a problem that the odd frequency division signal obtained from the above-mentioned conventional frequency division circuit cannot be used.

【０００５】そこで、特願平４−２８７４２０に示すよ
うな分周回路では、奇数分周しても出力のハイレベル
（“１”）とローレベル（“０”）の長さが同一（デュ
ーティー比５０％）になるようなものも既にあるが、こ
の回路ではカウンタを２個使用しなければならず、回路
規模が大きくなると共に、回路のコストが高くなってし
まうという不具合があった。Therefore, in a frequency divider circuit as disclosed in Japanese Patent Application No. 4-287420, the lengths of the high level ("1") and the low level ("0") of the output are the same (duty) even if the frequency division is odd. However, this circuit requires the use of two counters, resulting in a large circuit scale and a high circuit cost.

【０００６】ところで、従来からハイパスフィルタ又は
ローパスフィルタ等のフィルタ回路があるが、この中に
スイッチドキャパシタフィルタを用いてフィルタの遮断
周波数を変化できるものがある。即ち、スイッチドキャ
パシタフィルタへ供給するクロックの周波数を変化させ
ることにより、スイッチドキャパシタフィルタの遮断周
波数が変化して、上記機能を達成するものである。しか
し、従来では前記クロックをカウンタ等で発生させてそ
の周波数を変化させているため、前記スイッチドキャパ
シタフィルタの遮断周波数が高い領域では、その変化ス
テップが粗くなり、逆に低い領域では細かくなり過ぎ
て、非常に使い勝手が悪いという不具合があった。By the way, conventionally, there is a filter circuit such as a high-pass filter or a low-pass filter, but there is a filter circuit in which a cutoff frequency of the filter can be changed by using a switched capacitor filter. That is, by changing the frequency of the clock supplied to the switched capacitor filter, the cutoff frequency of the switched capacitor filter is changed to achieve the above function. However, in the prior art, since the clock is generated by a counter or the like to change its frequency, the changing step becomes coarse in the region where the cutoff frequency of the switched capacitor filter is high, and conversely becomes too fine in the low region. However, there was a problem that it was extremely inconvenient to use.

【０００７】[0007]

【発明が解決しようとする課題】上述の如く従来の分周
回路により３分周などの奇数分周を行うと、分周された
出力信号のハイレベル期間の長さとローレベル期間の長
さに差が生じ、即ちデューティー比が同一でなくなるた
め、このような差があっても問題が生じない場合にしか
使用できなかった。As described above, if the conventional frequency dividing circuit performs an odd frequency division such as a frequency division by three, the high level period and the low level period of the divided output signal become long. Since there is a difference, that is, the duty ratios are not the same, it can be used only when there is no problem even with such a difference.

【０００８】又、スイッチドキャパシタフィルタを用い
た従来のフィルタ回路では、スイッチドキャパシタフィ
ルタに供給するクロックをカウンタ等で作成しているた
め、その遮断周波数の変化ステップが高周波領域で粗く
なり、低周波領域で細かくなり過ぎるため、使い勝手が
悪かった。Further, in the conventional filter circuit using the switched capacitor filter, since the clock supplied to the switched capacitor filter is created by a counter or the like, the change step of the cutoff frequency becomes coarse in the high frequency region, and the low frequency is low. It was not easy to use because it became too fine in the frequency domain.

【０００９】そこで本発明は上記の課題に鑑み、奇数分
周を行っても分周された出力信号のハイレベルとローレ
ベルの期間を略同一にできると共に、高速分周動作を行
うことができる分周回路を提供することと、遮断周波数
の変化ステップが高周波領域及び低周波領域の両領域で
ほぼ同じ変化幅となる使い勝手のよいフィルタ回路を提
供することを目的としている。In view of the above problems, the present invention makes it possible to make the high-level and low-level periods of the divided output signal substantially the same even when the odd-numbered frequency division is performed, and to perform the high-speed frequency division operation. It is an object of the present invention to provide a frequency divider circuit and to provide a filter circuit which is easy to use and has a change step of a cutoff frequency which has substantially the same change width in both a high frequency region and a low frequency region.

【００１０】[0010]

【課題を解決するための手段】請求項１の発明は、第１
のデータフリップフロップと、この第１のデータフリッ
プフロップの出力信号をデータ端子に入力する第２のデ
ータフリップフロップと、この第２のデータフリップフ
ロップの出力信号の極性を反転して前記第１のデータフ
リップフロップのデータ端子に入力する反転回路と、前
記第２のデータフリップフロップの出力信号と別途供給
されるクロックとの排他的論理和をとってこの結果信号
を前記第１、第２のデータフリップフロップのクロック
端子に供給する排他的論理和回路とを具備し、前記第１
又は第２のデータフリップフロップの出力信号を前記ク
ロックの分周信号として取り出す構成を備えている。The invention according to claim 1 is the first
Data flip-flop, a second data flip-flop for inputting the output signal of the first data flip-flop to the data terminal, and a polarity of the output signal of the second data flip-flop for inverting the polarity of the first data flip-flop. The inversion circuit input to the data terminal of the data flip-flop and the output signal of the second data flip-flop and the clock separately supplied are exclusive-ORed, and this result signal is used as the result signal for the first and second data. An exclusive OR circuit for supplying to a clock terminal of a flip-flop,
Alternatively, the output signal of the second data flip-flop is taken out as a divided signal of the clock.

【００１１】請求項２の発明は、前記第２のフリップフ
ロップの出力信号と別途与えられる選択信号との論理積
をとるアンド回路を設け、前記排他的論理和回路はこの
アンド回路の出力信号と前記別途供給されるクロックと
の排他的論理和をとる構成を備えている。According to a second aspect of the present invention, there is provided an AND circuit for taking a logical product of the output signal of the second flip-flop and a separately provided selection signal, and the exclusive OR circuit has the output signal of this AND circuit. The configuration is such that an exclusive OR with the separately supplied clock is taken.

【００１２】請求項３の発明は、第１のデータフリップ
フロップと、この第１のデータフリップフロップの出力
信号と別途供給されるクロックとの排他的論理和をとる
排他的論理和回路と、前記第１のデータフリップフロッ
プの出力信号の極性を反転させてこの第１のデータフリ
ップフロップのデータ端子に入力する第１の反転回路
と、前記排他的論理和回路の出力信号をクロック端子に
入力する第２のデータフリップフロップと、この第２の
データフリップフロップの出力信号を極性反転してこの
第２のデータフリップフロップのデータ端子及び前記第
１のデータフリップフロップのクロック端子に入力する
第２の反転回路とを具備し、前記第１又は第２のデータ
フリップフロップの出力信号を前記クロックの分周信号
として取り出す構成を備えている。According to a third aspect of the present invention, there is provided a first data flip-flop, an exclusive OR circuit for performing an exclusive OR of an output signal of the first data flip-flop and a clock separately supplied, A first inverting circuit that inverts the polarity of the output signal of the first data flip-flop and inputs it to the data terminal of the first data flip-flop, and an output signal of the exclusive OR circuit are input to the clock terminal. A second data flip-flop and a second data flip-flop are inverted in polarity and input to a data terminal of the second data flip-flop and a clock terminal of the first data flip-flop. An inverting circuit, and takes out the output signal of the first or second data flip-flop as a divided signal of the clock. It is provided.

【００１３】請求項４の発明は、別途供給されるクロッ
クをクロック端子に入力する第１のデータフリップフロ
ップと、この第１のデータフリップフロップの出力信号
の極性を反転させる反転回路と、この反転回路の出力信
号をデータ端子に入力すると共に前記クロックをクロッ
ク端子に入力する第２のデータフリップフロップと、前
記反転回路の出力信号と前記クロックと別途与えられる
選択信号との論理和をとりその結果信号を前記第２のデ
ータフリップフロップのリセット端子に入力するオア回
路とを具備し、前記第２のデータフリップフロップの出
力信号を前記クロックの分周信号として取り出す構成を
備えている。According to a fourth aspect of the present invention, there is provided a first data flip-flop for inputting a separately supplied clock to the clock terminal, an inverting circuit for inverting the polarity of the output signal of the first data flip-flop, and the inverting circuit. A second data flip-flop for inputting an output signal of the circuit to the data terminal and an input of the clock to the clock terminal and the output signal of the inverting circuit and the selection signal given separately from the clock are ORed as a result. An OR circuit for inputting a signal to the reset terminal of the second data flip-flop, and a configuration for extracting the output signal of the second data flip-flop as a divided signal of the clock.

【００１４】請求項５の発明は、前記別途供給されるク
ロックの出力時間を調整するバッファ回路を設け、この
バッファ回路により出力時間が調整された前記クロック
を前記第１、第２のデータフリップフロップのクロック
端子に供給する構成を備えている。According to a fifth aspect of the present invention, a buffer circuit for adjusting the output time of the separately supplied clock is provided, and the clock whose output time is adjusted by the buffer circuit is used as the first and second data flip-flops. It is provided with a configuration for supplying to the clock terminal of.

【００１５】請求項６の発明は、別途供給されるクロッ
クをクロック端子に入力する第１のデータフリップフロ
ップと、この第１のデータフリップフロップの出力信号
を反転させる第１の反転回路と、この第１の反転回路の
出力信号をデータ端子に入力すると共に前記クロックを
クロック端子に入力する第２のデータフリップフロップ
と、前記第１の反転回路の出力信号と前記クロックと別
途与えられる選択信号との論理和をとってその結果信号
を前記第２のデータフリップフロップのリセット端子に
入力するオア回路と、前記選択信号の極性を反転する第
２の反転回路と、この第２の反転回路の出力信号と前記
第１のデータフリップフロップの出力信号との論理積否
定をとるナンド回路と、このナンド回路の出力信号と前
記第２のデータフリップフロップの出力信号との論理積
をとってその結果信号を前記第１のデータフリップフロ
ップのデータ端子に入力するアンド回路とを具備し、前
記第２のデータフリップフロップの出力信号を前記クロ
ックの分周信号として取り出す構成を備えている。According to a sixth aspect of the present invention, there is provided a first data flip-flop for inputting a separately supplied clock to a clock terminal, a first inverting circuit for inverting an output signal of the first data flip-flop, and A second data flip-flop for inputting the output signal of the first inverting circuit to a data terminal and the clock to the clock terminal; an output signal of the first inverting circuit; and a selection signal provided separately from the clock. OR circuit for taking the logical sum of the results and inputting the resulting signal to the reset terminal of the second data flip-flop, a second inverting circuit for inverting the polarity of the selection signal, and an output of the second inverting circuit. A NAND circuit that takes the logical product NOT of the signal and the output signal of the first data flip-flop, and the output signal of the NAND circuit and the second data flip-flop. An AND circuit for taking a logical product with the output signal of the flip-flop and inputting the resulting signal to the data terminal of the first data flip-flop, and the output signal of the second data flip-flop is divided by the clock signal. It is equipped with a configuration for extracting it as a circular signal.

【００１６】請求項７の発明は、予め設定された上限値
と下限値の間を別途供給されるクロックをダウンカウン
ト又はアップカウントするアップダウンカウンタと、こ
のアップダウンカウンタのカウント値を検出する計数値
検出回路と、この計数値検出回路により検出されたカウ
ント値に基づいて前記アップダウンカウンタの動作の可
否の制御を行うと共にこのカウンタのカウントモードを
アップカウント状態又はダウンカウント状態に制御し、
且つこのアップダウンカウンタがカウントアップしてい
る期間とカウントダウンしている期間をデューティ比と
する前記クロックの分周信号を出力する制御回路とを具
備した構成を備えている。According to a seventh aspect of the present invention, an up-down counter for down-counting or up-counting a clock separately supplied between a preset upper limit value and a lower limit value, and a counter for detecting the count value of the up-down counter. Numerical value detection circuit, control whether the operation of the up-down counter based on the count value detected by the count value detection circuit, and control the count mode of this counter to the up-count state or the down-count state,
In addition, the up / down counter is provided with a control circuit that outputs a frequency-divided signal of the clock having a duty ratio of a counting up period and a counting down period.

【００１７】請求項８の発明は、前記計数値検出回路
は、前記アップダウンカウンタのカウント値を示す２信
号の論理積をとる第１のアンド回路と、前記アップダウ
ンカウンタが上限値又は下限値に到達したことを示す信
号を反転させる反転回路とから成り、前記制御回路は、
前記反転回路の出力信号をリセット端子に入力すると共
に別途供給されるクロックをクロック端子に入力する第
１のデータフリップフロップと、この第１のデータフリ
ップフロップの出力信号と前記第１のアンド回路の出力
信号との論理和をとってその結果信号を前記第１のデー
タフリップフロップのデータ端子に入力するオア回路
と、前記第１のデータフリップフロップの出力信号を遅
延する遅延回路と、この遅延回路の信号をデータ端子に
入力し、その出力信号を前記アップダウンカウンタのカ
ウントモード制御端子に入力する第２のデータフリップ
フロップと、前記第１、第２のデータフリップフロップ
の出力信号の排他的論理和をとって前記アップダウンカ
ウンタのイネーブル端子に入力する第１の排他的論理和
回路と、前記第１のデータフリップフロップの出力信号
と別途与えられる選択信号との論理積をとる第２のアン
ド回路と、この第２のアンド回路の出力信号と前記クロ
ックの排他的論理和をとってその結果信号を前記第２の
データフリップフロップのクロック端子に入力する第２
の排他的論理和回路とから成り、前記第２のデータフリ
ップフロップの出力信号を前記クロックの分周信号とし
て取り出す構成を備えている。According to an eighth aspect of the present invention, in the count value detection circuit, a first AND circuit that performs a logical product of two signals indicating the count value of the up / down counter, and the up / down counter has an upper limit value or a lower limit value. And an inverting circuit that inverts a signal indicating that the control circuit has reached
A first data flip-flop for inputting an output signal of the inverting circuit to a reset terminal and a separately supplied clock to a clock terminal, an output signal of the first data flip-flop, and a first AND circuit of the first AND circuit. An OR circuit that logically ORs the output signal and inputs the resulting signal to the data terminal of the first data flip-flop, a delay circuit that delays the output signal of the first data flip-flop, and this delay circuit Second data flip-flop for inputting the signal to the data terminal and inputting the output signal to the count mode control terminal of the up / down counter, and the exclusive logic of the output signals of the first and second data flip-flops. A first exclusive OR circuit that sums and inputs the sum to the enable terminal of the up / down counter; A second AND circuit that obtains the logical product of the output signal of the data flip-flop and a selection signal that is separately provided, and the output signal of the second AND circuit and the clock are exclusive ORed and the resulting signal is obtained. A second data input to the clock terminal of the second data flip-flop,
And an exclusive OR circuit of the second data flip-flop, which takes out the output signal of the second data flip-flop as a divided signal of the clock.

【００１８】請求項９の発明は、前記計数値検出回路
は、前記アップダウンカウンタのカウント値を示す第１
の信号と別途与えられる第１の選択信号との排他的論理
和をとる第１の排他的論理和回路と、前記アップダウン
カウンタのカウント値を示す第２の信号と別途与えられ
る第２の選択信号との排他的論理和をとる第２の排他的
論理和回路と、前記アップダウンカウンタのカウント値
を示す第３の信号と前記第１、第２の排他的論理和回路
の出力信号との論理積否定をとるナンド回路と、前記ア
ップダウンカウンタが上限値又は下限値に到達したこと
を示す信号を反転させる反転回路とから成り、前記制御
回路は、前記反転回路の出力信号をリセット端子に入力
すると共に前記ナンド回路の出力信号をセット端子に入
力するＲ−Ｓフリップフロップと、このＲ−Ｓフリップ
フロップの出力信号をデータ端子に入力し、その出力信
号を前記アップダウンカウンタのカウントモード制御端
子に入力するデータフリップフロップと、このデータフ
リップフロップの出力信号と前記Ｒ−Ｓフリップフロッ
プの出力信号との排他的論理和をとって前記アップダウ
ンカウンタのイネーブル端子に入力する第３の排他的論
理和回路と、前記Ｒ−Ｓフリップフロップの出力信号と
別途与えられる第３の選択信号との論理積をとるアンド
回路と、このアンド回路の出力信号と別途供給されるク
ロックとの排他的論理和をとってその結果信号を前記デ
ータフリップフロップのクロック端子と前記アップダウ
ンカウンタのクロック端子に入力する第４の排他的論理
和回路とから成り、前記データフリップフロップの出力
信号を前記クロックの分周信号として取り出す構成を備
えている。According to a ninth aspect of the present invention, the count value detection circuit has a first value indicating a count value of the up / down counter.
First exclusive OR circuit that takes the exclusive OR of the signal of 1) and the first selection signal that is separately provided, and the second selection that is separately provided with the second signal indicating the count value of the up / down counter. A second exclusive-OR circuit that takes an exclusive-OR with a signal, a third signal indicating the count value of the up-down counter, and the output signals of the first and second exclusive-OR circuits A NAND circuit that takes a logical product negation and an inverting circuit that inverts a signal indicating that the up-down counter has reached an upper limit value or a lower limit value, and the control circuit outputs the output signal of the inverting circuit to a reset terminal. An RS flip-flop for inputting the output signal of the NAND circuit to the set terminal and an output signal of the RS flip-flop for inputting to the data terminal, and outputting the output signal to the upgrader. Data flip-flop input to the count mode control terminal of the counter, and an exclusive OR of the output signal of the data flip-flop and the output signal of the RS flip-flop and input to the enable terminal of the up / down counter. And an AND circuit for taking the logical product of the output signal of the RS flip-flop and a third selection signal given separately, and the output signal of this AND circuit is supplied separately. An output of the data flip-flop, which comprises an exclusive OR circuit with a clock and a resulting signal is input to the clock terminal of the data flip-flop and the fourth exclusive-OR circuit for inputting to the clock terminal of the up / down counter. A configuration is provided in which a signal is taken out as a divided signal of the clock.

【００１９】請求項１０の発明は、前記計数値検出回路
は、前記アップダウンカウンタのカウント値を示す第１
の信号と別途与えられる第１の選択信号との排他的論理
和をとる第１の排他的論理和回路と、前記アップダウン
カウンタのカウント値を示す第２の信号と別途与えられ
る第２の選択信号との排他的論理和をとる第２の排他的
論理和回路と、前記アップダウンカウンタのカウント値
を示す第３の信号と前記第１、第２の排他的論理和回路
の出力信号との論理積否定をとるナンド回路と、前記ア
ップダウンカウンタが上限値又は下限値に到達したこと
を示す信号を反転させる第１の反転回路とから成り、前
記制御回路は、別途与えられる第３の選択信号の極性を
反転する第２の反転回路と、この第２の反転回路の出力
信号と別途供給されるクロックと前記ナンド回路の出力
信号との論理和をとる第１のオア回路と、この第１のオ
ア回路の出力信号をセット端子に入力し、その出力信号
を前記アップダウンカウンタのカウントモード制御端子
に入力するフリップフロップと、前記ナンド回路の出力
信号の極性を反転させる第３の反転回路と、この第３の
反転回路の出力信号と前記フリップフロップの出力信号
との論理和をとってその結果信号を前記フリップフロッ
プのデータ端子に入力する第２のオア回路と、前記フリ
ップフロップの出力信号をデータ端子に入力すると共
に、前記クロックをクロック端子に入力するデータフリ
ップフロップと、このデータフリップフロップの出力信
号の極性を反転させる第４の反転回路と、この第４の反
転回路の出力信号と前記第３の選択信号と前記第２の反
転回路の出力信号との論理積をとってその結果信号を前
記アップダウンカウンタのイネーブル端子に入力するア
ンド回路とから成り、前記フリップフロップの出力信号
を前記クロックの分周信号として取り出す構成を備えて
いる。According to a tenth aspect of the present invention, the count value detection circuit has a first value indicating a count value of the up / down counter.
First exclusive OR circuit that takes the exclusive OR of the signal of 1) and the first selection signal that is separately provided, and the second selection that is separately provided with the second signal indicating the count value of the up / down counter. A second exclusive-OR circuit that takes an exclusive-OR with a signal, a third signal indicating the count value of the up-down counter, and the output signals of the first and second exclusive-OR circuits A NAND circuit that takes a logical product negation and a first inverting circuit that inverts a signal indicating that the up / down counter has reached an upper limit value or a lower limit value, and the control circuit includes a third selection provided separately. A second inverting circuit that inverts the polarity of the signal; a first OR circuit that takes the logical sum of the output signal of the second inverting circuit, the clock separately supplied, and the output signal of the NAND circuit; Output signal of OR circuit 1 A flip-flop for inputting to the set terminal and inputting its output signal to the count mode control terminal of the up / down counter, a third inverting circuit for inverting the polarity of the output signal of the NAND circuit, and this third inverting circuit. Of the output signal of the flip-flop and the output signal of the flip-flop and the resulting signal is input to the data terminal of the flip-flop, and the output signal of the flip-flop is input to the data terminal. A data flip-flop for inputting the clock to the clock terminal, a fourth inversion circuit for inverting the polarity of the output signal of the data flip-flop, an output signal of the fourth inversion circuit and the third selection signal The logical product of the output signal of the second inverting circuit and the resultant signal is used to enable the up / down counter. Consists of a AND circuit to be input to the child, it has a configuration for taking out an output signal of the flip-flop as a frequency division signal of the clock.

【００２０】請求項１１の発明は、供給されるクロック
の周波数によりその遮断周波数を変化させるスイッチド
キャパシタフィルタと、クロックを発振する発振器と、
この発振器から発振されたクロックを２ｎ分周する第１
の分周回路と、この第１の分周回路の分周信号を更に分
周する請求項９又は請求項１０記載の第２の分周回路と
を具備し、この第２の分周回路から出力された分周信号
を前記スイッチドキャパシタフィルタのクロックとして
供給する構成を備えている。According to a tenth aspect of the present invention, a switched capacitor filter that changes the cutoff frequency according to the frequency of the supplied clock, an oscillator that oscillates the clock,
The first that divides the clock oscillated from this oscillator by 2 n
And a second frequency dividing circuit according to claim 9 or 10, which further divides the frequency dividing signal of the first frequency dividing circuit, from the second frequency dividing circuit. The frequency division signal output is provided as a clock for the switched capacitor filter.

【００２１】[0021]

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明の分周回路の第１の
実施の形態を示した回路図である。１１、１２はＤフリ
ップフロップ、１３は排他的論理和回路、１４は信号の
極性を反転する反転回路である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing a first embodiment of a frequency dividing circuit according to the present invention. Reference numerals 11 and 12 are D flip-flops, 13 is an exclusive OR circuit, and 14 is an inverting circuit that inverts the polarity of a signal.

【００２２】次に本実施の形態の動作について説明す
る。当初、Ｄフリップフロップ１１、１２の各出力端子
Ｑの出力信号Ｑ１、Ｑ２は図２（Ｂ）、（Ｃ）に示すよ
うにローレベルである。このため、Ｄフリップフロップ
１１の端子Ｄには出力信号Ｑ２の極性が反転回路１４で
反転されて入力されるため、この端子Ｄはハイレベルに
なっている。又、排他的論理和回路１３にはローレベル
の出力信号Ｑ２が入力されている。ここで、図２（Ａ）
に示すようにクロックＣＫが立ち上がってハイレベルに
なると、排他的論理和回路１３の出力ＣＫＴも図２
（Ｄ）に示すように立ち上がってハイレベルになる。こ
れにより、Ｄフリップフロップ１１が動作して、そのＱ
端子の出力信号Ｑ１が図２（Ｂ）に示すようにハイレベ
ルになって、Ｄフリップフロップ１２の端子Ｄをハイレ
ベルとする。Next, the operation of this embodiment will be described. Initially, the output signals Q1 and Q2 of the output terminals Q of the D flip-flops 11 and 12 are low level as shown in FIGS. 2B and 2C. Therefore, the polarity of the output signal Q2 is inverted and input to the terminal D of the D flip-flop 11 by the inverting circuit 14, so that the terminal D is at the high level. The low-level output signal Q2 is input to the exclusive OR circuit 13. Here, FIG.
As shown in FIG. 2, when the clock CK rises and becomes high level, the output CKT of the exclusive OR circuit 13 is also shown in FIG.
As shown in (D), it rises to a high level. As a result, the D flip-flop 11 operates and its Q
The output signal Q1 of the terminal becomes high level as shown in FIG. 2B, and the terminal D of the D flip-flop 12 becomes high level.

【００２３】その後、図２（Ａ）に示すようにクロック
ＣＫが再び立ち上がってハイレベルになると、排他的論
理和回路１３の出力ＣＫＴも図２（Ｄ）に示すように少
しの間立ち上がるため、Ｄフリップフロップ１２が動作
して、そのＱ端子の出力信号Ｑ２が図２（Ｃ）に示すよ
うにハイレベルになる。この時点で、排他的論理和回路
１３の出力ＣＫＴは図２（Ｄ）に示すようにすぐにロー
レベルになる。これにより、反転回路１４の出力がロー
レベルになるため、Ｄフリップフロップ１１の端子Ｄは
ローレベルになる。次に、図２（Ａ）に示すようにクロ
ックＣＫがローレベルに立ち下がると、排他的論理和回
路１３の出力ＣＫＴは図２（Ｄ）に示すように立ち上が
ってハイレベルになる。この時、Ｄフリップフロップ１
１は動作して、そのＱ端子の出力信号Ｑ１はローレベル
になり、Ｄフリップフロップ１２の端子Ｄはローレベル
になる。After that, when the clock CK rises again to a high level as shown in FIG. 2A, the output CKT of the exclusive OR circuit 13 also rises for a short time as shown in FIG. The D flip-flop 12 operates and the output signal Q2 at its Q terminal becomes high level as shown in FIG. At this time, the output CKT of the exclusive OR circuit 13 immediately becomes low level as shown in FIG. As a result, the output of the inverting circuit 14 goes low, and the terminal D of the D flip-flop 11 goes low. Next, when the clock CK falls to the low level as shown in FIG. 2A, the output CKT of the exclusive OR circuit 13 rises to the high level as shown in FIG. 2D. At this time, D flip-flop 1
1 operates, the output signal Q1 of its Q terminal becomes low level, and the terminal D of the D flip-flop 12 becomes low level.

【００２４】その後、図２（Ａ）に示すようにクロック
ＣＫがローレベルに立ち下がると、排他的論理和回路１
３の出力ＣＫＴは図２（Ｄ）に示すように立ち上がって
少しの間ハイレベルになる。これにより、Ｄフリップフ
ロップ１２は動作して、そのＱ端子の出力信号Ｑ２はロ
ーレベルになり、最初の状態に戻る。以降は、上記動作
の繰り返しであり、Ｄフリップフロップ１２の出力信号
Ｑ２（出力信号Ｑ１でも可）は入力クロックＣＫを３分
周したものとなる。After that, when the clock CK falls to the low level as shown in FIG. 2A, the exclusive OR circuit 1
The output CKT of 3 rises and becomes high level for a while as shown in FIG. As a result, the D flip-flop 12 operates, the output signal Q2 at its Q terminal becomes low level, and the state returns to the initial state. After that, the above operation is repeated, and the output signal Q2 (or the output signal Q1) of the D flip-flop 12 is obtained by dividing the input clock CK by three.

【００２５】本実施の形態によれば、図２（Ａ）に示し
た入力クロックＣＫは３分周され、図２（Ｂ）又は
（Ｃ）に示すように、そのハイレベル期間とローレベル
期間がほぼ同一の分周信号を得ることができる。このた
め、本例の分周回路は各種回路に使用できその汎用性を
向上させることができる。According to the present embodiment, the input clock CK shown in FIG. 2 (A) is divided by 3, and as shown in FIG. 2 (B) or (C), its high level period and low level period. Can obtain substantially the same frequency division signal. Therefore, the frequency dividing circuit of this example can be used in various circuits and its versatility can be improved.

【００２６】ところで、図１に示した分周回路では、排
他的論理和回路１３の動作遅れ１０ｎＳ、Ｄフリップフ
ロップ１１、１２の動作遅れ１０ｎＳ、クロック信号Ｃ
Ｋのハイレベル（“１”）またはローレベル（“０”）
の最短時間１０ｎＳ、Ｄフリップフロップ１１、１２の
Ｄ端子入力のセットアップ時間を１０ｎＳとした時、図
２（Ｄ）のタイミング波形図に示すように排他的論理和
回路１３によってクロック信号ＣＫの反転を行っている
ため、図２（Ｄ）のＰ１およびＰ２の時点においてＤフ
リップフロッップ１１、１２のクロック入力信号ＣＫＴ
のハイレベル時間が短くなるため、入力クロックＣＫの
最短時間は６０ｎＳとなり、分周回路の動作速度をこれ
以上速くすることができないという不具合があった。By the way, in the frequency dividing circuit shown in FIG. 1, the operation delay of the exclusive OR circuit 13 is 10 nS, the operation delay of the D flip-flops 11 and 12 is 10 nS, and the clock signal C is set.
High level (“1”) or low level (“0”) of K
When the setup time for the D terminal inputs of the D flip-flops 11 and 12 is 10 nS, the exclusive OR circuit 13 inverts the clock signal CK as shown in the timing waveform diagram of FIG. Since it is performed, the clock input signal CKT of the D flip-flops 11 and 12 at the time points P1 and P2 in FIG.
However, the shortest time of the input clock CK is 60 nS, and the operating speed of the frequency divider circuit cannot be increased any further.

【００２７】図３は本発明の第２の実施の形態を示した
ブロック図である。本例では、図４（Ａ）に示したクロ
ックＣＫを直接Ｄフリップフロップ１１、１２のクロッ
ク端子に供給していると共に、Ｄフリップフロップ１１
の出力信号Ｑ１の極性反転出力と前記クロックＣＫと選
択信号ＳＬとの論理和をオア回路１６で取り、その出力
によりＤフリップフロップ１１にリセットをかける構成
にしている。但し、選択信号ＳＬは０とする。FIG. 3 is a block diagram showing a second embodiment of the present invention. In this example, the clock CK shown in FIG. 4A is directly supplied to the clock terminals of the D flip-flops 11 and 12, and the D flip-flop 11 is also supplied.
Of the output signal Q1 and the OR of the clock CK and the selection signal SL are taken by the OR circuit 16, and the output is used to reset the D flip-flop 11. However, the selection signal SL is 0.

【００２８】次に本実施の形態の動作について図４のタ
イミングチャートを用いて説明する。当初、Ｄフリップ
フロップ１１、１２の各出力信号Ｑ１、Ｑ２は図４
（Ｂ）、（Ｃ）に示すようにローレベルとなっている。
当初、Ｄフリップフロップ１２の出力信号Ｑ２はローレ
ベルであるため、これが反転回路１４により極性反転さ
れてハイレベルとなり、Ｄフリップフロップ１１のＤ端
子はハイレベルになっている。この状態で、図４（Ａ）
に示すようにクロックＣＫが立ち上がると、Ｄフリップ
フロップ１１はこのクロックの立上がりで動作して、図
４（Ｂ）に示すようにその出力信号Ｑ１がハイレベルに
なって、Ｄフリップフロップ１２のＤ端子をハイレベル
にする。Next, the operation of this embodiment will be described with reference to the timing chart of FIG. Initially, the output signals Q1 and Q2 of the D flip-flops 11 and 12 are as shown in FIG.
It is at a low level as shown in (B) and (C).
Initially, since the output signal Q2 of the D flip-flop 12 is at the low level, the polarity thereof is inverted by the inverting circuit 14 to become the high level, and the D terminal of the D flip-flop 11 is at the high level. In this state, FIG. 4 (A)
When the clock CK rises as shown in FIG. 4, the D flip-flop 11 operates at the rise of this clock, the output signal Q1 thereof becomes high level as shown in FIG. Set the pin to high level.

【００２９】このため、次のクロックＣＫの立ち上がり
でＤフリップフロップ１２が動作して、出力信号Ｑ２が
図４（Ｃ）に示すようにハイレベルになる。これによ
り、反転回路１４の出力がローレベルになる。その後、
図４（Ａ）に示すようにクロックＣＫがローレベルにな
ると、オア回路１６の入力が全てローレベルになるた
め、オア回路１６の出力はローレベルになる。これによ
り、Ｄフリップフロップ１１はリセットされ、図４
（Ｂ）に示すようにその出力信号Ｑ１はローレベルにな
る。すると、Ｄフリップフロップ１２のＤ端子がローレ
ベルになるため、次のクロックＣＫの立上がりで、Ｄフ
リップフロップ１２の出力信号Ｑ２が図４（Ｃ）に示す
ようにローレベルになると共に、反転回路１４の出力が
ハイレベルになり、最初の状態に戻る。以降は、上記動
作の繰り返しにより、Ｄフリップフロップ１１の出力信
号Ｑ１はクロックＣＫのほぼ３分周信号になって、外部
に取り出される。Therefore, the D flip-flop 12 operates at the next rising of the clock CK, and the output signal Q2 becomes high level as shown in FIG. 4 (C). As a result, the output of the inverting circuit 14 becomes low level. afterwards,
As shown in FIG. 4A, when the clock CK becomes low level, the inputs of the OR circuit 16 all become low level, and the output of the OR circuit 16 becomes low level. As a result, the D flip-flop 11 is reset, and as shown in FIG.
As shown in (B), the output signal Q1 becomes low level. Then, since the D terminal of the D flip-flop 12 becomes low level, the output signal Q2 of the D flip-flop 12 becomes low level as shown in FIG. The output of 14 goes high and returns to the initial state. After that, by repeating the above operation, the output signal Q1 of the D flip-flop 11 becomes a frequency-divided signal of the clock CK and is taken out to the outside.

【００３０】本実施の形態によれば、クロックＣＫを排
他的論理和回路を介さず直接Ｄフリップフロップ１１、
１２に入力しているため、分周動作を第１の実施例に比
べて高速化することができる。又、Ｄフリップフロップ
１１のリセットタイミングをオア回路１６の出力により
調整しているため、分周信号（Ｑ１）は奇数分周におい
ても、クロックＣＫが高速でその周期が６０ｎＳの時、
分周信号のハイレベル期間とローレベル期間の比をほぼ
一定（１０：８）にすることができ、クロックＣＫが低
速でその周期が６００ｎＳの場合には９１：８９とな
る。According to this embodiment, the clock CK is directly fed to the D flip-flop 11 without passing through the exclusive OR circuit.
Since 12 is input, the frequency dividing operation can be speeded up as compared with the first embodiment. Further, since the reset timing of the D flip-flop 11 is adjusted by the output of the OR circuit 16, even when the divided signal (Q1) is divided by an odd number, when the clock CK is high speed and its cycle is 60 nS,
The ratio of the high level period and the low level period of the divided signal can be made substantially constant (10: 8), and becomes 91:89 when the clock CK is low speed and its cycle is 600 nS.

【００３１】尚、ＳＬを１とした場合、図１０に示すよ
うにクロックＣＫに対してＤフリップフロップ１１、１
２の出力であるＱ１、Ｑ２は（Ｂ）、（Ｃ）に示すよう
に変化し、出力信号Ｑ１は入力クロックＣＫを４分周し
たものになる。When SL is set to 1, as shown in FIG.
The outputs Q1 and Q2 of 2 change as shown in (B) and (C), and the output signal Q1 is the input clock CK divided by four.

【００３２】図５は本発明の第３の実施の形態を示した
ブロック図である。本例の構成は図３に示した第２の実
施の形態とほぼ同一であるが、Ｄフリップフロップ１
１、１２に供給するクロックＣＫをバッファ１７を介し
て行っているところが異なっている。FIG. 5 is a block diagram showing a third embodiment of the present invention. The configuration of this example is almost the same as that of the second embodiment shown in FIG.
The difference is that the clock CK supplied to 1 and 12 is performed via a buffer 17.

【００３３】次に本実施の形態について説明する。本例
では、図６（Ａ）に示したクロックがバッファ１７によ
り多少遅れてＤフリップフロップ１１、１２のクロック
端子に供給されているため、Ｄフリップフロップ１１、
１２が上記したクロックＣＫの立ち上がりで、動作する
タイミングと、オア回路１６からの出力信号によってＤ
フリップフロップ１１がリセットされるタイミングとが
調整され、Ｄフリップフロップ１１、１２の出力信号Ｑ
１、Ｑ２は図６（Ａ）、（Ｂ）に示すようなタイミング
でハイレベル／ローレベルとなる。Next, the present embodiment will be described. In the present example, the clock shown in FIG. 6A is supplied to the clock terminals of the D flip-flops 11 and 12 by the buffer 17 with some delay, so that the D flip-flop 11 and
12 is driven by the rising edge of the clock CK and the output signal from the OR circuit 16
The timing with which the flip-flop 11 is reset is adjusted, and the output signals Q of the D flip-flops 11 and 12 are adjusted.
1 and Q2 become high level / low level at the timings shown in FIGS. 6 (A) and 6 (B).

【００３４】これにより、Ｄフリップフロップ１１の出
力信号Ｑ１はクロックＣＫの３分周信号になるが、その
ハイレベルとローレベルの期間を図３に示した第２の実
施例よりも正確に同一（９：９）に合わせることがで
き、しかも、第２の実施例と同様に高速動作をすること
ができる。As a result, the output signal Q1 of the D flip-flop 11 becomes the frequency-divided signal of the clock CK, but its high level and low level periods are exactly the same as in the second embodiment shown in FIG. It can be adjusted to (9: 9), and furthermore, high speed operation can be performed as in the second embodiment.

【００３５】図７は本発明の第４の実施の形態を示した
ブロック図である。本例では、Ｄフリップフロップ１１
とＤフリップフロップ１２との間に、アンド回路３１が
挿入され、Ｄフリップフロップ１１の出力信号Ｑ１はこ
のアンド回路３１を通して、Ｄフリップフロップ１２の
Ｄ端子に入力されるようになっている。このアンド回路
３１の他方の端子にはナンド回路３２の出力信号が入力
され、このナンド回路３２にはのＤフリップフロップ１
２の出力信号Ｑ２と選択信号ＳＬを反転回路３３で極性
反転した信号が入力されて、これら両信号のナンドが取
られるようになっている。他の構成は図３に示した第２
の実施の形態と同様である。FIG. 7 is a block diagram showing a fourth embodiment of the present invention. In this example, the D flip-flop 11
An AND circuit 31 is inserted between the D flip-flop 12 and the D flip-flop 12, and the output signal Q1 of the D flip-flop 11 is input to the D terminal of the D flip-flop 12 through the AND circuit 31. The output signal of the NAND circuit 32 is input to the other terminal of the AND circuit 31, and the D flip-flop 1 of the NAND circuit 32 is input.
A signal obtained by inverting the polarities of the output signal Q2 of No. 2 and the selection signal SL by the inverting circuit 33 is input, and the NANDs of these two signals are taken. The other configuration is the second shown in FIG.
This is the same as the embodiment.

【００３６】次に本実施の形態について図８のタイミン
グチャートを用いて説明する。当初、Ｄフリップフロッ
プ１１、１２はリセットされていて、各出力信号Ｑ１、
Ｑ２は図８（Ｂ）、（Ｅ）に示すようにローレベルとな
っている。Ｄフリップフロップ１２の出力信号Ｑ２はロ
ーレベルで、これが反転回路１４により極性反転されて
ハイレベルとなり、Ｄフリップフロップ１１のＤ端子が
ハイレベルになっている。この状態で、図８（Ａ）に示
すようにクロックＣＫが立ち上がると、Ｄフリップフロ
ップ１１はクロックＣＫの立上がりで動作して、図８
（Ｂ）に示すようにその出力信号Ｑ１がハイレベルにな
るため、この出力信号Ｑ１はアンド回路３１に入力され
るため、アンド回路３１の出力Ｄ２は図８（Ｃ）に示す
ようにハイレベルとなって、Ｄフリップフロップ１２の
Ｄ端子をハイレベルにする。但し、選択信号ＳＬ＝０で
ローレベルであるため、反転回路３３の出力はハイレベ
ルとなっていて、当初、Ｄフリップフロップ１２の出力
信号Ｑ２がローレベルのため、ナンド回路３２の出力は
ハイレベルになっている。このため、当初、アンド回路
３１は導通状体になっている。Next, the present embodiment will be described with reference to the timing chart of FIG. Initially, the D flip-flops 11 and 12 are reset, and each output signal Q1,
Q2 is at a low level as shown in FIGS. 8 (B) and 8 (E). The output signal Q2 of the D flip-flop 12 is at the low level, the polarity of which is inverted by the inverting circuit 14 to become the high level, and the D terminal of the D flip-flop 11 is at the high level. In this state, when the clock CK rises as shown in FIG. 8A, the D flip-flop 11 operates at the rise of the clock CK,
Since the output signal Q1 is at a high level as shown in (B), the output signal Q1 is input to the AND circuit 31, so that the output D2 of the AND circuit 31 is at a high level as shown in FIG. 8 (C). Then, the D terminal of the D flip-flop 12 is set to the high level. However, since the selection signal SL = 0 is at a low level, the output of the inverting circuit 33 is at a high level, and the output signal Q2 of the D flip-flop 12 is initially at a low level, so that the output of the NAND circuit 32 is at a high level. It is at a level. Therefore, the AND circuit 31 is initially a conductive body.

【００３７】従って、Ｄフリップフロップ１２は次のク
ロックＣＫの立上がりにより動作して、その出力信号Ｑ
２が図８（Ｅ）に示すようにハイレベルになると、次の
クロックＣＫの立ち下がりで、オア回路１６の出力が図
８（Ｄ）に示すようにローレベルになって、Ｄフリップ
フロップ１１をリセットするため、その出力信号Ｑ１は
図８（Ｂ）に示すようにローレベルになる。又、上記し
たようにＤフリップフロップ１２の出力信号Ｑ２が図８
（Ｅ）に示すようにハイレベルになると、ナンド回路３
２の出力がローレベルになるため、アンド回路３１は遮
断状態になって、その出力Ｄ２は図８（Ｃ）に示すよう
にローレベルになって、Ｄフリップフロップ１２のＤ端
子をローレベルにする。このため、Ｄフリップフロップ
１２は次のクロックの立ち上がりで、動作して、図８
（Ｅ）に示すようにその出力信号Ｑ２はローレベルにな
る。こうして、Ｄフリップフロップ１１、１２は当初の
状態に戻り、以降は上記動作が繰り返される。Therefore, the D flip-flop 12 operates at the next rise of the clock CK and outputs its output signal Q.
8 becomes high level as shown in FIG. 8 (E), the output of the OR circuit 16 becomes low level as shown in FIG. 8 (D) at the next fall of the clock CK, and the D flip-flop 11 Is reset, the output signal Q1 thereof becomes low level as shown in FIG. In addition, as described above, the output signal Q2 of the D flip-flop 12 is shown in FIG.
When it goes high as shown in (E), the NAND circuit 3
Since the output of 2 becomes low level, the AND circuit 31 is cut off, its output D2 becomes low level as shown in FIG. 8C, and the D terminal of the D flip-flop 12 becomes low level. To do. Therefore, the D flip-flop 12 operates at the next rising edge of the clock, and
As shown in (E), the output signal Q2 becomes low level. In this way, the D flip-flops 11 and 12 return to the initial state, and the above operation is repeated thereafter.

【００３８】本実施の形態によれば、アンド回路３１を
挿入することにより、Ｄフリップフロップ１１がリセッ
トされる前にＤフリップフロップ１２のＤ端子をローレ
ベルにして、Ｄフリップフロップ１２の出力信号Ｑ２
（分周信号）を図８（Ｅ）に示すように早目にローレベ
ルにすることにより、Ｄフリップフロップ１１の出力信
号Ｑ１のハイレベルとローレベルの期間が同一になるよ
うに調整しているため、奇数分周においても、分周信号
のハイレベル期間とローレベル期間の比を正確に一定に
することができ、しかも、第２の実施例と同様に高速動
作をすることができる。According to the present embodiment, by inserting the AND circuit 31, the D terminal of the D flip-flop 12 is set to the low level before the D flip-flop 11 is reset, and the output signal of the D flip-flop 12 is output. Q2
By setting the (divided signal) to the low level early as shown in FIG. 8E, the high-level period and the low-level period of the output signal Q1 of the D flip-flop 11 are adjusted to be the same. Therefore, even in the odd number division, the ratio of the high level period and the low level period of the divided signal can be made exactly constant, and the high speed operation can be performed similarly to the second embodiment.

【００３９】図９は本発明の第５の実施の形態を示した
回路図である。本例の構成はＤフリップフロップ１２の
出力信号Ｑ２をアンドゲート１５を介して排他的論理和
回路１３に入力しており、他の構成は図１に示した第１
の実施の形態と同様である。FIG. 9 is a circuit diagram showing a fifth embodiment of the present invention. In the configuration of this example, the output signal Q2 of the D flip-flop 12 is input to the exclusive OR circuit 13 via the AND gate 15, and the other configuration is the first one shown in FIG.
This is the same as the embodiment.

【００４０】次に本実施の形態の動作について説明す
る。選択信号ＳＬをハイレベルとして、アンドゲート１
５を開けておけば、第１の実施の形態と同様の回路とな
り、同様の動作を行って、図２に示すようにＤフリップ
フロップ１１又は１２の出力信号Ｑ１又はＱ２は入力ク
ロックＣＫを３分周したものとなる。Next, the operation of this embodiment will be described. AND gate 1 with selection signal SL at high level
If 5 is opened, the circuit becomes the same as that of the first embodiment, the same operation is performed, and as shown in FIG. 2, the output signal Q1 or Q2 of the D flip-flop 11 or 12 changes the input clock CK to 3 It will be divided.

【００４１】しかし、選択信号ＳＬをローレベル
（“０”）として、アンドゲート１５を閉めておけば、
排他的論理和回路１３の出力であるクロックＣＫＴは図
１０の（Ａ）に示すようにクロックＣＫと同一となる。
このため、図１０の（Ａ）のクロックＣＫＴに対してＤ
フリップフロップ１１、１２の出力であるＱ１、Ｑ２は
図１０の（Ｂ）、（Ｃ）に示すように変化し、結局、Ｄ
フリップフロップ１１又は１２の出力信号Ｑ２は入力ク
ロックＣＫを４分周したものとなる。However, if the selection signal SL is set to low level ("0") and the AND gate 15 is closed,
The clock CKT which is the output of the exclusive OR circuit 13 is the same as the clock CK as shown in FIG.
Therefore, when the clock CKT in FIG.
Outputs Q1 and Q2 of the flip-flops 11 and 12 change as shown in (B) and (C) of FIG.
The output signal Q2 of the flip-flop 11 or 12 is the input clock CK divided by four.

【００４２】本実施の形態によれば、選択信号ＳＬによ
り、分周比を１／３又は１／４に容易に変更でき、しか
も、いずれの分周比の場合でも、ハイレベル期間とロー
レベル期間がほぼ同一の分周信号にすることができ、本
例の分周回路は各種回路に使用できその汎用性を更に増
すことができる。According to the present embodiment, the frequency division ratio can be easily changed to 1/3 or 1/4 by the selection signal SL, and the high level period and the low level can be obtained regardless of the frequency division ratio. It is possible to make a frequency-divided signal having substantially the same period, and the frequency-dividing circuit of this example can be used for various circuits, and its versatility can be further increased.

【００４３】図１１は本発明の第６の実施の形態を示し
た回路図である。本例の構成はＤフリップフロップ１１
の出力信号Ｑ１を反転回路１７を介してＤフリップフロ
ップ１１のＤ端子に入力すると共に、Ｄフリップフロッ
プ１２のクロック端子に入力している。又、Ｄフリップ
フロップ１２の出力信号Ｑ２は排他的論理和回路１３に
入力されると共に、反転回路１８を介してＤフリップフ
ロップ１２のデータ端子Ｄに入力されている。FIG. 11 is a circuit diagram showing a sixth embodiment of the present invention. The configuration of this example has a D flip-flop 11
The output signal Q1 is input to the D terminal of the D flip-flop 11 via the inverting circuit 17 and to the clock terminal of the D flip-flop 12. The output signal Q2 of the D flip-flop 12 is input to the exclusive OR circuit 13 and the data terminal D of the D flip-flop 12 via the inverting circuit 18.

【００４４】次に本実施の形態の動作について説明す
る。図１２（Ａ）のようにクロックＣＫが排他的論理和
回路１３に入力されると、排他的論理和回路１３の出力
ＣＫＴは図１２（Ｄ）に示すように出力されて、Ｄフリ
ップフロップ１１のクロック端子に入力される。これに
より、Ｄフリップフロップ１１は最初のクロックＣＫＴ
の立上がりで、動作し、図１２（Ｄ）で示すようにその
出力信号Ｑ１がハイレベルとなるが、その反転出力が自
身のＤ端子とＤフリップフロップ１２のクロック端子に
入力される。Next, the operation of this embodiment will be described. When the clock CK is input to the exclusive OR circuit 13 as shown in FIG. 12A, the output CKT of the exclusive OR circuit 13 is output as shown in FIG. Input to the clock terminal of. As a result, the D flip-flop 11 has the first clock CKT.
The output signal Q1 becomes high level as shown in FIG. 12D, but its inverted output is input to its D terminal and the clock terminal of the D flip-flop 12.

【００４５】このため、Ｄフリップフロップ１１は次の
クロックＣＫの立上がりで動作し、その出力信号Ｑ１が
図１２（Ｂ）に示すようにローレベルとなるため、その
反転出力が自身のＤ端子とＤフリップフロップ１２のク
ロック端子に入力される。このため、前記反転出力の立
ち下がりにより、Ｄフリップフロップ１２は動作し、そ
の出力信号Ｑ２が図１２（Ｃ）に示すようにハイレベル
となり、その反転出力が自身のＤ端子に入力される。こ
のため、図１２（Ｂ）で示すようにＤフリップフロップ
１１の出力信号Ｑ１が２度目に立ち下がった時、Ｄフリ
ップフロップ１２は動作して、その出力信号Ｑ２は図１
２（Ｃ）に示すようにローレベルになる。以降、上記動
作の繰り返しで、Ｄフリップフロップ１２の出力信号Ｑ
２は入力クロックＣＫを３分周したものとなる。Therefore, the D flip-flop 11 operates at the next rise of the clock CK, and its output signal Q1 becomes low level as shown in FIG. 12B, and its inverted output is connected to its D terminal. It is input to the clock terminal of the D flip-flop 12. Therefore, the fall of the inverted output causes the D flip-flop 12 to operate, the output signal Q2 thereof becomes high level as shown in FIG. 12C, and the inverted output thereof is inputted to its own D terminal. Therefore, as shown in FIG. 12B, when the output signal Q1 of the D flip-flop 11 falls for the second time, the D flip-flop 12 operates and its output signal Q2 changes to that of FIG.
As shown in 2 (C), it becomes low level. After that, the output signal Q of the D flip-flop 12 is repeated by repeating the above operation.
2 is the input clock CK divided by three.

【００４６】本実施の形態によれば、図１２（Ａ）に示
した入力クロックＣＫは３分周され、図１２（Ｃ）に示
すようにそのハイレベル期間とローレベル期間をほぼ同
一の分周信号にすることができる。このため、本例の分
周回路は各種回路に使用できその汎用性を増すことがで
きるが、特に本例では前段のＤフリップフロップ１１の
出力の反転信号を次段のＤフリップフロップ１２のクロ
ックにしているため、Ｄフリップフロップを多段に接続
した時の分周比を前実施の形態よりも大きくすることが
できる。According to the present embodiment, the input clock CK shown in FIG. 12 (A) is divided by 3, and the high level period and the low level period are divided by almost the same amount as shown in FIG. 12 (C). It can be a circular signal. Therefore, the frequency dividing circuit of this example can be used in various circuits and its versatility can be increased. In particular, in this example, the inverted signal of the output of the D flip-flop 11 of the previous stage is supplied to the clock of the D flip-flop 12 of the next stage. Therefore, the division ratio when the D flip-flops are connected in multiple stages can be made larger than that in the previous embodiment.

【００４７】図１３は本発明の第７の実施の形態を示し
た回路図である。７１は図示されないクロックを予め設
定された上限値と下限値の間でアップカウント又はダウ
ンカウントするアップダウンカウンタ、７２はアップダ
ウンカウンタ７１のカウント値を監視し、それが上限値
又は下限値に達したことを検出する計数値検出回路、７
３は、アップダウンカウンタ７１の動作を制御すると共
に前記クロックを予め決められた分周比に分周した分周
信号として出力する制御回路である。FIG. 13 is a circuit diagram showing a seventh embodiment of the present invention. Reference numeral 71 denotes an up / down counter that counts or down-counts a clock (not shown) between preset upper and lower limits, and 72 monitors the count value of the up / down counter 71 and reaches the upper or lower limit. A count value detection circuit for detecting that
Reference numeral 3 denotes a control circuit for controlling the operation of the up / down counter 71 and outputting the clock as a divided signal obtained by dividing the clock into a predetermined dividing ratio.

【００４８】次に本実施形態の動作について説明する。
アップダウンカウンタ７１は例えば前記下限値から図示
されないクロックをカウントアップする。計数値検出回
路７２はアップダウンカウンタ７１のカウント値が上限
値に達すると、これを検出して制御回路７３に通知す
る。制御回路７３前記通知を受けると、アップダウンカ
ウンタ７１の動作を一旦停止した後、ダウンカウントモ
ードにする。これにより、アップダウンカウンタ１は前
記上限値から図示されないクロックをカウントダウンす
る。計数値検出回路７２はアップダウンカウンタ１のカ
ウント値が下限値に達すると、これを検出して制御回路
７３に通知する。制御回路７３は前記通知を受けると、
アップダウンカウンタ７１の動作を一旦停止した後、ア
ップカウントモードにする。Next, the operation of this embodiment will be described.
The up / down counter 71 counts up a clock (not shown) from the lower limit value, for example. When the count value of the up / down counter 71 reaches the upper limit value, the count value detection circuit 72 detects this and notifies the control circuit 73. When the control circuit 73 receives the notification, the operation of the up-down counter 71 is temporarily stopped and then the down-count mode is set. As a result, the up / down counter 1 counts down a clock (not shown) from the upper limit value. When the count value of the up / down counter 1 reaches the lower limit value, the count value detection circuit 72 detects this and notifies the control circuit 73. When the control circuit 73 receives the notification,
The operation of the up / down counter 71 is once stopped, and then the up count mode is set.

【００４９】制御回路７３は上記制御を行うと共に、ア
ップダウンカウンタ７１が下限値からカウントアップし
ている期間ハイレベルになり、上限値からカウントダウ
ンしている期間ローレベルになる出力信号を出力し、こ
の出力信号は前記クロックを前記アップダウンカウンタ
７１の前記上限値と下限値間の値に対応した比に分周し
た分周信号となる。The control circuit 73 performs the above control and outputs an output signal which is high level while the up / down counter 71 is counting up from the lower limit value and is low level while it is counting down from the upper limit value. This output signal is a frequency division signal obtained by dividing the clock into a ratio corresponding to a value between the upper limit value and the lower limit value of the up / down counter 71.

【００５０】本実施の形態によれば、分周回路をアップ
ダウンカウンタ７１を用いて構成しているため、アップ
ダウンカウンタ７１のカウント上限値又は下限値を変更
するだけで、分周比を容易に変えることができる。又、
出力される分周信号はカウントアップしている期間ハイ
レベルになり、カウントダウンしている期間ローレベル
になるため、奇数分周しても、前記ハイレベル期間と前
記ローレベル期間を同一にすることができる。According to the present embodiment, since the frequency dividing circuit is configured by using the up / down counter 71, the frequency dividing ratio can be easily adjusted by changing the count upper limit value or the lower limit value of the up / down counter 71. Can be changed to or,
Since the frequency-divided signal that is output is at high level during the count-up period and at low level during the count-down period, the high-level period and the low-level period must be the same even if the frequency is divided by an odd number. You can

【００５１】図１４は本発明の第８の実施の形態を示し
た回路図である。７１はクロック端子ＣＫに入力される
クロックＣＫを上限値又は下限値までカウントアップ／
ダウンするアップダウンカウンタ、８２はアップダウン
カウンタ７１のカウント出力値ＱＡとＱＢの論理積をと
るアンド回路、８３はアップダウンカウンタ７１のＭＡ
Ｘ／ＭＩＮ信号の極性を反転する反転回路、８４はアン
ド回路８２の出力とＤフリップフロップ８５の出力信号
Ｑ１との論理和をとるオア回路、８５はオア回路８４の
出力信号によりセットされるＤフリップフロップ、８６
はＤフリップフロップ８５の出力信号Ｑ１を時間遅延す
る遅延回路８６、８７は遅延回路８６の遅延信号により
セットされるＤフリップフロップ、８８はＤフリップフ
ロップ８５の出力信号Ｑ１とＤフリップフロップ８７の
出力信号Ｑ２の排他的論理和をとる排他的論理和回路、
８９はクロックＣＫとアンド回路９０の出力信号との排
他的論理和をとる排他的論理和回路、９０はクロックＣ
ＫとＤフリップフロップ８５の出力信号Ｑ１との論理和
をとるアンド回路である。FIG. 14 is a circuit diagram showing an eighth embodiment of the present invention. 71 counts up the clock CK input to the clock terminal CK to the upper limit value or the lower limit value /
An up-down counter for down, 82 is an AND circuit that ANDs the count output values QA and QB of the up-down counter 71, and 83 is an MA of the up-down counter 71.
An inverting circuit for inverting the polarity of the X / MIN signal, 84 is an OR circuit for taking the logical sum of the output of the AND circuit 82 and the output signal Q1 of the D flip-flop 85, and 85 is D set by the output signal of the OR circuit 84. Flip flops, 86
Is a delay circuit 86 for delaying the output signal Q1 of the D flip-flop 85 by time, 87 is a D flip-flop set by the delay signal of the delay circuit 86, and 88 is an output signal Q1 of the D flip-flop 85 and an output of the D flip-flop 87. An exclusive OR circuit that takes an exclusive OR of the signal Q2,
Reference numeral 89 is an exclusive OR circuit that takes an exclusive OR of the clock CK and the output signal of the AND circuit 90, and 90 is the clock C.
It is an AND circuit that takes the logical sum of K and the output signal Q1 of the D flip-flop 85.

【００５２】次に本実施の形態の動作を図１５に示した
タイムチヤートに従って説明する。図１５（Ａ）はクロ
ックＣＫを示しており、このクロックＣＫはアップダウ
ンカウンタ７１とＤフリップフロップ８５のクロック端
子ＣＫと排他的論理和回路８９に供給されている。当
初、Ｄフリップフロップ８５とＤフリップフロップ８７
はリセットされていて、図１５（Ｂ）、（Ｃ）に示すよ
うにそれぞれの出力信号であるＱ１、Ｑ２はいずれもロ
ーレベルである。又、この時、排他的論理和回路８８か
ら出るイネーブル信号ＥＮは図１５（Ｅ）で示すように
ローレベルとなっていて、アップダウンカウンタ７１は
動作可能状態になっている。このため、アップダウンカ
ウンタ７１はクロックＣＫをアップカウントする。尚、
クロックＣＫは排他的論理和回路８９を通って、図１５
（Ｄ）に示すようなクロックＣＫＴになってＤフリップ
フロップ８７のクロック端子に入力されている。ここ
で、選択信号ＳＬは１とする。Next, the operation of this embodiment will be described according to the time chart shown in FIG. FIG. 15A shows a clock CK, which is supplied to the up / down counter 71, the clock terminal CK of the D flip-flop 85, and the exclusive OR circuit 89. Initially, the D flip-flop 85 and the D flip-flop 87
Have been reset, and as shown in FIGS. 15B and 15C, the output signals Q1 and Q2 are both at the low level. At this time, the enable signal EN output from the exclusive OR circuit 88 is at the low level as shown in FIG. 15 (E), and the up / down counter 71 is in the operable state. Therefore, the up / down counter 71 counts up the clock CK. still,
The clock CK passes through the exclusive OR circuit 89 to
The clock CKT as shown in (D) is input to the clock terminal of the D flip-flop 87. Here, the selection signal SL is 1.

【００５３】当初、アップダウンカウンタ７１は１、
２、３とカウントして行き、４でカウント上限値に達す
ると、アップダウンカウンタ７１の端子ＱＡ、ＱＢが１
となり、アンド回路８２の出力はハイレベルとなり、こ
れがオア回路８４を通してＤフリップフロップ８５のＤ
端子に入力される。このため、Ｄフリップフロップ８５
は図１５（Ａ）のクロックＣＫの立ち上がりで動作し、
その出力信号Ｑ１は図１５（Ｂ）で示すようにハイレベ
ルになる。この信号Ｑ１は遅延回路８６によって時間遅
延された後、Ｄフリップフロップ８７のＤ端子に入力さ
れる。これにより、Ｄフリップフロップ８７が図１５
（Ｄ）に示したクロックＣＫＴの次の立ち上がりで動作
して、Ｄフリップフロップ８７の出力信号Ｑ２が図１５
（Ｃ）で示すようにハイレベルになる。Initially, the up / down counter 71 is 1,
When counting up to 2, 3 and reaching the count upper limit value at 4, the terminals QA and QB of the up / down counter 71 are set to 1
And the output of the AND circuit 82 becomes high level, which is the D of the D flip-flop 85 through the OR circuit 84.
Input to the terminal. Therefore, the D flip-flop 85
Operates at the rising edge of the clock CK in FIG.
The output signal Q1 becomes high level as shown in FIG. The signal Q1 is delayed by the delay circuit 86 and then input to the D terminal of the D flip-flop 87. As a result, the D flip-flop 87 of FIG.
The output signal Q2 of the D flip-flop 87 operates as shown in FIG. 15 by operating at the next rising edge of the clock CKT shown in FIG.
It goes high as shown in (C).

【００５４】Ｄフリップフロップ８５の出力信号Ｑ１が
ハイレベルになると、図１５（Ｅ）で示すように排他的
論理和回路８８から出力されるイネーブル信号ＥＮがハ
イレベルになって、アップダウンカウンタ７１の動作を
停止状態にするが、その後、少し経って、Ｄフリップフ
ロップ８７の出力信号Ｑ２がハイレベルになると、図１
５（Ｅ）で示すように排他的論理和回路８８から出力さ
れるイネーブル信号がローレベルになって、アップダウ
ンカウンタ７１を動作可能状態にする。又、この出力信
号Ｑ２がハイレベルになると、アップダウンカウンタ７
１のカウントモード制御端子Ｄ／Ｕがハイレベルになっ
て、アップダウンカウンタ７１はダウンカウントモード
に変わる。When the output signal Q1 of the D flip-flop 85 becomes high level, the enable signal EN output from the exclusive OR circuit 88 becomes high level as shown in FIG. However, when the output signal Q2 of the D flip-flop 87 becomes high level after a while, the operation of FIG.
As shown by 5 (E), the enable signal output from the exclusive OR circuit 88 becomes low level, and the up-down counter 71 is made operable. When the output signal Q2 goes high, the up / down counter 7
The 1 count mode control terminal D / U goes high, and the up / down counter 71 changes to the down count mode.

【００５５】その後、アップダウンカウンタ７１はクロ
ックＣＫによりダウンカウント動作をして、カウント値
が３、２、１、となり、カウント下限値０に達して、Ｍ
ＡＸ／ＭＩＮ端子がローレベルになるため、反転回路８
３の出力がハイレベルになって、Ｄフリップフロップ８
５をリセットする。これにより、Ｄフリップフロップ８
５の出力信号Ｑ１が図１５（Ｂ）に示すようにローレベ
ルになると、Ｄフリップフロップ８７のＤ端子が遅延回
路８６の遅延時間分遅れて図１５（Ｃ）に示すようにロ
ーレベルになるため、次の図１５（Ｄ）に示したクロッ
クＣＫＴの立ち上がりでＤフリップフロップ８７が動作
して出力信号Ｑ２がローレベルになる。After that, the up-down counter 71 performs a down-counting operation by the clock CK, the count value becomes 3, 2, 1 and reaches the count lower limit value 0, and M
Since the AX / MIN terminal goes low, the inverting circuit 8
The output of 3 becomes high level, and the D flip-flop 8
Reset 5. As a result, the D flip-flop 8
When the output signal Q1 of No. 5 becomes low level as shown in FIG. 15B, the D terminal of the D flip-flop 87 is delayed by the delay time of the delay circuit 86 and becomes low level as shown in FIG. 15C. Therefore, the D flip-flop 87 operates at the rising edge of the clock CKT shown in FIG. 15D and the output signal Q2 becomes low level.

【００５６】Ｄフリップフロップ８５の出力信号Ｑ１が
ローレベルになると、排他的論理和回路８８から出力さ
れるイネーブル信号ＥＮが図１５（Ｅ）に示すように再
びハイレベルになって、アップダウンカウンタ７１の動
作が停止される。その後、Ｄフリップフロップ８７の出
力信号Ｑ２がローレベルになると、アップダウンカウン
タ７１がアップカウントモードに変化すると共に、前記
イネーブル信号ＥＮがローレベルになって、当初の状態
と同様になる。以降は上記動作の繰り返しで、結局、図
１５（Ａ）に示したクロックＣＫが図１５（Ｃ）に示す
ように９分周されることになる。アップダウンカウンタ
７１としては、例えばカウンタＩＣである７４１９１又
は７４ＨＣ１９１を使用する。When the output signal Q1 of the D flip-flop 85 becomes low level, the enable signal EN output from the exclusive OR circuit 88 becomes high level again as shown in FIG. The operation of 71 is stopped. After that, when the output signal Q2 of the D flip-flop 87 becomes low level, the up-down counter 71 changes to the up-count mode and the enable signal EN becomes low level, which is the same as the initial state. After that, by repeating the above operation, the clock CK shown in FIG. 15 (A) is eventually divided by 9 as shown in FIG. 15 (C). As the up / down counter 71, for example, a counter IC 74191 or 74HC191 is used.

【００５７】ところで、図１５（Ｆ）、（Ｇ）、（Ｈ）
は選択信号ＳＬが０時の図１４に示した分周回路の動作
を示したタイムチヤートである。この場合、クロックＣ
ＫＴの状況が上記と異なるが、本質的には上記と同様の
動作を行い、Ｄフリップフロップ８５の出力信号Ｑ１は
図１５（Ｆ）に示したようになり、Ｄフリップフロップ
８７の出力信号Ｑ２は図１５（Ｇ）に示したようにな
り、その時、排他的論理和回路８８から出力されるイネ
ーブル信号ＥＮは図１５（Ｈ）に示したようになる。こ
れにより、図１５（Ｇ）に示した出力信号Ｑ２は図１５
（Ａ）に示したクロックＣＫを１０分周したものになっ
ている。By the way, FIGS. 15 (F), (G) and (H)
Is a time chart showing the operation of the frequency dividing circuit shown in FIG. 14 when the selection signal SL is 0. In this case, clock C
Although the situation of KT is different from the above, essentially the same operation as described above is performed, and the output signal Q1 of the D flip-flop 85 becomes as shown in FIG. Is as shown in FIG. 15 (G), and at that time, the enable signal EN output from the exclusive OR circuit 88 is as shown in FIG. 15 (H). As a result, the output signal Q2 shown in FIG.
The clock CK shown in (A) is divided by 10.

【００５８】本実施の形態によれば、選択信号ＳＬを変
えることにより、分周比を１／１０、１／９までの間の
２段階に変化させることができ、しかも、いずれの分周
比の場合でも、そのハイレベル期間とローレベル期間を
ほぼ同一の分周信号にすることができる。According to the present embodiment, by changing the selection signal SL, it is possible to change the frequency division ratio in two steps between 1/10 and 1/9. Even in the case, the high-level period and the low-level period can be substantially the same divided signal.

【００５９】図１６は本発明の第９の実施の形態を示し
た回路図である。７１はＣＫ端子に入力されるクロック
を上限値又は下限値までカウントするアップダウンカウ
ンタ、２２は選択信号ＳＬ１とアップダウンカウンタ７
１のカウント出力値ＱＡとの排他的論理和をとる排他的
論理和回路、２３は選択信号ＳＬ２とアップダウンカウ
ンタ７１のカウント出力値ＱＢとの排他的論理和をとる
排他的論理和回路、２４は排他的論理和回路２２、２３
の出力信号とアップダウンカウンタ７１のカウント出力
値ＱＣの論理和否定をとるナンド回路、２５はアップダ
ウンカウンタ７１のＭＡＸ／ＭＩＮ信号の極性を反転す
る反転回路、２６はナンド回路２４の出力信号によりセ
ットされ、反転回路２５の出力信号によりリセットされ
るＲ−Ｓフリップフロップ、２７はＲ−Ｓフリップフロ
ップ２６の出力信号Ｑ１によってセットされ、排他的論
理和回路２９の出力によって動作するＤフリップフロッ
プ、２８はＲ−Ｓフリップフロップ２６の出力信号Ｑ１
とＤフリップフロップ２７の出力信号Ｑ２の排他的論理
和をとる排他的論理和回路、２９はクロックＣＫとアン
ド回路３０の排他的論理和をとる排他的論理和回路、３
０はクロックＣＫとＲ−Ｓフリップフロップ２６の出力
信号Ｑ２の論理積をとるアンド回路である。FIG. 16 is a circuit diagram showing a ninth embodiment of the present invention. Reference numeral 71 is an up / down counter that counts the clock input to the CK terminal to an upper limit value or a lower limit value, and 22 is a selection signal SL1 and an up / down counter 7.
An exclusive OR circuit that takes an exclusive OR with the count output value QA of 1; an exclusive OR circuit that takes an exclusive OR of the selection signal SL2 and the count output value QB of the up / down counter 71; Is an exclusive OR circuit 22, 23
Of the output signal of the up / down counter 71 and a NAND circuit for taking the logical OR of the count output value QC of the up / down counter 71, 25 is an inverting circuit for inverting the polarity of the MAX / MIN signal of the up / down counter 71, and 26 is an output signal of the NAND circuit 24. An RS flip-flop that is set and reset by the output signal of the inverting circuit 25; 27 is a D flip-flop that is set by the output signal Q1 of the RS flip-flop 26 and operates by the output of the exclusive OR circuit 29; 28 is an output signal Q1 of the RS flip-flop 26.
And an exclusive OR circuit for taking the exclusive OR of the output signal Q2 of the D flip-flop 27, 29 is an exclusive OR circuit for taking the exclusive OR of the clock CK and the AND circuit 30, 3
Reference numeral 0 is an AND circuit that takes the logical product of the clock CK and the output signal Q2 of the RS flip-flop 26.

【００６０】次に本実施形態の動作について図１７のタ
イミングチャートを用いて説明する。図１７（Ａ）はク
ロックＣＫを示しており、このクロックＣＫが排他的論
理和回路２９を通して図１７（Ｄ）に示すようにクロッ
クＣＫＴになってアップダウンカウンタ７１とＲ−Ｓフ
リップフロップ２６のクロック端子に供給されている。
当初、Ｒ−Ｓフリップフロップ２６とＤフリップフロッ
プ２７はリセットされていて、図１７（Ｂ）、（Ｃ）に
示すようにこれらフリップフロップのＱ端子出力である
Ｑ１、Ｑ２はいずれもローレベルである。又、この時、
排他的論理和回路２８から出るイネーブル信号ＥＮは図
１７（Ｈ）で示すようにローレベルとなっていて、アッ
プダウンカウンタ７１は動作可能状態になっている。こ
のため、アップダウンカウンタ７１はクロックＣＫＴに
よりアップカウントする。ここで、選択信号ＳＬ１、Ｓ
Ｌ２は共に１で、ＳＬ０も１とする。Next, the operation of this embodiment will be described with reference to the timing chart of FIG. FIG. 17A shows a clock CK, and this clock CK passes through the exclusive OR circuit 29 to become a clock CKT as shown in FIG. 17D and the up-down counter 71 and the RS flip-flop 26 are connected. It is supplied to the clock terminal.
Initially, the RS flip-flop 26 and the D flip-flop 27 are reset, and as shown in FIGS. 17B and 17C, the Q terminal outputs Q1 and Q2 of these flip-flops are both at the low level. is there. Also, at this time,
The enable signal EN output from the exclusive OR circuit 28 is at a low level as shown in FIG. 17 (H), and the up / down counter 71 is in an operable state. Therefore, the up / down counter 71 counts up with the clock CKT. Here, the selection signals SL1 and S
Both L2 is 1, and SL0 is also 1.

【００６１】アップダウンカウンタ７１は１、２、３と
カウントして行き、３でカウント上限値に達すると、そ
の端子ＱＡ、ＱＢがハイレベルとなり、ナンド回路２４
の出力はハイレベルとなって、Ｒ−Ｓフリップフロップ
２６をセットして、その出力信号Ｑ１を図１７（Ｂ）で
示すようにハイレベルにする。これにより、次のクロッ
クＣＫＴでＤフリップフロップ２７が動作して、その出
力信号Ｑ２が図１７（Ｃ）で示すようにハイレベルにな
る。Ｄフリップフロップ２７の出力信号Ｑ１がハイレベ
ルになると、図１７（Ｅ）で示すように排他的論理和回
路２８から出力されるイネーブル信号ＥＮがハイレベル
になって、アップダウンカウンタ７１の動作を停止状態
にするが、Ｄフリップフロップ２７の出力信号Ｑ２がハ
イレベルになると、イネーブル信号ＥＮがローレベルに
なって、アップダウンカウンタ７１を動作可能状態にす
る。又、Ｄフリップフロップ２７の出力信号Ｑ２がハイ
レベルになると、アップダウンカウンタ７１がダウンカ
ウントモードに変わる。The up / down counter 71 counts 1, 2, and 3, and when it reaches the count upper limit value at 3, its terminals QA and QB become high level, and the NAND circuit 24
Output becomes high level, the RS flip-flop 26 is set, and the output signal Q1 thereof becomes high level as shown in FIG. 17 (B). As a result, the D flip-flop 27 operates at the next clock CKT, and its output signal Q2 becomes high level as shown in FIG. 17C. When the output signal Q1 of the D flip-flop 27 becomes high level, the enable signal EN output from the exclusive OR circuit 28 becomes high level as shown in FIG. Although in the stopped state, when the output signal Q2 of the D flip-flop 27 becomes high level, the enable signal EN becomes low level, and the up-down counter 71 is made operable. When the output signal Q2 of the D flip-flop 27 becomes high level, the up / down counter 71 changes to the down count mode.

【００６２】その後、アップダウンカウンタ７１はクロ
ックＣＫＴによりダウンカウント動作をして、カウント
値が３、２、１、となり、下限値０に達し、これによ
り、ＭＡＸ／ＭＩＮ端子がローレベルになって、反転回
路２５の出力がハイレベルになって、Ｒ−Ｓフリップフ
ロップ２６をリセットする。これにより、Ｒ−Ｓフリッ
プフロップ２６の出力信号Ｑ１が図１７（Ｂ）に示すよ
うにローレベルになると、Ｄフリップフロップ２７のＤ
端子がローレベルになって、図１７（Ｄ）に示す次のク
ロックＣＫＴでＤフリップフロップ２７が動作して、そ
の出力信号Ｑ２が図１７（Ｃ）に示すようにローレベル
になる。又、前記Ｒ−Ｓフリップフロップ２６の出力信
号Ｑ１がローレベルになると、排他的論理和回路２８か
ら出力されるイネーブル信号ＥＮが図１７（Ｅ）に示す
ようにハイレベルになって、アップダウンカウンタ７１
の動作が停止される。その後、Ｄフリップフロップ２７
の出力信号Ｑ２がローレベルになると、アップダウンカ
ウンタ７１がアップカウントモードに変化すると共に、
前記イネーブル信号ＥＮがローレベルとなってアップダ
ウンカウンタ７１が動作可能状態になって、当初の状態
と同様になる。以降は上記動作の繰り返しで、結局、図
１７（Ａ）に示したクロックＣＫが図１７（Ｂ）に示す
ように９分周されることになる。After that, the up / down counter 71 performs the down count operation by the clock CKT, the count value becomes 3, 2, 1 and reaches the lower limit value 0, whereby the MAX / MIN terminal becomes low level. , The output of the inverting circuit 25 becomes high level, and the RS flip-flop 26 is reset. As a result, when the output signal Q1 of the RS flip-flop 26 becomes low level as shown in FIG.
The terminal becomes low level, the D flip-flop 27 operates at the next clock CKT shown in FIG. 17 (D), and the output signal Q2 thereof becomes low level as shown in FIG. 17 (C). Also, when the output signal Q1 of the RS flip-flop 26 becomes low level, the enable signal EN output from the exclusive OR circuit 28 becomes high level as shown in FIG. Counter 71
Is stopped. After that, the D flip-flop 27
When the output signal Q2 of 1 becomes low level, the up-down counter 71 changes to the up-count mode and
The enable signal EN becomes low level and the up / down counter 71 becomes operable, and the state becomes the same as the initial state. After that, by repeating the above operation, the clock CK shown in FIG. 17A is divided by 9 as shown in FIG. 17B.

【００６３】ところで、図１７（Ｆ）、（Ｇ）、（Ｈ）
は選択信号ＳＬ１、ＳＬ２が共に１で、選択信号ＳＬが
０時の図１６に示した分周回路の動作を示したタイミン
グチヤートである。この場合、クロックＣＫＴの状況が
上記と異なるが、本質的には上記と同様の動作を行い、
図１７（Ｇ）に示したＤフリップフロップ２７の出力信
号Ｑ２は図１７（Ａ）に示したクロックＣＫを１０分周
したものになっている。同様に、選択信号ＳＬ１、ＳＬ
２、ＳＬを１／０のいずれかに選択することにより、分
周比を図１８に示すように１／１６、１／１５、１／１
４、１／１３、１／１２、１／１１、１／１０、１／９
までの間の８段階に変化させることができる。By the way, FIGS. 17 (F), (G) and (H)
Is a timing chart showing the operation of the frequency dividing circuit shown in FIG. 16 when the selection signals SL1 and SL2 are both 1 and the selection signal SL is 0. In this case, the situation of the clock CKT is different from the above, but essentially the same operation as above is performed,
The output signal Q2 of the D flip-flop 27 shown in FIG. 17G is the clock CK shown in FIG. 17A divided by 10. Similarly, select signals SL1 and SL
By selecting either 2 or SL as 1/0, the frequency division ratio is 1/16, 1/15, 1/1 as shown in FIG.
4, 1/13, 1/12, 1/11, 1/10, 1/9
It can be changed in 8 steps up to.

【００６４】本実施の形態によれば、選択信号ＳＬ１、
ＳＬ２、ＳＬを変えることにより、分周比を１／１６、
１／１５、１／１４、１／１３、１／１２、１／１１、
１／１０、１／９までの間の８段階に変化させることが
でき、しかも、いずれの分周比の場合でも、そのハイレ
ベル期間とローレベル期間がほぼ同一の分周信号にする
ことができる。特に、本例の分周回路は分周比を細かい
ステップにて変化できるため、各種回路に使用できその
汎用性を更に増すことができる。According to the present embodiment, the selection signals SL1,
By changing SL2 and SL, the division ratio is 1/16,
1/15, 1/14, 1/13, 1/12, 1/11,
It can be changed in eight steps from 1/10 to 1/9, and even if the frequency division ratio is any, the high level period and the low level period can be substantially the same frequency division signal. it can. In particular, since the frequency dividing circuit of this example can change the frequency dividing ratio in fine steps, it can be used in various circuits and its versatility can be further increased.

【００６５】図１９は本発明の第１０の実施の形態を示
したブロック図である。本例は、図１６に示した第９の
実施の形態と異なり、図２０（Ａ）に示したクロックＣ
Ｋを直接Ｒ−Ｓ兼Ｄフリップフロップ（以降、単にフリ
ップフロップと称する）３４及びＤフリップフロップ２
７に供給する構成を採っているため、ナンド回路２４と
フリップフロップ３４との間に、オア回路５４、反転回
路５６が挿入され、又、Ｄフリップフロップ２７のＱ端
子出力と、アップダウンカウンタ７１のイネーブル端子
ＥＮとの間に、反転回路５８とアンド回路５９が挿入さ
れている。更に、選択信号ＳＬ０はアンド回路５９に入
力されると共に、反転回路５７によるＳＬ０の反転信号
がオア回路５４に入力されている。FIG. 19 is a block diagram showing a tenth embodiment of the present invention. This example differs from the ninth embodiment shown in FIG. 16 in that the clock C shown in FIG.
K is a direct RS / D flip-flop (hereinafter simply referred to as a flip-flop) 34 and a D flip-flop 2
7, the OR circuit 54 and the inverting circuit 56 are inserted between the NAND circuit 24 and the flip-flop 34, and the Q terminal output of the D flip-flop 27 and the up / down counter 71 are inserted. An inverting circuit 58 and an AND circuit 59 are inserted between the enable terminal EN and the enable terminal EN. Further, the selection signal SL0 is input to the AND circuit 59, and the inversion signal of SL0 by the inversion circuit 57 is input to the OR circuit 54.

【００６６】次に本実施の形態の動作について図２０の
タイミングチャートを用いて説明する。まず、選択信号
ＳＬ０、ＳＬ１、ＳＬ２は全て１とする。当初、フリッ
プフロップ３４とＤフリップフロップ２７はリセット状
態でその出力信号Ｑ１、Ｑ２は図２０（Ｃ）、（Ｄ）に
示すようにローレベルになっているものとする。当初、
アップダウンカウンタ７１はアップカウントモードの動
作可能状態で、図２０（Ａ）に示すようなクロックＣＫ
を図２０（Ｂ）に示すように１、２、３とカウントアッ
プし、そのカウント値が上限値４に達すると、アップダ
ウンカウンタ７１の出力信号ＱＡ、ＱＢはハイレベルに
なる。これにより、排他的論理和回路２２、２３の出力
信号はハイレベルになり、ナンド回路２４の出力信号は
ハイレベルからローレベルになる。Next, the operation of this embodiment will be described with reference to the timing chart of FIG. First, the selection signals SL0, SL1 and SL2 are all set to 1. Initially, it is assumed that the flip-flop 34 and the D flip-flop 27 are in the reset state, and the output signals Q1 and Q2 thereof are at the low level as shown in FIGS. 20 (C) and (D). Initially,
The up-down counter 71 is in the operable state of the up-count mode, and the clock CK as shown in FIG.
20B, the output signals QA and QB of the up / down counter 71 become high level when the count value reaches 1, 2, and 3, and the count value reaches the upper limit value 4. As a result, the output signals of the exclusive OR circuits 22 and 23 become high level, and the output signal of the NAND circuit 24 becomes high level to low level.

【００６７】この状態で、上記したクロックＣＫがロー
レベルになると、オア回路５４の出力がローレベルにな
って、フリップフロップ３４をセットする。これによ
り、フリップフロップ３４の出力信号Ｑ１は図２０
（Ｃ）に示すようにハイレベルになり、Ｄフリップフロ
ップ２７をセット可能状態にする。又、この時、上記し
たようにナンド回路２４の出力信号がローレベルになる
と、反転回路５６の出力信号がハイレベルになるため、
アンド回路５９の出力であるイネーブル信号ＥＮが図２
０（Ｅ）で示すようにハイレベルとなり、アップダウン
カウンタ７１の動作を停止する。その後、Ｄフリップフ
ロップ２７は次のクロックＣＫの立ち上がりで動作し、
その出力信号Ｑ２が図２０（Ｄ）に示したようにハイレ
ベルになる。この出力信号Ｑ２がハイレベルになると、
反転回路５８の出力がローレベルになるため、アンド回
路５９の出力であるイネーブル信号ＥＮが図２０（Ｅ）
で示すようにローレベルとなり、アップダウンカウンタ
７１の動作を可能状態にする。更に、上記したようにフ
リップフロップ３４の出力信号Ｑ１がハイレベルになる
と、この出力信号Ｑ１がＤ／Ｕ端子に入力されているた
め、アップダウンカウンタ７１がダウンカウントモード
になる。In this state, when the above-mentioned clock CK becomes low level, the output of the OR circuit 54 becomes low level and the flip-flop 34 is set. As a result, the output signal Q1 of the flip-flop 34 is shown in FIG.
As shown in (C), the level becomes high, and the D flip-flop 27 is settable. At this time, when the output signal of the NAND circuit 24 becomes low level as described above, the output signal of the inverting circuit 56 becomes high level.
The enable signal EN output from the AND circuit 59 is shown in FIG.
As shown by 0 (E), the level becomes high and the operation of the up / down counter 71 is stopped. After that, the D flip-flop 27 operates at the next rising edge of the clock CK,
The output signal Q2 becomes high level as shown in FIG. When this output signal Q2 becomes high level,
Since the output of the inverting circuit 58 becomes low level, the enable signal EN which is the output of the AND circuit 59 is output as shown in FIG.
As shown by, the level becomes low and the operation of the up / down counter 71 is enabled. Further, when the output signal Q1 of the flip-flop 34 becomes high level as described above, the output signal Q1 is input to the D / U terminal, so that the up-down counter 71 enters the down-count mode.

【００６８】この状態で、図２０（Ａ）に示すようなク
ロックＣＫがアップダウンカウンタ７１に入力される
と、カウンタ７１はカウントダウンして、図２０（Ｂ）
に示すように３、２、１とカウントし、下限値の０まで
カウントすると、アップダウンカウンタ７１のＭＡＸ／
ＭＩＮ端子からハイレベルの信号が出力され、この信号
が反転回路２５によりローレベルになって、フリップフ
ロップ３４をリセットする。これにより、フリップフロ
ップ３４の出力信号Ｑ１が図２０（Ｃ）に示すようにロ
ーレベルになる。この出力信号Ｑ１がローレベルになる
と、Ｄフリップフロップ２７が次のクロックＣＫの立ち
上がりで、リセットされ、その出力信号Ｑ２は図２０
（Ｄ）で示すようにローレベルになる。又、フリップフ
ロップ３４の出力信号Ｑ１がローレベルになると、アッ
プダウンカウンタ７１がアップカウントモードになり、
上記クロックＣＫを１、２、３とカウントアップして、
最初の状態に戻る。以降、上記した動作の繰り返しで、
図２０（Ａ）に示したクロックＣＫが９分周された、フ
リップフロップ３４の出力信号Ｑ１が外部に分周信号と
て取り出される。In this state, when the clock CK as shown in FIG. 20 (A) is input to the up / down counter 71, the counter 71 counts down, and FIG. 20 (B).
As shown in FIG. 3, when counting up to the lower limit value of 0 as 3, 2, 1, MAX / N of the up / down counter 71
A high level signal is output from the MIN terminal, and this signal becomes low level by the inverting circuit 25, and the flip-flop 34 is reset. As a result, the output signal Q1 of the flip-flop 34 becomes low level as shown in FIG. When the output signal Q1 becomes low level, the D flip-flop 27 is reset at the next rising edge of the clock CK, and its output signal Q2 is shown in FIG.
It goes low as shown in (D). When the output signal Q1 of the flip-flop 34 becomes low level, the up / down counter 71 enters the up count mode,
Count up the clock CK to 1, 2, 3
Return to the initial state. After that, by repeating the above operation,
The output signal Q1 of the flip-flop 34 obtained by dividing the clock CK shown in FIG. 20A by 9 is taken out as a divided signal to the outside.

【００６９】ここで、図２０（Ｆ）、（Ｇ）、（Ｈ）
は、選択信号ＳＬ０＝０、ＳＬ＝１、ＳＬ２＝１の場合
で、ＳＬ０＝０とした時の図１９に示した分周回路の動
作を示したものである。オア回路５４の出力信号は常に
ハイレベルとなり、フリップフロップ３４はセットされ
っぱなしになってＤフリップフロップとして動作する。
このため、アップダウンカウンタ７１は図２０（Ｆ）で
示すように上限値５までカウントアップし、フリップフ
ロップ３４の出力信号Ｑ１はこの上限値５に達した後の
次のクロックＣＫの立ち上がりで、図２０（Ｇ）で示す
ようにハイレベルになる。このため、Ｄフリップフロッ
プ２７の出力信号Ｑ２は次のクロックＣＫの立ち上がり
で図２０（Ｈ）で示したようにハイレベルになる。アッ
プダウンカウンタ７１はフリップフロップ３４の出力信
号Ｑ１がハイレベルになると、ダウンカウントモードに
なり、上記したクロックＣＫを４、３、２、１とダウン
カウントして行き、下限値０に達する。フリップフロッ
プ３４の出力信号Ｑ１はこの下限値５に達した後の次の
クロックＣＫの立ち上がりで、図２０（Ｇ）で示すよう
にローレベルになる。このため、Ｄフリップフロップ２
７の出力信号Ｑ２は次のクロックＣＫの立ち上がりで図
２０（Ｈ）で示したようにローレベルになって、当初の
状態に戻る。以降、上記した動作の繰り返しで、図２０
（Ａ）に示したクロックＣＫが１０分周された、フリッ
プフロップ３４の出力信号Ｑ１が外部に分周信号として
取り出される。Here, FIGS. 20F, 20G and 20H.
19 shows the operation of the frequency dividing circuit shown in FIG. 19 when SL0 = 0 when selection signals SL0 = 0, SL = 1 and SL2 = 1. The output signal of the OR circuit 54 is always at the high level, the flip-flop 34 remains set and operates as a D flip-flop.
Therefore, the up / down counter 71 counts up to the upper limit value 5 as shown in FIG. 20 (F), and the output signal Q1 of the flip-flop 34 rises at the next rising edge of the clock CK after reaching the upper limit value 5. It becomes high level as shown in FIG. Therefore, the output signal Q2 of the D flip-flop 27 becomes high level as shown in FIG. 20H at the next rising edge of the clock CK. When the output signal Q1 of the flip-flop 34 becomes high level, the up-down counter 71 enters the down-count mode, down-counts the above-mentioned clock CK to 4, 3, 2, 1 and reaches the lower limit value 0. The output signal Q1 of the flip-flop 34 becomes low level as shown in FIG. 20 (G) at the next rising of the clock CK after reaching the lower limit value 5. Therefore, the D flip-flop 2
The output signal Q2 of No. 7 becomes low level as shown in FIG. 20 (H) at the next rise of the clock CK and returns to the initial state. After that, by repeating the above-described operation, FIG.
The output signal Q1 of the flip-flop 34, which is obtained by dividing the clock CK shown in (A) by 10, is taken out as a divided signal to the outside.

【００７０】本実施の形態によれば、アップダウンカウ
ンタ７１の上限値と下限値のカウント期間により、分周
信号のハイレベル期間とローレベル期間を割り当ててい
るため、両期間の比率は奇数分周時にも、同一であり、
しかも、クロックＣＫが直接フリップフロップ３４及び
Ｄフリップフロップ２７に入力されているため、図１６
に示した第９の実施例よりも高速分周動作を行うことが
できる。又、本例も、選択信号ＳＬ０、ＳＬ１、ＳＬ２
を変えることにより、容易にその分周比を変更すること
ができる。According to the present embodiment, the high level period and the low level period of the divided signal are assigned by the upper limit value and the lower limit value of the up / down counter 71, so that the ratio of both periods is an odd number. It ’s the same during laps,
Moreover, since the clock CK is directly input to the flip-flop 34 and the D flip-flop 27, FIG.
A faster frequency division operation can be performed than in the ninth embodiment shown in FIG. Also, in this example, the selection signals SL0, SL1, SL2
The frequency division ratio can be easily changed by changing the.

【００７１】図２１は本発明のフィルタ回路の一実施の
形態を示したブロック図である。１４１は被分周クロッ
クを発振する発振器（ＯＳＣ）、１４２は発振器１４１
から入力されるクロックを２ｎ分周する第１の分周回
路、１４３はこの第１の分周回路１４２の出力である周
波数ｆ１の分周信号を更に分周する第２の分周回路、１
４４はこの第２の分周回路の出力信号である周波数ｆ２
の分周信号をクロックによりその遮断周波数を変化させ
るスイッチドキャパシタフィルタである。FIG. 21 is a block diagram showing an embodiment of the filter circuit of the present invention. Reference numeral 141 is an oscillator (OSC) that oscillates the divided clock, and 142 is an oscillator 141.
A first frequency dividing circuit for frequency- dividing the clock input from the circuit by 2 n , 143 a second frequency dividing circuit for further frequency-dividing the frequency-divided signal of the frequency f1 which is the output of the first frequency dividing circuit 142, 1
44 is a frequency f2 which is an output signal of the second frequency dividing circuit.
It is a switched capacitor filter that changes the cut-off frequency of the divided signal by the clock.

【００７２】次に本実施の形態について説明する。スイ
ッチドキャパシタフィルタ１４４はローパスフィルタ
（ＬＰＦ）やハイパスフィルタ（ＨＰＦ）などがある
が、その遮断周波数は入力クロックｆ２の周波数の１／
５０乃至１／１００となっている。このため、分周回路
１４３から入力されるクロックの周波数ｆ２を変化させ
ると、スイッチドキャパシタフィルタ１４４の遮断周波
数は、例えば図２２に示すように変化する。Next, this embodiment will be described. The switched capacitor filter 144 includes a low pass filter (LPF) and a high pass filter (HPF), but the cutoff frequency thereof is 1 / the frequency of the input clock f2.
It is 50 to 1/100. Therefore, when the frequency f2 of the clock input from the frequency dividing circuit 143 is changed, the cutoff frequency of the switched capacitor filter 144 changes as shown in FIG. 22, for example.

【００７３】ここで、分周回路１４２は極めて一般的な
構成であるフリップフロップを多段に組合わせた構成を
有し、２ｎ分周を行う分周回路である。これにより、発
振器１４１の発振クロックは前記分周回路１４２のフリ
ップフロップが１段では２分周、２段では４分周、３段
では８分周される。分周回路１４３は上記した第９の実
施の形態又は第１０の実施の形態に示したような構成の
分周回路であって、セレクト信号により１６分周から９
分周の間の８段階の分周ができるようになっている。但
し、第１０の実施の形態の分周回路は遮断周波数が高周
波となる場合に適している。Here, the frequency dividing circuit 142 is a frequency dividing circuit having a configuration in which flip-flops, which are extremely general configurations, are combined in multiple stages to perform frequency division by 2 n . As a result, the oscillation clock of the oscillator 141 is divided by 2 when the flip-flop of the frequency dividing circuit 142 is 1 stage, is divided by 4 when it is 2 stages, and is divided by 8 when it is 3 stages. The frequency dividing circuit 143 is a frequency dividing circuit having the configuration shown in the ninth embodiment or the tenth embodiment described above, and divides from 16 to 9 by a select signal.
It is possible to divide in 8 steps during the division. However, the frequency dividing circuit of the tenth embodiment is suitable when the cutoff frequency is a high frequency.

【００７４】分周回路１４１から出力される分周信号の
周波数ｆ１は図２２に示すように１２５ＫＨｚ、２５０
ＫＨｚ、…８０００ＫＨｚのように各２倍の周波数とな
る信号を選択して出力することができる。このため、次
段の分周回路１４３では前記２倍ずつに変化する分周信
号を８段階に分割した周波数ｆ２の分周信号をクロック
としてスイッチドキャパシタフィルタ１４４に出力して
いる。The frequency f1 of the frequency-divided signal output from the frequency-dividing circuit 141 is 125 KHz and 250 as shown in FIG.
It is possible to select and output signals each having a frequency twice as high as KHz, ... 8000 KHz. For this reason, the frequency dividing circuit 143 in the next stage outputs the frequency-divided signal of the frequency f2 obtained by dividing the frequency-divided signal that changes by 2 times in eight stages to the switched capacitor filter 144 as a clock.

【００７５】本実施の形態によれば、スイッチドキャパ
シタフィルタ１４４の遮断周波数を汎用的に使う場合、
その低い周波数領域及び高い周波数領域の両領域に亙っ
て、図２２に示すように周波数の変化ステップをほぼ同
じ比率とすることができ、良好な使い勝手を得ることが
できる。According to the present embodiment, when the cutoff frequency of the switched capacitor filter 144 is used for general purposes,
As shown in FIG. 22, the frequency change steps can be made to have substantially the same ratio over both the low frequency region and the high frequency region, and good usability can be obtained.

【００７６】[0076]

【発明の効果】以上記述した如く請求項１乃至請求項６
のいずれかに記載の分周回路によれば、奇数分周を行っ
ても分周された出力信号のデューティ比を略同一にでき
る。As described above, the first to sixth aspects of the invention are described.
According to the frequency dividing circuit described in any one of the above 1, even if the odd frequency division is performed, the duty ratio of the divided output signal can be made substantially the same.

【００７７】請求項７乃至請求項１０のいずれかに記載
の分周回路によれば、奇数分周を行っても分周された出
力信号のデューティ比を略同一にできると共に、高速分
周動作を行うことができる。According to the frequency dividing circuit of any one of claims 7 to 10, even if the odd number division is performed, the duty ratio of the divided output signal can be made substantially the same, and the high-speed dividing operation can be performed. It can be performed.

【００７８】請求項１１記載のフィルタ回路によれば、
遮断周波数の変化のステップを低周波領域から高周波領
域の広い範囲に亙ってほぼ同じ割合にすることができ、
回路の使い勝手を向上させることができる。According to the filter circuit of the eleventh aspect,
The step of changing the cutoff frequency can be made almost the same ratio over a wide range from the low frequency region to the high frequency region,
The usability of the circuit can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の分周回路の第１の実施の形態を示した
ブロック図。FIG. 1 is a block diagram showing a first embodiment of a frequency dividing circuit according to the present invention.

【図２】図１に示した分周回路の動作を示したタイミン
グチャート。FIG. 2 is a timing chart showing the operation of the frequency dividing circuit shown in FIG.

【図３】本発明の分周回路の第２の実施の形態を示した
ブロック図。FIG. 3 is a block diagram showing a second embodiment of a frequency dividing circuit according to the present invention.

【図４】図３に示した分周回路の動作を示したタイミン
グチャート。FIG. 4 is a timing chart showing the operation of the frequency dividing circuit shown in FIG.

【図５】本発明の分周回路の第３の実施の形態を示した
ブロック図。FIG. 5 is a block diagram showing a third embodiment of the frequency dividing circuit of the present invention.

【図６】図５に示した分周回路の動作を示したタイミン
グチャート。FIG. 6 is a timing chart showing the operation of the frequency dividing circuit shown in FIG.

【図７】本発明の分周回路の第４の実施の形態を示した
ブロック図。FIG. 7 is a block diagram showing a frequency divider circuit according to a fourth embodiment of the invention.

【図８】図７に示した分周回路の動作を示したタイミン
グチャート。8 is a timing chart showing the operation of the frequency dividing circuit shown in FIG.

【図９】本発明の分周回路の第５の実施の形態を示した
ブロック図。FIG. 9 is a block diagram showing a fifth embodiment of a frequency dividing circuit according to the present invention.

【図１０】図９に示した分周回路の動作を示したタイミ
ングチャート。10 is a timing chart showing the operation of the frequency dividing circuit shown in FIG.

【図１１】本発明の分周回路の第６の実施の形態を示し
たブロック図。FIG. 11 is a block diagram showing a sixth embodiment of the frequency dividing circuit of the present invention.

【図１２】図１１に示した分周回路の動作を示したタイ
ミングチャート。12 is a timing chart showing the operation of the frequency dividing circuit shown in FIG.

【図１３】本発明の分周回路の第７の実施の形態を示し
たブロック図。FIG. 13 is a block diagram showing a frequency divider circuit according to a seventh embodiment of the present invention.

【図１４】本発明の分周回路の第８の実施の形態を示し
たブロック図。FIG. 14 is a block diagram showing an eighth embodiment of the frequency dividing circuit of the present invention.

【図１５】図１４に示した分周回路の動作を示したタイ
ミングチャート。15 is a timing chart showing the operation of the frequency dividing circuit shown in FIG.

【図１６】本発明の分周回路の第９の実施の形態を示し
たブロック図。FIG. 16 is a block diagram showing a ninth embodiment of the frequency dividing circuit of the present invention.

【図１７】図１６に示した分周回路の動作を示したタイ
ミングチャート。FIG. 17 is a timing chart showing the operation of the frequency dividing circuit shown in FIG.

【図１８】図１６に示した分周回路における選択信号と
分周数の関係を示した図。18 is a diagram showing a relationship between a selection signal and a frequency division number in the frequency dividing circuit shown in FIG.

【図１９】本発明の分周回路の第１０の実施の形態を示
したブロック図。FIG. 19 is a block diagram showing a tenth embodiment of a frequency dividing circuit of the present invention.

【図２０】図１９に示した分周回路の動作を示したタイ
ミングチャート。20 is a timing chart showing the operation of the frequency dividing circuit shown in FIG.

【図２１】本発明のフィルタ回路の一実施の形態を示し
たブロック図。FIG. 21 is a block diagram showing an embodiment of a filter circuit of the present invention.

【図２２】図２１に示した回路の分周数とクロックの周
波数及びスイッチドキャパシタフィルタの遮断周波数と
の関係を示した図。22 is a diagram showing the relationship between the frequency division number of the circuit shown in FIG. 21, the frequency of the clock, and the cutoff frequency of the switched capacitor filter.

【図２３】従来の分周回路の一例を示したブロック図。FIG. 23 is a block diagram showing an example of a conventional frequency dividing circuit.

【図２４】図２１に示した分周回路の動作を示したタイ
ミングチャート。FIG. 24 is a timing chart showing the operation of the frequency dividing circuit shown in FIG. 21.

【符号の説明】[Explanation of symbols]

１１、１２、２７、８５、８７…Ｄフリップフロップ １３、２２、２３、２８、２９、８８、８９…排他的論
理和回路 １４、１７、１８、２５、３３、５６、５７、５８…８
３…反転回路 １５、３０、３１、５９、９０…アンド回路 １６、５４、５５、８４…オア回路 ７１…アップダウンカウンタ ２４、３２…ナンド回路 ２６…Ｒ−Ｓフリップフロップ ３４…Ｒ−Ｓ／Ｄフリップフロップ ７２…計数値検出回路 ７３…制御回路 ８２…論理積回路 ８６…遅延回路 １４１…発振器 １４２、１４３…分周回路 １４４…スイッチドキャパシタフィルタ11, 12, 27, 85, 87 ... D flip-flops 13, 22, 23, 28, 29, 88, 89 ... Exclusive OR circuits 14, 17, 18, 25, 33, 56, 57, 58 ... 8
3 ... Inversion circuit 15, 30, 31, 59, 90 ... AND circuit 16, 54, 55, 84 ... OR circuit 71 ... Up-down counter 24, 32 ... NAND circuit 26 ... RS flip-flop 34 ... RS- / D flip-flop 72 ... Count value detection circuit 73 ... Control circuit 82 ... AND circuit 86 ... Delay circuit 141 ... Oscillators 142, 143 ... Frequency divider circuit 144 ... Switched capacitor filter

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 第１のデータフリップフロップと、 この第１のデータフリップフロップの出力信号をデータ
端子に入力する第２のデータフリップフロップと、 この第２のデータフリップフロップの出力信号の極性を
反転して前記第１のデータフリップフロップのデータ端
子に入力する反転回路と、 前記第２のデータフリップフロップの出力信号と別途供
給されるクロックとの排他的論理和をとってこの結果信
号を前記第１、第２のデータフリップフロップのクロッ
ク端子に供給する排他的論理和回路とを具備し、前記第
１又は第２のデータフリップフロップの出力信号を前記
クロックの分周信号として取り出すことを特徴とする分
周回路。1. A first data flip-flop, a second data flip-flop for inputting an output signal of the first data flip-flop to a data terminal, and a polarity of an output signal of the second data flip-flop. An inverting circuit that inverts and inputs the result signal to the data terminal of the first data flip-flop, and an output signal of the second data flip-flop and a clock separately supplied are exclusive-ORed, and the result signal is obtained. An exclusive OR circuit for supplying to clock terminals of the first and second data flip-flops, and an output signal of the first or second data flip-flop is taken out as a divided signal of the clock. And a divider circuit. 【請求項２】 前記第２のフリップフロップの出力信号
と別途与えられる選択信号との論理積をとるアンド回路
を設け、 前記排他的論理和回路はこのアンド回路の出力信号と前
記別途供給されるクロックとの排他的論理和をとること
を特徴とする請求項１記載の分周回路。2. An AND circuit is provided that performs a logical product of an output signal of the second flip-flop and a selection signal that is separately provided, and the exclusive OR circuit is separately provided with the output signal of this AND circuit. The frequency dividing circuit according to claim 1, wherein an exclusive OR with a clock is taken. 【請求項３】 第１のデータフリップフロップと、 この第１のデータフリップフロップの出力信号と別途供
給されるクロックとの排他的論理和をとる排他的論理和
回路と、 前記第１のデータフリップフロップの出力信号の極性を
反転させてこの第１のデータフリップフロップのデータ
端子に入力する第１の反転回路と、 前記排他的論理和回路の出力信号をクロック端子に入力
する第２のデータフリップフロップと、 この第２のデータフリップフロップの出力信号を極性反
転してこの第２のデータフリップフロップのデータ端子
及び前記第１のデータフリップフロップのクロック端子
に入力する第２の反転回路とを具備し、前記第１又は第
２のデータフリップフロップの出力信号を前記クロック
の分周信号として取り出すことを特徴とする分周回路。3. A first data flip-flop, an exclusive OR circuit that performs an exclusive OR of an output signal of the first data flip-flop and a clock separately supplied, and the first data flip-flop. First inverting circuit for inverting the polarity of the output signal of the first data flip-flop and inputting it to the data terminal of the first data flip-flop, and a second data flip-flop for inputting the output signal of the exclusive OR circuit to the clock terminal. And a second inverting circuit for inverting the polarity of the output signal of the second data flip-flop and inputting it to the data terminal of the second data flip-flop and the clock terminal of the first data flip-flop. However, the output signal of the first or second data flip-flop is extracted as a divided signal of the clock. Circuit. 【請求項４】 別途供給されるクロックをクロック端子
に入力する第１のデータフリップフロップと、 この第１のデータフリップフロップの出力信号の極性を
反転させる反転回路と、 この反転回路の出力信号をデータ端子に入力すると共に
前記クロックをクロック端子に入力する第２のデータフ
リップフロップと、 前記反転回路の出力信号と前記クロックと別途与えられ
る選択信号との論理和をとりその結果信号を前記第２の
データフリップフロップのリセット端子に入力するオア
回路とを具備し、 前記第２のデータフリップフロップの出力信号を前記ク
ロックの分周信号として取り出すことを特徴とする分周
回路。4. A first data flip-flop for inputting a separately supplied clock to a clock terminal, an inverting circuit for inverting the polarity of the output signal of the first data flip-flop, and an output signal for the inverting circuit. A second data flip-flop for inputting to the data terminal and for inputting the clock to the clock terminal, and an output signal of the inverting circuit and a selection signal provided separately from the clock are logically ORed, and a resultant signal is obtained as the second signal. Or an OR circuit for inputting to the reset terminal of the data flip-flop, and the output signal of the second data flip-flop is taken out as a divided signal of the clock. 【請求項５】 前記別途供給されるクロックの出力時間
を調整するバッファ回路を設け、 このバッファ回路により出力時間が調整された前記クロ
ックを前記第１、第２のデータフリップフロップのクロ
ック端子に供給することを特徴とする請求項４記載の分
周回路。5. A buffer circuit for adjusting the output time of the separately supplied clock is provided, and the clock whose output time is adjusted by the buffer circuit is supplied to the clock terminals of the first and second data flip-flops. The frequency dividing circuit according to claim 4, wherein: 【請求項６】 別途供給されるクロックをクロック端子
に入力する第１のデータフリップフロップと、 この第１のデータフリップフロップの出力信号を反転さ
せる第１の反転回路と、 この第１の反転回路の出力信
号をデータ端子に入力すると共に前記クロックをクロッ
ク端子に入力する第２のデータフリップフロップと、 前記第１の反転回路の出力信号と前記クロックと別途与
えられる選択信号との論理和をとってその結果信号を前
記第２のデータフリップフロップのリセット端子に入力
するオア回路と、 前記選択信号の極性を反転する第２の反転回路と、 この第２の反転回路の出力信号と前記第１のデータフリ
ップフロップの出力信号との論理積否定をとるナンド回
路と、 このナンド回路の出力信号と前記第２のデータフリップ
フロップの出力信号との論理積をとってその結果信号を
前記第１のデータフリップフロップのデータ端子に入力
するアンド回路とを具備し、 前記第２のデータフリップフロップの出力信号を前記ク
ロックの分周信号として取り出すことを特徴とする分周
回路。6. A first data flip-flop for inputting a separately supplied clock to a clock terminal, a first inversion circuit for inverting an output signal of this first data flip-flop, and this first inversion circuit. Of the second data flip-flop for inputting the output signal of the above to the data terminal and the clock for inputting the clock to the clock terminal, and the logical sum of the output signal of the first inverting circuit and the selection signal given separately from the clock. An OR circuit for inputting the resultant signal to the reset terminal of the second data flip-flop, a second inverting circuit for inverting the polarity of the selection signal, an output signal of the second inverting circuit and the first A NAND circuit for performing a NAND operation with the output signal of the data flip-flop, and the output signal of the NAND circuit and the second data flip-flop An AND circuit for ANDing the resultant signal with the output signal of the first data flip-flop to the data terminal of the first data flip-flop, and dividing the output signal of the second data flip-flop with the clock. A frequency dividing circuit characterized by taking out as a signal. 【請求項７】 予め設定された上限値と下限値の間を別
途供給されるクロックをダウンカウント又はアップカウ
ントするアップダウンカウンタと、 このアップダウンカウンタのカウント値を検出する計数
値検出回路と、 この計数値検出回路により検出されたカウント値に基づ
いて前記アップダウンカウンタの動作の可否の制御を行
うと共にこのカウンタのカウントモードをアップカウン
ト状態又はダウンカウント状態に制御し、且つこのアッ
プダウンカウンタがカウントアップしている期間とカウ
ントダウンしている期間をデューティ比とする前記クロ
ックの分周信号を出力する制御回路とを具備したことを
特徴とする分周回路。7. An up / down counter for down-counting or up-counting a clock separately supplied between a preset upper limit value and a lower limit value, and a count value detection circuit for detecting the count value of the up / down counter. Based on the count value detected by the count value detection circuit, the up / down counter is controlled whether to operate or not, and the count mode of the counter is controlled to the up-count state or the down-count state. A frequency divider circuit comprising: a control circuit that outputs a frequency-divided signal of the clock having a duty ratio of a counting-up period and a counting-down period. 【請求項８】 前記計数値検出回路は、前記アップダウ
ンカウンタのカウント値を示す２信号の論理積をとる第
１のアンド回路と、 前記アップダウンカウンタが上限値又は下限値に到達し
たことを示す信号を反転させる反転回路とから成り、 前記制御回路は、前記反転回路の出力信号をリセット端
子に入力すると共に別途供給されるクロックをクロック
端子に入力する第１のデータフリップフロップと、 この第１のデータフリップフロップの出力信号と前記第
１のアンド回路の出力信号との論理和をとってその結果
信号を前記第１のデータフリップフロップのデータ端子
に入力するオア回路と、 前記第１のデータフリップフロップの出力信号を遅延す
る遅延回路と、 この遅延回路の信号をデータ端子に入力し、その出力信
号を前記アップダウンカウンタのカウントモード制御端
子に入力する第２のデータフリップフロップと、 前記
第１、第２のデータフリップフロップの出力信号の排他
的論理和をとって前記アップダウンカウンタのイネーブ
ル端子に入力する第１の排他的論理和回路と、 前記第１のデータフリップフロップの出力信号と別途与
えられる選択信号との論理積をとる第２のアンド回路
と、 この第２のアンド回路の出力信号と前記クロックの排他
的論理和をとってその結果信号を前記第２のデータフリ
ップフロップのクロック端子に入力する第２の排他的論
理和回路とから成り、 前記第２のデータフリップフロップの出力信号を前記ク
ロックの分周信号として取り出すことを特徴とする請求
項７記載の分周回路。8. The count value detection circuit includes a first AND circuit that performs a logical product of two signals indicating the count value of the up / down counter, and that the up / down counter has reached an upper limit value or a lower limit value. A first data flip-flop for inputting an output signal of the inverting circuit to a reset terminal and a separately supplied clock to a clock terminal; and An OR circuit for ORing the output signal of the first data flip-flop and the output signal of the first AND circuit and inputting the resulting signal to the data terminal of the first data flip-flop; A delay circuit that delays the output signal of the data flip-flop and a signal of this delay circuit that is input to the data terminal and that output signal A second data flip-flop input to the count mode control terminal of the counter and a first data flip-flop and an output signal of the first and second data flip-flops which are exclusive ORed and input to the enable terminal of the up / down counter. An exclusive OR circuit of 1; a second AND circuit for taking the logical product of the output signal of the first data flip-flop and a selection signal given separately; and the output signal of the second AND circuit and the clock. A second exclusive OR circuit for taking the exclusive OR of the two and inputting the resulting signal to the clock terminal of the second data flip-flop, wherein the output signal of the second data flip-flop is the clock 8. The frequency dividing circuit according to claim 7, wherein the frequency dividing circuit outputs the frequency dividing signal. 【請求項９】 前記計数値検出回路は、前記アップダウ
ンカウンタのカウント値を示す第１の信号と別途与えら
れる第１の選択信号との排他的論理和をとる第１の排他
的論理和回路と、 前記アップダウンカウンタのカウント値を示す第２の信
号と別途与えられる第２の選択信号との排他的論理和を
とる第２の排他的論理和回路と、 前記アップダウンカウンタのカウント値を示す第３の信
号と前記第１、第２の排他的論理和回路の出力信号との
論理積否定をとるナンド回路と、 前記アップダウンカウンタが上限値又は下限値に到達し
たことを示す信号を反転させる反転回路とから成り、 前記制御回路は、前記反転回路の出力信号をリセット端
子に入力すると共に前記ナンド回路の出力信号をセット
端子に入力するＲ−Ｓフリップフロップと、 このＲ−Ｓフリップフロップの出力信号をデータ端子に
入力し、その出力信号を前記アップダウンカウンタのカ
ウントモード制御端子に入力するデータフリップフロッ
プと、 このデータフリップフロップの出力信号と前記Ｒ−Ｓフ
リップフロップの出力信号との排他的論理和をとって前
記アップダウンカウンタのイネーブル端子に入力する第
３の排他的論理和回路と、 前記Ｒ−Ｓフリップフロップの出力信号と別途与えられ
る第３の選択信号との論理積をとるアンド回路と、 このアンド回路の出力信号と別途供給されるクロックと
の排他的論理和をとってその結果信号を前記データフリ
ップフロップのクロック端子と前記アップダウンカウン
タのクロック端子に入力する第４の排他的論理和回路と
から成り、 前記データフリップフロップの出力信号を前記クロック
の分周信号として取り出すことを特徴とする請求項７記
載の分周回路。9. The first exclusive OR circuit, wherein the count value detection circuit takes an exclusive OR of a first signal indicating the count value of the up / down counter and a first selection signal provided separately. And a second exclusive OR circuit for performing an exclusive OR of a second signal indicating the count value of the up / down counter and a second selection signal separately provided, and a count value of the up / down counter A NAND circuit for performing a NAND operation of the third signal shown and the output signals of the first and second exclusive OR circuits; and a signal indicating that the up-down counter has reached an upper limit value or a lower limit value. An inversion circuit for inverting, wherein the control circuit inputs an output signal of the inversion circuit to a reset terminal and an output signal of the NAND circuit to a set terminal; A data flip-flop for inputting an output signal of the RS flip-flop to a data terminal and inputting the output signal to a count mode control terminal of the up-down counter, an output signal of the data flip-flop and the RS flip-flop. Third exclusive OR circuit for taking an exclusive OR with the output signal of the RS flip-flop and inputting it to the enable terminal of the up / down counter, and a third selection provided separately from the output signal of the RS flip-flop. An AND circuit that takes the logical product of the signal and an exclusive OR of the output signal of this AND circuit and the clock that is supplied separately, and the resulting signal is the clock signal of the data flip-flop and the clock of the up / down counter. A fourth exclusive OR circuit for inputting to a terminal, Frequency dividing circuit according to claim 7, wherein the retrieving the force signal as a frequency division signal of the clock. 【請求項１０】 前記計数値検出回路は、前記アップダ
ウンカウンタのカウント値を示す第１の信号と別途与え
られる第１の選択信号との排他的論理和をとる第１の排
他的論理和回路と、 前記アップダウンカウンタのカウント値を示す第２の信
号と別途与えられる第２の選択信号との排他的論理和を
とる第２の排他的論理和回路と、 前記アップダウンカウンタのカウント値を示す第３の信
号と前記第１、第２の排他的論理和回路の出力信号との
論理積否定をとるナンド回路と、 前記アップダウンカウンタが上限値又は下限値に到達し
たことを示す信号を反転させる第１の反転回路とから成
り、 前記制御回路は、別途与えられる第３の選択信号の極性
を反転する第２の反転回路と、 この第２の反転回路の出力信号と別途供給されるクロッ
クと前記ナンド回路の出力信号との論理和をとる第１の
オア回路と、 この第１のオア回路の出力信号をセット端子に入力し、
その出力信号を前記アップダウンカウンタのカウントモ
ード制御端子に入力するフリップフロップと、 前記ナンド回路の出力信号の極性を反転させる第３の反
転回路と、 この第３の反転回路の出力信号と前記フリップフロップ
の出力信号との論理和をとってその結果信号を前記フリ
ップフロップのデータ端子に入力する第２のオア回路
と、 前記フリップフロップの出力信号をデータ端子に入力す
ると共に、前記クロックをクロック端子に入力するデー
タフリップフロップと、 このデータフリップフロップの出力信号の極性を反転さ
せる第４の反転回路と、 この第４の反転回路の出力信号と前記第３の選択信号と
前記第２の反転回路の出力信号との論理積をとってその
結果信号を前記アップダウンカウンタのイネーブル端子
に入力するアンド回路とから成り、 前記フリップフロップの出力信号を前記クロックの分周
信号として取り出すことを特徴とする請求項７記載の分
周回路。10. The first exclusive OR circuit, wherein the count value detection circuit takes an exclusive OR of a first signal indicating a count value of the up / down counter and a first selection signal provided separately. And a second exclusive OR circuit for performing an exclusive OR of a second signal indicating the count value of the up / down counter and a second selection signal separately provided, and a count value of the up / down counter A NAND circuit for performing a NAND operation of the third signal shown and the output signals of the first and second exclusive OR circuits; and a signal indicating that the up-down counter has reached an upper limit value or a lower limit value. The control circuit includes a first inverting circuit for inverting, and the control circuit is separately supplied with a second inverting circuit for inverting the polarity of a third selection signal provided separately, and an output signal of the second inverting circuit. Clock and A first OR circuit which takes the logical sum of the output signals of the serial NAND circuit receives the output signal of the first OR circuit to the set terminal,
A flip-flop for inputting the output signal to the count mode control terminal of the up-down counter, a third inverting circuit for inverting the polarity of the output signal of the NAND circuit, an output signal of the third inverting circuit and the flip-flop. Second OR circuit for ORing the resultant signal to the data terminal of the flip-flop and the output signal of the flip-flop to the data terminal and the clock to the clock terminal To the data flip-flop, a fourth inversion circuit for inverting the polarity of the output signal of the data flip-flop, an output signal of the fourth inversion circuit, the third selection signal, and the second inversion circuit. And the resulting signal is input to the enable terminal of the up / down counter. Consists of a circuit, frequency dividing circuit according to claim 7, wherein the output signal of the flip-flop, characterized in that retrieving the divided signal of the clock. 【請求項１１】 供給されるクロックの周波数によりそ
の遮断周波数を変化させるスイッチドキャパシタフィル
タと、 クロックを発振する発振器と、 この発振器から発振されたクロックを２ｎ分周する第１
の分周回路と、 この第１の分周回路の分周信号を更に分周する請求項９
又は請求項１０記載の第２の分周回路とを具備し、 この第２の分周回路から出力された分周信号を前記スイ
ッチドキャパシタフィルタのクロックとして供給するこ
とを特徴とするフィルタ回路。11. A switched capacitor filter that changes its cutoff frequency according to the frequency of a supplied clock, an oscillator that oscillates the clock, and a first that divides the clock oscillated from this oscillator by 2 n .
10. The frequency dividing circuit according to claim 1, and the frequency dividing signal of the first frequency dividing circuit are further frequency-divided.
Or a second frequency dividing circuit according to claim 10, wherein the frequency dividing signal output from the second frequency dividing circuit is supplied as a clock of the switched capacitor filter.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010041466A (en) * 2008-08-06 2010-02-18 Fujitsu Ltd Frequency dividing device
JP2010193373A (en) * 2009-02-20 2010-09-02 Kawasaki Microelectronics Inc Frequency divider

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JP2010041466A (en) * 2008-08-06 2010-02-18 Fujitsu Ltd Frequency dividing device
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