JPH097970A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH097970A JPH097970A JP15476495A JP15476495A JPH097970A JP H097970 A JPH097970 A JP H097970A JP 15476495 A JP15476495 A JP 15476495A JP 15476495 A JP15476495 A JP 15476495A JP H097970 A JPH097970 A JP H097970A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring layer
- insulating film
- forming
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、さらに詳しく言えば、配線上に形成するコンタ
クト孔のマスク合わせ技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a technique for aligning a mask of a contact hole formed on a wiring.
【０００２】[0002]
【従来の技術】従来、半導体集積回路に使用される配線
層上にコンタクト孔を形成する場合、図６に示すよう
に、半導体基板上に形成したＳｉＯ２膜（１）上にＡｌ
やポリサイド等の配線層（２）を形成し、その配線層
（２）を被覆する層間絶縁膜（３）を形成し、その層間
絶縁膜（３）を選択的にエッチングしてコンタクト孔
（４）を形成するわけであるが、コンタクト孔（４）と
配線層（２）の間にずれ余裕領域Δを設けていた。2. Description of the Related Art Conventionally, when a contact hole is formed on a wiring layer used in a semiconductor integrated circuit, as shown in FIG. 6, Al is formed on a SiO2 film (1) formed on a semiconductor substrate.
A wiring layer (2) of polycide or the like, an interlayer insulating film (3) covering the wiring layer (2) is formed, and the interlayer insulating film (3) is selectively etched to form contact holes (4 ) Is formed, a shift margin area Δ is provided between the contact hole (4) and the wiring layer (2).
【０００３】これは、コンタクト孔（４）がミスアライ
メントによって配線層（２）から一部分がはずれたと
き、図７に示すように、下地のＳｉＯ２膜（１）がエッ
チングされるのを防止するためである。This is to prevent the underlying SiO2 film (1) from being etched as shown in FIG. 7 when the contact hole (4) is partly removed from the wiring layer (2) due to misalignment. Is.
【０００４】[0004]
【発明が解決しようとする課題】上記のずれ余裕領域Δ
は、半導体集積回路の機能にとっては不要な部分であ
り、できるだけ小さくすることが望ましい。しかし、ス
テッパー等の露光装置のマスク合わせ精度や配線層の線
幅のばらつきはゼロにはできないので、必ず、一定量の
ずれ余裕領域Δを設けなければならず、これがチップサ
イズ縮小の制約となっていた。DISCLOSURE OF THE INVENTION The above deviation margin area Δ
Is an unnecessary part for the function of the semiconductor integrated circuit, and it is desirable to make it as small as possible. However, since the mask alignment accuracy of the exposure apparatus such as a stepper and the variation of the line width of the wiring layer cannot be zero, it is always necessary to provide a certain amount of misalignment allowance area Δ, which is a constraint for reducing the chip size. Was there.
【０００５】本発明は、上記の課題に鑑みてなされたも
のであり、コンタクト孔（４）がミスアライメントによ
って配線層（２）から一部分がはずれた場合であって
も、下地の膜がエッチングされるのを防止し、ずれ余裕
領域Δを従来に比して小さくした設計ルールの実現を目
的としている。The present invention has been made in view of the above problems, and even if the contact hole (4) is partly removed from the wiring layer (2) due to misalignment, the underlying film is etched. The purpose is to realize a design rule in which the deviation margin area Δ is made smaller than in the conventional case.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するため
に、本発明は、半導体基板上に形成した絶縁膜上にシリ
コン窒化膜からなるストッパー膜を形成する工程と、前
記ストッパー膜上に配線層を形成する工程と、前記配線
層を被覆する層間絶縁膜を形成する工程と、前記配線層
上の層間絶縁膜を選択的にエッチングしてコンタクト孔
を形成する工程とを有する。In order to solve the above problems, the present invention provides a step of forming a stopper film made of a silicon nitride film on an insulating film formed on a semiconductor substrate, and a wiring on the stopper film. The method includes a step of forming a layer, a step of forming an interlayer insulating film covering the wiring layer, and a step of selectively etching the interlayer insulating film on the wiring layer to form a contact hole.
【０００７】また、本発明は、半導体基板上に形成した
絶縁膜上に配線層を形成する工程と、前記配線層を被覆
するようにシリコン窒化膜からなるストッパー膜を形成
する工程と、前記配線層を被覆する層間絶縁膜を形成す
る工程と、前記配線層上の層間絶縁膜及びストッパー膜
を選択的にエッチングしてコンタクト孔を形成する工程
とを有する。Further, according to the present invention, a step of forming a wiring layer on an insulating film formed on a semiconductor substrate, a step of forming a stopper film made of a silicon nitride film so as to cover the wiring layer, and the wiring The method includes the steps of forming an interlayer insulating film covering the layers and the step of selectively etching the interlayer insulating film and the stopper film on the wiring layer to form a contact hole.
【０００８】[0008]
【作用】本発明によれば、半導体基板上に形成した絶縁
膜上にシリコン窒化膜からなるストッパー膜を形成した
後にストッパー膜上に配線層を形成しているので、コン
タクト孔がミスアライメントによって配線層から一部分
がはずれた場合であっても、下地の膜がエッチングされ
るのを防止でき、ずれ余裕領域Δを従来に比して小さく
することができる。According to the present invention, the wiring layer is formed on the stopper film after the stopper film made of the silicon nitride film is formed on the insulating film formed on the semiconductor substrate. Even if a part of the layer deviates, the underlying film can be prevented from being etched, and the shift margin area Δ can be made smaller than in the conventional case.
【０００９】また、本発明は、半導体基板上に形成した
絶縁膜上に配線層を形成した後に前記配線層を被覆する
ようにシリコン窒化膜からなるストッパー膜を形成して
いるので、コンタクト孔がミスアライメントによって配
線層から一部分がはずれた場合であっても、層間絶縁膜
を選択的にエッチングし、さらに、ストッパー膜を選択
的にエッチングすることにより、同様に、下地の膜がエ
ッチングされるのを防止でき、ずれ余裕領域Δを従来に
比して小さくすることができる。Further, according to the present invention, since the wiring layer is formed on the insulating film formed on the semiconductor substrate and then the stopper film made of the silicon nitride film is formed so as to cover the wiring layer, the contact hole is formed. Even if a part is removed from the wiring layer due to misalignment, the underlying film is similarly etched by selectively etching the interlayer insulating film and further selectively etching the stopper film. Can be prevented, and the deviation margin area Δ can be made smaller than in the conventional case.
【００１０】[0010]
【実施例】以下で、本発明の半導体装置の製造方法の実
施例を図１乃至図５を参照しながら説明する。第１の実
施例は、図１に示すように、シリコン基板（不図示）上
に形成したＳｉＯ２膜（１１）上に約２００Å〜５００
ÅのＳｉ３Ｎ４膜からなるストッパー膜（１２）を形成
し、そのストッパー膜（１２）上に、例えばＷ（タング
ステン）からなる約１μｍの配線層（１３）を形成す
る。この配線層（１３）は、ＷをＣＶＤ法により堆積
し、不要部分を選択的にエッチング除去することにより
形成している。そして、その配線層（１３）を被覆する
ように約１μｍの層間絶縁膜（１４）を形成する。この
層間絶縁膜（１４）にはＴＥＯＳ膜を採用できる。そし
て、層間絶縁膜（１４）上に開口を有するレジスト膜
（１５）を形成し、レジスト膜（１５）をマスクとして
層間絶縁膜（１４）をエッチングし、コンタクト孔（ビ
アホール）（１６）を形成する。このエッチングには例
えばＣＨＦ３ガスによるドライエッチングを使用する。Embodiments of the method of manufacturing a semiconductor device according to the present invention will be described below with reference to FIGS. In the first embodiment, as shown in FIG. 1, a SiO2 film (11) formed on a silicon substrate (not shown) has a thickness of about 200Å to 500Å.
A stopper film (12) made of a Si3N4 film of Å is formed, and a wiring layer (13) made of, for example, W (tungsten) and having a thickness of about 1 μm is formed on the stopper film (12). This wiring layer (13) is formed by depositing W by a CVD method and selectively removing unnecessary portions by etching. Then, an interlayer insulating film (14) of about 1 μm is formed so as to cover the wiring layer (13). A TEOS film can be used as the interlayer insulating film (14). Then, a resist film (15) having an opening is formed on the interlayer insulating film (14), the interlayer insulating film (14) is etched using the resist film (15) as a mask, and a contact hole (via hole) (16) is formed. To do. For this etching, for example, dry etching using CHF3 gas is used.
【００１１】このとき、コンタクト孔（１６）の一部が
配線層（１３）の端からはずれた場合でも、ストッパー
膜（１２）があるので、下地のＳｉＯ２膜（１１）がエ
ッチングされることが防止される。この後は、図２に示
すように、コンタクト孔（１６）をＷ層（１７）で埋め
込み、さらにＷ層（１７）接続する上層配線層（１８）
を形成する。この上層配線層（１８）は、Ａｌでもよい
しＷ等の高融点金属でもよい。At this time, even if part of the contact hole (16) is displaced from the end of the wiring layer (13), the underlying SiO2 film (11) may be etched because of the stopper film (12). To be prevented. After this, as shown in FIG. 2, the upper wiring layer (18) for filling the contact hole (16) with the W layer (17) and further connecting with the W layer (17).
To form The upper wiring layer (18) may be Al or a refractory metal such as W.
【００１２】第２の実施例は、図３に示すように、シリ
コン基板（不図示）上に形成したＳｉＯ２膜（２１）上
に例えばＷ（タングステン）からなる約１μｍの配線層
（２２）を形成する。この配線層（２２）は、ＷをＣＶ
Ｄ法により堆積し、不要部分を選択的にエッチング除去
することにより形成している。そして、配線層（２２）
を被覆するように、約２００Å〜５００ÅのＳｉ３Ｎ４
膜からなるストッパー膜（２３）を形成し、さらにその
配線層（２２）を被覆するように約１μｍの層間絶縁膜
（２４）を形成する。この層間絶縁膜（２４）にはＴＥ
ＯＳ膜を採用できる。そして、層間絶縁膜（２４）上に
開口を有するレジスト膜（２５）を形成し、レジスト膜
（２５）をマスクとして層間絶縁膜（２４）をエッチン
グし、さらに、ストッパー膜（２３）をエッチングして
コンタクト孔（ビアホール）（２６）を形成する。In the second embodiment, as shown in FIG. 3, a wiring layer (22) of, eg, W (tungsten) of about 1 μm is formed on a SiO 2 film (21) formed on a silicon substrate (not shown). Form. In this wiring layer (22), W is CV
It is formed by depositing by the D method and selectively removing unnecessary portions by etching. And the wiring layer (22)
About 200Å ~ 500Å Si3N4 to cover
A stopper film (23) made of a film is formed, and an interlayer insulating film (24) of about 1 μm is formed so as to cover the wiring layer (22). This interlayer insulating film (24) has TE
An OS film can be adopted. Then, a resist film (25) having an opening is formed on the interlayer insulating film (24), the interlayer insulating film (24) is etched using the resist film (25) as a mask, and the stopper film (23) is further etched. To form a contact hole (via hole) (26).
【００１３】このとき、層間絶縁膜（２４）のエッチン
グは、ストッパー膜（２３）に対する選択比の高い条件
でエッチングする。具体的には、ＣＨＦ３系ガスを使用
して基板板温度を上昇させるか、ＣＨＦ３ガスにＣＯガ
スを添加する方法がある。なお、この点については、
「日経マイクロデバイス１９９５年２月号（第５８頁〜
第６０頁）」に詳しく記載されている。こうして、スト
ッパー膜（２３）が露出した時点でエッチングがストッ
プするようにしている。そして、ストッパー膜（２３）
のエッチングは、ＣＨＦ３系ガスにより行う。At this time, the etching of the interlayer insulating film (24) is performed under the condition that the selection ratio with respect to the stopper film (23) is high. Specifically, there is a method of increasing the substrate plate temperature using CHF3 based gas or adding CO gas to CHF3 gas. Regarding this point,
Nikkei Microdevices February 1995 issue (Page 58-
Page 60) ". In this way, the etching is stopped when the stopper film (23) is exposed. And stopper film (23)
Is etched with CHF3 based gas.
【００１４】したがって、本方法によれば、コンタクト
孔（２６）の一部が配線層（２２）の端からはずれた場
合でも、高選択比で層間絶縁膜（２４）をエッチングし
ているので、ストッパー膜（２３）で一旦エッチングが
ストップし、その後、比較的薄いストッパー膜（２３）
をエッチングしているので、下地のＳｉＯ２膜（２１）
がエッチングされることが防止される。Therefore, according to this method, the interlayer insulating film (24) is etched with a high selectivity even when a part of the contact hole (26) is displaced from the end of the wiring layer (22). Etching is temporarily stopped at the stopper film (23), and then the stopper film (23) is relatively thin.
Is etched, so the underlying SiO2 film (21)
Are prevented from being etched.
【００１５】この後は、図４に示すように、コンタクト
孔（２６）をＷ層（２７）で埋め込み、さらにＷ層（２
７）接続する上層配線層（２８）を形成する。この上層
配線層（２８）は、ＡｌでもよいしＷ等の高融点金属で
もよい。なお、本実施例は、Ａｌ配線層、高融点金属配
線層上に形成するコンタクト孔（ビアホール）の形成に
ついて説明したが、本発明は、ゲート電極層上にコンタ
クト孔を形成する場合についても同様に適用することが
できる。After that, as shown in FIG. 4, the contact hole (26) is filled with the W layer (27), and further the W layer (2) is formed.
7) An upper wiring layer (28) to be connected is formed. The upper wiring layer (28) may be Al or a refractory metal such as W. Although the present embodiment has described the formation of the contact hole (via hole) formed on the Al wiring layer and the refractory metal wiring layer, the present invention is also applicable to the case of forming the contact hole on the gate electrode layer. Can be applied to.
【００１６】[0016]
【発明の効果】以上説明したように、本発明によれば、
半導体基板上に形成した絶縁膜上にシリコン窒化膜から
なるストッパー膜を形成した後にストッパー膜上に配線
層を形成しているので、コンタクト孔がミスアライメン
トによって配線層から一部分がはずれた場合であって
も、下地の膜がエッチングされるのを防止でき、ずれ余
裕領域Δを従来に比して小さくし半導体集積回路の高集
積化が可能になる。As described above, according to the present invention,
Since the wiring layer is formed on the stopper film after the stopper film made of the silicon nitride film is formed on the insulating film formed on the semiconductor substrate, the contact hole may be partially misaligned from the wiring layer. However, the underlying film can be prevented from being etched, the shift margin area Δ can be made smaller than in the conventional case, and the semiconductor integrated circuit can be highly integrated.
【００１７】また、本発明は、半導体基板上に形成した
絶縁膜上に配線層を形成した後に前記配線層を被覆する
ようにシリコン窒化膜からなるストッパー膜を形成して
いるので、コンタクト孔がミスアライメントによって配
線層から一部分がはずれた場合であっても、層間絶縁膜
を選択的にエッチングし、さらに、ストッパー膜を高選
択比でエッチングすることにより、同様に、下地の絶縁
膜がエッチングされるのを防止でき、ずれ余裕領域Δを
従来に比して小さくし半導体集積回路の高集積化が可能
になる。Further, according to the present invention, since the wiring layer is formed on the insulating film formed on the semiconductor substrate and the stopper film made of the silicon nitride film is formed so as to cover the wiring layer, the contact hole is formed. Even if a part is removed from the wiring layer due to misalignment, the underlying insulating film is similarly etched by selectively etching the interlayer insulating film and further etching the stopper film with a high selectivity. It is possible to prevent the deviation, and to make the deviation margin area Δ smaller than that of the related art so that the semiconductor integrated circuit can be highly integrated.
【図１】本発明の一実施例に係る半導体装置の製造方法
を示す第１の断面図である。FIG. 1 is a first sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施例に係る半導体装置の製造方法
を示す第２の断面図である。FIG. 2 is a second cross-sectional view showing the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図３】本発明の一実施例に係る半導体装置の製造方法
を示す第３の断面図である。FIG. 3 is a third cross-sectional view showing the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図４】本発明の一実施例に係る半導体装置の製造方法
を示す第４の断面図である。FIG. 4 is a fourth cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention.
【図５】本発明の一実施例に係る半導体装置の製造方法
を示す第５の断面図である。FIG. 5 is a fifth cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention.
【図６】従来例に係る半導体装置の製造方法を示す第１
の断面図である。FIG. 6 is a first diagram showing a method of manufacturing a semiconductor device according to a conventional example.
FIG.
【図７】従来例に係る半導体装置の製造方法を示す第２
の断面図である。FIG. 7 is a second diagram showing a method of manufacturing a semiconductor device according to a conventional example.
FIG.
Claims (2)
コン窒化膜からなるストッパー膜を形成する工程と、前
記ストッパー膜上に配線層を形成する工程と、前記配線
層を被覆する層間絶縁膜を形成する工程と、前記配線層
上の層間絶縁膜を選択的にエッチングしてコンタクト孔
を形成する工程とを有することを特徴とする半導体装置
の製造方法。1. A step of forming a stopper film made of a silicon nitride film on an insulating film formed on a semiconductor substrate, a step of forming a wiring layer on the stopper film, and an interlayer insulating film covering the wiring layer. And a step of selectively etching the interlayer insulating film on the wiring layer to form a contact hole, the method for manufacturing a semiconductor device.
層を形成する工程と、前記配線層を被覆するようにシリ
コン窒化膜からなるストッパー膜を形成する工程と、前
記配線層を被覆する層間絶縁膜を形成する工程と、前記
配線層上の層間絶縁膜及びストッパー膜を選択的にエッ
チングしてコンタクト孔を形成する工程とを有すること
を特徴とする半導体装置の製造方法。2. A step of forming a wiring layer on an insulating film formed on a semiconductor substrate, a step of forming a stopper film made of a silicon nitride film so as to cover the wiring layer, and a step of covering the wiring layer. A method of manufacturing a semiconductor device, comprising: a step of forming an interlayer insulating film; and a step of selectively etching the interlayer insulating film and the stopper film on the wiring layer to form a contact hole.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15476495A JPH097970A (en) | 1995-06-21 | 1995-06-21 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15476495A JPH097970A (en) | 1995-06-21 | 1995-06-21 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH097970A true JPH097970A (en) | 1997-01-10 |
Family
ID=15591389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15476495A Pending JPH097970A (en) | 1995-06-21 | 1995-06-21 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH097970A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060765A (en) * | 1998-01-05 | 2000-05-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing the same |
| US7301237B2 (en) | 2004-09-22 | 2007-11-27 | Renesas Technology Corp. | Semiconductor device |
-
1995
- 1995-06-21 JP JP15476495A patent/JPH097970A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060765A (en) * | 1998-01-05 | 2000-05-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing the same |
| US7301237B2 (en) | 2004-09-22 | 2007-11-27 | Renesas Technology Corp. | Semiconductor device |
| US7465662B2 (en) | 2004-09-22 | 2008-12-16 | Renesas Technology Corp. | Method of making semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4634496A (en) | Method for planarizing the surface of an interlayer insulating film in a semiconductor device | |
| JP3700460B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6875689B2 (en) | Method of patterning lines in semiconductor devices | |
| JPH097970A (en) | Manufacture of semiconductor device | |
| JP2003031657A (en) | Semiconductor device and method of manufacturing the same | |
| US6489234B1 (en) | Method of making a semiconductor device | |
| KR100468697B1 (en) | Apparatus comprising damascene bit lines and method for manufacturing the same | |
| JPH097971A (en) | Manufacture of semiconductor device | |
| KR20020074551A (en) | Method of forming a metal line in a semiconductor device | |
| KR20010009814A (en) | Method for forming a contact plug of a semiconductor device | |
| JPH11102967A (en) | Manufacture of semiconductor device | |
| JPH1079426A (en) | Method of forming interlayer contact and its structure | |
| JP3312409B2 (en) | Semiconductor device with multilayer wiring structure | |
| JPH10163316A (en) | Formation of buried wiring in semiconductor device | |
| US20030114003A1 (en) | Method of forming a mask having nitride film | |
| JPH0244753A (en) | Manufacture of semiconductor device | |
| JPH08148564A (en) | Manufacture of semiconductor device | |
| JPH04109654A (en) | Semiconductor device and manufacture thereof | |
| JPH06163721A (en) | Semiconductor device | |
| US6277734B1 (en) | Semiconductor device fabrication method | |
| KR100244791B1 (en) | Method for manufacturing contact hole of semiconductor device | |
| JPH07135249A (en) | Semiconductor device and manufacture thereof | |
| JPS6366425B2 (en) | ||
| JPH0541454A (en) | Semiconductor device | |
| JPH0425157A (en) | Manufacture of semiconductor device |