JPH0973798A - フラッシュメモリ、及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、消去コマンドを省略するこ
とによって、外部制御の容易化を図ったフラッシュメモ
リを提供することにある。 【構成】 入出力ピン（ＰＩ／Ｏ０〜ＰＩ／Ｏ７）を介
して取込まれた書込みデータを保持可能な書込みデータ
ラッチ２０と、外部からの書込み動作の指示により、フ
ラッシュメモリセルアレイ１３の消去動作、及び上記書
込みデータラッチ２０に保持された書込みデータの上記
フラッシュメモリセルアレイ１３への書込み動作を、一
連の動作として制御するＭＰＵ１９とを設け、記憶情報
書換えの際の消去コマンド発行を不要とすることによ
り、フラッシュメモリ１０の外部制御の簡略化を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュメモリ、さ
らにはそれの外部制御の簡略化を図るための技術に関
し、例えばコンピュータシステムなどのデータ処理装置
に適用して有効な技術に関する。

【０００２】

【従来の技術】特開平２−２８９９９７号には一括消去
型ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アン
ド・プログラマブル・リード・オンリ・メモリ）につい
て記載されている。この一括消去型ＥＥＰＲＯＭは、本
明細書におけるフラッシュメモリと同意義に把握するこ
とができる。フラッシュメモリは、電気的な消去・書込
みによって情報を書換え可能であって、ＥＰＲＯＭ（エ
レクトリカリ・プログラマブル・リード・オンリ・メモ
リ）と同様に、そのメモリセルを１個のトランジスタで
構成することができ、メモリセルの全てを一括して、ま
たはメモリセルのブロックを一括して電気的に消去する
機能を持つ。したがって、フラッシュメモリは、システ
ムに実装された状態でそれの記憶情報を書換えることが
できると共に、その一括消去機能により書換え時間の短
縮を図ることができ、さらに、チップ占有面積の低減に
も寄与する。

【０００３】

【発明が解決しようとする課題】フラッシュメモリにお
いては、一括消去機能があり、書込み動作実行前に必ず
消去動作を行う必要がある。消去動作や書込み動作の指
示は、それぞれ所定のコマンドを与えることによって行
われる。つまり消去動作を指示する所定コマンドが入出
力回路（Ｉ／Ｏバッファ）を介して取込まれると、それ
に基づいて各部の動作が制御されることによりフラッシ
ュメモリセルアレイの一括消去が行われるし、書込み動
作を指示する所定コマンドが入出力回路を介して取込ま
れると、それに基づいて各部の動作が制御されることに
よりフラッシュメモリセルアレイへのデータ書込みが行
われる。フラッシュメモリの記憶情報の書換えの場合の
動作制御について本発明者が検討したところ、フラッシ
ュメモリを搭載するデータ処理装置において、フラッシ
ュメモリの消去動作や書込み動作のコマンドを個別的に
発行する必要があるため、フラッシュメモリの外部から
の制御が複雑になることが見いだされた。

【０００４】本発明の目的は、消去コマンドを省略する
ことによって、外部制御の容易化を図ったフラッシュメ
モリを提供することにある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、外部入出力ピン（ＰＩ／Ｏ０〜
ＰＩ／Ｏ７）を介して取込まれた書込みデータを保持可
能な保持手段（２０）と、外部からの書込み動作の指示
により、フラッシュメモリセルアレイ（１３）の消去動
作、及び上記保持手段に保持された書込みデータの上記
フラッシュメモリセルアレイへの書込み動作を、一連の
動作として制御する制御手段（１９）とを含んでフラッ
シュメモリ（１０）を構成する。

【０００８】また、外部入出力ピン（ＰＩ／Ｏ０〜ＰＩ
／Ｏ７）を介して取込まれた書込みデータを保持可能な
保持手段（２０）と、外部からのコマンドによる書込み
動作の指示により、フラッシュメモリセルアレイの消去
動作、及び上記保持手段に保持された書込みデータの上
記フラッシュメモリセルアレイへの書込み動作を、一連
の動作として制御する制御手段（１９）とを含んでフラ
ッシュメモリを構成する。

【０００９】さらに、外部入出力ピン（ＰＩ／Ｏ０〜Ｐ
Ｉ／Ｏ７）を介して取込まれた書込みデータを保持可能
な保持手段（２０）と、外部制御ピンの論理組合わせに
よる書込み指示により、フラッシュメモリセルアレイの
消去動作、及び上記保持手段に保持された書込みデータ
の上記フラッシュメモリセルアレイへの書込み動作を、
一連の動作として制御する制御手段（２０）とを含んで
フラッシュメモリを構成する。

【００１０】このとき、上記フラッシュメモリセルアレ
イの記憶情報の消去動作及びデータ書込み動作の期間を
示す信号の外部出力専用ピン（２２）を設けることがで
きる。

【００１１】そして、上記構成のフラッシュメモリ（１
０）と、それをアクセス可能な中央処理装置（３１）と
を含んでデータ処理装置を構成する。

【００１２】

【作用】上記した手段によれば、制御手段は、外部から
の書込み動作の指示により、フラッシュメモリセルアレ
イの消去動作、及び上記保持手段に保持された書込みデ
ータの上記フラッシュメモリセルアレイへの書込み動作
を、一連の動作として制御する。このことが、フラッシ
ュメモリセルアレイの記憶情報の書換えにおける消去コ
マンドの発行を不要として、外部制御の容易化を達成す
る。

【００１３】

【実施例】図４には、本発明の一実施例であるフラッシ
ュメモリを含むデータ処理装置が示される。

【００１４】６５は、複数のフラッシュメモリチップを
含んでカード状に形成されたフラッシュメモリカードで
あり、このフラッシュメモリカード６５は、特に制限さ
れないが、中央処理装置（ＣＰＵ）６１と共に、ランダ
ム・アクセス・メモリ（ＲＡＭ）６２やリード・オンリ
・メモリ（ＲＯＭ）６３が共通接続されるバス６６に、
インタフェース回路（Ｉ／Ｆ）６４を介して接続され
る。フラッシュメモリカード６５は、適宜のコネクタに
よって、データ処理装置に着脱自在に装着される。その
ようなフラッシュメモリカード６５には、ＣＰＵ６１で
実行可能な各種プログラムや、各種データ等が記憶され
ている。

【００１５】データ処理装置に装着された状態で、フラ
ッシュメモリカード６５はホスト装置としてのＣＰＵ６
１によってアクセスされる。ＲＯＭ６３には、ＣＰＵ６
１で実行されるプログラムが格納される。ＲＡＭ６２
は、処理対象とされるデータの一時記憶領域や、ＣＰＵ
６１での演算処理の作業領域などとして利用される。

【００１６】フラッシュメモリカード６５は、特に制限
されないが、ＪＥＩＤＡメモリカード（タイプＩ）、す
なわち、ＪＥＩＤＡメモリカードインタフェースに適合
されたインタフェースを持つメモリカードとされる。そ
して、ローカルメモリ６５ｂとカードコントローラ６５
ａを備え、両者はローカルバス６５ｃで接続され、全体
としてカード基板に構成されている。ローカルメモリ６
５ｂは、特に制限されないが、４メガビットの記憶容量
を持つフラッシュメモリを２０個備える。上記カードコ
ントローラ６５ａは、上記ＪＥＩＤＡに適合するインタ
フェースを介してフラッシュメモリを制御する。

【００１７】図１には上記フラッシュメモリカード６５
を構成する複数のフラッシュメモリのうちの一つの構成
例が代表的に示される。

【００１８】図１に示されるフラッシュメモリ１０は、
特に制限されないが、公知の半導体集積回路製造技術に
より、単結晶シリコン基板などの一つの半導体基板に形
成される。

【００１９】図１に示されるフラッシュメモリ１０は、
特に制限されないが、８ビットのデータ入出力ピンＰＩ
／Ｏ０〜ＰＩ／Ｏ７、１９ビットのアドレス入力ピンＰ
Ａ０〜ＰＡ１８、さらにはフラッシュメモリセルアレイ
１３の記憶情報の消去動作及びデータ書込み動作の期間
を示す信号Ｒ／Ｂ＊（＊はローアクティブ又は信号反転
を意味する）の外部出力専用ピン２２や、チップイネー
ブル信号ＣＥ＊の入力ピン２４、アウトプットイネーブ
ル信号ＯＥ＊の入力ピン２５、ライトイネーブル信号Ｗ
Ｅ＊の入力ピン２６などを含む。信号Ｒ／Ｂ＊、チップ
イネーブル信号ＣＥ＊、アウトプットイネーブル信号Ｏ
Ｅ＊、ライトイネーブル信号ＷＥ＊は、特に制限されな
いが、複数のバッファを含む制御バッファ２１を介して
入力又は外部出力可能とされる。

【００２０】尚、図示されないが、５Ｖのような高電位
側電源ピン、０Ｖのような低電位側電源ピン、及び１２
Ｖのような高電圧ピンが設けられて、それを介して動作
用電源の供給が行われる。

【００２１】フラッシュメモリセルアレイ１３は、それ
ぞれ２層ゲート構造の絶縁ゲート型電界効果トランジス
タによって構成された複数のフラッシュメモリセルをマ
トリクス配置して成る。フラッシュメモリセルのコント
ロールゲートはそれぞれ対応する図示しないワード線に
接続され、フラッシュメモリセルのドレインはそれぞれ
対応する図示しないデータ線に接続され、フラッシュメ
モリセルのソースはメモリブロック毎に共通の図示しな
いソース線に接続されている。書込みは、ＥＰＲＯＭと
同様にコントロールゲート、ドレインに高電圧を印加し
て、ドレイン接合付近で発生したホットエレクトロンを
フローティングゲートに注入して、しきい値を高い状態
にすることによって行われる。また、消去は、ソースに
高電圧を印加するとともに、コントロールゲートを負電
位、若しくは０Ｖに接地し、トンネル現象により、フロ
ーティングゲート内の電子をソースに引抜いて、しきい
値を低い状態にすることで実現される。

【００２２】アドレスバッファ１１は、アドレス入力ピ
ンＰＡ０〜ＰＡ１８から供給されるアドレス信号を内部
相補アドレス信号に変換する。変換されたアドレス信号
は、アドレスラッチなどを介して、後段のＸデコーダ及
びドライバ１２、及びＹデコーダ及びセレクタ１６に伝
達される。Ｘデコーダ及びドライバ１２は入力されたＸ
アドレス信号を解読し、解読して得られる選択信号など
に基づいてワード線を駆動する。データ読出し動作には
ワード線に５Ｖのような電圧が供給される。データの書
込み動作においては、ワード線に１２Ｖのような高電圧
が供給される。データの消去動作においては、Ｘデコー
ダ及びドライバ１２の全ての出力は０Ｖのような低い電
圧レベルにされる。

【００２３】Ｙアドレスデコーダ及びセレクタ１６は、
入力されたＹアドレス信号を解読し、それに基づいてデ
ータ線を選択する機能を備える。このＹアドレスデコー
ダ及びセレクタ１６には、Ｙデコーダ及びセレクタ１６
で選択されたデータ線からの読出し信号を増幅する増幅
するセンスアンプを含む読出し回路１７ａや、フラッシ
ュメモリセルアレイ１３の消去動作、及び書込み動作を
行う消去／書込み回路１７ｂが結合される。そして、読
出し回路１７ａや、消去／書込み回路１７ｂは、外部か
ら供給される書込みデータ又はコマンドデータなどを取
り込むための入力バッファやデータの出力バッファを含
むＩ／Ｏバッファ１８に結合されている。また、読出し
回路１７ａや、消去／書込み回路１７ｂは、ＭＰＵ（マ
イクロプロセッシングユニット）１９によって動作制御
される。

【００２４】さらに、本実施例では、上記Ｉ／Ｏバッフ
ァ１８を介して取込まれた書込みデータを保持するため
の書込みデータラッチ２０が設けられている。この書込
みデータラッチ２０に保持された書込みデータは、ＭＰ
Ｕ１９の制御により、消去／書込み回路１７ｂに伝達さ
れ、この消去／書込み回路１７ｂを介して、フラッシュ
メモリセルアレイ１３に書込まれる。

【００２５】また、上記Ｉ／Ｏバッファ１８を介して取
込まれたコマンドデータは、ＭＰＵ１９に供給される。
ＭＰＵ１５は、その他に外部から供給されるチップイネ
ーブル信号ＣＥ＊、アウトプットイネーブル信号ＯＥ
＊、及びライトイネーブル信号ＷＥ＊などを受け、フラ
ッシュメモリの読出し、消去、書込み動作、書込みベリ
ファイなどの各種内部動作を、ＲＯＭ１５に格納された
プログラムに従って制御する。そのような制御動作にお
いて、上記ＲＡＭ１４は、ＭＰＵ１９における処理の作
業領域等に使用される。上記の書込み動作の外部からの
指示は、所定のコマンドによって行われるが、本実施例
においてＭＰＵ１９は、外部からの書込み動作の指示に
より、上記フラッシュメモリセルアレイの消去動作、及
び上記書込みデータラッチ２０に保持された書込みデー
タの上記フラッシュメモリセルアレイ１３への書込み動
作を、一連の動作として制御する。つまり、メモリ外部
から消去動作指示と書込み動作指示とが個別的に与えら
れるのではなく、書込み動作が指示されると、それに基
づいて先ずフラッシュメモリセルアレイ１３の消去動作
が行われ、しかる後に書込みデータラッチ２０の保持デ
ータがフラッシュメモリセルアレイ１３に書込まれる。
ここでの消去動作及び書込み動作は１サイクルで行われ
る。

【００２６】図２には上記構成のフラッシュメモリ１０
における主要部の動作タイミングが示される。

【００２７】チップイネーブル信号ＣＥ＊がローレベル
にアサートされた期間において、データ入出力ピンＰＩ
／Ｏ０〜ＰＩ／Ｏ７を介してコマンド及びデータの取込
みが行われる。コマンド及びデータの取込みは、ライト
イネーブル信号ＷＥ＊に同期して行われる。書込みデー
タはＤＡＴＡｏ〜ＤＡＴＡｎによって示される。書込み
データＤＡＴＡｏ〜ＤＡＴＡｎの入力前に、データ入出
力ピンＰＩ／Ｏ０〜ＰＩ／Ｏ７を介して書込みコマンド
１０Ｈが入力されると、この書込みコマンド１０Ｈを受
けてＭＰＵ１９は、それに続くデータ列ＤＡＴＡｏ〜Ｄ
ＡＴＡｎを書込みデータとして書込みデータラッチ２０
に書込む。先頭アドレスとして、アドレス１が、アドレ
ス入力ピンＰＡ０〜ＰＡ１８を介して入力されるが、そ
の後のアドレス入力ピンＰＡ０〜ＰＡ１８は論理不定と
される。上記データ列ＤＡＴＡｏ〜ＤＡＴＡｎに続い
て、書込み開始コマンド４０Ｈが入力されると、それに
基づいてＭＰＵ１９により、フラッシュメモリセルアレ
イ１３の対象領域の消去が行われる。この消去動作に
は、消去状態が適切か否かを判別するためのベリファイ
動作が含まれる。消去動作の終了により、書込みデータ
ラッチ２０の保持データ（ＤＡＴＡｏ〜ＤＡＴＡｎ）が
フラッシュメモリセルアレイ１３に書込まれる。この書
込みデータラッチ２０の保持データ（ＤＡＴＡｏ〜ＤＡ
ＴＡｎ）がフラッシュメモリセルアレイ１３に書込まれ
る期間、ＭＰＵ１９により、データ書込み動作中を示す
信号Ｒ／Ｂ＊をローレベルにすることにより、現在デー
タの書込み動作中であることを、フラッシュメモリ１０
の外部に知らせる。尚、信号Ｒ／Ｂ＊がハイレベルの期
間は、データ書込みが可能であることを示している。

【００２８】上記実施例によれば、以下の作用効果を得
ることができる。

【００２９】（１）入出力ピン（ＰＩ／Ｏ０〜ＰＩ／Ｏ
７）を介して取込まれた書込みデータを保持可能な書込
みデータラッチ２０と、外部からの書込み動作の指示に
より、フラッシュメモリセルアレイ１３の消去動作、及
び上記書込みデータラッチ２０に保持された書込みデー
タの上記フラッシュメモリセルアレイ１３への書込み動
作を、一連の動作として制御するＭＰＵ１９とを有する
ことにより、フラッシュメモリセルアレイ１３の記憶情
報書換えの際の消去コマンドの発行が不要とされるの
で、フラッシュメモリ１０を含むデータ処理装置におい
ては、書込み動作を指示するだけで良いから、フラッシ
ュメモリの外部制御、すなわち、フラッシュメモリ１０
をアクセスするＣＰＵ６１あるいはカードコントローラ
６５ａによる制御の簡略化を図ることができる。

【００３０】（２）書込みデータラッチ２０からフラッ
シュメモリセルアレイ１３の記憶情報の消去動作及びデ
ータ書込み動作の期間を示す信号Ｒ／Ｂ＊の外部出力専
用ピン２２が設けられることにより、入出力ピンＰＩ／
Ｏ０〜ＰＩ／Ｏ７を使用して、そのような動作状態を示
す信号の外部出力を行う必要が無い。

【００３１】他の実施例について説明する。

【００３２】図３には、データ書込みにおいてコマンド
を用いない場合の動作タイミングが示される。この実施
例では、書込みデータを内部の書込みデータラッチ２０
に取込むためにシリアルクロックＳＣが使用される。こ
のシリアルデータは、フラッシュメモリ１０の外部回
路、例えばカードコントローラ６５ａなどから伝達され
る。

【００３３】ライトイネーブル信号ＷＥ＊がローレベル
にアサートされている期間においてシリアルクロックＳ
Ｃに同期して、書込みデータＤＡＴＡｏ〜ＤＡＴＡ５１
１が書込みデータラッチ２０に取込まれ、ライトイネー
ブル信号ＷＥ＊がハイレベルにネゲートされるタイミン
グ同期して、先ず消去動作が開始される。そして、消去
状態が適切であるか否かをチェックするためのベリファ
イが行われ、消去が適切に行われた後に、上記書込みデ
ータラッチ２０の保持データがフラッシュメモリセルア
レイ１３に書込まれる。消去動作、及び書込み動作を含
む一連の動作はアドレスやデータが確定した時点で、開
始することができるが、タイミング制御の容易化のため
には、ライトイネーブル信号ＷＥ＊がローレベルからハ
イレベルに立上がるタイミングに同期して、上記一連の
動作を開始すると良い。図３に示されるタイミング図か
ら明らかなように、この実施例では、書込みを指示する
ためのコマンドや、書込み開始コマンドが用いられてい
ない。つまり、データ書込みは、コマンドではなく、チ
ップイネーブル信号ＣＥ＊と、ライトイネーブル信号Ｗ
Ｅ＊とがローレベルにアサートされることによって指示
される。

【００３４】このように上記実施例の場合と同様に、書
込み指示により先ず消去動作が行われ、しかる後にデー
タ書込みが行われるので、フラッシュメモリセルアレイ
の記憶情報の書換えにおいて、消去コマンドの発行が不
要とされる。しかも、本実施例では、チップイネーブル
信号ＣＥ＊と、ライトイネーブル信号ＷＥ＊とがローレ
ベルにアサートされて書込み動作が指示されるので、上
記実施例の場合のような書込みコマンド１０Ｈ、書込み
開始コマンド４０Ｈも不要とされる。

【００３５】図５には他の実施例としてのフラッシュメ
モリが示される。

【００３６】図５に示されるフラッシュメモリ１０で
は、書込みデータラッチ２０として、２０ａ、２０ｂで
示されるように、二つのラッチが設けられている。ラッ
チ２０ａ、２０ｂの記憶容量は、それぞれ図１に示され
る書込みデータラッチ２０に等しい。このように二つの
ラッチ２０ａ，２０ｂを有しているため、図１に示され
る実施例の場合に比べて、２倍の書込みデータを保持す
ることができる。その場合、多くのデータをフラッシュ
メモリセルアレイに一括書込みすることができるので、
少量のデータを２回に分けて書込む場合に比べて、ビジ
ィー（Ｂｕｓｙ）期間を短くすることができる。

【００３７】上記実施例ではフラッシュメモリをメモリ
カードに適用したが、フラッシュメモリは、メモリカー
ド以外に適用することができる。

【００３８】図６には、上記フラッシュメモリ１０の他
の適用例が示される。

【００３９】図６に示されるデータ処理装置は、システ
ムバスＢＵＳを介して、ＣＰＵ（中央処理装置）３１、
フラッシュメモリ１０、ＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）３３、ＲＯＭ（リード・オン
リ・メモリ）３４、周辺装置制御部３５、表示制御部３
６などが、互いに信号のやり取り可能に結合され、予め
定められたプログラムに従って所定のデータ処理を行う
コンピュータシステムとして構成される。上記ＣＰＵ３
０は、本システムの論理的中核とされ、主として、アド
レス指定、情報の読出しと書込み、データの演算、命令
のシーケンス、割り込の受付け、記憶装置と入出力装置
との情報交換の起動等の機能を有し、演算制御部や、バ
ス制御部、メモリアクセス制御部などから構成される。
フラッシュメモリ１０や、ＳＲＡＭ３３、及びＲＯＭ３
４は内部記憶装置として位置付けられている。フラッシ
ュメモリ１０は、データの格納用に使用される。

【００４０】また、ＳＲＡＭ３３には、ＣＰＵ３０での
計算や制御に必要なプログラムやデータが格納される。
周辺装置制御部３５によって、外部記憶装置３８の動作
制御や、キーボード３９などからの情報入力制御が行わ
れ、上記表示制御部３６によって、ＣＲＴディスプレイ
４０への情報表示制御が行われる。

【００４１】このようにコンピュータシステムに搭載さ
れるメモリとして、図１，図５に示されるフラッシュメ
モリ１０を適用することにより、記憶情報書換えの際の
消去コマンドの発行が不要とされるので、ＣＰＵ３１に
よってフラッシュメモリ１０をアクセスする際のメモリ
制御の簡略化が図られる。

【００４２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４３】例えば、図５に示されるフラッシュメモリ
において、書込みデータラッチ２０を形成するラッチ回
路の数をさらに多くすることができる。

【００４４】また、フラッシュメモリセルアレイの記憶
容量が比較的大きい場合には、フラッシュメモリセルア
レイの記憶領域を複数の領域に分割し、個々の記憶領域
毎に書込み動作、及び読出し動作を行うようにすること
ができる。例えば、フラッシュメモリセルアレイの記憶
領域を２分割して使用する場合には、一方の記憶領域に
データの書込みが行われているときに、他方の記憶領域
から記憶データの読出しを行うことができる。その場合
には、データ書込み動作中を示す信号Ｒ／Ｂ＊の出力ピ
ンを分割記憶領域毎に設ける。

【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
カードやコンピュータシステムの内蔵メモリに適用した
場合について説明したが、本発明はそれに限定されるも
のではなく、マイクロコンピュータの内蔵メモリとして
適用することもできるし、さらには、各種データ処理装
置に広く適用することができる。

【００４６】本発明は、少なくともフラッシュメモリセ
ルアレイを含むことを条件に適用することができる。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４８】すなわち、外部からの書込み動作の指示に
より、フラッシュメモリセルアレイの消去動作、及び上
記保持手段に保持された書込みデータの上記フラッシュ
メモリセルアレイへの書込み動作を、一連の動作として
制御するようにしているので、フラッシュメモリセルア
レイの記憶情報の書換えの際に消去コマンドを発行する
必要が無く、それにより外部制御の容易化を図ることが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例であるフラッシュメモリの構
成例ブロック図である。

【図２】上記フラッシュメモリにおける主要部の動作タ
イミング図である。

【図３】本発明の他の実施例であるフラッシュメモリに
おける主要部の動作タイミング図である。

【図４】上記フラッシュメモリを含むデータ処理装置の
構成例ブロック図である。

【図５】上記フラッシュメモリの他の構成例ブロック図
である。

【図６】上記フラッシュメモリの他の適用例であるデー
タ処理装置の構成例ブロック図である。

【符号の説明】

１１ アドレスバッファ １２ Ｘデコーダ及ドライバ １３ フラッシュメモリセルアレイ １４，６２ ＲＡＭ １５，６３ ＲＯＭ １６ Ｙデコーダ及びセレクタ １７ａ 読出し回路 １７ｂ 消去／書込み回路 １８ Ｉ／Ｏバッファ １９ ＭＰＵ ２０ 書込みデータラッチ ２０ａ ラッチ ２０ｂ ラッチ ２１ 制御バッファ ２２ 信号Ｒ／Ｂ＊の外部出力専用ピン ２４ チップイネーブル信号ＣＥ＊の入力ピン ２５ アウトプットイネーブル信号ＯＥ＊の入力ピン ２６ ライトイネーブル信号ＷＥ＊の入力ピン ６１ ＣＰＵ ６６ バス ６４ インタフェース回路 ６５ フラッシュメモリカード ６５ａ カードコントローラ ６５ｂ ローカルメモリ ６５ｃ ローカルバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊澤 和人 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 湯川 洋介 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小堺 健司 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 フラッシュメモリセルがアレイ状に複数
   配列されて成るフラッシュメモリセルアレイを含むフラ
   ッシュメモリにおいて、 外部入出力ピンを介して取込まれた書込みデータを保持
   可能な保持手段と、 外部からの書込み動作の指示により、上記フラッシュメ
   モリセルアレイの消去動作、及び上記保持手段に保持さ
   れた書込みデータの上記フラッシュメモリセルアレイへ
   の書込み動作を、一連の動作として制御する制御手段と
   を含むことを特徴とするフラッシュメモリ。
2. 【請求項２】 フラッシュメモリがアレイ状に複数配列
   されて成るフラッシュメモリセルアレイを含むフラッシ
   ュメモリにおいて、 外部入出力ピンを介して取込まれた書込みデータを保持
   可能な保持手段と、 上記外部入出力ピンを介して取込まれたコマンドによる
   書込み動作の指示により、上記フラッシュメモリセルア
   レイの消去動作、及び上記保持手段に保持された書込み
   データの上記フラッシュメモリセルアレイへの書込み動
   作を、一連の動作として制御する制御手段とを含むこと
   を特徴とするフラッシュメモリ。
3. 【請求項３】 フラッシュメモリがアレイ状に複数配列
   されて成るフラッシュメモリセルアレイを含むフラッシ
   ュメモリにおいて、 外部入出力ピンを介して取込まれた書込みデータを保持
   可能な保持手段と、 外部制御ピンの論理組合わせによる書込み指示により、
   上記フラッシュメモリセルアレイの消去動作、及び上記
   保持手段に保持された書込みデータの上記フラッシュメ
   モリセルアレイへの書込み動作を、一連の動作として制
   御する制御手段とを含むことを特徴とするフラッシュメ
   モリ。
4. 【請求項４】 上記フラッシュメモリセルアレイの記憶
   情報の消去動作及びデータ書込み動作の期間を示す信号
   の外部出力専用ピンを含む請求項１乃至３のいずれか１
   項記載のフラッシュメモリ。
5. 【請求項５】 請求項１乃至４のいずれか１項記載のフ
   ラッシュメモリと、上記フラッシュメモリをアクセス可
   能な中央処理装置とを含んで成るデータ処理装置。