JPH0973798A - フラッシュメモリ、及びデータ処理装置 - Google Patents
フラッシュメモリ、及びデータ処理装置Info
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- JPH0973798A JPH0973798A JP24695895A JP24695895A JPH0973798A JP H0973798 A JPH0973798 A JP H0973798A JP 24695895 A JP24695895 A JP 24695895A JP 24695895 A JP24695895 A JP 24695895A JP H0973798 A JPH0973798 A JP H0973798A
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Abstract
(57)【要約】
【目的】 本発明の目的は、消去コマンドを省略するこ
とによって、外部制御の容易化を図ったフラッシュメモ
リを提供することにある。 【構成】 入出力ピン(PI/O0〜PI/O7)を介
して取込まれた書込みデータを保持可能な書込みデータ
ラッチ20と、外部からの書込み動作の指示により、フ
ラッシュメモリセルアレイ13の消去動作、及び上記書
込みデータラッチ20に保持された書込みデータの上記
フラッシュメモリセルアレイ13への書込み動作を、一
連の動作として制御するMPU19とを設け、記憶情報
書換えの際の消去コマンド発行を不要とすることによ
り、フラッシュメモリ10の外部制御の簡略化を図る。
とによって、外部制御の容易化を図ったフラッシュメモ
リを提供することにある。 【構成】 入出力ピン(PI/O0〜PI/O7)を介
して取込まれた書込みデータを保持可能な書込みデータ
ラッチ20と、外部からの書込み動作の指示により、フ
ラッシュメモリセルアレイ13の消去動作、及び上記書
込みデータラッチ20に保持された書込みデータの上記
フラッシュメモリセルアレイ13への書込み動作を、一
連の動作として制御するMPU19とを設け、記憶情報
書換えの際の消去コマンド発行を不要とすることによ
り、フラッシュメモリ10の外部制御の簡略化を図る。
Description
【0001】
【産業上の利用分野】本発明は、フラッシュメモリ、さ
らにはそれの外部制御の簡略化を図るための技術に関
し、例えばコンピュータシステムなどのデータ処理装置
に適用して有効な技術に関する。
らにはそれの外部制御の簡略化を図るための技術に関
し、例えばコンピュータシステムなどのデータ処理装置
に適用して有効な技術に関する。
【0002】
【従来の技術】特開平2−289997号には一括消去
型EEPROM(エレクトリカリ・イレーザブル・アン
ド・プログラマブル・リード・オンリ・メモリ)につい
て記載されている。この一括消去型EEPROMは、本
明細書におけるフラッシュメモリと同意義に把握するこ
とができる。フラッシュメモリは、電気的な消去・書込
みによって情報を書換え可能であって、EPROM(エ
レクトリカリ・プログラマブル・リード・オンリ・メモ
リ)と同様に、そのメモリセルを1個のトランジスタで
構成することができ、メモリセルの全てを一括して、ま
たはメモリセルのブロックを一括して電気的に消去する
機能を持つ。したがって、フラッシュメモリは、システ
ムに実装された状態でそれの記憶情報を書換えることが
できると共に、その一括消去機能により書換え時間の短
縮を図ることができ、さらに、チップ占有面積の低減に
も寄与する。
型EEPROM(エレクトリカリ・イレーザブル・アン
ド・プログラマブル・リード・オンリ・メモリ)につい
て記載されている。この一括消去型EEPROMは、本
明細書におけるフラッシュメモリと同意義に把握するこ
とができる。フラッシュメモリは、電気的な消去・書込
みによって情報を書換え可能であって、EPROM(エ
レクトリカリ・プログラマブル・リード・オンリ・メモ
リ)と同様に、そのメモリセルを1個のトランジスタで
構成することができ、メモリセルの全てを一括して、ま
たはメモリセルのブロックを一括して電気的に消去する
機能を持つ。したがって、フラッシュメモリは、システ
ムに実装された状態でそれの記憶情報を書換えることが
できると共に、その一括消去機能により書換え時間の短
縮を図ることができ、さらに、チップ占有面積の低減に
も寄与する。
【0003】
【発明が解決しようとする課題】フラッシュメモリにお
いては、一括消去機能があり、書込み動作実行前に必ず
消去動作を行う必要がある。消去動作や書込み動作の指
示は、それぞれ所定のコマンドを与えることによって行
われる。つまり消去動作を指示する所定コマンドが入出
力回路(I/Oバッファ)を介して取込まれると、それ
に基づいて各部の動作が制御されることによりフラッシ
ュメモリセルアレイの一括消去が行われるし、書込み動
作を指示する所定コマンドが入出力回路を介して取込ま
れると、それに基づいて各部の動作が制御されることに
よりフラッシュメモリセルアレイへのデータ書込みが行
われる。フラッシュメモリの記憶情報の書換えの場合の
動作制御について本発明者が検討したところ、フラッシ
ュメモリを搭載するデータ処理装置において、フラッシ
ュメモリの消去動作や書込み動作のコマンドを個別的に
発行する必要があるため、フラッシュメモリの外部から
の制御が複雑になることが見いだされた。
いては、一括消去機能があり、書込み動作実行前に必ず
消去動作を行う必要がある。消去動作や書込み動作の指
示は、それぞれ所定のコマンドを与えることによって行
われる。つまり消去動作を指示する所定コマンドが入出
力回路(I/Oバッファ)を介して取込まれると、それ
に基づいて各部の動作が制御されることによりフラッシ
ュメモリセルアレイの一括消去が行われるし、書込み動
作を指示する所定コマンドが入出力回路を介して取込ま
れると、それに基づいて各部の動作が制御されることに
よりフラッシュメモリセルアレイへのデータ書込みが行
われる。フラッシュメモリの記憶情報の書換えの場合の
動作制御について本発明者が検討したところ、フラッシ
ュメモリを搭載するデータ処理装置において、フラッシ
ュメモリの消去動作や書込み動作のコマンドを個別的に
発行する必要があるため、フラッシュメモリの外部から
の制御が複雑になることが見いだされた。
【0004】本発明の目的は、消去コマンドを省略する
ことによって、外部制御の容易化を図ったフラッシュメ
モリを提供することにある。
ことによって、外部制御の容易化を図ったフラッシュメ
モリを提供することにある。
【0005】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0006】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0007】すなわち、外部入出力ピン(PI/O0〜
PI/O7)を介して取込まれた書込みデータを保持可
能な保持手段(20)と、外部からの書込み動作の指示
により、フラッシュメモリセルアレイ(13)の消去動
作、及び上記保持手段に保持された書込みデータの上記
フラッシュメモリセルアレイへの書込み動作を、一連の
動作として制御する制御手段(19)とを含んでフラッ
シュメモリ(10)を構成する。
PI/O7)を介して取込まれた書込みデータを保持可
能な保持手段(20)と、外部からの書込み動作の指示
により、フラッシュメモリセルアレイ(13)の消去動
作、及び上記保持手段に保持された書込みデータの上記
フラッシュメモリセルアレイへの書込み動作を、一連の
動作として制御する制御手段(19)とを含んでフラッ
シュメモリ(10)を構成する。
【0008】また、外部入出力ピン(PI/O0〜PI
/O7)を介して取込まれた書込みデータを保持可能な
保持手段(20)と、外部からのコマンドによる書込み
動作の指示により、フラッシュメモリセルアレイの消去
動作、及び上記保持手段に保持された書込みデータの上
記フラッシュメモリセルアレイへの書込み動作を、一連
の動作として制御する制御手段(19)とを含んでフラ
ッシュメモリを構成する。
/O7)を介して取込まれた書込みデータを保持可能な
保持手段(20)と、外部からのコマンドによる書込み
動作の指示により、フラッシュメモリセルアレイの消去
動作、及び上記保持手段に保持された書込みデータの上
記フラッシュメモリセルアレイへの書込み動作を、一連
の動作として制御する制御手段(19)とを含んでフラ
ッシュメモリを構成する。
【0009】さらに、外部入出力ピン(PI/O0〜P
I/O7)を介して取込まれた書込みデータを保持可能
な保持手段(20)と、外部制御ピンの論理組合わせに
よる書込み指示により、フラッシュメモリセルアレイの
消去動作、及び上記保持手段に保持された書込みデータ
の上記フラッシュメモリセルアレイへの書込み動作を、
一連の動作として制御する制御手段(20)とを含んで
フラッシュメモリを構成する。
I/O7)を介して取込まれた書込みデータを保持可能
な保持手段(20)と、外部制御ピンの論理組合わせに
よる書込み指示により、フラッシュメモリセルアレイの
消去動作、及び上記保持手段に保持された書込みデータ
の上記フラッシュメモリセルアレイへの書込み動作を、
一連の動作として制御する制御手段(20)とを含んで
フラッシュメモリを構成する。
【0010】このとき、上記フラッシュメモリセルアレ
イの記憶情報の消去動作及びデータ書込み動作の期間を
示す信号の外部出力専用ピン(22)を設けることがで
きる。
イの記憶情報の消去動作及びデータ書込み動作の期間を
示す信号の外部出力専用ピン(22)を設けることがで
きる。
【0011】そして、上記構成のフラッシュメモリ(1
0)と、それをアクセス可能な中央処理装置(31)と
を含んでデータ処理装置を構成する。
0)と、それをアクセス可能な中央処理装置(31)と
を含んでデータ処理装置を構成する。
【0012】
【作用】上記した手段によれば、制御手段は、外部から
の書込み動作の指示により、フラッシュメモリセルアレ
イの消去動作、及び上記保持手段に保持された書込みデ
ータの上記フラッシュメモリセルアレイへの書込み動作
を、一連の動作として制御する。このことが、フラッシ
ュメモリセルアレイの記憶情報の書換えにおける消去コ
マンドの発行を不要として、外部制御の容易化を達成す
る。
の書込み動作の指示により、フラッシュメモリセルアレ
イの消去動作、及び上記保持手段に保持された書込みデ
ータの上記フラッシュメモリセルアレイへの書込み動作
を、一連の動作として制御する。このことが、フラッシ
ュメモリセルアレイの記憶情報の書換えにおける消去コ
マンドの発行を不要として、外部制御の容易化を達成す
る。
【0013】
【実施例】図4には、本発明の一実施例であるフラッシ
ュメモリを含むデータ処理装置が示される。
ュメモリを含むデータ処理装置が示される。
【0014】65は、複数のフラッシュメモリチップを
含んでカード状に形成されたフラッシュメモリカードで
あり、このフラッシュメモリカード65は、特に制限さ
れないが、中央処理装置(CPU)61と共に、ランダ
ム・アクセス・メモリ(RAM)62やリード・オンリ
・メモリ(ROM)63が共通接続されるバス66に、
インタフェース回路(I/F)64を介して接続され
る。フラッシュメモリカード65は、適宜のコネクタに
よって、データ処理装置に着脱自在に装着される。その
ようなフラッシュメモリカード65には、CPU61で
実行可能な各種プログラムや、各種データ等が記憶され
ている。
含んでカード状に形成されたフラッシュメモリカードで
あり、このフラッシュメモリカード65は、特に制限さ
れないが、中央処理装置(CPU)61と共に、ランダ
ム・アクセス・メモリ(RAM)62やリード・オンリ
・メモリ(ROM)63が共通接続されるバス66に、
インタフェース回路(I/F)64を介して接続され
る。フラッシュメモリカード65は、適宜のコネクタに
よって、データ処理装置に着脱自在に装着される。その
ようなフラッシュメモリカード65には、CPU61で
実行可能な各種プログラムや、各種データ等が記憶され
ている。
【0015】データ処理装置に装着された状態で、フラ
ッシュメモリカード65はホスト装置としてのCPU6
1によってアクセスされる。ROM63には、CPU6
1で実行されるプログラムが格納される。RAM62
は、処理対象とされるデータの一時記憶領域や、CPU
61での演算処理の作業領域などとして利用される。
ッシュメモリカード65はホスト装置としてのCPU6
1によってアクセスされる。ROM63には、CPU6
1で実行されるプログラムが格納される。RAM62
は、処理対象とされるデータの一時記憶領域や、CPU
61での演算処理の作業領域などとして利用される。
【0016】フラッシュメモリカード65は、特に制限
されないが、JEIDAメモリカード(タイプI)、す
なわち、JEIDAメモリカードインタフェースに適合
されたインタフェースを持つメモリカードとされる。そ
して、ローカルメモリ65bとカードコントローラ65
aを備え、両者はローカルバス65cで接続され、全体
としてカード基板に構成されている。ローカルメモリ6
5bは、特に制限されないが、4メガビットの記憶容量
を持つフラッシュメモリを20個備える。上記カードコ
ントローラ65aは、上記JEIDAに適合するインタ
フェースを介してフラッシュメモリを制御する。
されないが、JEIDAメモリカード(タイプI)、す
なわち、JEIDAメモリカードインタフェースに適合
されたインタフェースを持つメモリカードとされる。そ
して、ローカルメモリ65bとカードコントローラ65
aを備え、両者はローカルバス65cで接続され、全体
としてカード基板に構成されている。ローカルメモリ6
5bは、特に制限されないが、4メガビットの記憶容量
を持つフラッシュメモリを20個備える。上記カードコ
ントローラ65aは、上記JEIDAに適合するインタ
フェースを介してフラッシュメモリを制御する。
【0017】図1には上記フラッシュメモリカード65
を構成する複数のフラッシュメモリのうちの一つの構成
例が代表的に示される。
を構成する複数のフラッシュメモリのうちの一つの構成
例が代表的に示される。
【0018】図1に示されるフラッシュメモリ10は、
特に制限されないが、公知の半導体集積回路製造技術に
より、単結晶シリコン基板などの一つの半導体基板に形
成される。
特に制限されないが、公知の半導体集積回路製造技術に
より、単結晶シリコン基板などの一つの半導体基板に形
成される。
【0019】図1に示されるフラッシュメモリ10は、
特に制限されないが、8ビットのデータ入出力ピンPI
/O0〜PI/O7、19ビットのアドレス入力ピンP
A0〜PA18、さらにはフラッシュメモリセルアレイ
13の記憶情報の消去動作及びデータ書込み動作の期間
を示す信号R/B*(*はローアクティブ又は信号反転
を意味する)の外部出力専用ピン22や、チップイネー
ブル信号CE*の入力ピン24、アウトプットイネーブ
ル信号OE*の入力ピン25、ライトイネーブル信号W
E*の入力ピン26などを含む。信号R/B*、チップ
イネーブル信号CE*、アウトプットイネーブル信号O
E*、ライトイネーブル信号WE*は、特に制限されな
いが、複数のバッファを含む制御バッファ21を介して
入力又は外部出力可能とされる。
特に制限されないが、8ビットのデータ入出力ピンPI
/O0〜PI/O7、19ビットのアドレス入力ピンP
A0〜PA18、さらにはフラッシュメモリセルアレイ
13の記憶情報の消去動作及びデータ書込み動作の期間
を示す信号R/B*(*はローアクティブ又は信号反転
を意味する)の外部出力専用ピン22や、チップイネー
ブル信号CE*の入力ピン24、アウトプットイネーブ
ル信号OE*の入力ピン25、ライトイネーブル信号W
E*の入力ピン26などを含む。信号R/B*、チップ
イネーブル信号CE*、アウトプットイネーブル信号O
E*、ライトイネーブル信号WE*は、特に制限されな
いが、複数のバッファを含む制御バッファ21を介して
入力又は外部出力可能とされる。
【0020】尚、図示されないが、5Vのような高電位
側電源ピン、0Vのような低電位側電源ピン、及び12
Vのような高電圧ピンが設けられて、それを介して動作
用電源の供給が行われる。
側電源ピン、0Vのような低電位側電源ピン、及び12
Vのような高電圧ピンが設けられて、それを介して動作
用電源の供給が行われる。
【0021】フラッシュメモリセルアレイ13は、それ
ぞれ2層ゲート構造の絶縁ゲート型電界効果トランジス
タによって構成された複数のフラッシュメモリセルをマ
トリクス配置して成る。フラッシュメモリセルのコント
ロールゲートはそれぞれ対応する図示しないワード線に
接続され、フラッシュメモリセルのドレインはそれぞれ
対応する図示しないデータ線に接続され、フラッシュメ
モリセルのソースはメモリブロック毎に共通の図示しな
いソース線に接続されている。書込みは、EPROMと
同様にコントロールゲート、ドレインに高電圧を印加し
て、ドレイン接合付近で発生したホットエレクトロンを
フローティングゲートに注入して、しきい値を高い状態
にすることによって行われる。また、消去は、ソースに
高電圧を印加するとともに、コントロールゲートを負電
位、若しくは0Vに接地し、トンネル現象により、フロ
ーティングゲート内の電子をソースに引抜いて、しきい
値を低い状態にすることで実現される。
ぞれ2層ゲート構造の絶縁ゲート型電界効果トランジス
タによって構成された複数のフラッシュメモリセルをマ
トリクス配置して成る。フラッシュメモリセルのコント
ロールゲートはそれぞれ対応する図示しないワード線に
接続され、フラッシュメモリセルのドレインはそれぞれ
対応する図示しないデータ線に接続され、フラッシュメ
モリセルのソースはメモリブロック毎に共通の図示しな
いソース線に接続されている。書込みは、EPROMと
同様にコントロールゲート、ドレインに高電圧を印加し
て、ドレイン接合付近で発生したホットエレクトロンを
フローティングゲートに注入して、しきい値を高い状態
にすることによって行われる。また、消去は、ソースに
高電圧を印加するとともに、コントロールゲートを負電
位、若しくは0Vに接地し、トンネル現象により、フロ
ーティングゲート内の電子をソースに引抜いて、しきい
値を低い状態にすることで実現される。
【0022】アドレスバッファ11は、アドレス入力ピ
ンPA0〜PA18から供給されるアドレス信号を内部
相補アドレス信号に変換する。変換されたアドレス信号
は、アドレスラッチなどを介して、後段のXデコーダ及
びドライバ12、及びYデコーダ及びセレクタ16に伝
達される。Xデコーダ及びドライバ12は入力されたX
アドレス信号を解読し、解読して得られる選択信号など
に基づいてワード線を駆動する。データ読出し動作には
ワード線に5Vのような電圧が供給される。データの書
込み動作においては、ワード線に12Vのような高電圧
が供給される。データの消去動作においては、Xデコー
ダ及びドライバ12の全ての出力は0Vのような低い電
圧レベルにされる。
ンPA0〜PA18から供給されるアドレス信号を内部
相補アドレス信号に変換する。変換されたアドレス信号
は、アドレスラッチなどを介して、後段のXデコーダ及
びドライバ12、及びYデコーダ及びセレクタ16に伝
達される。Xデコーダ及びドライバ12は入力されたX
アドレス信号を解読し、解読して得られる選択信号など
に基づいてワード線を駆動する。データ読出し動作には
ワード線に5Vのような電圧が供給される。データの書
込み動作においては、ワード線に12Vのような高電圧
が供給される。データの消去動作においては、Xデコー
ダ及びドライバ12の全ての出力は0Vのような低い電
圧レベルにされる。
【0023】Yアドレスデコーダ及びセレクタ16は、
入力されたYアドレス信号を解読し、それに基づいてデ
ータ線を選択する機能を備える。このYアドレスデコー
ダ及びセレクタ16には、Yデコーダ及びセレクタ16
で選択されたデータ線からの読出し信号を増幅する増幅
するセンスアンプを含む読出し回路17aや、フラッシ
ュメモリセルアレイ13の消去動作、及び書込み動作を
行う消去/書込み回路17bが結合される。そして、読
出し回路17aや、消去/書込み回路17bは、外部か
ら供給される書込みデータ又はコマンドデータなどを取
り込むための入力バッファやデータの出力バッファを含
むI/Oバッファ18に結合されている。また、読出し
回路17aや、消去/書込み回路17bは、MPU(マ
イクロプロセッシングユニット)19によって動作制御
される。
入力されたYアドレス信号を解読し、それに基づいてデ
ータ線を選択する機能を備える。このYアドレスデコー
ダ及びセレクタ16には、Yデコーダ及びセレクタ16
で選択されたデータ線からの読出し信号を増幅する増幅
するセンスアンプを含む読出し回路17aや、フラッシ
ュメモリセルアレイ13の消去動作、及び書込み動作を
行う消去/書込み回路17bが結合される。そして、読
出し回路17aや、消去/書込み回路17bは、外部か
ら供給される書込みデータ又はコマンドデータなどを取
り込むための入力バッファやデータの出力バッファを含
むI/Oバッファ18に結合されている。また、読出し
回路17aや、消去/書込み回路17bは、MPU(マ
イクロプロセッシングユニット)19によって動作制御
される。
【0024】さらに、本実施例では、上記I/Oバッフ
ァ18を介して取込まれた書込みデータを保持するため
の書込みデータラッチ20が設けられている。この書込
みデータラッチ20に保持された書込みデータは、MP
U19の制御により、消去/書込み回路17bに伝達さ
れ、この消去/書込み回路17bを介して、フラッシュ
メモリセルアレイ13に書込まれる。
ァ18を介して取込まれた書込みデータを保持するため
の書込みデータラッチ20が設けられている。この書込
みデータラッチ20に保持された書込みデータは、MP
U19の制御により、消去/書込み回路17bに伝達さ
れ、この消去/書込み回路17bを介して、フラッシュ
メモリセルアレイ13に書込まれる。
【0025】また、上記I/Oバッファ18を介して取
込まれたコマンドデータは、MPU19に供給される。
MPU15は、その他に外部から供給されるチップイネ
ーブル信号CE*、アウトプットイネーブル信号OE
*、及びライトイネーブル信号WE*などを受け、フラ
ッシュメモリの読出し、消去、書込み動作、書込みベリ
ファイなどの各種内部動作を、ROM15に格納された
プログラムに従って制御する。そのような制御動作にお
いて、上記RAM14は、MPU19における処理の作
業領域等に使用される。上記の書込み動作の外部からの
指示は、所定のコマンドによって行われるが、本実施例
においてMPU19は、外部からの書込み動作の指示に
より、上記フラッシュメモリセルアレイの消去動作、及
び上記書込みデータラッチ20に保持された書込みデー
タの上記フラッシュメモリセルアレイ13への書込み動
作を、一連の動作として制御する。つまり、メモリ外部
から消去動作指示と書込み動作指示とが個別的に与えら
れるのではなく、書込み動作が指示されると、それに基
づいて先ずフラッシュメモリセルアレイ13の消去動作
が行われ、しかる後に書込みデータラッチ20の保持デ
ータがフラッシュメモリセルアレイ13に書込まれる。
ここでの消去動作及び書込み動作は1サイクルで行われ
る。
込まれたコマンドデータは、MPU19に供給される。
MPU15は、その他に外部から供給されるチップイネ
ーブル信号CE*、アウトプットイネーブル信号OE
*、及びライトイネーブル信号WE*などを受け、フラ
ッシュメモリの読出し、消去、書込み動作、書込みベリ
ファイなどの各種内部動作を、ROM15に格納された
プログラムに従って制御する。そのような制御動作にお
いて、上記RAM14は、MPU19における処理の作
業領域等に使用される。上記の書込み動作の外部からの
指示は、所定のコマンドによって行われるが、本実施例
においてMPU19は、外部からの書込み動作の指示に
より、上記フラッシュメモリセルアレイの消去動作、及
び上記書込みデータラッチ20に保持された書込みデー
タの上記フラッシュメモリセルアレイ13への書込み動
作を、一連の動作として制御する。つまり、メモリ外部
から消去動作指示と書込み動作指示とが個別的に与えら
れるのではなく、書込み動作が指示されると、それに基
づいて先ずフラッシュメモリセルアレイ13の消去動作
が行われ、しかる後に書込みデータラッチ20の保持デ
ータがフラッシュメモリセルアレイ13に書込まれる。
ここでの消去動作及び書込み動作は1サイクルで行われ
る。
【0026】図2には上記構成のフラッシュメモリ10
における主要部の動作タイミングが示される。
における主要部の動作タイミングが示される。
【0027】チップイネーブル信号CE*がローレベル
にアサートされた期間において、データ入出力ピンPI
/O0〜PI/O7を介してコマンド及びデータの取込
みが行われる。コマンド及びデータの取込みは、ライト
イネーブル信号WE*に同期して行われる。書込みデー
タはDATAo〜DATAnによって示される。書込み
データDATAo〜DATAnの入力前に、データ入出
力ピンPI/O0〜PI/O7を介して書込みコマンド
10Hが入力されると、この書込みコマンド10Hを受
けてMPU19は、それに続くデータ列DATAo〜D
ATAnを書込みデータとして書込みデータラッチ20
に書込む。先頭アドレスとして、アドレス1が、アドレ
ス入力ピンPA0〜PA18を介して入力されるが、そ
の後のアドレス入力ピンPA0〜PA18は論理不定と
される。上記データ列DATAo〜DATAnに続い
て、書込み開始コマンド40Hが入力されると、それに
基づいてMPU19により、フラッシュメモリセルアレ
イ13の対象領域の消去が行われる。この消去動作に
は、消去状態が適切か否かを判別するためのベリファイ
動作が含まれる。消去動作の終了により、書込みデータ
ラッチ20の保持データ(DATAo〜DATAn)が
フラッシュメモリセルアレイ13に書込まれる。この書
込みデータラッチ20の保持データ(DATAo〜DA
TAn)がフラッシュメモリセルアレイ13に書込まれ
る期間、MPU19により、データ書込み動作中を示す
信号R/B*をローレベルにすることにより、現在デー
タの書込み動作中であることを、フラッシュメモリ10
の外部に知らせる。尚、信号R/B*がハイレベルの期
間は、データ書込みが可能であることを示している。
にアサートされた期間において、データ入出力ピンPI
/O0〜PI/O7を介してコマンド及びデータの取込
みが行われる。コマンド及びデータの取込みは、ライト
イネーブル信号WE*に同期して行われる。書込みデー
タはDATAo〜DATAnによって示される。書込み
データDATAo〜DATAnの入力前に、データ入出
力ピンPI/O0〜PI/O7を介して書込みコマンド
10Hが入力されると、この書込みコマンド10Hを受
けてMPU19は、それに続くデータ列DATAo〜D
ATAnを書込みデータとして書込みデータラッチ20
に書込む。先頭アドレスとして、アドレス1が、アドレ
ス入力ピンPA0〜PA18を介して入力されるが、そ
の後のアドレス入力ピンPA0〜PA18は論理不定と
される。上記データ列DATAo〜DATAnに続い
て、書込み開始コマンド40Hが入力されると、それに
基づいてMPU19により、フラッシュメモリセルアレ
イ13の対象領域の消去が行われる。この消去動作に
は、消去状態が適切か否かを判別するためのベリファイ
動作が含まれる。消去動作の終了により、書込みデータ
ラッチ20の保持データ(DATAo〜DATAn)が
フラッシュメモリセルアレイ13に書込まれる。この書
込みデータラッチ20の保持データ(DATAo〜DA
TAn)がフラッシュメモリセルアレイ13に書込まれ
る期間、MPU19により、データ書込み動作中を示す
信号R/B*をローレベルにすることにより、現在デー
タの書込み動作中であることを、フラッシュメモリ10
の外部に知らせる。尚、信号R/B*がハイレベルの期
間は、データ書込みが可能であることを示している。
【0028】上記実施例によれば、以下の作用効果を得
ることができる。
ることができる。
【0029】(1)入出力ピン(PI/O0〜PI/O
7)を介して取込まれた書込みデータを保持可能な書込
みデータラッチ20と、外部からの書込み動作の指示に
より、フラッシュメモリセルアレイ13の消去動作、及
び上記書込みデータラッチ20に保持された書込みデー
タの上記フラッシュメモリセルアレイ13への書込み動
作を、一連の動作として制御するMPU19とを有する
ことにより、フラッシュメモリセルアレイ13の記憶情
報書換えの際の消去コマンドの発行が不要とされるの
で、フラッシュメモリ10を含むデータ処理装置におい
ては、書込み動作を指示するだけで良いから、フラッシ
ュメモリの外部制御、すなわち、フラッシュメモリ10
をアクセスするCPU61あるいはカードコントローラ
65aによる制御の簡略化を図ることができる。
7)を介して取込まれた書込みデータを保持可能な書込
みデータラッチ20と、外部からの書込み動作の指示に
より、フラッシュメモリセルアレイ13の消去動作、及
び上記書込みデータラッチ20に保持された書込みデー
タの上記フラッシュメモリセルアレイ13への書込み動
作を、一連の動作として制御するMPU19とを有する
ことにより、フラッシュメモリセルアレイ13の記憶情
報書換えの際の消去コマンドの発行が不要とされるの
で、フラッシュメモリ10を含むデータ処理装置におい
ては、書込み動作を指示するだけで良いから、フラッシ
ュメモリの外部制御、すなわち、フラッシュメモリ10
をアクセスするCPU61あるいはカードコントローラ
65aによる制御の簡略化を図ることができる。
【0030】(2)書込みデータラッチ20からフラッ
シュメモリセルアレイ13の記憶情報の消去動作及びデ
ータ書込み動作の期間を示す信号R/B*の外部出力専
用ピン22が設けられることにより、入出力ピンPI/
O0〜PI/O7を使用して、そのような動作状態を示
す信号の外部出力を行う必要が無い。
シュメモリセルアレイ13の記憶情報の消去動作及びデ
ータ書込み動作の期間を示す信号R/B*の外部出力専
用ピン22が設けられることにより、入出力ピンPI/
O0〜PI/O7を使用して、そのような動作状態を示
す信号の外部出力を行う必要が無い。
【0031】他の実施例について説明する。
【0032】図3には、データ書込みにおいてコマンド
を用いない場合の動作タイミングが示される。この実施
例では、書込みデータを内部の書込みデータラッチ20
に取込むためにシリアルクロックSCが使用される。こ
のシリアルデータは、フラッシュメモリ10の外部回
路、例えばカードコントローラ65aなどから伝達され
る。
を用いない場合の動作タイミングが示される。この実施
例では、書込みデータを内部の書込みデータラッチ20
に取込むためにシリアルクロックSCが使用される。こ
のシリアルデータは、フラッシュメモリ10の外部回
路、例えばカードコントローラ65aなどから伝達され
る。
【0033】ライトイネーブル信号WE*がローレベル
にアサートされている期間においてシリアルクロックS
Cに同期して、書込みデータDATAo〜DATA51
1が書込みデータラッチ20に取込まれ、ライトイネー
ブル信号WE*がハイレベルにネゲートされるタイミン
グ同期して、先ず消去動作が開始される。そして、消去
状態が適切であるか否かをチェックするためのベリファ
イが行われ、消去が適切に行われた後に、上記書込みデ
ータラッチ20の保持データがフラッシュメモリセルア
レイ13に書込まれる。消去動作、及び書込み動作を含
む一連の動作はアドレスやデータが確定した時点で、開
始することができるが、タイミング制御の容易化のため
には、ライトイネーブル信号WE*がローレベルからハ
イレベルに立上がるタイミングに同期して、上記一連の
動作を開始すると良い。図3に示されるタイミング図か
ら明らかなように、この実施例では、書込みを指示する
ためのコマンドや、書込み開始コマンドが用いられてい
ない。つまり、データ書込みは、コマンドではなく、チ
ップイネーブル信号CE*と、ライトイネーブル信号W
E*とがローレベルにアサートされることによって指示
される。
にアサートされている期間においてシリアルクロックS
Cに同期して、書込みデータDATAo〜DATA51
1が書込みデータラッチ20に取込まれ、ライトイネー
ブル信号WE*がハイレベルにネゲートされるタイミン
グ同期して、先ず消去動作が開始される。そして、消去
状態が適切であるか否かをチェックするためのベリファ
イが行われ、消去が適切に行われた後に、上記書込みデ
ータラッチ20の保持データがフラッシュメモリセルア
レイ13に書込まれる。消去動作、及び書込み動作を含
む一連の動作はアドレスやデータが確定した時点で、開
始することができるが、タイミング制御の容易化のため
には、ライトイネーブル信号WE*がローレベルからハ
イレベルに立上がるタイミングに同期して、上記一連の
動作を開始すると良い。図3に示されるタイミング図か
ら明らかなように、この実施例では、書込みを指示する
ためのコマンドや、書込み開始コマンドが用いられてい
ない。つまり、データ書込みは、コマンドではなく、チ
ップイネーブル信号CE*と、ライトイネーブル信号W
E*とがローレベルにアサートされることによって指示
される。
【0034】このように上記実施例の場合と同様に、書
込み指示により先ず消去動作が行われ、しかる後にデー
タ書込みが行われるので、フラッシュメモリセルアレイ
の記憶情報の書換えにおいて、消去コマンドの発行が不
要とされる。しかも、本実施例では、チップイネーブル
信号CE*と、ライトイネーブル信号WE*とがローレ
ベルにアサートされて書込み動作が指示されるので、上
記実施例の場合のような書込みコマンド10H、書込み
開始コマンド40Hも不要とされる。
込み指示により先ず消去動作が行われ、しかる後にデー
タ書込みが行われるので、フラッシュメモリセルアレイ
の記憶情報の書換えにおいて、消去コマンドの発行が不
要とされる。しかも、本実施例では、チップイネーブル
信号CE*と、ライトイネーブル信号WE*とがローレ
ベルにアサートされて書込み動作が指示されるので、上
記実施例の場合のような書込みコマンド10H、書込み
開始コマンド40Hも不要とされる。
【0035】図5には他の実施例としてのフラッシュメ
モリが示される。
モリが示される。
【0036】図5に示されるフラッシュメモリ10で
は、書込みデータラッチ20として、20a、20bで
示されるように、二つのラッチが設けられている。ラッ
チ20a、20bの記憶容量は、それぞれ図1に示され
る書込みデータラッチ20に等しい。このように二つの
ラッチ20a,20bを有しているため、図1に示され
る実施例の場合に比べて、2倍の書込みデータを保持す
ることができる。その場合、多くのデータをフラッシュ
メモリセルアレイに一括書込みすることができるので、
少量のデータを2回に分けて書込む場合に比べて、ビジ
ィー(Busy)期間を短くすることができる。
は、書込みデータラッチ20として、20a、20bで
示されるように、二つのラッチが設けられている。ラッ
チ20a、20bの記憶容量は、それぞれ図1に示され
る書込みデータラッチ20に等しい。このように二つの
ラッチ20a,20bを有しているため、図1に示され
る実施例の場合に比べて、2倍の書込みデータを保持す
ることができる。その場合、多くのデータをフラッシュ
メモリセルアレイに一括書込みすることができるので、
少量のデータを2回に分けて書込む場合に比べて、ビジ
ィー(Busy)期間を短くすることができる。
【0037】上記実施例ではフラッシュメモリをメモリ
カードに適用したが、フラッシュメモリは、メモリカー
ド以外に適用することができる。
カードに適用したが、フラッシュメモリは、メモリカー
ド以外に適用することができる。
【0038】図6には、上記フラッシュメモリ10の他
の適用例が示される。
の適用例が示される。
【0039】図6に示されるデータ処理装置は、システ
ムバスBUSを介して、CPU(中央処理装置)31、
フラッシュメモリ10、SRAM(スタティック・ラン
ダム・アクセス・メモリ)33、ROM(リード・オン
リ・メモリ)34、周辺装置制御部35、表示制御部3
6などが、互いに信号のやり取り可能に結合され、予め
定められたプログラムに従って所定のデータ処理を行う
コンピュータシステムとして構成される。上記CPU3
0は、本システムの論理的中核とされ、主として、アド
レス指定、情報の読出しと書込み、データの演算、命令
のシーケンス、割り込の受付け、記憶装置と入出力装置
との情報交換の起動等の機能を有し、演算制御部や、バ
ス制御部、メモリアクセス制御部などから構成される。
フラッシュメモリ10や、SRAM33、及びROM3
4は内部記憶装置として位置付けられている。フラッシ
ュメモリ10は、データの格納用に使用される。
ムバスBUSを介して、CPU(中央処理装置)31、
フラッシュメモリ10、SRAM(スタティック・ラン
ダム・アクセス・メモリ)33、ROM(リード・オン
リ・メモリ)34、周辺装置制御部35、表示制御部3
6などが、互いに信号のやり取り可能に結合され、予め
定められたプログラムに従って所定のデータ処理を行う
コンピュータシステムとして構成される。上記CPU3
0は、本システムの論理的中核とされ、主として、アド
レス指定、情報の読出しと書込み、データの演算、命令
のシーケンス、割り込の受付け、記憶装置と入出力装置
との情報交換の起動等の機能を有し、演算制御部や、バ
ス制御部、メモリアクセス制御部などから構成される。
フラッシュメモリ10や、SRAM33、及びROM3
4は内部記憶装置として位置付けられている。フラッシ
ュメモリ10は、データの格納用に使用される。
【0040】また、SRAM33には、CPU30での
計算や制御に必要なプログラムやデータが格納される。
周辺装置制御部35によって、外部記憶装置38の動作
制御や、キーボード39などからの情報入力制御が行わ
れ、上記表示制御部36によって、CRTディスプレイ
40への情報表示制御が行われる。
計算や制御に必要なプログラムやデータが格納される。
周辺装置制御部35によって、外部記憶装置38の動作
制御や、キーボード39などからの情報入力制御が行わ
れ、上記表示制御部36によって、CRTディスプレイ
40への情報表示制御が行われる。
【0041】このようにコンピュータシステムに搭載さ
れるメモリとして、図1,図5に示されるフラッシュメ
モリ10を適用することにより、記憶情報書換えの際の
消去コマンドの発行が不要とされるので、CPU31に
よってフラッシュメモリ10をアクセスする際のメモリ
制御の簡略化が図られる。
れるメモリとして、図1,図5に示されるフラッシュメ
モリ10を適用することにより、記憶情報書換えの際の
消去コマンドの発行が不要とされるので、CPU31に
よってフラッシュメモリ10をアクセスする際のメモリ
制御の簡略化が図られる。
【0042】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【0043】例えば、図5に示されるフラッシュメモリ
において、書込みデータラッチ20を形成するラッチ回
路の数をさらに多くすることができる。
において、書込みデータラッチ20を形成するラッチ回
路の数をさらに多くすることができる。
【0044】また、フラッシュメモリセルアレイの記憶
容量が比較的大きい場合には、フラッシュメモリセルア
レイの記憶領域を複数の領域に分割し、個々の記憶領域
毎に書込み動作、及び読出し動作を行うようにすること
ができる。例えば、フラッシュメモリセルアレイの記憶
領域を2分割して使用する場合には、一方の記憶領域に
データの書込みが行われているときに、他方の記憶領域
から記憶データの読出しを行うことができる。その場合
には、データ書込み動作中を示す信号R/B*の出力ピ
ンを分割記憶領域毎に設ける。
容量が比較的大きい場合には、フラッシュメモリセルア
レイの記憶領域を複数の領域に分割し、個々の記憶領域
毎に書込み動作、及び読出し動作を行うようにすること
ができる。例えば、フラッシュメモリセルアレイの記憶
領域を2分割して使用する場合には、一方の記憶領域に
データの書込みが行われているときに、他方の記憶領域
から記憶データの読出しを行うことができる。その場合
には、データ書込み動作中を示す信号R/B*の出力ピ
ンを分割記憶領域毎に設ける。
【0045】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
カードやコンピュータシステムの内蔵メモリに適用した
場合について説明したが、本発明はそれに限定されるも
のではなく、マイクロコンピュータの内蔵メモリとして
適用することもできるし、さらには、各種データ処理装
置に広く適用することができる。
なされた発明をその背景となった利用分野であるメモリ
カードやコンピュータシステムの内蔵メモリに適用した
場合について説明したが、本発明はそれに限定されるも
のではなく、マイクロコンピュータの内蔵メモリとして
適用することもできるし、さらには、各種データ処理装
置に広く適用することができる。
【0046】本発明は、少なくともフラッシュメモリセ
ルアレイを含むことを条件に適用することができる。
ルアレイを含むことを条件に適用することができる。
【0047】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0048】すなわち、外部からの書込み動作の指示に
より、フラッシュメモリセルアレイの消去動作、及び上
記保持手段に保持された書込みデータの上記フラッシュ
メモリセルアレイへの書込み動作を、一連の動作として
制御するようにしているので、フラッシュメモリセルア
レイの記憶情報の書換えの際に消去コマンドを発行する
必要が無く、それにより外部制御の容易化を図ることが
できる。
より、フラッシュメモリセルアレイの消去動作、及び上
記保持手段に保持された書込みデータの上記フラッシュ
メモリセルアレイへの書込み動作を、一連の動作として
制御するようにしているので、フラッシュメモリセルア
レイの記憶情報の書換えの際に消去コマンドを発行する
必要が無く、それにより外部制御の容易化を図ることが
できる。
【図面の簡単な説明】
【図1】本発明の一実施例であるフラッシュメモリの構
成例ブロック図である。
成例ブロック図である。
【図2】上記フラッシュメモリにおける主要部の動作タ
イミング図である。
イミング図である。
【図3】本発明の他の実施例であるフラッシュメモリに
おける主要部の動作タイミング図である。
おける主要部の動作タイミング図である。
【図4】上記フラッシュメモリを含むデータ処理装置の
構成例ブロック図である。
構成例ブロック図である。
【図5】上記フラッシュメモリの他の構成例ブロック図
である。
である。
【図6】上記フラッシュメモリの他の適用例であるデー
タ処理装置の構成例ブロック図である。
タ処理装置の構成例ブロック図である。
11 アドレスバッファ 12 Xデコーダ及ドライバ 13 フラッシュメモリセルアレイ 14,62 RAM 15,63 ROM 16 Yデコーダ及びセレクタ 17a 読出し回路 17b 消去/書込み回路 18 I/Oバッファ 19 MPU 20 書込みデータラッチ 20a ラッチ 20b ラッチ 21 制御バッファ 22 信号R/B*の外部出力専用ピン 24 チップイネーブル信号CE*の入力ピン 25 アウトプットイネーブル信号OE*の入力ピン 26 ライトイネーブル信号WE*の入力ピン 61 CPU 66 バス 64 インタフェース回路 65 フラッシュメモリカード 65a カードコントローラ 65b ローカルメモリ 65c ローカルバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊澤 和人 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 湯川 洋介 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 小堺 健司 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所半導体事業部内
Claims (5)
- 【請求項1】 フラッシュメモリセルがアレイ状に複数
配列されて成るフラッシュメモリセルアレイを含むフラ
ッシュメモリにおいて、 外部入出力ピンを介して取込まれた書込みデータを保持
可能な保持手段と、 外部からの書込み動作の指示により、上記フラッシュメ
モリセルアレイの消去動作、及び上記保持手段に保持さ
れた書込みデータの上記フラッシュメモリセルアレイへ
の書込み動作を、一連の動作として制御する制御手段と
を含むことを特徴とするフラッシュメモリ。 - 【請求項2】 フラッシュメモリがアレイ状に複数配列
されて成るフラッシュメモリセルアレイを含むフラッシ
ュメモリにおいて、 外部入出力ピンを介して取込まれた書込みデータを保持
可能な保持手段と、 上記外部入出力ピンを介して取込まれたコマンドによる
書込み動作の指示により、上記フラッシュメモリセルア
レイの消去動作、及び上記保持手段に保持された書込み
データの上記フラッシュメモリセルアレイへの書込み動
作を、一連の動作として制御する制御手段とを含むこと
を特徴とするフラッシュメモリ。 - 【請求項3】 フラッシュメモリがアレイ状に複数配列
されて成るフラッシュメモリセルアレイを含むフラッシ
ュメモリにおいて、 外部入出力ピンを介して取込まれた書込みデータを保持
可能な保持手段と、 外部制御ピンの論理組合わせによる書込み指示により、
上記フラッシュメモリセルアレイの消去動作、及び上記
保持手段に保持された書込みデータの上記フラッシュメ
モリセルアレイへの書込み動作を、一連の動作として制
御する制御手段とを含むことを特徴とするフラッシュメ
モリ。 - 【請求項4】 上記フラッシュメモリセルアレイの記憶
情報の消去動作及びデータ書込み動作の期間を示す信号
の外部出力専用ピンを含む請求項1乃至3のいずれか1
項記載のフラッシュメモリ。 - 【請求項5】 請求項1乃至4のいずれか1項記載のフ
ラッシュメモリと、上記フラッシュメモリをアクセス可
能な中央処理装置とを含んで成るデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24695895A JPH0973798A (ja) | 1995-08-31 | 1995-08-31 | フラッシュメモリ、及びデータ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24695895A JPH0973798A (ja) | 1995-08-31 | 1995-08-31 | フラッシュメモリ、及びデータ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0973798A true JPH0973798A (ja) | 1997-03-18 |
Family
ID=17156263
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24695895A Pending JPH0973798A (ja) | 1995-08-31 | 1995-08-31 | フラッシュメモリ、及びデータ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0973798A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011034125A (ja) * | 2009-07-29 | 2011-02-17 | Sony Corp | 情報処理方法、情報処理装置、およびプログラム |
JP2014139862A (ja) * | 2014-05-01 | 2014-07-31 | Hitachi Ltd | 半導体装置、および記憶装置 |
-
1995
- 1995-08-31 JP JP24695895A patent/JPH0973798A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011034125A (ja) * | 2009-07-29 | 2011-02-17 | Sony Corp | 情報処理方法、情報処理装置、およびプログラム |
JP2014139862A (ja) * | 2014-05-01 | 2014-07-31 | Hitachi Ltd | 半導体装置、および記憶装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050308 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050705 |